KR102409326B1 - 샘플링 위상 검출기를 갖는 위상-고정 루프 - Google Patents
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Abstract
예시적인 위상-고정 루프(PLL) 회로(100)는, 기준 클록 및 피드백 클록을 수신하도록 구성되고, 제1 제어 전류 및 펄스 신호를 공급하도록 구성된 샘플링 위상 검출기(103)를 포함한다. PLL은, 제1 제어 전류 및 펄스 신호에 기반하여 제2 제어 전류를 생성하도록 구성된 전하 펌프(107)를 더 포함한다. PLL은, 제2 제어 전류를 필터링하고 오실레이터 제어 전압을 생성하도록 구성된 루프 필터(109)를 더 포함한다. PLL은, 오실레이터 제어 전압에 기반하여 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(VCO)(116)를 더 포함한다. PLL은, 출력 클록으로부터 기준 클록을 생성하도록 구성된 주파수 분주기(118)를 더 포함한다.
Description
본 개시내용의 예들은 일반적으로 전자 회로들에 관한 것으로, 더 상세하게는 샘플링 위상 검출기를 갖는 위상-고정 루프(PLL)에 관한 것이다.
위상-고정 루프(PLL)의 대역내 지터 기여는 위상 검출기 및 전하 펌프 잡음에 의해 좌우된다. 이러한 지터 기여는 위상 검출기 및 전하 펌프의 유효 이득을 증가시킴으로써 감소된다. 유효 이득은 전하 펌프 전류를 증가시킴으로써 증가될 수 있다. 그러나, 전하 펌프 전류를 증가시키는 것은 더 높은 전력 소비 및 더 높은 출력 잡음을 초래한다. 부가적으로, 전하 펌프 전류는, 특히 더 낮은 전압의 전력 공급부들을 이용한 스케일링된 프로세스들에서 전류 소스들의 포화 마진 제한들로 인해 임의로 증가될 수 없다. 따라서, 전하 펌프 전류를 증가시키지 않으면서 유효 이득을 증가시키는 것이 바람직하다.
샘플링 위상 검출기를 갖는 위상-고정 루프(PLL)를 제공하기 위한 기법들이 설명된다. 일 예에서, 위상-고정 루프(PLL) 회로는, 기준 클록 및 피드백 클록을 수신하도록 구성되고, 제1 제어 전류 및 펄스 신호를 공급하도록 구성된 샘플링 위상 검출기를 포함한다. PLL은, 제1 제어 전류 및 펄스 신호에 기반하여 제2 제어 전류를 생성하도록 구성된 전하 펌프를 더 포함한다. PLL은, 제2 제어 전류를 필터링하고 오실레이터 제어 전압을 생성하도록 구성된 루프 필터를 더 포함한다. PLL은, 오실레이터 제어 전압에 기반하여 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(VCO)를 더 포함한다. PLL은, 출력 클록으로부터 기준 클록을 생성하도록 구성된 주파수 분주기(divider)를 더 포함한다.
선택적으로, 샘플링 위상 검출기는, 피드백 클록의 슬루 레이트(slew rate)를 조정하기 위한 제1 제어 신호를 수신하도록 구성된 제1 제어 입력, 펄스 신호의 펄스 폭을 조정하기 위한 제2 제어 신호를 수신하도록 구성된 제2 제어 입력, 및 제1 제어 전류의 생성에서 사용되는 이득을 조정하기 위한 제3 제어 신호를 수신하도록 구성된 제3 제어 입력을 포함할 수 있다.
선택적으로, 샘플링 위상 검출기는, 제어 전압을 생성하기 위해 기준 클록을 사용하여 피드백 클록을 샘플링하도록 구성된 샘플러, 제어 전압을 제1 제어 전류로 변환하도록 구성된 트랜스컨덕턴스(transconductance) 회로, 및 기준 클록에 대한 응답으로 펄스 신호를 생성하도록 구성된 펄서 회로를 포함할 수 있다.
선택적으로, 전하 펌프는, 제1 스위치를 통해 제어 전압을 제공하는 노드와 공급 전압 사이에 선택적으로 커플링된 제1 전류 소스, 및 제2 스위치를 통해 제어 전압을 제공하는 노드와 기준 전압 사이에 선택적으로 커플링된 제2 전류 소스를 포함할 수 있다. 제1 스위치 및 제2 스위치의 제어 입력들은 펄스 신호를 수신하도록 각각 커플링될 수 있으며, 제1 전류 소스 및 제2 전류 소스의 제어 입력들은 제1 전류 및 제2 전류를 각각 수신하도록 커플링될 수 있다.
선택적으로, 샘플러는, 제1 제어 신호에 기반하여 샘플러의 출력에서 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함할 수 있다.
선택적으로, 샘플러는, 제2 제어 신호에 기반하여 샘플러의 입력에서 피드백 클록에 증가된 또는 감소된 스큐(skew)를 제공하도록 구성가능한 인버터를 포함할 수 있다.
선택적으로, 펄서 회로는 제어 신호에 기반하여, 기준 클록을 수신하는 경로의 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함할 수 있다.
선택적으로, 트랜스컨덕턴스 회로는, 제1 제어 신호에 기반하여 바이어스 전류를 차동 증폭기에 제공하는 가변 전류 소스를 포함할 수 있다.
선택적으로, 트랜스컨덕턴스 회로는 제2 제어 신호에 응답하는 블리더(bleeder) 회로를 포함할 수 있다.
다른 예에서, 위상-고정 루프(PLL) 시스템은 PLL 및 제어 회로를 포함한다. PLL은, 기준 클록 및 피드백 클록을 수신하도록 구성되고, 제1 제어 전류 및 펄스 신호를 공급하도록 구성된 샘플링 위상 검출기를 포함한다. PLL은, 제1 제어 전류 및 펄스 신호에 기반하여 제2 제어 전류를 생성하도록 구성된 전하 펌프를 더 포함한다. PLL은, 제2 제어 전류를 필터링하고 오실레이터 제어 전압을 생성하도록 구성된 루프 필터를 더 포함한다. PLL은, 오실레이터 제어 전압에 기반하여 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(VCO)를 더 포함한다. PLL은, 출력 클록으로부터 기준 클록을 생성하도록 구성된 주파수 분주기를 더 포함한다. PLL 시스템은, PLL에 커플링되며, 샘플링 위상 검출기의 슬루 레이트, 펄스 폭, 또는 이득 중 적어도 하나를 제어하도록 구성된 제어 회로를 더 포함한다.
선택적으로, 샘플링 위상 검출기는, 피드백 클록의 슬루 레이트를 조정하기 위한 제1 제어 신호를 제어 회로로부터 수신하도록 구성된 제1 제어 입력, 펄스 신호의 펄스 폭을 조정하기 위한 제2 제어 신호를 제어 회로로부터 수신하도록 구성된 제2 제어 입력, 및 제1 제어 전류의 생성에서 사용되는 이득을 조정하기 위한 제3 제어 신호를 제어 회로로부터 수신하도록 구성된 제3 제어 입력을 포함할 수 있다.
선택적으로, 샘플링 위상 검출기는, 제어 전압을 생성하기 위해 기준 클록을 사용하여 피드백 클록을 샘플링하도록 구성된 샘플러, 제어 전압을 제1 제어 전류로 변환하도록 구성된 트랜스컨덕턴스 회로, 및 기준 클록에 대한 응답으로 펄스 신호를 생성하도록 구성된 펄서 회로를 포함할 수 있다.
선택적으로, 전하 펌프는, 제1 스위치를 통해 제어 전압을 제공하는 노드와 공급 전압 사이에 선택적으로 커플링된 제1 전류 소스, 및 제2 스위치를 통해 제어 전압을 제공하는 노드와 기준 전압 사이에 선택적으로 커플링된 제2 전류 소스를 포함할 수 있다. 제1 스위치 및 제2 스위치의 제어 입력들은 펄스 신호를 수신하도록 각각 커플링될 수 있으며, 제1 전류 소스 및 제2 전류 소스의 제어 입력들은 제1 전류 및 제2 전류를 각각 수신하도록 커플링될 수 있다.
선택적으로, 샘플러는, 제1 제어 신호에 기반하여 샘플러의 출력에서 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함할 수 있다.
선택적으로, 샘플러는, 제2 제어 신호에 기반하여 샘플러의 입력에서 피드백 클록에 증가된 또는 감소된 스큐를 제공하도록 구성가능한 인버터를 포함할 수 있다.
선택적으로, 펄서 회로는 제어 신호에 기반하여, 기준 클록을 수신하는 경로의 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함할 수 있다.
선택적으로, 트랜스컨덕턴스 회로는, 제1 제어 신호에 기반하여 바이어스 전류를 차동 증폭기에 제공하는 가변 전류 소스를 포함할 수 있다.
선택적으로, 트랜스컨덕턴스 회로는 제2 제어 신호에 응답하는 블리더 회로를 포함할 수 있다.
다른 예에서, 위상-고정 루프(PLL) 회로에서 샘플링 위상 검출기를 제어하는 방법은, 기준 클록에 기반하여, 샘플링 위상 검출기의 샘플러에 의해 샘플링되는 피드백 클록의 슬루 레이트를 조정하는 단계를 포함하며, 피드백 클록은 PLL의 전압 제어 오실레이터(VCO)의 출력 클록을 분주함으로써 생성된다. 방법은, PLL의 전하 펌프의 스위치들을 제어하기 위해 사용되는 펄스들의 펄스 폭을 조정하는 단계를 더 포함한다. 방법은, 샘플러에 의해 출력된 전압을, 전하 펌프를 제어하기 위한 전류로 변환하기 위해 사용되는 트랜스컨덕턴스 회로의 이득을 조정하는 단계를 더 포함한다.
선택적으로, 트랜스컨덕턴스 회로의 이득을 조정하는 단계는, 트랜스컨덕턴스 회로 내의 차동 증폭기에 공급되는 바이어스 전류를 증가 또는 감소시키는 단계, 및 온도 제어 신호에 대한 응답으로 블리더 회로에서 전류를 선택적으로 줄이는 단계를 포함할 수 있다.
이들 및 다른 양상들은 다음의 상세한 설명을 참조하여 이해될 수 있다.
위에서 언급된 특성들이 상세히 이해될 수 있는 방식으로, 위에서 간략하게 요약된 더 구체적인 설명이 예시적인 구현들을 참조하여 이루어질 수 있으며, 그 양상들 중 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들이 통상적인 예시적인 구현들만을 예시하는 것이므로, 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 한다.
도 1은 일 예에 따른 위상-고정 루프(PLL)를 도시한 블록 다이어그램이다.
도 2는 일 예에 따른 샘플러를 도시한 개략적인 다이어그램이다.
도 3은 일 예에 따른 펄서 회로를 도시한 개략적인 다이어그램이다.
도 4는 일 예에 따른 트랜스컨덕턴스(Gm) 회로를 도시한 개략적인 다이어그램이다.
도 5는 일 예에 따른, 샘플링 위상 검출기의 이득을 제어하는 방법을 도시한 흐름도이다.
도 6은, 도 1의 PLL이 이용될 수 있는 프로그래밍가능 집적 회로(IC)의 아키텍처를 예시한다.
도 7은 일 예에 따른 샘플링 위상 검출기의 특징을 도시한 그래프이다.
이해를 용이하게 하기 위하여, 동일한 참조 번호들은 가능한 경우, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 사용되었다. 일 예의 엘리먼트들이 다른 예들에 유리하게 통합될 수 있다는 것이 고려된다.
도 1은 일 예에 따른 위상-고정 루프(PLL)를 도시한 블록 다이어그램이다.
도 2는 일 예에 따른 샘플러를 도시한 개략적인 다이어그램이다.
도 3은 일 예에 따른 펄서 회로를 도시한 개략적인 다이어그램이다.
도 4는 일 예에 따른 트랜스컨덕턴스(Gm) 회로를 도시한 개략적인 다이어그램이다.
도 5는 일 예에 따른, 샘플링 위상 검출기의 이득을 제어하는 방법을 도시한 흐름도이다.
도 6은, 도 1의 PLL이 이용될 수 있는 프로그래밍가능 집적 회로(IC)의 아키텍처를 예시한다.
도 7은 일 예에 따른 샘플링 위상 검출기의 특징을 도시한 그래프이다.
이해를 용이하게 하기 위하여, 동일한 참조 번호들은 가능한 경우, 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 사용되었다. 일 예의 엘리먼트들이 다른 예들에 유리하게 통합될 수 있다는 것이 고려된다.
다양한 특성들이 도면들을 참조하여 아래에서 설명된다. 도면들이 축적에 맞게 도시될 수 있거나 또는 도시되지 않을 수 있으며, 유사한 구조들 또는 기능들의 엘리먼트들이 도면들 전반에 걸쳐 유사한 참조 번호들에 의해 표현됨을 유의해야 한다. 도면들이 특성들의 설명을 용이하게 하기 위해서만 의도되는 것임을 유의해야 한다. 그들은 청구된 본 발명의 완전한 설명 또는 청구된 본 발명의 범위에 대한 제한으로 의도되지 않는다. 부가적으로, 예시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정한 예와 함께 설명된 양상 또는 이점은 반드시 그 예로 제한되지는 않으며, 그렇게 예시되지 않거나 또는 그렇게 명시적으로 설명되지 않더라도 임의의 다른 예들에서 실시될 수 있다.
샘플링 위상 검출기를 갖는 위상-고정 루프(PLL)를 제공하기 위한 기법들이 설명된다. 위에서 논의된 바와 같이, PLL의 대역내 지터 기여는 위상 검출기 및 전하 펌프의 유효 이득을 증가시킴으로써 감소된다. 유효 이득은 서브-샘플링 위상 검출기를 사용함으로써 증가될 수 있다. 서브-샘플링 검출기는, 전압 제어 오실레이터(VCO)의 출력을 직접 샘플링함으로써 더 높은 이득을 실현한다. 그러나, 이러한 기법은 수개의 단점들을 갖는다. VCO 출력을 직접 샘플링하는 것은, 더 높은 동작 주파수로 인해 더 높은 전력 소비를 나타낸다. 또한, 이러한 기법은 작은 고정 범위를 가지며, 별개의 주파수 교정 회로를 요구하는 하모닉(harmonic)들에 고정되기 쉽다. 마지막으로, 서브-샘플링 기법은, 복잡한 디지털-투-시간 변환기 회로들을 사용하지 않으면 분수(fractional) 합성을 위해 사용될 수 없다.
본 명세서에 설명된 예들에서, PLL은, 위상 검출기의 유효 이득 및 전하 펌프 조합을 증가시켜, 그에 의해 PLL의 대역내 지터 기여를 감소시키는 샘플링 위상 검출기를 포함한다. 위에서 설명된 서브-샘플링 위상 검출기와 반대로, 샘플링 위상 검출기는 VCO 출력을 직접 샘플링하지 않는다. 오히려, 샘플링 위상 검출기는 VCO의 주파수-분주된 출력 상에서 동작한다. 샘플링된 출력은 트랜스컨덕턴스(Gm) 셀에서 전압-투-전류 변환을 경험한다. Gm 셀의 출력은 전하 펌프의 상향 및 하향 전류들을 제어하는 데 사용된다. 펄서 회로는 샘플링 위상 검출기의 이득을 제어하는 데 사용된다. 본 명세서에 설명된 샘플링 위상 검출기의 구조는, 전력 소비를 감소시키고 지터 성능을 개선시키면서, 고정 범위를 증가시킨다. 이들 및 다른 양상들이 도면들에 대해 아래에서 설명된다.
도 1은 일 예에 따른 PLL(100)을 도시한 블록 다이어그램이다. PLL(100)은, 샘플러(102), 트랜스컨덕턴스(Gm) 회로(104), 펄서 회로("펄서(106)"), 전하 펌프(107), 루프 필터(109), 전압 제어 오실레이터(VCO)(116), 및 주파수 분주기("분주기(118)")를 포함한다. 일 예에서, 전하 펌프(107)는 전류 소스(112), 스위치들(108 및 110), 및 전류 소스(114)를 포함한다. 일 예에서, 루프 필터(109)는 저항기(R) 및 커패시터들(C1 및 C2)을 포함한다. PLL(100)은 복수의 제어 입력들을 포함한다. 일 예에서, PLL(100)은, 제어 입력들을 구동시키도록 구성된 제어 회로(120)에 커플링된다. 샘플러(102), Gm 회로(104), 및 펄서 회로(106)는 샘플링 위상 검출기(SPD)(103)를 구현한다.
샘플러(102)는 기준 클록(ref_clk) 및 피드백 클록(fb_clk)을 각각 수신하도록 구성된 입력들의 쌍을 포함한다. 샘플러(102)는 Gm 회로(104)의 입력들의 쌍에 커플링된 출력들의 쌍을 포함한다. 샘플러(102)의 출력들은 포지티브 단부(VsamP) 및 네거티브 단부(VsamN)를 갖는 차동 전압을 공급한다. Gm 회로(104)는 전하 펌프(107)의 입력들의 쌍에 커플링된 출력들의 쌍을 포함한다. Gm 회로(104)의 출력들은 포지티브 단부(IsamP) 및 네거티브 단부(IsamN)를 갖는 차동 전류를 공급한다. 샘플러(102)의 일 예가 도 2에 대해 아래에서 설명된다. Gm 회로(104)의 일 예가 도 4에 대해 아래에서 설명된다.
펄서 회로(106)의 다른 입력은 기준 클록을 수신하도록 구성된다. 펄서 회로(106)의 출력은 전하 펌프(107)의 입력에 커플링된다. 전하 펌프(107)의 출력은 VCO(116)의 입력에 커플링된다. 전하 펌프(107)의 출력은 전류(Icp)를 공급한다. 루프 필터(109)는 전하 펌프(107)의 출력과 기준 전압(예컨대, 전기 접지) 사이에 커플링된다. 루프 필터(109)는 전류(lcp)에 대한 응답으로 전압(Vctrl)을 생성한다. VCO(116)의 입력은 제어 전압(Vctrl)을 수신한다. VCO(116)의 출력은 분주기(118)의 입력에 커플링된다. VCO(116)의 출력은 출력 클록(out_clk)을 제공한다. 분주기(118)의 출력은 기준 클록을 제공하도록 샘플러(102)에 커플링된다. 샘플러(102), Gm 회로(104), 및 펄서 회로(106)의 제어 입력들은 제어 회로(120)의 출력들에 커플링된다. 펄서 회로(106)의 일 예가 도 3에 대해 아래에서 설명된다. VCO(116)는 인덕터-커패시터(LC) 오실레이터, 링 오실레이터 등일 수 있다. 분주기(118)는 정수 분주기(예컨대, N으로 나눠짐) 또는 분수 분주기(예컨대, N.F로 나눠짐)일 수 있다.
일 예에서, 전류 소스(112)는 스위치(108)를 통해 공급 전압(Vdd)과 노드(Vctrl) 사이에 선택적으로 커플링된다. 전류 소스(114)는 스위치(110)를 통해 노드(Vctrl)와 기준 전압 사이에 커플링된다. 스위치들(108 및 110)의 제어 입력들은 펄서(106)의 출력에 커플링된다. 스위치들(108 및 110)의 출력들은, 루프 필터(109)에 의해 전압(Vctrl)으로 변환되는 전류(Icp)를 공급한다. 전류 소스(112)의 제어 입력은 Gm 회로(104)로부터 전류(IsamP)를 수신하도록 커플링된다. 전류 소스(114)의 제어 입력은 Gm 회로(104)로부터 전류(IsamN)를 수신하도록 커플링된다. 전류 소스들(112 및 114)은 전류-제어 전류 소스들을 구현하기 위한 임의의 알려진 회로들일 수 있다. 스위치들(108 및 110)은 전압-제어 스위치들을 구현하기 위한 임의의 알려진 회로들일 수 있다.
일 예에서, 저항기(R)는 커패시터(C1)와 직렬로 커플링된다. 저항기(R)와 커패시터(C1)의 직렬 결합은 노드(Vctrl)와 기준 전압 사이에 커플링된다. 커패시터(C2)는 저항기(R)와 C1의 직렬 결합과 병렬로 커플링된다. 따라서, 커패시터(C2)는 노드(Vctrl)와 기준 전압 사이에 커플링된다. 당업자들은, 루프 필터(109)가 VCO(116)를 제어하기 위한 전압을 생성하도록 전류를 필터링하기 위한 다른 알려진 아키텍처들을 가질 수 있다는 것을 인식할 것이다.
동작 시에, SPD(103)는 출력 클록보다는, 분주된 피드백 클록 상에서 동작한다. 특히, 샘플러(102)는 기준 클록을 사용하여 피드백 클록을 샘플링한다. 샘플러(102)에 의해 출력된 차동 전압은 위상 에러 정보(예컨대, 피드백 클록과 기준 클록 사이의 위상 에러)를 포함한다. Gm 회로(104)는 샘플러(102)에 의해 출력된 차동 전압을 차동 전류로 변환한다. 차동 전류는 전하 펌프(107)에 공급되며, 전하 펌프(107)는 위상 고정을 위하여 전류 소스들(112 및 114)에 의해 공급된 Iup 및 Idown 전류들을 제어한다. 펄서 회로(106)는 스위치들(108 및 110)이 동시에 온(on) 또는 오프(off)되도록 제어하며, 스위치들(108 및 110)의 온 상태의 지속기간은 펄스 폭에 의해 결정된다. 따라서, 출력 전류(Icp)는, 스위치들(108 및 110)이 닫히는지 또는 개방되는지에 의존하여, 각각, Iup - Idown 또는 제로이다. 전하 펌프의 싱글-엔디드(single-ended) 출력 전류(Icp)는 루프 필터(109)에 의해 필터링되며, 루프 필터(109)는 VCO(116)에 대한 제어 전압(Vctrl)을 생성한다. 전하 펌프(107)가 싱글-엔디드 출력을 공급하는 것으로 도시되지만, 다른 예들에서, 전하 펌프(107)는 차동 출력을 가질 수 있다. 추가로, 다른 예들에서, 전하 펌프(107) 내의 분기들의 수는 전하 펌프 전류를 증가 또는 감소시키도록 변경될 수 있다.
SPD(103)의 이득은,
이며, 여기서, Slw는 피드백 클록의 슬루-레이트이고, tpul은 펄서 회로(106)의 출력의 펄스 폭이며, Gm은 Gm 회로(104)의 유효 트랜스컨덕턴스이다. 파라미터들 Slw, tpu, 및 Gm을 변경시킴으로써, SPD(103)의 이득은 Icp/2π보다 크도록 제어될 수 있다. 부가적으로 Slw을 증가시킴으로써 SPD(103)의 이득을 증가시키는것은 출력 잡음을 변경시키지 않는다. 따라서, SPD(103)의 이득을 2배로 하는 것은 PLL(100) 출력의 6데시벨(dB) 위상 잡음 개선을 산출하며, 이는 전하 펌프 출력 전류를 증가시키는 종래의 접근법보다 3dB 더 양호하다. 추가로, SPD(103)는, SPD(103)의 더 낮은 동작 주파수로 인해, VCO의 출력을 직접 샘플링하는 서브-샘플링 위상 검출기 아키텍처보다 더 적은 전력을 소비한다. 추가로, 기준 및 피드백 클록들 둘 모두가 동일한 주파수에 존재하므로, SPD(103)는 하모닉들에 고정되기 쉽지 않으며, 이는 서브-샘플링 위상 검출기와 비교하여 아키텍처를 간략화한다. 또한, SPD(103)는 분수 합성과 함께 사용될 수 있다.
도 7은 일 예에 따른 SPD(103)의 특징을 도시한 그래프(700)이다. 그래프(700)는, 위상의 변화를 표현하는 X-축 및 평균 전하 펌프 출력 전류(Icp)를 표현하는 Y-축을 포함한다. 곡선은, 피드백 클록과 기준 클록 사이의 위상 차이에 따라 전하 펌프 출력 전류가 어떻게 변하는지를 나타낸다. 최대 Icp와 최소 Icp 사이의 곡선의 기울기(즉, SPD(103)의 이득)는 위의 수학식 1에 의해 나타낸 값이다. 곡선의 기울기가 Slw, tpul, 및 Gm 중 하나 또는 그 초과를 변경시킴으로써 변경될 수 있다는 것이 자명하다.
도 2는 일 예에 따른 샘플러(102)를 도시한 개략적인 다이어그램이다. 예에서, 샘플러(102)는 인버터들(202, 204, 206, 및 208)을 포함한다. 샘플러(102)는 스위치 회로(210), 스위치형 커패시터 뱅크(212), 및 스위치 회로(214)를 더 포함한다. 예에서, 스위치형 커패시터 뱅크(212)는 스위치들(211), 커패시터들(C3, C4, C5, 및 C6), 및 스위치들(213)을 포함한다. 스위치형 커패시터 뱅크(212)가 4개의 커패시터들을 갖는 것으로 도시되지만, 일반적으로, 스위치형 커패시터 뱅크(212)는 복수의 커패시터들을 사용하여 가변 커패시턴스를 제공한다.
인버터(202)의 입력은 피드백 클록(fb_clk)을 수신한다. 인버터(202)의 출력은 인버터(204)의 입력에 커플링된다. 인버터(204)의 출력은 스위치 회로(210) 내의 스위치를 통해 노드(216)에 커플링된다. 인버터(206)의 입력은 피드백 클록의 논리 보수(fb_clk_b)를 수신한다. 인버터(206)의 출력은 인버터(208)의 입력에 커플링된다. 인버터(208)의 출력은 스위치 회로(210) 내의 스위치를 통해 노드(218)에 커플링된다. 스위치 회로(210) 내의 스위치들의 제어 입력들은 기준 클록의 보수(ref_clk_b)를 수신하도록 커플링된다.
스위치형 커패시터 뱅크(212)는 노드들(216 및 218) 사이에 커플링된다. 예에서, 커패시터들(C3 내지 C6)은 스위치들(211)과 스위치들(213) 사이에 병렬로 커플링된다. 스위치들(211)은 커패시터들(C3 내지 C6)을 노드(216)에 선택적으로 커플링시킨다. 스위치들(213)은 커패시터들(C3 내지 C6)을 노드(218)에 선택적으로 커플링시킨다. 스위치들(211 및 213)의 제어 입력들은 제어 신호(sl_ctrl)를 수신한다. 예에서, 제어 신호(sl_ctrl)는 4비트들의 폭을 갖는다. 제어 신호(sl_ctrl)는 커패시터들(C3 내지 C6) 중 상이한 커패시터들에 의해 제공된 15개의 커패시턴스들 및 커패시터들(C3 내지 C6)의 상이한 병렬 결합들 중에서 선택하도록 스위치들(211 및 213)을 제어할 수 있다. 커패시터들(C3 내지 C6)은 상이한 커패시턴스 값들을 가질 수 있다. 예컨대, 커패시터(C4)는 커패시터(C3)의 커패시턴스의 2배를 가질 수 있고; 커패시터(C5)는 커패시터(C4)의 커패시턴스의 2배를 가질 수 있으며; 그리고 커패시터(C6)는 커패시터(C5)의 커패시턴스의 2배를 가질 수 있다.
노드(216)는 스위치 회로(214) 내의 스위치를 통해 전압(VsamP)을 선택적으로 공급한다. 노드(218)는 스위치 회로(214) 내의 스위치를 통해 전압(VsamN)을 선택적으로 공급한다. 스위치 회로(214) 내의 스위치들은 기준 클록(ref_clk)에 의해 제어된다.
동작 시에, 제어 신호(sl_ctrl)는 피드백 클록의 슬루 레이트(Slw)를 제어하고, 그에 따라 SPD(103)의 이득을 제어하기 위해 사용된다. SPD(103)의 이득을 증가시키기 위해, 제어 신호(sl_ctrl)는 스위치형 커패시터 뱅크(212)에 의해 공급된 커패시턴스의 양을 감소시키도록 하위(lower) 디지털 코드를 공급할 수 있다. SPD(103)의 이득을 감소시키기 위해, 제어 신호(sl_ctrl)는 스위치형 커패시터 뱅크(212)에 의해 공급된 커패시턴스의 양을 증가시키도록 상위(higher) 디지털 코드를 공급할 수 있다. 인버터들(204 및 208)은 Gm 회로(104)의 공통 모드를 제어하기 위한 프로그래밍가능 스큐를 가질 수 있다. 제어 회로(120)는 제어 신호(sl_ctrl) 뿐만 아니라, 인버터들(204 및 208)의 스큐를 제어하기 위한 신호들을 공급할 수 있다.
도 3은 일 예에 따른 펄서 회로(106)를 도시한 개략적인 다이어그램이다. 예에서, 펄서 회로(106)는 인버터들(302, 304, 및 310)을 포함한다. 펄서 회로(106)는 스위치형 커패시터 뱅크들(306 및 312)을 더 포함한다. 펄서 회로(106)는 논리 NAND 기능(예컨대, NAND 게이트, 또는 NAND 기능을 제공하는 게이트들의 조합)을 제공하도록 구성된 논리 게이트(314)를 더 포함한다.
인버터들(302 및 304)의 입력들은 기준 클록(ref_clk)을 수신한다. 인버터(302)의 출력은 인버터(310)의 입력에 커플링된다. 인버터(310)의 출력은 논리 게이트(314)의 입력에 커플링된다. 인버터(304)의 출력은 논리 게이트(314)의 다른 입력에 커플링된다. 논리 게이트(314)의 출력은 펄스 신호(pul)를 제공한다.
스위치형 커패시터 뱅크(306)는 인버터(302)의 출력과 기준 전압(예컨대, 전기 접지) 사이에 커플링된다. 유사하게, 스위치형 커패시터 뱅크(312)는 인버터(310)의 출력과 기준 전압 사이에 커플링된다. 스위치형 커패시터 뱅크(306)는 스위치들(308) 및 커패시터들(C7 및 C8)을 포함한다. 커패시터들(C7 및 C8)은 스위치들(308)과 기준 전압 사이에 병렬로 커플링된다. 커패시터들(C7 및 C8)은 스위치들(308)을 통해 인버터(302)의 출력에 선택적으로 커플링된다. 스위치형 커패시터 뱅크(312)는 스위치형 커패시터 뱅크(306)와 유사하게 구성된다. 특히, 스위치형 커패시터 뱅크(312)는 스위치들(313) 및 커패시터들(C9 및 C10)을 포함한다. 커패시터들(C9 및 C10)은 스위치들(313)과 기준 전압 사이에 병렬로 커플링된다. 커패시터들(C9 및 C10)은 스위치들(313)을 통해 인버터(310)의 출력에 선택적으로 커플링된다. 스위치들(308)의 제어 입력들 각각은 펄스 제어 신호(pul_ctrl)를 수신한다. 스위치형 커패시터 뱅크들(306 및 312) 각각이 2개의 커패시터들을 갖는 것으로 도시되지만, 일반적으로, 스위치형 커패시터 뱅크들(306 및 312) 각각은 복수의 커패시터들을 사용하여 가변 커패시턴스를 제공한다.
동작 시에, 펄서 회로(106)는 병렬 경로들, 즉 인버터들(302 및 310)을 통한 하나의 경로 및 인버터(304)를 통한 다른 경로를 따라 기준 클록을 지연시킨다. 2개의 경로들의 지연 차이는 유효 펄스 폭이다. 신호(pul_ctrl)는 스위치형 커패시터 뱅크들(306 및 312)에 의해 공급된 커패시턴스를 증가 또는 감소시키고, 그에 의해, 펄스 폭(tpul)을 증가 또는 감소시키기 위해 사용될 수 있다. 커패시턴스를 증가시키는 것은 인버터들(302 및 310)을 통한 경로의 지연을 증가시키고, 커패시턴스를 감소시키는 것은 인버터들(302 및 310)을 통한 경로의 지연을 감소시킨다. 증가된 펄스 폭은 SPD(103)의 이득을 증가시키고, 감소된 펄스 폭은 SPD(103)의 이득을 감소시킨다. 펄스 제어 신호(pul_ctrl)는 제어 회로(120)에 의해 공급될 수 있다.
도 4는 일 예에 따른 Gm 회로(104)를 도시한 개략적인 다이어그램이다. 예에서, Gm 회로(104)는 가변 전류 소스(402) 및 트랜지스터들(M1 내지 M8)을 포함한다. 트랜지스터들(M3, M4, M5, 및 M8)은 P-타입 금속 산화물 반도체 FET(MOSFET)들과 같은 P-채널 전계 효과 트랜지스터(FET)들을 포함한다. 트랜지스터들(M1, M2, M6, 및 M7)은 N-타입 MOSFET들과 같은 N-채널 FET들을 포함한다.
트랜지스터(M3)의 소스는 전압 공급부(Vdd)에 커플링된다. 트랜지스터(M3)의 게이트는 자신의 소스에 커플링되며, 그 소스는 차례로, 트랜지스터(M1)의 드레인에 커플링된다. 트랜지스터(M3)의 게이트는 전류(IsamP)를 소싱(source)한다. 트랜지스터(M1)의 소스는 기준 전압(예컨대, 전기 접지)에 커플링된다. 트랜지스터(M1)의 게이트는 트랜지스터(M2)의 게이트에 커플링된다. 트랜지스터(M2)의 게이트는 또한, 자신의 드레인에 커플링된다. 트랜지스터(M2)의 소스는 기준 전압에 커플링된다.
트랜지스터(M4)의 드레인은 트랜지스터(M2)의 드레인에 커플링된다. 트랜지스터(M2)의 게이트는 전압(VsamP)을 수신한다. 트랜지스터(M4)의 소스는 가변 전류 소스(402)의 출력에 커플링된다. 가변 전류 소스(402)의 입력은 공급 전압(Vdd)에 커플링된다. 트랜지스터(M5)의 소스는 가변 전류 소스(402)의 출력에 커플링된다. 트랜지스터(M5)의 드레인은 트랜지스터(M7)의 드레인에 커플링된다. 트랜지스터(M5)의 게이트는 전압(VsamN)을 수신하도록 커플링된다.
트랜지스터(M7)의 게이트는 자신의 드레인에 커플링된다. 트랜지스터(M7)의 소스는 기준 전압에 커플링된다. 트랜지스터(M7)의 게이트는 전류(IsamN)를 공급한다. 트랜지스터(M8)의 소스는 가변 전류 소스(402)의 출력에 커플링된다. 트랜지스터(M8)의 드레인은 트랜지스터(M6)의 드레인에 커플링된다. 트랜지스터(M8)의 게이트는 온도 제어 전압(Vtc)을 수신한다. 트랜지스터(M6)의 소스는 기준 전압에 커플링된다. 트랜지스터(M6)의 게이트는 온도 제어 인에이블 신호(TCen)를 수신한다.
동작 시에, 가변 전류 소스(402) 및 트랜지스터들(M4 및 M5)은 차동 증폭기(404)(p-채널 기반)를 구현한다. 트랜지스터들(M2 및 M7)은 다이오드-연결 부하(n-채널 기반)를 구현한다. 트랜지스터들(M1 및 M2) 및 가변 전류 소스(402)는 전류 미러(410)를 구현하고, 트랜지스터(M3)는 다이오드-연결 부하를 제공한다. 전류(IsamP)는 트랜지스터(M3)의 드레인에 의해 공급된다. 전류(IsamN)는 트랜지스터(M5)의 드레인에 의해 제공된다. 차동 전압(VsamP 및 VsamN)은 차동 증폭기(404)의 입력(예컨대, 트랜지스터들(M4 및 M5)의 게이트들 각각)에 커플링된다. Gm 회로(104)의 이득(Gm)은 가변 전류 소스(402)에 의해 공급된 바이어스 전류를 변경시킴으로써 제어될 수 있다. 가변 전류 소스(402)를 제어하기 위한 제어 신호는 제어 회로(120)에 의해 공급될 수 있다.
Gm 회로(104)는 또한, 트랜지스터들(M8 및 M6)에 의해 구현된 전류 블리더(408)를 포함한다. 트랜지스터(M6)는, 전류 블리더(408)를 인에이블링 또는 디스에이블링시키는 제어 신호(TCen)를 수신한다. 트랜지스터(M8)는, 전류 블리더(408)에 의해 줄여진 전류의 양을 제어하는 제어 전압(Vtc)을 수신한다. 전류 블리더(408)는 온도 보상을 제공한다. 제어 회로(120)는 전압(Vtc)을 생성하기 위한 온도 보상 회로를 포함할 수 있다. 낮은 온도에서, 제어 신호(Vtc)는 로우(low)이며, 그에 따라, 전류 블리더(408)가 턴 온되고, 이는 이득(Gm)을 감소시킨다. 높은 온도에서, 제어 신호(Vtc)는 하이(high)이며, 그에 따라, 전류 블리더(408)가 턴 오프되고, 이는 이득(Gm)을 변경되지 않게 유지한다. 따라서, 제어 회로(120)는, 온도 범위에 걸쳐 실질적으로 일정한 이득(Gm)을 달성하기 위해, 온도가 변함에 따라 전압(Vtc)을 변경시킬 수 있다.
도 5는 일 예에 따른, 샘플링 위상 검출기(103)의 이득을 제어하는 방법(500)을 도시한 흐름도이다. 방법(500)은 PLL(100)에 커플링된 제어 회로(120)에 의해 구현될 수 있다. 방법(500)은 블록(502)에서 시작하며, 여기서, 제어 회로(120)는 피드백 클록의 슬루 레이트를 조정한다. 일 예에서, 블록(504)에서, 제어 회로(120)는 샘플러(102) 내의 스위치형 커패시턴스 뱅크(212)의 커패시턴스를 증가 또는 감소시킨다. 블록(506)에서, 제어 회로(120)는 샘플러(102) 내의 인버터들(204 및 208)의 스큐를 조정한다.
블록(508)에서, 제어 회로(120)는 펄서 회로(106)에 의해 출력된 펄스들의 펄스 폭을 조정한다. 일 예에서, 블록(510)에서, 제어 회로(120)는 스위치형 커패시턴스 뱅크들(306 및 312)에 의해 공급된 커패시턴스를 증가 또는 감소시킨다.
블록(512)에서, 제어 회로(120)는 Gm 회로(104)의 이득을 조정한다. 일 예에서, 블록(514)에서, 제어 회로(120)는 가변 전류 소스(402)에 의해 공급된 바이어스 전류를 증가 또는 감소시킨다. 블록(516)에서, 제어 회로(120)는 Gm 회로(104) 내의 전류 블리더(408)에 인가된 온도 제어 신호의 형태로 온도 보상을 적용한다.
본 명세서에 설명된 PLL(100)은, 필드 프로그래밍가능 게이트 어레이(FPGA) 또는 다른 타입의 프로그래밍가능 IC와 같은 IC 또는 주문형 집적 회로(ASIC)에 배치된 수신기들 또는 트랜시버들에서 사용될 수 있다. FPGA가 예로서 도시되었지만, PLL(100)이 다른 타입들의 IC들 또는 애플리케이션들에서 구현될 수 있다는 것이 이해될 것이다. 도 6은, 멀티-기가비트 트랜시버("MGT")들(1), 구성가능한 로직 블록("CLB")들(2), 랜덤 액세스 메모리 블록("BRAM")들(3), 입력/출력 블록("IOB")들(4), 구성 및 클록킹 로직("CONFIG/CLOCKS")(5), 디지털 신호 프로세싱 블록("DSP")들(6), 특수화된 입력/출력 블록들("I/O")(7)(예컨대, 구성 포트들 및 클록 포트들), 및 다른 프로그래밍가능 로직(8), 이를테면 디지털 클록 관리자들, 아날로그-투-디지털 변환기들, 시스템 모니터링 로직 등을 포함하는 많은 수의 상이한 프로그래밍가능 타일들을 포함하는 FPGA(600)의 아키텍처를 예시한다. 몇몇 FPGA들은 또한, 전용 프로세서 블록들("PROC")(10)을 포함한다.
몇몇 FPGA들에서, 각각의 프로그래밍가능 타일은 도 11의 최상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍가능 로직 엘리먼트의 입력 및 출력 단자들(20)에 대한 연결들을 갖는 적어도 하나의 프로그래밍가능 상호연결 엘리먼트("INT")(11)를 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(11)는 또한, 동일한 타일 또는 다른 타일(들)에서 인접한 프로그래밍가능 상호연결 엘리먼트(들)의 세그먼트들(22)을 상호연결시키기 위한 연결들을 포함할 수 있다. 각각의 프로그래밍가능 상호연결 엘리먼트(11)는 또한, 로직 블록들(도시되지 않음) 사이에서 일반적인 라우팅 리소스들의 세그먼트들(24)을 상호연결시키기 위한 연결들을 포함할 수 있다. 일반적인 라우팅 리소스들은, 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 연결시키기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 리소스들의 상호연결 세그먼트들(예컨대, 상호연결 세그먼트들(24))은 하나 또는 그 초과의 로직 블록들에 걸쳐 있을 수 있다. 일반적인 라우팅 리소스들과 함께 취해진 프로그래밍가능 상호연결 엘리먼트들(11)은 예시된 FPGA에 대한 프로그래밍가능 상호연결 구조("프로그래밍가능 상호연결")를 구현한다.
예시적인 구현에서, CLB(2)는, 사용자 로직 플러스 단일 프로그래밍가능 상호연결 엘리먼트("INT")(11)를 구현하도록 프로그래밍될 수 있는 구성가능한 로직 엘리먼트("CLE")(12)를 포함할 수 있다. BRAM(3)은 하나 또는 그 초과의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 BRAM 로직 엘리먼트("BRL")(13)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예컨대, 4)이 또한 사용될 수 있다. DSP 타일(6)은 적절한 수의 프로그래밍가능 상호연결 엘리먼트들에 부가하여 DSP 로직 엘리먼트("DSPL")(14)를 포함할 수 있다. IOB(4)는, 예컨대, 프로그래밍가능 상호연결 엘리먼트(11)의 하나의 인스턴스에 부가하여 입력/출력 로직 엘리먼트("IOL")(15)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 자명할 바와 같이, 예컨대, I/O 로직 엘리먼트(15)에 연결된 실제 I/O 패드들은 통상적으로, 입력/출력 로직 엘리먼트(15)의 영역으로 한정되지 않는다.
도시된 예에서, (도 11에 도시된) 다이의 중심 근방의 수평 영역은 구성, 클록 및 다른 제어 로직에 대해 사용된다. 이러한 수평 영역 또는 열(column)들로부터 연장되는 수직 열(9)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는 데 사용된다.
도 6에 예시된 아키텍처를 이용하는 몇몇 FPGA들은 FPGA의 많은 부분을 구성하는 일반적인 열 구조를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍가능 블록들 및/또는 전용 로직일 수 있다. 예컨대, 프로세서 블록(10)은 CLB들 및 BRAM들의 수개의 열들에 걸쳐 있다. 프로세서 블록(10)은 단일 마이크로프로세서로부터 마이크로프로세서(들), 메모리 제어기들, 주변기기들 등의 완전한 프로그래밍가능 프로세싱 시스템까지의 범위에 있는 다양한 컴포넌트들을 포함할 수 있다.
도 6이 예시적인 FPGA 아키텍처만을 예시하도록 의도됨을 유의한다. 예컨대, 행 내의 로직 블록들의 수, 행들의 상대적인 폭, 행들의 수 및 순서, 행들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적인 사이즈들, 및 도 6의 최상부에 포함된 상호연결/로직 구현들은 순수하게 예시적이다. 예컨대, 실제 FPGA에서, CLB들이 등장하는 곳마다, 사용자 로직의 효율적인 구현을 용이하게 하기 위해 CLB들의 1개 초과의 인접한 행이 통상적으로 포함되지만, 인접한 CLB 행들의 수는 FPGA의 전체 사이즈에 따라 변한다.
전술한 것이 특정한 예들에 관한 것이지만, 다른 및 추가적인 예들은 본 개시내용의 기본적인 범위를 벗어나지 않으면서 고안될 수 있으며, 본 개시내용의 범위는 후속하는 청구항들에 의해 결정된다.
Claims (15)
- 위상-고정 루프(PLL) 회로로서,
기준 클록 및 피드백 클록을 수신하도록 구성되고, 제1 제어 전류 및 펄스 신호를 공급하도록 구성된 샘플링 위상 검출기;
상기 제1 제어 전류 및 상기 펄스 신호에 기반하여 제2 제어 전류를 생성하도록 구성된 전하 펌프;
상기 제2 제어 전류를 필터링하고, 오실레이터 제어 전압을 생성하도록 구성된 루프 필터;
상기 오실레이터 제어 전압에 기반하여 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(VCO); 및
상기 출력 클록으로부터 상기 피드백 클록을 생성하도록 구성된 주파수 분주기(divider)를 포함하고,
상기 샘플링 위상 검출기는,
제어 전압을 생성하기 위해 상기 기준 클록을 사용하여 상기 피드백 클록을 샘플링하도록 구성된 샘플러;
상기 제어 전압을 상기 제1 제어 전류로 변환하도록 구성된 트랜스컨덕턴스 회로; 및
상기 기준 클록에 대한 응답으로 상기 펄스 신호를 생성하도록 구성된 펄서 회로를 포함하고,
상기 위상-고정 루프 회로의 지터 성능은 상기 피드백 클록의 슬루 레이트(slew rate), 상기 펄스 신호의 펄스 폭, 및 상기 트랜스컨덕턴스 회로의 이득 중 적어도 하나를 변경시키는 것에 의해 상기 샘플링 위상 검출기의 이득을 증가시킴으로써 개선되는, 위상-고정 루프 회로. - 제1항에 있어서,
상기 샘플링 위상 검출기는, 상기 피드백 클록의 슬루 레이트를 조정하기 위한 제1 제어 신호를 수신하도록 구성된 제1 제어 입력, 상기 펄스 신호의 펄스 폭을 조정하기 위한 제2 제어 신호를 수신하도록 구성된 제2 제어 입력, 및 상기 제1 제어 전류의 생성에서 사용되는 이득을 조정하기 위한 제3 제어 신호를 수신하도록 구성된 제3 제어 입력을 포함하는, 위상-고정 루프 회로. - 삭제
- 제1항에 있어서,
상기 전하 펌프는,
제1 스위치를 통해 오실레이터 제어 전압을 제공하는 노드와 공급 전압 사이에 선택적으로 커플링된 제1 전류 소스; 및
제2 스위치를 통해 상기 오실레이터 제어 전압을 제공하는 상기 노드와 기준 전압 사이에 선택적으로 커플링된 제2 전류 소스를 포함하며,
상기 제1 스위치 및 상기 제2 스위치의 제어 입력들은 각각 상기 펄스 신호를 수신하도록 커플링되고; 그리고
상기 제1 전류 소스 및 상기 제2 전류 소스의 제어 입력들은, 각각, 상기 제1 제어 전류의 포지티브 단부 및 네거티브 단부를 수신하도록 커플링되는, 위상-고정 루프 회로. - 제1항에 있어서,
상기 샘플러는, 제1 제어 신호에 기반하여 상기 샘플러의 출력에서 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크, 및 제2 제어 신호에 기반하여 상기 샘플러의 입력에서 상기 피드백 클록에 증가된 또는 감소된 스큐(skew)를 제공하도록 구성가능한 인버터를 포함하는, 위상-고정 루프 회로. - 제1항에 있어서,
상기 펄서 회로는, 제어 신호에 기반하여, 상기 기준 클록을 수신하는 경로의 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함하는, 위상-고정 루프 회로. - 제1항에 있어서,
상기 트랜스컨덕턴스 회로는, 제1 제어 신호에 기반하여 바이어스 전류를 차동 증폭기에 제공하는 가변 전류 소스, 및 제2 제어 신호에 응답하는 블리더(bleeder) 회로를 포함하는, 위상-고정 루프 회로. - 위상-고정 루프(PLL) 시스템으로서,
기준 클록 및 피드백 클록을 수신하도록 구성되고, 제1 제어 전류 및 펄스 신호를 공급하도록 구성된 샘플링 위상 검출기;
상기 제1 제어 전류 및 상기 펄스 신호에 기반하여 제2 제어 전류를 생성하도록 구성된 전하 펌프;
상기 제2 제어 전류를 필터링하고, 오실레이터 제어 전압을 생성하도록 구성된 루프 필터;
상기 오실레이터 제어 전압에 기반하여 출력 클록을 생성하도록 구성된 전압 제어 오실레이터(VCO); 및
상기 출력 클록으로부터 상기 피드백 클록을 생성하도록 구성된 주파수 분주기
를 포함하는 PLL; 및
상기 PLL에 커플링되며, 상기 샘플링 위상 검출기의 슬루 레이트, 펄스 폭, 또는 이득 중 적어도 하나를 제어하도록 구성된 제어 회로를 포함하는, 위상-고정 루프 시스템. - 제8항에 있어서,
상기 샘플링 위상 검출기는, 상기 피드백 클록의 슬루 레이트를 조정하기 위한 제1 제어 신호를 상기 제어 회로로부터 수신하도록 구성된 제1 제어 입력, 상기 펄스 신호의 펄스 폭을 조정하기 위한 제2 제어 신호를 상기 제어 회로로부터 수신하도록 구성된 제2 제어 입력, 및 상기 제1 제어 전류의 생성에서 사용되는 이득을 조정하기 위한 제3 제어 신호를 상기 제어 회로로부터 수신하도록 구성된 제3 제어 입력을 포함하는, 위상-고정 루프 시스템. - 제8항에 있어서,
상기 샘플링 위상 검출기는,
제어 전압을 생성하기 위해 상기 기준 클록을 사용하여 상기 피드백 클록을 샘플링하도록 구성된 샘플러;
상기 제어 전압을 상기 제1 제어 전류로 변환하도록 구성된 트랜스컨덕턴스 회로; 및
상기 기준 클록에 대한 응답으로 상기 펄스 신호를 생성하도록 구성된 펄서 회로를 포함하는, 위상-고정 루프 시스템. - 제10항에 있어서,
상기 전하 펌프는,
제1 스위치를 통해 오실레이터 제어 전압을 제공하는 노드와 공급 전압 사이에 선택적으로 커플링된 제1 전류 소스; 및
제2 스위치를 통해 상기 오실레이터 제어 전압을 제공하는 상기 노드와 기준 전압 사이에 선택적으로 커플링된 제2 전류 소스를 포함하며,
상기 제1 스위치 및 상기 제2 스위치의 제어 입력들은 각각 상기 펄스 신호를 수신하도록 커플링되고; 그리고
상기 제1 전류 소스 및 상기 제2 전류 소스의 제어 입력들은, 각각, 상기 제1 제어 전류의 포지티브 단부 및 네거티브 단부를 수신하도록 커플링되는, 위상-고정 루프 시스템. - 제10항에 있어서,
상기 샘플러는, 제1 제어 신호에 기반하여 상기 샘플러의 출력에서 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함하는, 위상-고정 루프 시스템. - 제12항에 있어서,
상기 샘플러는, 제2 제어 신호에 기반하여 상기 샘플러의 입력에서 상기 피드백 클록에 증가된 또는 감소된 스큐를 제공하도록 구성가능한 인버터를 포함하는, 위상-고정 루프 시스템. - 제10항에 있어서,
상기 펄서 회로는, 제어 신호에 기반하여, 상기 기준 클록을 수신하는 경로의 커패시턴스를 증가 또는 감소시키도록 구성된 스위칭가능한 커패시터 뱅크를 포함하는, 위상-고정 루프 시스템. - 제10항에 있어서,
상기 트랜스컨덕턴스 회로는, 제1 제어 신호에 기반하여 바이어스 전류를 차동 증폭기에 제공하는 가변 전류 소스, 및 제2 제어 신호에 응답하는 블리더 회로를 포함하는, 위상-고정 루프 시스템.
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