JP6893942B2 - サンプリング位相検出器を有する位相ロックループ - Google Patents
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Description
KSPD=(Slw×tpul×Gm)/2π 方程式1
である。
Claims (13)
- 位相ロックループ(PLL)回路であって、
基準クロックおよびフィードバッククロックを受け取り、第1の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器であって、前記サンプリング位相検出器が、制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、前記制御電圧を前記第1の制御電流に変換するように構成される相互コンダクタンス回路と、前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路と、を備え、前記位相ロックループのジッタ性能が、前記フィードバッククロックのスルーレート、前記パルス信号のパルス幅、および前記相互コンダクタンス回路の利得の少なくとも1つを変化させることによって、前記サンプリング位相検出器の利得を増加させることによって改善される、サンプリング位相検出器と、
前記第1の制御電流および前記パルス信号に基づいて第2の制御電流を生成するように構成される電荷ポンプと、
前記第2の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器(VCO)と、
前記出力クロックから前記フィードバッククロックを生成するように構成される周波数分割器とを備える、位相ロックループ(PLL)回路。 - 前記サンプリング位相検出器は、前記フィードバッククロックのスルーレートを調整するための第1の制御信号を受け取るように構成される第1の制御入力、前記パルス信号のパルス幅を調整するための第2の制御信号を受け取るように構成される第2の制御入力、および前記第1の制御電流の生成に使用される利得を調整するための第3の制御信号を受け取るように構成される第3の制御入力を含む、請求項1に記載のPLL回路。
- 前記電荷ポンプは、
供給電圧と第1のスイッチを通じて前記発振器制御電圧を提供するノードとの間に選択的に結合される第1の電流源と、
基準電圧と第2のスイッチを通じて前記発振器制御電圧を提供する前記ノードとの間に選択的に結合される第2の電流源とを備え、
前記第1および第2のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第1および第2の電流源の制御入力は、前記第1の制御電流の正および負の端部をそれぞれ受け取るために結合される、請求項1に記載のPLL回路。 - 前記サンプラは、第1の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンク、および第2の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項1に記載のPLL回路。
- 前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項1に記載のPLL回路。
- 前記相互コンダクタンス回路は、第1の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第2の制御信号に応答するブリーダ回路を含む、請求項1に記載のPLL回路。
- 位相ロックループ(PLL)システムであって、
基準クロックおよびフィードバッククロックを受け取り、第1の制御電流およびパルス信号を供給するように構成されるサンプリング位相検出器であって、前記サンプリング位相検出器が、制御電圧を生成するために前記基準クロックを使用して前記フィードバッククロックをサンプリングするように構成されるサンプラと、前記制御電圧を前記第1の制御電流に変換するように構成される相互コンダクタンス回路と、前記基準クロックに応答して前記パルス信号を生成するように構成されるパルサ回路と、を備え、前記位相ロックループのジッタ性能が、前記フィードバッククロックのスルーレート、前記パルス信号のパルス幅、および前記相互コンダクタンス回路の利得の少なくとも1つを変化させることによって、前記サンプリング位相検出器の利得を増加させることによって改善される、サンプリング位相検出器と、
前記第1の制御電流および前記パルス信号に基づいて第2の制御電流を生成するように構成される電荷ポンプと、
前記第2の制御電流をフィルタリングし、発振器制御電圧を生成するように構成されるループフィルタと、
前記発振器制御電圧に基づいて出力クロックを生成するように構成される電圧制御発振器(VCO)と、
前記出力クロックから前記フィードバッククロックを生成するように構成される周波数分割器と
を含むPLLと、
前記PLLに結合され、前記サンプリング位相検出器のスルーレート、パルス幅、または利得の少なくとも1つを制御するように構成される制御回路とを備える、位相ロックループ(PLL)システム。 - 前記サンプリング位相検出器は、前記フィードバッククロックのスルーレートを調整するための第1の制御信号を前記制御回路から受け取るように構成される第1の制御入力、前記パルス信号のパルス幅を調整するための第2の制御信号を前記制御回路から受け取るように構成される第2の制御入力、および前記第1の制御電流の生成に使用される利得を調整するための第3の制御信号を前記制御回路から受け取るように構成される第3の制御入力を含む、請求項7に記載のPLLシステム。
- 前記電荷ポンプは、
供給電圧と、第1のスイッチを通じて前記発振器制御電圧を提供するノードとの間に選択的に結合される第1の電流源と、
基準電圧と、第2のスイッチを通じて前記発振器制御電圧を提供する前記ノードとの間に選択的に結合される第2の電流源とを備え、
前記第1および第2のスイッチの制御入力はそれぞれ、前記パルス信号を受け取るために結合され、
前記第1および第2の電流源の制御入力は、前記第1の制御電流の正および負の端部をそれぞれ受け取るために結合される、請求項7に記載のPLLシステム。 - 前記サンプラは、第1の制御信号に基づいて前記サンプラの出力においてキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項7に記載のPLLシステム。
- 前記サンプラは、第2の制御信号に基づいて前記サンプラの入力において前記フィードバッククロックに増加したまたは減少したスキューを提供するように構成可能なインバータを含む、請求項10に記載のPLLシステム。
- 前記パルサ回路は、制御信号に基づいて前記基準クロックを受け取る経路のキャパシタンスを増加させるまたは減少させるように構成される切り替え可能なキャパシタバンクを含む、請求項7に記載のPLLシステム。
- 前記相互コンダクタンス回路は、第1の制御信号に基づいて差動増幅器にバイアス電流を提供する可変電流源および第2の制御信号に応答するブリーダ回路を含む、請求項7に記載のPLLシステム。
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