KR102407291B1 - 촬상 소자, 전자 기기 - Google Patents

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Abstract

본 기술은, 촬상 소자의 성능을 떨어뜨리지 않고, 소형화할 수 있도록 하는 촬상 소자, 전자 기기에 관한 것이다. 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와, 화소 어레이부의 행 주사를 제어하는 로우 회로와, 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고, 화소 어레이부는, 1층째의 기판에 배치되고, 로우 회로와 칼럼 처리부는, 1층째의 기판의 하위층의 다른 기판이고, 1층째의 기판에 적층되는 기판에, 각각 배치되어 있다. 본 기술은, 촬상 소자에 적용할 수 있다.

Description

촬상 소자, 전자 기기{IMAGING ELEMENT AND ELECTRONIC DEVICE}
본 기술은, 촬상 소자, 전자 기기에 관한 것이다. 상세하게는, 소형화할 때에 적용하기 알맞은 촬상 소자, 전자 기기에 관한 것이다.
종래, 촬상 소자를 사용하여, 촬영한 화상을 기록하는 디지털 카메라나 디지털 비디오 카메라 등의 촬상 장치가 개발되어 있다. 촬상 소자는, 화소부와 주변 회로부를 갖는다. 주변 회로부에서는 화소로부터의 신호를 판독하고, 화상 신호로서 외부에 출력한다. 화소부는 포토 다이오드에서 광전 변환을 행하고, 광전 변환에 의해 얻어진 신호는, 화소부에 형성된 화소 회로에서 주변 회로부에 판독된다.
근래, 이와 같은 촬상 장치에는, 다화소화, 고화질화, 고속화가 요망되는 한편으로, 더한층의 소형화도 요망되고 있다. 이와 같은 요망을 충족시키는 촬상 장치로서, 적층형의 촬상 장치가 제안되어 있다. 적층형의 촬상 장치는, 촬상 장치의 지지 기판 대신에 신호 처리 회로가 형성된 칩을 이용하고, 그 위에 화소 부분을 맞붙이는 구조로 되어 있다. 이와 같은 구성으로 함으로써, 촬상 장치를 소형화하는 것이 제안되어 있다. (예를 들면, 특허 문헌 1 내지 3 참조)
일본 특개2013-051674호 공보 일본 특개2011-204915호 공보 일본 특개2011-159958호 공보
화소 회로나 주변 회로부를 복수의 기판으로 나누고, 적층하는 구성으로 한 경우라도, 화상 영역과, 신호 처리를 행하는 로직 회로를, 각각의 성능을 충분 발휘할 수 있도록 형성하고, 고성능화가 도모되고, 더한층의 소형화되는 것이 요망되고 있다.
본 기술은, 이와 같은 상황을 감안하여 이루어진 것으로, 촬상 소자를 더욱 소형화할 수 있도록 하는 것이다.
본 기술의 한 측면의 제1의 촬상 소자는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와, 상기 화소 어레이부의 행 주사를 제어하는 로우 회로와, 상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고, 상기 화소 어레이부는, 1층째의 기판에 배치되고, 상기 로우 회로와 상기 칼럼 처리부는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있다.
상기 로우 회로의 수직 방향의 길이는, 상기 화소 어레이부의 수직 방향의 길이 이상이도록 할 수 있다.
상기 칼럼 처리부의 수평 방향의 길이는, 상기 화소 어레이부의 수평 방향의 길이 이상이도록 할 수 있다.
상기 화소 어레이부가 배치된 제1의 기판과 상기 로우 회로가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수평 방향의 중심축과, 상기 로우 회로의 수평 방향의 중심축은, 비켜진 위치가 되도록, 상기 로우 회로는 상기 제2의 기판에 배치되도록 할 수 있다.
상기 화소 어레이부가 배치된 제1의 기판과 상기 칼럼 처리부가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수직 방향의 중심축과, 상기 칼럼 처리부의 수직 방향의 중심축은, 비켜진 위치가 되도록, 상기 칼럼 처리부는 상기 제2의 기판에 배치되도록 할 수 있다.
상기 로우 회로 또는 상기 칼럼 처리부와 동일한 기판상에, 메모리가 배치되도록 할 수 있다.
본 기술의 한 측면의 제1의 전자 기기는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와, 상기 화소 어레이부의 행 주사를 제어하는 로우 회로와, 상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고, 상기 화소 어레이부는, 1층째의 기판에 배치되고, 상기 로우 회로와 상기 칼럼 처리부는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자와, 상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비한다.
본 기술의 한 측면의 제1의 촬상 소자에서는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와, 화소 어레이부의 행 주사를 제어하는 로우 회로와, 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부가 구비된다. 화소 어레이부는, 1층째의 기판에 배치되고, 로우 회로와 칼럼 처리부는, 1층째의 기판의 하위층의 다른 기판이고, 1층째의 기판에 적층되는 기판에, 각각 배치되어 있다.
본 기술의 한 측면의 제1의 전자 기기는, 상기 제1의 촬상 소자를 포함하는 구성으로 되어 있다.
본 기술의 한 측면의 제2의 촬상 소자는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고, 상기 화소 어레이부는, 1층째의 기판에 배치되고, 상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자.
상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부 중, 상기 아날로그 신호를 처리하는 회로와 상기 디지털 신호를 처리하는 회로는, 상기 다른 기판에 각각 배치되도록 할 수 있다.
상기 1층째의 기판, 및 상기 1층째의 기판의 하위층의 복수의 기판의 각각에는, 저내압 트랜지스터 또는 고내압 트랜지스터만으로 구성된 회로가 배치되어 있도록 할 수 있다.
본 기술의 한 측면의 제2의 전자 기기는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고, 상기 화소 어레이부는, 1층째의 기판에 배치되고, 상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자와, 상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비한다.
본 기술의 한 측면의 제2의 촬상 소자에서는, 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부가 구비된다. 화소 어레이부는, 1층째의 기판에 배치되고, 화소 어레이부를 제어하는 회로와 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 1층째의 기판의 하위층의 다른 기판이고, 1층째의 기판에 적층되는 기판에, 각각 배치되어 있다.
본 기술의 한 측면의 제2의 전자 기기는, 상기 제2의 촬상 소자를 포함하는 구성으로 되어 있다.
본 기술의 한 측면에 의하면, 촬상 소자를 더욱 소형화할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 촬상 장치의 구성을 도시하는 도면.
도 2는 고체 촬상 소자의 구성을 도시하는 도면.
도 3은 회로 배치에 관해 설명하기 위한 도면.
도 4는 회로 배치에 관해 설명하기 위한 도면.
도 5는 회로 배치에 관해 설명하기 위한 도면.
도 6은 회로 배치에 관해 설명하기 위한 도면.
도 7은 회로 배치에 관해 설명하기 위한 도면.
도 8은 회로 배치에 관해 설명하기 위한 도면.
도 9는 회로 배치에 관해 설명하기 위한 도면.
도 10은 회로 배치에 관해 설명하기 위한 도면.
도 11은 회로 배치에 관해 설명하기 위한 도면.
도 12는 회로 배치에 관해 설명하기 위한 도면.
도 13은 신호가 흐름에서의 회로 배치에 관해 설명하기 위한 도면.
도 14는 아날로그 회로와 디지털 회로의 회로 배치에 관해 설명하기 위한 도면.
도 15는 아날로그 회로와 디지털 회로의 회로 배치에 관해 설명하기 위한 도면.
도 16은 아날로그 회로와 디지털 회로의 회로 배치에 관해 설명하기 위한 도면.
도 17은 본 기술이 적용되는 장치의 적용례에 관해 설명하기 위한 도면.
도 18은 본 기술이 적용되는 장치의 적용례에 관해 설명하기 위한 도면.
도 19는 본 기술이 적용되는 장치의 적용례에 관해 설명하기 위한 도면.
이하에, 본 기술을 실시하기 위한 형태(이하, 실시의 형태라고 한다)에 관해 설명한다. 또한, 설명은, 이하의 순서로 행한다.
1. 촬상 장치의 구성에 관해
2. 촬상 소자의 구성에 관해
3. 복층으로 구성한 때의 회로 배치에 관해
4. 신호의 흐름과 회로 배치에 관해
5. 적용례
<촬상 기기의 구성>
이하에 설명하는 본 기술은, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치나, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치나, 화상 판독부에 촬상 소자를 이용하는 복사기 등의 전자 기기 전반에 대해 적용 가능하다.
도 1은, 본 기술에 관한 전자 기기, 예를 들면 촬상 장치의 구성의 한 예를 도시하는 블록도이다. 도 1에 도시하는 바와 같이, 본 기술에 관한 촬상 장치(10)는, 렌즈군(21) 등을 포함하는 광학계, 고체 촬상 소자(촬상 디바이스)(22), DSP(Digital Signal Processor) 회로(23), 프레임 메모리(24), 표시부(25), 기록부(26), 조작부(27) 및 전원부(28) 등을 갖는다. 그리고, DSP 회로(23), 프레임 메모리(24), 표시부(25), 기록부(26), 조작부(27) 및 전원부(28)가 버스 라인(29)을 통하여 상호 접속되어 있다.
렌즈군(21)은, 피사체로부터의 입사광(상광)을 취입하여 고체 촬상 소자(22)의 촬상면상에 결상한다. 고체 촬상 소자(22)는, 렌즈군(21)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다.
DSP 회로(23)는, 고체 촬상 소자(22)로부터의 신호를 처리한다. 예를 들면, 상세는 후술하지만, 고체 촬상 소자(22)에는, 초점을 검출하기 위한 화소가 있고, 그와 같은 화소로부터의 신호를 처리하여, 초점을 검출하는 처리를 행한다. 또한, 고체 촬상 소자(22)에는, 촬영된 피사체의 화상을 구축하기 위한 화소가 있고, 그와 같은 화소로부터의 신호를 처리하여, 프레임 메모리(24)에 전개한다는 처리도 행한다.
표시부(25)는, 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등의 패널형 표시 장치로 이루어지고, 고체 촬상 소자(22)로 촬상된 동화 또는 정지화를 표시한다. 기록부(26)는, 고체 촬상 소자(22)로 촬상된 동화 또는 정지화를, HDD(Hard Disk Drive) 등의 기록 매체에 기록한다.
조작부(27)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원부(28)는, DSP 회로(23), 프레임 메모리(24), 표시부(25), 기록부(26) 및 조작부(27)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
상기한 구성의 촬상 장치는, 비디오 카메라나 디지털 스틸 카메라, 나아가서는 휴대 전화기 등의 모바일 기기용 카메라 모듈 등의 촬상 장치로서 이용할 수 있다.
<촬상 소자의 구성에 관해>
도 2는, 고체 촬상 소자(22)의 구성을 도시하는 도면이고, 예를 들면 X-Y 어드레스 방식 촬상 장치의 일종인 CMOS 이미지 센서의 구성의 개략을 도시하는 시스템 구성도이다. 여기서, CMOS 이미지 센서란, CMOS 프로세스를 응용하여, 또는, 부분적으로 사용하여 작성된 이미지 센서이다.
도 2의 고체 촬상 소자(22)는 광전 변환 소자를 포함하는 단위 화소(도시 생략)가 행렬형상(매트릭스형상)으로 다수 2차원 배치된 화소 어레이부(101)를 갖는다. 고체 촬상 소자(22)는, 수직 구동 회로(행 주사 회로)(102), 수직 디코더(103), 칼럼 처리부(104), 참조 신호 공급부(105), 수평 주사 회로(열주사 회로(106)), 타이밍 제어 회로(107), 및 화상 신호 처리부(108)를 포함하여 구성된다.
고체 촬상 소자(22)는, 또한 I/F계 회로(109)를 갖는다. 칼럼 처리부(104)는, 콤퍼레이터(1041) 및 카운터 회로(1042)를 포함한다.
이 고체 촬상 소자(22)에서, 타이밍 제어 회로(107)는, 마스터 클록에 의거하여, 수직 구동 회로(102), 칼럼 처리부(104), 참조 신호 공급부(105), 및 수평 주사 회로(106) 등의 동작의 기준이 되는 클록 신호나 제어 신호 등을 생성한다.
단위 화소로서는, 여기서는 도시를 생략하지만, 광전 변환 소자(예를 들면 포토 다이오드)를 갖는다. 단위 화소는, 광전 변환 소자에 더하여, 예를 들면 광전 변환 소자로 광전 변환하여 얻어지는 전하를 FD(플로팅 디퓨전)부에 전송하는 전송 트랜지스터를 갖는다.
단위 화소는, 전송 트랜지스터에 더하여 FD부의 전위를 제어하는 리셋 트랜지스터와, FD부의 전위에 응한 신호를 출력하는 증폭 트랜지스터를 갖는 3트랜지스터 구성의 것을 적용 가능하다. 또는, 단위 화소는, 또한 화소 선택을 행하기 위한 선택 트랜지스터를 별도로 갖는 4트랜지스터 구성의 것 등을 이용할 수 있다.
화소 어레이부(101)에는, 단위 화소가 m행n렬분만큼 2차원 배치되고, 이 m행n열의 화소 배치에 대해 행마다 행 제어선이 배선되고, 열마다 열 신호선이 배선되어 있다. 행 제어선의 각 일단은, 수직 구동 회로(102)의 각 행에 대응한 각 출력단에 접속되어 있다. 수직 구동 회로(102)는, 시프트 레지스터 등에 의해 구성되고, 행 제어선을 통하여 화소 어레이부(101)의 행 어드레스나 행 주사의 제어를 행한다.
칼럼 처리부(104)는, 예를 들면 화소 어레이부(101)의 화소 열마다, 즉 수직 신호선(LSGN)마다 설치된 ADC(Analog digital converter)를 가지며, 화소 어레이부(101)의 각 단위 화소로부터 열마다 출력되는 아날로그 신호를 디지털 신호로 변환하여 출력한다.
참조 신호 공급부(105)는, 시간이 경과함에 따라 레벨이 경사형상(傾斜狀)으로 변화하는, 이른바 램프(RAMP)파형의 참조 전압(Vref)을 생성하는 수단으로서, 예를 들면 DAC(디지털-아날로그 변환기)를 갖고 있다.
또한, 램프파형의 참조 전압(Vref)을 생성하는 수단으로서는, DAC로 한정되는 것이 아니다.
DAC는, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(107)로부터 주어지는 클록에 의거하여 램프파형의 참조 전압(Vref)을 생성하여 칼럼 처리부(104)의 ADC에 대해 공급한다.
또한, ADC의 각각은, 단위 화소 전부의 정보를 판독하는 프로그래시브 주사 방식으로의 통상 프레임 레이트 모드와, 고속 프레임 레이트 모드의 각 동작 모드에 대응한 AD 변환 동작을 선택적으로 할 수 있는 구성을 갖는다.
고속 프레임 레이트 모드란, 통상 프레임 레이트 모드시에 비하여, 단위 화소의 노광 시간을 1/N로 설정하여 프레임 레이트를 N배, 예를 들면 2배로 올리는 동작 모드이다. 이 동작 모드의 전환은, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어에 의해 실행된다. 또한, 타이밍 제어 회로(107)에 대해서는, 외부의 시스템 컨트롤러(도시 생략)로부터, 통상 프레임 레이트 모드와 고속 프레임 레이트 모드의 각 동작 모드를 전환하기 위한 지시 정보가 주어진다.
ADC는 전부 같은 구성으로 되어 있고, 콤퍼레이터(1041), 카운터 회로(1042)이다. 예를 들면, 업/다운 카운터, 전송 스위치 및 메모리 장치를 갖는다.
콤퍼레이터(1041)는, 화소 어레이부(101)의 n열째의 각 단위 화소로부터 출력되는 신호에 응한 수직 신호선의 신호 전압과, 참조 신호 공급부(105)로부터 공급되는 램프파형의 참조 전압(Vref)을 비교한다.
콤퍼레이터(1041)는, 예를 들면 참조 전압(Vref)이 신호 전압보다도 큰 때에 출력(Vco)이 "H"레벨이 되고, 참조 전압(Vref)이 신호 전압(Vx) 이하일 때에 출력(Vco)이 "L"레벨이 된다.
업/다운 카운터인 카운터 회로(1042)는, 비동기 카운터이고, 타이밍 제어 회로(107)로부터 주어지는 제어 신호에 의한 제어하에, 타이밍 제어 회로(107)로부터 클록이 DAC와 동시에 주어진다. 카운터 회로(1042)는, 이 클록에 동기하여 다운(DOWN) 카운트 또는 업(UP) 카운트를 행함에 의해, 비교기로의 비교 동작의 시작부터 비교 동작의 종료까지의 비교 기간을 계측한다.
이와 같이 하여, 화소 어레이부(101)의 각 단위 화소로부터 열 신호선을 경유하여 열마다 공급되는 아날로그 신호가, 콤퍼레이터(1041) 및 업/다운 카운터 회로(1042)의 각 동작에 의해, N비트의 디지털 신호로 변환되고 메모리 장치에 격납된다.
수평 주사 회로(106)는, 시프트 레지스터 등에 의해 구성되고, 칼럼 처리부(104)에서의 ADC의 열어드레스나 열주사의 제어를 행한다. 이 수평 주사 회로(106)에 의한 제어하에, ADC의 각각에서 AD 변환된 N비트의 디지털 신호는 차례로 수평 신호선(LHR)에 판독되고, 이 수평 신호선(LHR)을 경유하여 촬상 데이터로서 화상 신호 처리부(108)에 출력된다.
화상 신호 처리부(108)는, 촬상 데이터에 대해 각종의 신호 처리를 시행하는 회로로, 화상 신호 처리 회로(ISP : Image Signal Processor)(1081), 마이크로 프로세서(1082), 및 메모리(1083) 등을 포함하여 구성된다.
<복층으로 구성한 때의 회로 배치에 관해>
도 2에 도시한 고체 촬상 소자(22)를, 1기판으로 구성한 때의 회로 배치례를 도시하는 도면이다. 또한 설명을 위해, 도 3 이후에서의 설명에서, 고체 촬상 소자(22)는, 화소 어레이부(101), 칼럼 처리부(104), 주변 회로(130), 및 로우 회로(131)로 구성되어 있다고 하여 설명을 계속한다.
로우 회로(131) 및 칼럼 처리부(104)는, 그 동작에 의해 화소 어레이부(101) 중의 임의의 화소를 선택하기 위한 것이다. 칼럼 처리부(104)는, 수직 신호선의 데이터를 처리하고, 로우 회로는, 화소 제어 신호를 제어한다. 로우 회로(131)는, 수직 구동 회로(102) 등을 포함하는 구성이고, 행 제어선을 통하여 화소 어레이부(101)의 행 어드레스나 행 주사의 제어를 행하는 회로를 포함한다. 주변 회로(130)는, 화상 신호 처리부(108) 등을 포함하는 구성이다.
도 3을 참조하면, 기판(150)의 중앙 부분에 화소 어레이부(101)가 배치되고, 그 좌측에 로우 회로(131), 하측에 칼럼 처리부(104), 우측에 주변 회로(130)가 배치되어 있다. 화소 어레이부(11)의 수직 방향의 길이를 길이(V11)로 하고, 수평 방향의 길이를 길이(H12)로 한다. 로우 회로(131)의 수직 방향의 길이는, 화소 어레이부(101)의 수직 방향의 길이와 같이 길이(V11)이다. 또한 여기서는, 로우 회로(131)의 수직 방향의 길이는, 화소 어레이부(101)의 수직 방향의 길이와 같다고 하여 설명을 계속하지만, 화소 어레이부(101)보다도 길어도 좋다.
로우 회로(131)의 수평 방향의 길이는, 길이(H11)로 한다. 칼럼 처리부(104)의 수평 방향의 길이는, 화소 어레이부(101)의 수평 방향의 길이와 같이, 길이(H12)이다. 칼럼 처리부(104)의 수직 방향의 길이는, 길이(V12)이다. 또한 여기서는, 칼럼 처리부(104)의 수평 방향의 길이는, 화소 어레이부(101)의 수평 방향의 길이와 같다고 하여 설명을 계속하지만, 화소 어레이부(101)보다도 길어도 좋다.
화소 어레이부(101)의 화소의 레이아웃 피치와, 칼럼 처리부(104)의 레이아웃 피치와, 로우 회로(131)의 레이아웃 피치는, 동일하든지, 칼럼 처리부(104)와 로우 회로(131)의 레이아웃 피치의 쪽이 화소의 레이아웃 피치보다도 큰 편이 바람직하다. 그 이유에 관해서는, 이하의 설명으로 분명하게 한다.
주변 회로(130)는, 기판(150)에, 칼럼 처리부(104)와 로우 회로(131)를 배치한 나머지 부분에 배치하는 것이 가능하고, 수직 방향과 수평 방향의 길이는 규정하지 않고 설명을 계속한다.
기판(150)의 수직 방향의 길이는, 길이(V1)가 되고, 이것은, 로우 회로(131)의 길이(V11)와 칼럼 처리부(104)의 길이(V12)를 가산한 길이 이상의 길이가 된다. 마찬가지로, 기판(150)의 수평 방향의 길이는, 길이(H1)가 되고, 이것은, 로우 회로(131)의 길이(H11)와 칼럼 처리부(104)의 길이(HV12)를 가산한 길이 이상의 길이가 된다.
그런데, 도 1에 도시한 촬상 장치(10) 등에서, 고체 촬상 소자(22)의 다화소화, 고화질화, 고속화가 요망되고, 더한층의 소형화가 요망되고 있다. 이와 같은 요망을 충족시키는 고체 촬상 소자(22)로서, 기판을 적층함으로써 소형화하는 것이 생각된다. 적층형의 고체 촬상 소자(22)는, 고체 촬상 소자(22)의 지지 기판 대신에 신호 처리 회로가 형성된 기판을 이용하고, 그 위에 화소 부분을 맞붙이는 구조로 되어 있다. 이와 같은 구성으로 함으로써, 고체 촬상 소자(22)를 소형화할 수 있다.
도 3에 도시한 고체 촬상 소자(22)를 적층 구조로 한 경우, 도 4에 도시하는 바와 같은 회로 구성으로 할 수 있다.
도 4는, 고체 촬상 소자(22)를 2장의 기판으로 구성하고, 2장의 기판을 맞겹친 구성, 즉 적층형으로 한 때의, 각 기판에서의 회로 구성례를 도시하는 도면이다. 또한 이하의 설명에서는, 적층형이란, 복수의 기판이 맞겹쳐진 구성의 칩이라고 한다.
또한, 이하의 설명에서는, 1층째의 기판, 2층째의 기판이라는 기재를 행하는데, 1층째는, 최상위(最上位)에 배치되어 있는 것을 의미하고, 2층째는, 1층째의 하측에 배치되어 있는 것을 의미한다. 3층째 등도 마찬가지이고, 2층째의 하측에 배치되어 있는 것을 의미한다.
도 4에 도시한 고체 촬상 소자(22)는, 2장의 기판을 적층한 칩으로 하였을 때의 회로 배치에 관해 설명하기 위한 도면이다.
1층째의 기판(151-1)에는, 화소 어레이부(101)와 로우 회로(131)가 배치되어 있다. 2층째의 기판(151-2)에는, 칼럼 처리부(104)와 주변 회로(130)가 배치되어 있다. 도 4에 도시한 고체 촬상 소자(22)와, 도 3에 도시한 고체 촬상 소자(22)를 비교하면, 2층으로 함으로써, 칼럼 처리부(104)와 주변 회로(130)를 2층째의 기판(151-2)에 배치할 수 있고, 그 만큼, 기판 사이즈를 작게 하는 것이 가능해진다.
도 4에 도시한 고체 촬상 소자(22)의 1층째의 기판(151-1)의 수직 방향의 길이는, 길이(V2)가 된다. 길이(V2)는, 1층에서 고체 촬상 소자(22)를 구성한 때의 수직 방향의 길이인 길이(V1)(도 3)보다도, 적어도 칼럼 처리부(104)의 수직 방향의 길이(V12)만큼 짧게 되어 있다.
또한, 도 4에 도시한 고체 촬상 소자(22)의 1층째의 기판(151-1)의 수평 방향의 길이는, 길이(H2)가 된다. 길이(H2)는, 1층에서 고체 촬상 소자(22)를 구성한 때의 수평 방향의 길이인 길이(H1)(도 3)보다도, 적어도 주변 회로(130)의 수평 방향의 길이만큼 짧게 되어 있다.
이와 같이, 고체 촬상 소자(22)를, 2개의 기판을 적층한 적층형으로 함으로써, 기판(151-1)(151-2)의 수직 방향 및 수평 방향의 길이를 각각, 기판(150)(도 3)보다도 짧게 할 수 있다. 즉 고체 촬상 소자(22)를 소형화하는 것이 가능해진다.
그렇지만, 도 4에 도시한 회로 구성보다도 또한, 도 5에 도시한 회로 구성으로 함으로써 고체 촬상 소자(22)를 소형화하는 것이 가능해진다.
도 5에 도시한 고체 촬상 소자(22)는, 도 4에 도시한 고체 촬상 소자(22)와 같이, 2장의 기판이 적층된 칩이지만, 로우 회로(131)를 2층째의 기판(152-2)에 배치한 점이 다르다. 즉, 도 5에 도시한 1층째의 기판(152-1)에는, 화소 어레이부(101)만이 배치되고, 2층째의 기판(152-2)에는, 칼럼 처리부(104), 주변 회로(130), 및 로우 회로(131)가 배치되어 있다.
이와 같이, 1층째의 기판(152-1)에 화소 어레이부(101)만이 배치되도록 함으로써, 기판(152-1)의 크기를 화소 어레이부(101)의 크기와, 거의 같은 사이즈로 까지 할 수 있다. 또한, 적층되는 기판(152-2)도, 기판(152-1)과 같은 크기로 함으로써, 화소 어레이부(101)의 크기와, 거의 같은 사이즈로 할 수 있다.
이 경우, 기판(152-1), 기판(152-2)의 수직 방향의 길이를 길이(V2)로 하고, 수평 방향의 길이를 길이(H2)로 할 수 있다. 수직 방향의 길이는, 도 4에 도시한 경우와 같지만, 수평 방향의 길이는, 적어도 로우 회로(131)의 분만큼 짧아진다. 따라서, 고체 촬상 소자(22)를 소형화할 수 있다.
도 5에 도시한 바와 같은 회로 배치인 경우, 기판(152-2)에는, 칼럼 처리부(104)와 로우 회로(131)가 배치되기 때문에, 칼럼 처리부(104)의 수평 방향의 길이는, 길이(H32)가 된다. 이 길이(H32)라는 길이는, 도 4에 도시한 기판(151-2)에 배치되어 있는 칼럼 처리부(104)의 길이(H12)보다도 짧은 길이로 되어 있다.
환언하면, 도 5에 도시한 회로 배치인 경우, 2층째의 기판(152-2)에 배치된 칼럼 처리부(104)의 수평 방향의 길이(H32)는, 1층째의 기판(152-1)에 배치된 화소 어레이부(101)의 수평 방향의 길이(H12)보다도 짧다.
이 길이의 차이에 의해, 화소 어레이부(101)와 칼럼 처리부(104)와의 사이에서, 피치 승환(乘換)을 위한 배선 영역이 필요해진다. 또한, 칼럼 처리부(104)는, 좁은 피치가 될수록, 레이아웃의 효율이 나빠져, 면적이 커져 버릴 가능성이 있다. 이와 같기 때문에, 칼럼 처리부(104)를 소형화하여, 기판(152-2)의 사이즈를 작게 하는 것은 곤란하고, 또한 작게 함으로써, 칼럼 처리부(104)의 성능이 열화될 가능성이 있다.
또한, 칼럼 처리부(104)에 포함되는 ADC(부도시)는, 트랜지스터가 많고, 소형화가 어렵다. 이 때문에, 가령 ADC를 소형화하려면, 복수의 화소에서 하나의 ADC를 공유하는 것이 생각된다. 그렇지만, 하나의 ADC를 복수의 화소에서 공유하는 구성으로 한 경우, 복수의 화소로부터의 신호를 전환하면서 판독하는 제어가 행하여지게 된다.
이 때문에, 하나의 ADC가 많은 화소를 담당하면, 판독되는 화소의 시간차가 커져 버려, 움직이는 물체가 촬상된 경우 등에, 그 물체가 왜곡되어 촬상되거나, 1장의 화상을 판독하는데 시간이 걸려 버린다는 일이 발생할 가능성이 생각된다.
이와 같이, 칼럼 처리부(104)를, 소형화함으로써, 화질의 열화를 초래한다는 것이나, 고속의 촬영을 행할 수 없게 된다는 가능성이 있기 때문에, 칼럼 처리부(104)를 소형화, 예를 들면, 화소 어레이부(101)의 수평 방향의 길이보다도 작은 길이로 구성하는 것은 바람직하지가 않다. 따라서, 화소 어레이부(101)의 수평 방향의 길이(H12) 이상의 길이로, 칼럼 처리부(104)의 수평 방향의 길이를 설계하는 것이 바람직하다.
이 점에서는, 도 4에 도시한 바와 같이, 로우 회로(131)를, 1층째의 기판(151-2)상에 배치하는 것이 바람직하지만, 이와 같은 배치를 행하면, 도 5에 도시한 회로 배치보다도 기판의 사이즈가 커져 버린다.
<3층 적층 구조의 칩의 제1의 회로 배치>
그래서, 도 6에 도시하는 바와 같이 3층 구조로 한다. 도 6을 참조하면, 1층째의 기판(153-1)에는, 화소 어레이부(101)만이 배치되어 있다. 2층째의 기판(153-2)에는, 칼럼 처리부(104)가 배치되어 있다. 3층째의 기판(153-3)에는, 주변 회로(130)와 로우 회로(131)가 배치되어 있다.
이와 같은 구성으로 함으로써, 1층째의 기판(153-1)의 사이즈는, 화소 어레이부(101)의 크기와, 거의 같은 사이즈로 까지 할 수 있다. 또한, 적층되는 기판(153-2), 기판(153-3)도, 기판(153-1)과 같은 크기가 된다. 이 경우, 각 기판(153)의 크기는, 수직 방향이 길이(V2)가 되고, 수평 방향이 길이(H3)가 된다.
각 기판(153)의 크기를, 화소 어레이부(101)와 같은 정도의 크기로 할 수 있음에 의해, 칩을 소형화할 수 있다. 또한, 도 6 등에서는, 설명을 위해, 예를 들면, 화소 어레이부(101)보다도 기판(153-1)을 크게 도시하고 있지만, 같은 정도의 크기로 구성하는 것은 가능하다.
도 6에 도시한 칩에서는, 2층째의 기판(153-2)에는, 칼럼 처리부(104)만을 배치하는 구성으로 할 수도 있기 때문에, 예를 들면, 칼럼 처리부(104)의 사이즈를 화소 어레이부(101)의 사이즈와 같은 사이즈로 설계할 수도 있다. 이에 의해, 상기한 바와 같은 것, 예를 들면, 피치 승환을 위한 배선 영역이 필요해진다는 일은 일어나지 않고, 레이아웃의 효율도 악화하는 일이 없다. 따라서, 칼럼 처리부(104)의 성능이 떨어져 버린다는 것도 막을 할 수 있다.
도 6에 도시한 칩에서는, 보다 한층의 고속화를 위해, 칼럼 회로의 병렬도(竝列度)를 올리는 경우, 2층째의 기판(153-2)에는, 칼럼 처리부(104)만을 배치하는 구성으로 할 수도 있기 때문에, 예를 들면, 칼럼 처리부(104)의 사이즈를 화소 어레이부(101)의 사이즈와 같은 사이즈로 설계하는 것도 가능해진다.
이에 의해, 상기한 바와 같은 것, 예를 들면, 피치 승환을 위한 배선 영역이 필요해진다는 일은 일어나지 않고, 레이아웃의 효율도 악화하는 일은 없다. 따라서, 칼럼 처리부(104)의 성능이 떨어져 버린다는 것을 막는 것이 가능해진다. 또한 이와 같은 것은, 이하에 설명하는 회로 배치에서도 마찬가지로, 본 기술을 적용함으로써 얻어지는 효과이다.
도 6에 도시한 칩에서는, 로우 회로(131)의 수직 방향의 길이는, 화소 어레이부(101)의 수직 방향의 길이 이상이고, 칼럼 처리부(104)의 수평 방향의 길이는, 화소 어레이부(101)의 수평 방향의 길이 이상으로 할 수 있다.
본 기술에 의하면, 화소 어레이부(101), 칼럼 처리부(104), 및 로우 회로(131)를 각각 다른 기판에 배치할 수 있기 때문에, 칼럼 처리부(104)나 로우 회로(131)가 배치되는 기판 내에서 들어가는 크기까지 크게 할 수 있다. 그 기판은, 상기한 바와 같이, 화소 어레이부(101)가 배치되는 기판과 동등한 크기이다. 따라서, 화소 어레이부(101)의 소정의 변의 길이보다, 칼럼 처리부(104)의 소정의 변의 길이나 로우 회로(131)의 소정의 변의 길이를 길게 할 수 있다.
상기한 바와 같이, 칼럼 처리부(104)를, 소형화함으로써, 화질의 열화를 초래하는 것이나, 고속의 촬영을 행할 수 없게 된다는 가능성이 있는데, 칼럼 처리부(104)나 로우 회로(131)를 필요 이상으로 소형화할 필요가 없기 때문에, 화질의 열화를 초래하는 것이나, 고속의 촬영을 행할 수 없게 된다는 가능성을 없앨 수 있다.
또한, 적층형의 칩인 경우, 화소의 부분의 지지 기판 대신에 신호 처리 회로가 형성된 칩을 이용하여, 그 위에 화소 부분을 맞붙이는 구조로 되어 있다. 따라서, 도 6에 도시한 바와 같은 3층 구조로 한 경우라도, 예를 들면, 도 3에 도시한 1층 구조인 경우, 또는 도 4, 5에 도시한 바와 같은 2층 구조인 경우와 비교하여도, 칩의 두께는 거의 변하지 않고, 적층함으로써 두께가 증가하여, 소형화가 곤란해지는 일도 없다.
이것으로부터, 도시는 하지 않지만, 3층 이상의 층수로 하여도 좋다. 예를 들면, 4층 구조로 하고, 4층째의 기판에 메모리를 배치하는 등이 구성으로 하는 것도 본 기술을 적용함으로써 가능하다.
<3층 적층 구조의 칩의 제2의 회로 배치>
또한, 도 7에 도시하는 바와 같이, 3층째에, 메모리(170)를 배치하는 구성이라도 좋다. 도 7에 도시한 칩은, 도 6에 도시한 칩과 같이, 3장의 기판이 적층된 칩이고, 1층째의 기판(154-1)에는, 화소 어레이부(101)만이 배치되고, 2층째의 기판(154-2)에는, 칼럼 처리부(104)가 배치되어 있다.
따라서, 도 7에 도시한 회로 배치의 칩에서도, 도 6에 도시한 회로 배치의 칩과 같은 효과를 얻을 수 있다.
도 7에 도시한 칩의 3층째의 기판(153-3)에는, 로우 회로(131)와 메모리(170)가 배치되어 있다. 이와 같이, 3층째에 메모리(170)를 배치하도록 하여도 좋다. 또한 메모리(170)가 복수 필요한 경우 등, 도시는 하지 않지만, 4층째의 기판에도 메모리(170)를 마련하는 구성으로 하는 것도 가능하다. 주변 회로(130)(도 7에서는 부도시)는, 2층째의 기판(154-2)이나 3층째의 기판(154-3)의 남아 있는 부분, 4층째의 기판 등에 배치할 수 있다.
또한 남아 있는 부분이란, 1층째의 기판의 크기를 갖는 2층째와 3층째의 기판에서, 칼럼 처리부(104)나 로우 회로(131)를 배치한 상태에서, 아무것도 배치되지 않은 부분인 것을 나타낸다.
<3층 적층 구조의 칩의 제3의 회로 배치>
주변 회로(130)를, 기판상이 남아 있는 부분에 배치하기 위해, 도 8에 도시하는 바와 같은 회로 배치로 하는 것도 가능하다. 도 8에 도시한 칩은, 도 7에 도시한 회로 배치의 칩과 각 층에 배치되어 있는 회로는 기본적으로 같다.
2층째의 기판(155-2)에 배치되어 있는 칼럼 처리부(104)의 중심이, 기판(155-2)의 중심과 비켜져 있는 점이, 도 7에 도시한 회로의 배치의 칩과 다르다. 예를 들면, 상기한 도 7에 도시한 칩에서는, 2층째의 기판(154-2)의 중심(中心)과 칼럼 처리부(104)의 중심은, 일치하고 있는 예를 나타내었다. 환언하면, 도 7에 도시한 칼럼 처리부(104)는, 적층된 때, 화소 어레이부(101)의 직하(直下)에 오는 위치에 배치되어 있다.
이에 대해, 도 8에 도시한 칼럼 처리부(104)의 중심은, 기판(154-2)의 중심과 비켜져 있다. 환언하면, 도 8에 도시한 칼럼 처리부(104)는, 적층된 때, 화소 어레이부(101)보다도 수평 방향에서 비켜진 위치에 배치되어 있다. 또한 환언하면, 도 8에 도시한 예에서는, 칼럼 처리부(104)의 수직 방향의 중심축(中心軸)은, 기판(155-2)의 수직 방향의 중심축(화소 어레이부(101)의 수직 방향의 중심축)과는, 비켜진 위치에 배치되어 있다.
칼럼 처리부(104)를, 도 8에 도시한 예에서는, 기판(155-2)의 좌측으로 비킴으로써, 기판(155-2)의 우측에, 남는 부분이 생긴다. 그 부분에, 주변 회로(130)를 배치할 수 있다. 이 경우도, 칼럼 처리부(104)의 수평 방향의 길이(H12)는, 화소 어레이부(101)의 수평 방향의 길이(H12)와 같게 한 상태로, 기판(155-2)상에 배치되어 있기 때문에, 칼럼 처리부(104)의 성능이 열화되어 버리는 일은 없다.
또한, 도 8에 도시한 회로 배치에서는, 칼럼 처리부(104)를 수평 방향에서, 좌측으로 비키는 경우를 예로 들었지만, 우측으로 비키어 배치하는 것도 가능하다.
<3층 적층 구조의 칩의 제4의 회로 배치>
도 6 내지 도 8에 도시한 칩의 회로 배치에서는, 2층째의 기판에 칼럼 처리부(104)를 배치한 예를 나타내었다. 칼럼 처리부(104)는, 2층째의 기판에 배치되는 것으로 한정되어 있는 것은 아니고, 3층째의 기판에 배치되는 구성으로 하는 것도 가능하다. 도 9 내지 도 11에, 3층째의 기판에 칼럼 처리부(104)가 배치된 예를 나타낸다.
도 9는, 3층 적층 구조의 칩의 회로 배치례를 도시하는 도면이다. 도 9에 도시한 칩의 1층째의 기판(156-1)에는, 화소 어레이부(101)만이 배치되어 있다. 2층째의 기판(156-2)에는, 주변 회로(130)와 로우 회로(131)가 배치되어 있다. 3층째의 기판(156-3)에는, 칼럼 처리부(104)가 배치되어 있다.
이와 같은 회로 배치는, 도 6에 도시한 칩의 회로 배치에서, 2층째와 3층째를 교체한 구성으로 되어 있다. 이와 같이, 2층째와 3층째를 교체하고, 3층째의 기판(156-3)에 칼럼 처리부(104)를 배치하여도, 2층째의 기판에 배치한 경우(도 6에 도시한 칩)와 같은 효과를 얻을 수 있고, 칩을 소형화할 수 있음은 분명하다.
<3층 적층 구조의 칩의 제5의 회로 배치>
도 7에 도시한 3층 적층 구조의 칩의 회로 배치에서의 2층째와 3층째를 교체한 구성을, 도 10에 도시한다. 도 10에 도시한 3층 적층 구조의 칩의 회로 배치례에서는, 1층째의 기판(157-1)에는, 화소 어레이부(101)만이 배치되고, 2층째의 기판(157-2)에는, 로우 회로(131)와 메모리(170)가 배치되고, 3층째의 기판(156-3)에는, 칼럼 처리부(104)가 배치되어 있다.
이와 같이, 2층째와 3층째를 교체하고, 3층째의 기판(156-3)에 칼럼 처리부(104)를 배치하여도, 2층째의 기판에 배치한 경우(도 7에 도시한 칩)와 같은 효과를 얻을 수 있고, 칩을 소형화할 수 있음은 분명하다.
<3층 적층 구조의 칩의 제6의 회로 배치>
상기한 도 8에 도시한 3층 적층 구조의 칩의 회로 배치에서는, 2층째의 기판(155-2)에 배치되어 있던 칼럼 처리부(104)의 중심을, 기판(155-2)의 중심과 다른 위치로 하는 예를 나타내었다. 칼럼 처리부(104)를 비키는 것이 아니라, 로우 회로(131)를 비키는 구성으로 하는 것도 가능하다.
도 11에 도시한 3층 적층 구조의 칩의 회로 배치는, 도 10에 도시한 3층 적층 구조의 칩의 회로 배치와 마찬가지이지만, 2층째의 기판(158-2)에 배치된 로우 회로(131)의 배치 위치가 다르다. 2층째의 기판(158-2)에 배치되어 있는 로우 회로(131)의 중심은, 기판(158-2)의 중심과 비켜진 위치로 되어 있다.
도 11에 도시한 로우 회로(131)의 중심은, 기판(158-2)의 중심에 대해, 수직 방향에서 상방향에 있다. 도 11의 기판(158-2)의 좌측에 도시한 길이(V11)의 위치는, 로우 회로(131)가 비켜진 위치가 아니라, 도 10에 도시한 바와 같은 위치에 있는 경우의 위치를 나타내고 있다.
도 11에 도시한 로우 회로(131)는, 적층된 때, 화소 어레이부(101)보다도 수직 방향으로 비켜진 위치에 배치되어 있다. 환언하면, 도 11에 도시한 예에서는, 로우 회로(131)의 수평 방향의 중심축은, 기판(158-2)의 수평 방향의 중심축(화소 어레이부(101)의 수평 방향의 중심축)과는, 비켜진 위치에 배치되어 있다.
로우 회로(131)를, 도 11에 도시한 예에서는, 기판(158-2)의 상측으로 비킴으로써, 기판(158-2)의 하측에, 남는 부분이 생긴다. 그 부분에, 주변 회로(130)를 배치할 수 있다. 이 경우도, 로우 회로(131)의 수직 방향의 길이(V11)는, 화소 어레이부(101)의 수직 방향의 길이(V11)와 같게 한 상태로, 기판(158-2)상에 배치되어 있기 때문에, 로우 회로(131)의 성능이 열화되어 버린다는 일이 발생하는 일은 없다.
또한, 도 11에 도시한 회로 배치에서는, 로우 회로(131)를 수직 방향에서, 상측으로 비키는 경우를 예로 들었지만, 하측으로 비켜서 배치하는 것도 가능하다.
또한, 도 8에 도시한 바와 같이, 칼럼 처리부(104)의 중심을 기판의 중심과 비켜서 배치함과 함께, 도 11에 도시한 바와 같이, 로우 회로(131)의 중심을 기판의 중심과 비켜서 배치하는 구성으로 하는 것도 가능하다.
또한, 도 8, 도 11에 도시한 예에서는, 2층째의 기판에 배치되어 있는 칼럼 처리부(104) 또는 로우 회로(131)의 위치가 기판에 대해 비켜져 있는 예를 나타내었지만, 2층째의 기판에 배치되어 있는 칼럼 처리부(104) 또는 로우 회로(131)의 위치가 기판에 대해 비켜져 있는 구성으로 하는 것도 가능하다.
<3층 적층 구조의 칩의 제7의 회로 배치>
도 6 내지 도 11에서는, 칼럼 처리부(104)가 하나에 구성되어 있는 예를 나타내었지만, 복수로 분할되어 기판상에 배치되도록 하여도 좋다. 도 12에, 3층 적층 구조의 칩의 회로 배치에서는, 1층째의 기판(159-1)에, 화소 어레이부(101)가 배치되고, 2층째의 기판(159-2)에 로우 회로(131)와 메모리(170)가 배치되어 있다.
그리고 3층째의 기판(159-3)에는, 칼럼 처리부(104)가 분할되어, 칼럼 처리부(104-1)와 칼럼 처리부(104-2)로서 배치되어 있다. 또한, 3층째의 기판에는, 칼럼 처리부(104-1)와 칼럼 처리부(104-2)의 사이에, 주변 회로(130)가 배치되어 있다.
이와 같이, 칼럼 처리부(104)를 분할하여 기판상에 배치하여도 좋다. 또한, 도 12에 도시한 예에서는, 3층째의 기판(159-3)에 칼럼 처리부(104-1)와 칼럼 처리부(104-2)를 배치한 예를 나타내었지만, 2층째의 기판(159-2)에 칼럼 처리부(104-1)와 칼럼 처리부(104-2)를 배치하는 구성으로 하는 것도 가능하다.
이와 같이, 1층째의 기판에 화소 어레이부(101)를 배치하고, 1층째의 기판과 같은 사이즈의 기판으로서, 1층째의 하위층의 다른 기판상에, 칼럼 처리부(104)와 로우 회로(131)를 각각 배치함으로써, 칼럼 처리부(104)와 로우 회로(131)의 각각의 성능을 떨어뜨리는 일 없이, 칩을 소형화하는 것이 가능해진다.
또한, 본 기술에 의하면, 1층째의 기판에 화소 어레이부(101)를 배치함으로써, 이하와 같은 효과도 있다. 예를 들면, 도 4를 참조하여 설명한 바와 같이, 1층째의 기판(151-1)에 화소 어레이부(101)와 로우 회로(131)를 배치한 경우, 칩 사이즈가 최소로는 되지 않는다. 또한, 로우 회로(131)를 형성하기 위한 P채널의 트랜지스터도 필요해진다.
그렇지만, 예를 들면, 도 6에 도시한 바와 같이, 1층째의 기판(153-1)에, 화소 어레이부(101)만을 배치하도록 함으로써, 상기한 바와 같이 칩 사이즈를 최소로 할 수 있다. 또한, 고내압(고내압) 트랜지스터인 N채널의 트랜지스터만의 프로세스로 실현하는 것이 가능해지고, 1층째의 기판 작성에 관한 프로세스 비용을 저감시키는 것이 가능해진다.
<신호의 흐름과 회로 배치에 관해>
다음에, 3층 적층 구조의 칩에서의 제어 신호의 흐름과 데이터 신호의 흐름에 관해 설명한다. 도 13은, 제어 신호와 데이터 신호의 흐름을 설명하기 위해, 도 2에 도시한 고체 촬상 소자(22)의 구성을 간략화한 도면이다. 도 13 중, 세선의 화살표는, 제어 신호를 나타내고, 태선의 화살표는, 데이터 신호를 도시하다. 또한, 도 14 내지 16에서도 마찬가지로 도시하고 있다.
입력 I/F(109)로부터의 제어 신호는, 타이밍 제어 회로(107)에 공급된다. 타이밍 제어 회로(107)에서 발생된 각 부분의 동작의 기준이 되는 클록 신호나 제어 신호 등은, 수직 디코더(103), 아날로그 회로(200), 칼럼 처리부(104), 및 화상 신호 처리부(108)에 공급된다.
아날로그 회로(200)는, 수직 구동 회로(102), 참조 신호 공급부(105)(도 2) 등을 포함하는 회로이고, 아날로그 신호를 처리하는 회로이다. 또한, 칼럼 처리부(104) 중 콤퍼레이터(1041)(도 2)는, 아날로그 신호를 처리하는 회로이고, 도 15를 참조하여 후술하는 예에서는, 칼럼 처리부(104)를 아날로그 회로와 디지털 회로로 나누어 다른 기판에 배치한 예를 나타내고 있다.
수직 디코더(103)에는, 필요에 응하여 아날로그 회로(200)로부터의 제어 신호도 공급된다. 또한 아날로그 회로(200)로부터의 제어 신호는, 필요에 응하여, 칼럼 처리부(104)에도 공급된다. 수직 디코더(103)로부터의 제어 신호는, 화소 어레이부(101)에 공급된다.
화소 어레이부(101)를 구성하는 화소로부터 판독된 데이터 신호는, 칼럼 처리부(104)를 통하여 화상 신호 처리부(108)에 공급되고, 소정의 처리가 시행된 후, 출력 I/F(109)에 공급된다.
이와 같은 제어 신호와 데이터 신호의 흐름을 갖는 칩을, 도 6 내지 도 12를 참조하여 설명한 3층 적층 구조의 칩으로 한 경우, 1층째, 2층째, 3층째의 각각의 기판에 배치하는 회로에 관해, 도 14 내지 도 16을 참조하여 설명한다.
도 6 내지 도 12를 참조하여 설명한 3층 적층 구조의 칩은, 주로, 화소 어레이부(101)를 1층째의 기판에 배치하고, 칼럼 처리부(104)와 로우 회로(131)를, 적층된 복수의 기판 중의 다른 기판에 각각 배치하는 실시의 형태였다.
도 14 내지 도 16을 참조하여 설명하는 3층 적층 구조의 칩은, 처리하는 신호의 종류, 구체적으로는, 아날로그 신호를 처리하는 회로인지, 디지털 신호를 처리하는 회로인지에 의해, 적층되는 복수의 기판 중의 다른 기판에 각각 배치하는 실시의 형태이다.
도 14에 도시한 칩의 회로 배치는, 1층째의 기판(210-1)에, 화소 어레이부(101)가 배치되어 있다. 또한, 2층째의 기판(210-2)에, 수직 디코더(103), 칼럼 처리부(104), 및 아날로그 회로(200)가 배치되어 있다. 또한, 3층째의 기판(210-3)에, 입력 I/F(109), 타이밍 제어 회로(107), 화상 신호 처리부(108), 및 출력 I/F(109)가 배치되어 있다.
2층째의 기판(210-2)에 배치되어 있는 수직 디코더(103), 칼럼 처리부(104), 및 아날로그 회로(200)는, 주로 아날로그 신호를 처리하는 아날로그 회로이다. 3층째의 기판(210-3)에 배치되어 있는 입력 I/F(109), 타이밍 제어 회로(107), 화상 신호 처리부(108), 및 출력 I/F(109)는, 주로 디지털 신호를 처리하는 디지털 회로이다.
이와 같이, 2층째의 기판에 아날로그 신호를 처리하는 회로를 배치하고, 3층째의 기판에 디지털 신호를 처리하는 회로를 배치하도록 하여도 좋다.
또한, 칼럼 처리부(104)에는, 아날로그 회로와 디지털 회로가 혼재하고 있기 때문에, 도 15에 도시하는 바와 같이, 칼럼 처리부(104)의 아날로그부와 디지털부를 각각 다른 기판상에 배치하도록 하여도 좋다.
도 15에 도시한 예에서는, 칼럼 처리부(104)의 아날로그부가, 2층째의 기판(211-2)에 배치되고, 칼럼 처리부(104)의 디지털부가, 3층째의 기판(211-3)에 배치되어 있다. 칼럼 처리부(104)의 아날로그부란, 예를 들면, 도 2에 도시한 콤퍼레이터(1041)이고, 칼럼 처리부(104)의 디지털부란, 카운터 회로(1042)이다.
도 15에 도시한 예에서도, 1층째의 기판(211-1)에는, 화소 어레이부(101)만이 배치되어 있다. 2층째의 기판(211-2)에는, 수직 디코더(103), 아날로그 회로(200), 및 아날로그부의 칼럼 처리부(104-1)가 배치되어 있다. 3층째의 기판(211-3)에는, 입력 I/F(109), 타이밍 제어 회로(107), 화상 신호 처리부(108), 출력 I/F(109), 및 디지털부의 칼럼 처리부(104-2)가 배치되어 있다.
이와 같이, 칼럼 처리부(104)를 아날로그부와 디지털부로 나누고, 2층째의 기판에 아날로그계의 회로를 배치하고, 3층째의 기판에 디지털계의 회로를 배치하도록 하여도 좋다.
또한, 도 16에 도시하는 바와 같이, 칼럼 처리부(104)를 2층째의 기판(212-2)에 배치하고, 다른 회로를 3층째의 기판(212-3)에 배치하도록 하여도 좋다. 이 경우도, 1층째의 기판(212-1)에는, 화소 어레이부(101)만이 배치되어 있다.
그리고 2층째의 기판(211-2)에는, 아날로그 회로(200)와 칼럼 처리부(104)가 배치되고, 3층째의 기판(212-3)에는, 수직 디코더(103), 입력 I/F(109), 타이밍 제어 회로(107), 화상 신호 처리부(108), 출력 I/F(109), 및 칼럼 처리부(104-2)가 배치되어 있다.
이와 같이, 2층째의 기판에 주로 아날로그계의 회로를 배치하고, 3층째의 기판에 디지털계의 회로를 배치하도록 하여도 좋다.
또한 여기서는, 2층째의 기판에 아날로그계의 회로를 배치하고, 3층째의 기판에 디지털계의 회로를 배치하는 경우를 예로 들고 설명했지만, 2층째의 기판에 디지털계의 회로를 배치하고, 3층째의 기판에 아날로그계의 회로를 배치하도록 구성하는 것도 가능하다.
이와 같이, 다른 기판에 아날로그계의 회로와 디지털계의 회로를 각각 배치하고, 적층 구조로 함으로써, 고체 촬상 소자(22)의 칩을 소형화할 수 있음과 함께, 이하와 같은 효과를 기대할 수 있다.
우선 화소 어레이부(101)는, 고내압 트랜지스터(HVTr.)로 구성할 수 있고, 아날로그계의 회로는, 고내압 트랜지스터(HVTr.)로 구성할 수 있고, 디지털계의 회로는, 저내압 트랜지스터(LVTr.)로 구성할 수 있다.
즉, 상기한 바와 같이, 3층 적층 구조의 칩인 경우, 1층째, 2층째, 3층째를 각각, 고내압 트랜지스터 또는 저내압 트랜지스터만으로 구성할 수 있다.
아날로그계의 회로에서는, 미세한 트랜지스터의 효과는 적지만, 디지털계의 회로에서는, 미세한 트랜지스터를 사용함으로써, 고속성과 저소비화의 은혜를 받을 수 있다. 그렇지만, 미세한 트랜지스터는 고가이기 때문에, 아날로그계의 회로와 디지털계의 회로를 각각 별개 기판에 배치함으로써, 비용을 저감할 수 있다. 또한, 디지털부와 아날로그부에서 기판을 별개로 함으로써, 기판에서의 노이즈 등도 억제할 수 있다.
또한, 아날로그 회로는, 그 성능이 흐트러질 가능성이 있다. 그 때문에, 트랜지스터를 작게 하거나, 전압을 내리거나 하기가 어렵다는 배경도 있다. 아날로그 회로에 대해, 디지털 회로는, 소형화나 저전압화하는 것은 비교적 용이하다.
이것으로부터, 디지털 회로를 소형화하여, 기판상에 차지하는 디지털 회로의 영역을 작게 하고, 기판상의 나머지 부분에 주변 회로(130)를 배치한다는 것도 가능해진다.
소규모의 디지털 회로와 아날로그 회로를, 극히 근접한 상태에서 다수 배치함으로써, 전원 전압이나 트랜지스터의 내압을 각각 최적화하는 것이 어려워진다. 그렇지만, 본 기술에 의하면, 디지털 회로와 아날로그 회로는, 별개 기판에 각각 배치되기 때문에, 작은 아날로그 회로와 디지털 회로가 근접하여 혼재하는 것을 없애는 것이 가능해진다.
그 결과, 아날로그와 디지털의 경계 영역을 없앨 수 있는 것으로도 소형화하는 것이 가능해지고, 다른 전원이 뒤범벅이 되어 들어가는 것 같은 낭비가 없어지는 점에서도 소형화하는 것이 가능해진다.
<적용례>
이하, 상기한 위상차 검출 화소를 포함하는 초점 검출 장치의 적용례에 관해 설명한다. 상기 실시의 형태에서의 고체 촬상 소자(22)는 모두, 다양한 분야에서 전자 기기에 적용 가능하고, 도 1에 도시한 촬상 장치(카메라) 외에, 여기서는, 그 한 예로서, 내시경 카메라, 비전 칩(인공 망막(網膜))에 관해 설명한다.
도 17은, 적용례에 관한 내시경 카메라(캡슐형 내시경 카메라(400A))의 전체 구성을 도시하는 기능 블록도이다. 캡슐형 내시경 카메라(400A)는, 광학계(410)와, 셔터 장치(420)와, 고체 촬상 소자(22)와, 구동 회로(440)와, 신호 처리 회로(430)와, 데이터 송신부(450)와, 구동용 배터리(460)와, 자세(방향, 각도) 감지용의 자이로 회로(470)를 구비하고 있다.
광학계(410)는, 피사체로부터의 상광(입사광)을 고체 촬상 소자(22)의 촬상면상에 결상시키는 1 또는 복수의 촬상 렌즈를 포함하는 것이다. 셔터 장치(420)는, 고체 촬상 소자(22)에의 광조사 기간(노광 기간) 및 차광 기간을 제어하는 것이다. 구동 회로(440)는, 셔터 장치(420)의 개폐 구동을 행함과 함께, 고체 촬상 소자(22)에서의 노광 동작 및 신호 판독 동작을 구동하는 것이다.
신호 처리 회로(430)는, 고체 촬상 소자(22)로부터의 출력 신호에 대해, 소정의 신호 처리, 예를 들면 디모자이크 처리나 화이트 밸런스 조정 처리 등의 각종 보정 처리를 시행하는 것이다.
광학계(410)는, 4차원 공간에서의 복수의 방위(예를 들면 전(全)방위)에서의 촬영이 가능하게 되어 있는 것이 바람직하고, 1 또는 복수의 렌즈에 의해 구성되어 있다. 단, 본 예에서는, 신호 처리 회로(430)에서의 신호 처리 후의 영상 신호(D1) 및 자이로 회로(470)로부터 출력된 자세 감지 신호(D2)는, 데이터 송신부(450)를 통하여 무선 통신에 의해 외부의 기기에 송신되도록 되어 있다.
또한, 상기 실시의 형태에서의 이미지 센서를 적용 가능한 내시경 카메라로서는, 상기한 바와 같은 캡슐형의 것으로 한하지 않고, 예를 들면 도 18에 도시한 바와 같은 삽입형의 내시경 카메라(삽입형 내시경 카메라(400B))라도 좋다.
삽입형 내시경 카메라(400B)는, 상기 캡슐형 내시경 카메라(400A)에서의 일부의 구성과 마찬가지로 광학계(410), 셔터 장치(420), 고체 촬상 소자(22), 구동 회로(440), 신호 처리 회로(430) 및 데이터 송신부(450)를 구비하고 있다. 단, 이 삽입형 내시경 카메라(400B)는, 또한, 장치 내부에 격납 가능한 암(480a)과, 이 암(480a)을 구동하는 구동부(480)가 부설되어 있다. 이와 같은 삽입형 내시경 카메라(400B)는, 구동부(480)에 암 제어 신호(CTL)를 전송하기 위한 배선(490A)과, 촬영 화상에 의거한 영상 신호(Dout)를 전송하기 위한 배선(490B)을 갖는 케이블(490)에 접속되어 있다.
도 19는, 다른 적용례에 관한 비전 칩(비전 칩(500))의 전체 구성을 도시하는 기능 블록도이다. 비전 칩(500)은, 눈의 안구(E1)의 속측(奧側)의 벽(시각 신경을 갖는 망막(E2))의 일부에, 매입되어 사용되는 인구 망막이다. 이 비전 칩(500)은, 예를 들면 망막(E2)에서의 신경절 세포(C1), 수평 세포(C2) 및 시세포(C3) 중의 어느 일부에 매설되어 있고, 예를 들면 고체 촬상 소자(22)와, 신호 처리 회로(510)와, 자극 전극부(520)를 구비하고 있다.
이에 의해, 눈에의 입사광에 의거한 전기 신호를 고체 촬상 소자(22)에서 취득하고, 그 전기 신호를 신호 처리 회로(510)에서 처리함에 의해, 자극 전극부(520)에 소정의 제어 신호를 공급한다. 자극 전극부(520)는, 입력된 제어 신호에 응하여 시각 신경에 자극(전기 신호)을 주는 기능을 갖는 것이다.
본 기술은, 이와 같은 장치에 대해서도 적용 가능하다.
또한, 본 명세서에 기재된 효과는 어디까지나 예시이고 한정되는 것이 아니고, 또 다른 효과가 있어도 좋다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러 가지의 변경이 가능하다.
또한, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와,
상기 화소 어레이부의 행 주사를 제어하는 로우 회로와,
상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고,
상기 화소 어레이부는, 1층째의 기판에 배치되고,
상기 로우 회로와 상기 칼럼 처리부는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자.
(2)
상기 로우 회로의 수직 방향의 길이는, 상기 화소 어레이부의 수직 방향의 길이 이상인 상기 (1)에 기재된 촬상 소자.
(3)
상기 칼럼 처리부의 수평 방향의 길이는, 상기 화소 어레이부의 수평 방향의 길이 이상인 상기 (1) 또는 (2)에 기재된 촬상 소자.
(4)
상기 화소 어레이부가 배치된 제1의 기판과 상기 로우 회로가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수평 방향의 중심축과, 상기 로우 회로의 수평 방향의 중심축은, 비켜진 위치가 되도록, 상기 로우 회로는 상기 제2의 기판에 배치되는 상기 (1) 내지 (3)의 어느 하나에 기재된 촬상 소자.
(5)
상기 화소 어레이부가 배치된 제1의 기판과 상기 칼럼 처리부가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수직 방향의 중심축과, 상기 칼럼 처리부의 수직 방향의 중심축은, 비켜진 위치가 되도록, 상기 칼럼 처리부는 상기 제2의 기판에 배치되는 상기 (1) 내지 (4)의 어느 하나에 기재된 촬상 소자.
(6)
상기 로우 회로 또는 상기 칼럼 처리부와 동일한 기판상에, 메모리가 배치되는 상기 (1) 내지 (5)의 어느 하나에 기재된 촬상 소자.
(7)
광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와,
상기 화소 어레이부의 행 주사를 제어하는 로우 회로와,
상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고,
상기 화소 어레이부는, 1층째의 기판에 배치되고,
상기 로우 회로와 상기 칼럼 처리부는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자와,
상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 전자 기기.
(8)
광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고,
상기 화소 어레이부는, 1층째의 기판에 배치되고,
상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자.
(9)
상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부 중, 상기 아날로그 신호를 처리하는 회로와 상기 디지털 신호를 처리하는 회로는, 상기 다른 기판에 각각 배치되는 상기 (8)에 기재된 촬상 소자.
(10)
상기 1층째의 기판, 및 상기 1층째의 기판의 하위층의 복수의 기판의 각각에는, 저내압 트랜지스터 또는 고내압 트랜지스터만으로 구성되는 회로가 배치되어 있는 상기 (8) 또는 (9)에 기재된 촬상 소자.
(11)
광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고,
상기 화소 어레이부는, 1층째의 기판에 배치되고,
상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자와,
상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 전자 기기.
101 : 화소 어레이부
103 : 수직 디코더
104 : 칼럼 처리부
130 : 주변 회로
131 : 로우 회로
153 : 기판

Claims (11)

  1. 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와,
    상기 화소 어레이부의 행 주사를 제어하는 로우 회로와,
    상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고,
    상기 화소 어레이부는, 1층째의 기판에 배치되고,
    상기 로우 회로는, 2층째의 기판에 배치되며,
    상기 칼럼 처리부는, 3층째의 기판에 배치되며,
    상기 1층째의 기판, 상기 2층째의 기판, 상기 3층째의 기판은 이 순서로 적층되어 있으며,
    상기 로우 회로는, 평면시(平面視)로 상기 화소 어레이부의 적어도 일부에서 겹쳐져 있는 것을 특징으로 하는 촬상 소자.
  2. 제1항에 있어서,
    상기 로우 회로의 수직 방향의 길이는, 상기 화소 어레이부의 수직 방향의 길이 이상인 것을 특징으로 하는 촬상 소자.
  3. 제1항에 있어서,
    상기 칼럼 처리부의 수평 방향의 길이는, 상기 화소 어레이부의 수평 방향의 길이 이상인 것을 특징으로 하는 촬상 소자.
  4. 제1항에 있어서,
    상기 화소 어레이부가 배치된 제1의 기판과 상기 로우 회로가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수평 방향의 중심축과, 상기 로우 회로의 수평 방향의 중심축은, 비켜진 위치가 되도록, 상기 로우 회로는 상기 제2의 기판에 배치되는 것을 특징으로 하는 촬상 소자.
  5. 제1항에 있어서,
    상기 화소 어레이부가 배치된 제1의 기판과 상기 칼럼 처리부가 배치된 제2의 기판이 적층된 때, 상기 화소 어레이부의 수직 방향의 중심축과, 상기 칼럼 처리부의 수직 방향의 중심축은, 비켜진 위치가 되도록, 상기 칼럼 처리부는 상기 제2의 기판에 배치되는 것을 특징으로 하는 촬상 소자.
  6. 제1항에 있어서,
    상기 로우 회로 또는 상기 칼럼 처리부와 동일한 기판상에, 메모리가 배치되는 것을 특징으로 하는 촬상 소자.
  7. 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부와,
    상기 화소 어레이부의 행 주사를 제어하는 로우 회로와,
    상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부를 구비하고,
    상기 화소 어레이부는, 1층째의 기판에 배치되고,
    상기 로우 회로는, 2층째의 기판에 배치되며,
    상기 칼럼 처리부는, 3층째의 기판에 배치되며,
    상기 1층째의 기판, 상기 2층째의 기판, 상기 3층째의 기판은 이 순서로 적층되어 있으며, 상기 로우 회로는, 평면시로 상기 화소 어레이부의 적어도 일부에서 겹쳐져 있는 촬상 소자와,
    상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 것을 특징으로 하는 전자 기기.
  8. 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고,
    상기 화소 어레이부는, 1층째의 기판에 배치되고,
    로우 회로는, 2층째의 기판에 배치되며,
    칼럼 처리부는, 3층째의 기판에 배치되며,
    상기 1층째의 기판, 상기 2층째의 기판, 상기 3층째의 기판은 이 순서로 적층되어 있으며,
    상기 로우 회로는, 평면시로 상기 화소 어레이부의 적어도 일부에서 겹쳐져 있으며,
    상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 것을 특징으로 하는 촬상 소자.
  9. 제8항에 있어서,
    상기 화소 어레이부로부터 판독되는 아날로그 신호를 디지털 신호로 변환하는 칼럼 처리부 중, 상기 아날로그 신호를 처리하는 회로와 상기 디지털 신호를 처리하는 회로는, 상기 다른 기판에 각각 배치되는 것을 특징으로 하는 촬상 소자.
  10. 제8항에 있어서,
    상기 1층째의 기판, 및 상기 1층째의 기판의 하위층의 복수의 기판의 각각에는, 저내압 트랜지스터 또는 고내압 트랜지스터만으로 구성된 회로가 배치되어 있는 것을 특징으로 하는 촬상 소자.
  11. 광전 변환 소자를 포함하는 화소가 2차원적으로 배치되어 있는 화소 어레이부를 구비하고,
    상기 화소 어레이부는, 1층째의 기판에 배치되고,
    로우 회로는, 2층째의 기판에 배치되며,
    칼럼 처리부는, 3층째의 기판에 배치되며,
    상기 1층째의 기판, 상기 2층째의 기판, 상기 3층째의 기판은 이 순서로 적층되고 있으며,
    상기 로우 회로는, 평면시로 상기 화소 어레이부의 적어도 일부에서 겹쳐져 있으며,
    상기 화소 어레이부를 제어하는 회로와 상기 화소 어레이부로부터의 신호를 처리하는 회로 중의 아날로그 신호를 처리하는 회로와, 디지털 신호를 처리하는 회로는, 상기 1층째의 기판의 하위층의 다른 기판이고, 상기 1층째의 기판에 적층되는 기판에, 각각 배치되어 있는 촬상 소자와,
    상기 촬상 소자로부터 출력되는 신호에 대해 신호 처리를 행하는 신호 처리부를 구비하는 것을 특징으로 하는 전자 기기.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113923389A (zh) 2016-03-29 2022-01-11 株式会社尼康 摄像元件
EP3439288B1 (en) 2016-03-30 2024-04-10 Nikon Corporation Feature extraction element, feature extraction system, and determination apparatus
JP2017184198A (ja) 2016-03-31 2017-10-05 ソニー株式会社 イメージセンサ、撮像装置、イメージセンサ特定方法、画像偽造防止方法および画像改変制限方法
CN111510648B (zh) * 2016-05-31 2022-08-16 索尼半导体解决方案公司 传感器和系统
US9955099B2 (en) * 2016-06-21 2018-04-24 Hand Held Products, Inc. Minimum height CMOS image sensor
JP6195142B1 (ja) * 2017-01-30 2017-09-13 テックポイント インクＴｅｃｈｐｏｉｎｔ，Ｉｎｃ． Ａｄ変換装置及び撮像装置
US10418405B2 (en) 2017-09-05 2019-09-17 Sony Semiconductor Solutions Corporation Sensor chip and electronic apparatus
KR102561079B1 (ko) * 2017-10-30 2023-07-27 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 소자
CN118590781A (zh) * 2017-11-06 2024-09-03 索尼半导体解决方案公司 摄像装置
JP2019165312A (ja) * 2018-03-19 2019-09-26 ソニーセミコンダクタソリューションズ株式会社 撮像装置および電子機器
JP7116599B2 (ja) * 2018-06-11 2022-08-10 キヤノン株式会社 撮像装置、半導体装置及びカメラ
WO2019239722A1 (ja) * 2018-06-12 2019-12-19 ソニーセミコンダクタソリューションズ株式会社 固体撮像素子、撮像装置、および、固体撮像素子の制御方法
KR20210029205A (ko) * 2018-07-31 2021-03-15 소니 세미컨덕터 솔루션즈 가부시키가이샤 적층형 수광 센서 및 전자기기
JP7402606B2 (ja) 2018-10-31 2023-12-21 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
US12035061B2 (en) 2019-01-29 2024-07-09 Semiconductor Energy Laboratory Co., Ltd. Imaging device and electronic device
WO2021152974A1 (ja) * 2020-01-31 2021-08-05 富士フイルム株式会社 撮像素子、撮像装置、撮像素子の作動方法、及びプログラム
CN111277774B (zh) * 2020-05-06 2020-10-16 深圳市汇顶科技股份有限公司 像素、图像传感器及电子装置
EP4181502A4 (en) * 2020-07-07 2023-08-16 Sony Semiconductor Solutions Corporation IMAGING DEVICE AND ELECTRONIC APPARATUS
JP2022119378A (ja) * 2021-02-04 2022-08-17 キヤノン株式会社 光電変換装置、機器

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225927A (ja) * 2009-03-24 2010-10-07 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び電子機器
WO2011083722A1 (ja) * 2010-01-08 2011-07-14 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020074637A1 (en) * 2000-12-19 2002-06-20 Intel Corporation Stacked flip chip assemblies
AU2002340265A1 (en) * 2001-10-19 2003-04-28 Clare Micronix Integrated Systems Inc. Matrix element precharge voltage adjusting apparatus and method
JP3652676B2 (ja) * 2002-09-17 2005-05-25 松下電器産業株式会社 撮像装置および画像ピックアップシステム
CN1234234C (zh) * 2002-09-30 2005-12-28 松下电器产业株式会社 固体摄像器件及使用该固体摄像器件的设备
CN100407433C (zh) * 2003-05-23 2008-07-30 浜松光子学株式会社 光检测装置
US6989589B2 (en) * 2003-07-21 2006-01-24 Motorola, Inc. Programmable sensor array
CA2578005A1 (en) * 2004-08-23 2006-03-02 Sony Corporation Imaging apparatus, image processing method and integrated circuit
US7433192B2 (en) * 2004-12-29 2008-10-07 Agere Systems Inc. Packaging for electronic modules
US7599583B2 (en) * 2005-03-31 2009-10-06 Finisar Corporation Sensors with modular architecture
US7556442B2 (en) * 2005-05-24 2009-07-07 Texas Instruments Incorporated Apparatus and method for a smart image-receptor unit
TW201101476A (en) * 2005-06-02 2011-01-01 Sony Corp Semiconductor image sensor module and method of manufacturing the same
JP4289377B2 (ja) * 2006-08-21 2009-07-01 ソニー株式会社 物理量検出装置及び撮像装置
US7361989B1 (en) * 2006-09-26 2008-04-22 International Business Machines Corporation Stacked imager package
EP2192615A4 (en) * 2007-09-05 2011-07-27 Univ Tohoku SOLID-BODY IMAGING ELEMENT AND METHOD FOR THE PRODUCTION THEREOF
EP2190185B1 (en) * 2007-09-05 2013-11-06 Tohoku University Solid-state image sensor
US8253809B2 (en) * 2008-08-27 2012-08-28 Sony Corporation Analog-digital converter, analog-digital conversion method, image pickup device, method of driving the same, and camera
US7795650B2 (en) * 2008-12-09 2010-09-14 Teledyne Scientific & Imaging Llc Method and apparatus for backside illuminated image sensors using capacitively coupled readout integrated circuits
JP5985136B2 (ja) * 2009-03-19 2016-09-06 ソニー株式会社 半導体装置とその製造方法、及び電子機器
EP2234387B8 (en) * 2009-03-24 2012-05-23 Sony Corporation Solid-state imaging device, driving method of solid-state imaging device, and electronic apparatus
KR101049083B1 (ko) * 2009-04-10 2011-07-15 (주)실리콘화일 3차원 구조를 갖는 이미지 센서의 단위 화소 및 그 제조방법
JP5418044B2 (ja) * 2009-07-30 2014-02-19 ソニー株式会社 固体撮像装置およびその製造方法
US8041003B2 (en) * 2009-08-31 2011-10-18 General Electric Company Electronic packaging technique to improve sensor failure robustness
TWI515885B (zh) * 2009-12-25 2016-01-01 新力股份有限公司 半導體元件及其製造方法，及電子裝置
JP2011188224A (ja) * 2010-03-09 2011-09-22 Sony Corp 温度情報出力装置、撮像装置、温度情報出力方法
JP5853351B2 (ja) 2010-03-25 2016-02-09 ソニー株式会社 半導体装置、半導体装置の製造方法、及び電子機器
TWI513301B (zh) * 2010-06-02 2015-12-11 Sony Corp 半導體裝置，固態成像裝置及相機系統
JP5810493B2 (ja) * 2010-09-03 2015-11-11 ソニー株式会社 半導体集積回路、電子機器、固体撮像装置、撮像装置
TWI424746B (zh) * 2011-02-14 2014-01-21 Ind Tech Res Inst 影像感測器及其感測方法
CN103650476B (zh) * 2011-05-12 2018-05-01 德普伊辛迪斯制品公司 对具有最小纵向互连的混合图像传感器使用堆叠方案的像素阵列区域最优化
JP5791571B2 (ja) * 2011-08-02 2015-10-07 キヤノン株式会社 撮像素子及び撮像装置
US8890047B2 (en) * 2011-09-21 2014-11-18 Aptina Imaging Corporation Stacked-chip imaging systems
JP2013090127A (ja) * 2011-10-18 2013-05-13 Olympus Corp 固体撮像装置および撮像装置
JP2013090305A (ja) * 2011-10-21 2013-05-13 Sony Corp 比較器、ａｄ変換器、固体撮像装置、およびカメラシステム
JP6056126B2 (ja) * 2011-10-21 2017-01-11 ソニー株式会社 固体撮像装置およびカメラシステム
US20130100066A1 (en) * 2011-10-25 2013-04-25 Texas Instruments Incorporated Multi-touch capable single layer capacitive touch panel
JP5923929B2 (ja) * 2011-10-27 2016-05-25 ソニー株式会社 固体撮像素子およびカメラシステム
JP5953028B2 (ja) * 2011-11-02 2016-07-13 オリンパス株式会社 固体撮像装置、撮像装置、および信号読み出し方法
JP6195161B2 (ja) * 2012-02-17 2017-09-13 国立大学法人北海道大学 積分型ａｄ変換装置およびｃｍｏｓイメージセンサ
CN103367374B (zh) * 2012-04-02 2017-06-09 索尼公司 固体摄像装置及其制造方法、半导体器件的制造装置和方法、电子设备
US9607971B2 (en) 2012-06-04 2017-03-28 Sony Corporation Semiconductor device and sensing system
TWI583195B (zh) * 2012-07-06 2017-05-11 新力股份有限公司 A solid-state imaging device and a solid-state imaging device, and an electronic device
US9165968B2 (en) * 2012-09-14 2015-10-20 Taiwan Semiconductor Manufacturing Co., Ltd. 3D-stacked backside illuminated image sensor and method of making the same
US9343497B2 (en) * 2012-09-20 2016-05-17 Semiconductor Components Industries, Llc Imagers with stacked integrated circuit dies
GB2529575B (en) * 2012-12-28 2016-09-07 Canon Kk Image pickup element, image pickup apparatus, and method and program for controlling the same
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
JP5939184B2 (ja) * 2013-03-22 2016-06-22 ソニー株式会社 半導体装置の製造方法
JP2015076502A (ja) * 2013-10-09 2015-04-20 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
JP6386722B2 (ja) * 2013-11-26 2018-09-05 キヤノン株式会社 撮像素子、撮像装置及び携帯電話機
US9578267B2 (en) * 2013-12-23 2017-02-21 Alexander Krymski Cameras and methods with data processing, memories, and an image sensor with multiple data ports
US9652575B2 (en) * 2014-04-07 2017-05-16 Omnivision Technologies, Inc. Floorplan-optimized stacked image sensor and associated methods
WO2016121172A1 (ja) * 2015-01-28 2016-08-04 ソニー株式会社 撮像装置、および、撮像装置の制御方法
US11153515B2 (en) * 2015-04-24 2021-10-19 Sony Corporation Solid state image sensor comprising stacked substrates, semiconductor device, and electronic device
JP6525747B2 (ja) * 2015-06-05 2019-06-05 キヤノン株式会社 撮像装置、撮像システム
US9900539B2 (en) * 2015-09-10 2018-02-20 Canon Kabushiki Kaisha Solid-state image pickup element, and image pickup system

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010225927A (ja) * 2009-03-24 2010-10-07 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び電子機器
WO2011083722A1 (ja) * 2010-01-08 2011-07-14 ソニー株式会社 半導体装置、固体撮像装置、およびカメラシステム

Also Published As

Publication number Publication date
US10015427B2 (en) 2018-07-03
JP6561981B2 (ja) 2019-08-21
TW201540072A (zh) 2015-10-16
CN110719420A (zh) 2020-01-21
CN112420758A (zh) 2021-02-26
CN110719420B (zh) 2022-03-18
CN106233465B (zh) 2020-10-27
TWI648986B (zh) 2019-01-21
KR102516304B1 (ko) 2023-03-31
US20180255260A1 (en) 2018-09-06
CN106233465A (zh) 2016-12-14
US10375334B2 (en) 2019-08-06
WO2015159728A1 (ja) 2015-10-22
JPWO2015159728A1 (ja) 2017-04-13
KR20160144358A (ko) 2016-12-16
KR20230048160A (ko) 2023-04-10
US20170155865A1 (en) 2017-06-01
KR20220080031A (ko) 2022-06-14
KR102649781B1 (ko) 2024-03-21

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