KR102388175B1 - 광 검출 장치 - Google Patents

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šœ스케 아다치
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고에이 야마모토
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Abstract

광 검출 장치는 복수의 화소가 일차원 배열되어 있는 반도체 기판을 구비하고 있다. 광 검출 장치는 화소마다, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드와, 대응하는 애벌란시 포토 다이오드에 전기적으로 직렬 접속되어 있는 복수의 퀀칭 저항과, 복수의 애벌란시 포토 다이오드로부터의 출력 신호를 처리하는 신호 처리부를 가지고 있다. 복수의 애벌란시 포토 다이오드의 수광 영역은, 화소마다, 이차원 배열되어 있다. 각 신호 처리부는 게이트 접지 회로와, 게이트 접지 회로에 전기적으로 접속되어 있는 커런트 미러 회로를 가지고 있다. 게이트 접지 회로에는, 복수의 퀀칭 저항을 통하여, 대응하는 화소의 복수의 애벌란시 포토 다이오드가 전기적으로 접속되어 있다. 커런트 미러 회로는 복수의 애벌란시 포토 다이오드로부터의 출력 신호에 대응하는 신호를 출력한다.

Description

광 검출 장치
본 발명은 광 검출 장치에 관한 것이다.
서로 대향하는 제1 주면 및 제2 주면을 포함함과 아울러 1개의 화소가 배치되어 있는 반도체 기판을 구비하고 있는 광 검출 장치가 알려져 있다(예를 들어, 특허 문헌 1 참조). 이 광 검출 장치는 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드와, 대응하는 애벌란시 포토 다이오드에 전기적으로 직렬 접속되어 있는 복수의 퀀칭 저항과, 복수의 애벌란시 포토 다이오드로부터의 출력 신호를 처리하는 신호 처리부를 구비하고 있다. 복수의 애벌란시 포토 다이오드는 반도체 기판의 제1 주면측에 마련된 수광 영역을 각각 가지고 있다. 복수의 퀀칭 저항은 반도체 기판의 제1 주면측에 배치되어 있다. 복수의 애벌란시 포토 다이오드의 수광 영역은, 이차원 배열되어 있다.
특허 문헌 1: 일본 특개 2011－007693호 공보
본 발명의 일 양태는 일차원 배열되어 있는 복수의 화소를 구비하여, 정밀도가 높고 또한 절전형으로 미약광을 검출하는 광 검출 장치를 제공하는 것을 목적으로 한다.
본 발명자 등은, 조사 연구의 결과, 이하와 같은 사실을 새롭게 찾아냈다.
각 애벌란시 포토 다이오드가 광 검출 장치의 후단(後段) 회로에 전기적으로 직접 접속되는 경우, 후단 회로가 가지는 수동 소자에 기인하여, 광 검출 장치의 출력 펄스가 열화된다. 이에, 후단 회로의 전단(前段)에, OP AMP 회로를 포함하는 신호 처리부(프론트엔드 회로)가 전기적으로 접속된다. 각 애벌란시 포토 다이오드로부터의 신호는, 프론트엔드 회로인 신호 처리부를 통하여, 후단 회로에 출력된다. 이 경우, 각 애벌란시 포토 다이오드로부터의 출력 신호의 펄스 파형은 후단 회로로 전달된다.
프론트엔드 회로가 OP AMP 회로를 포함하고 있는 경우, 이하의 문제점이 발생할 우려가 있다. OP AMP 회로의 응답 속도가 느린 경우, OP AMP 회로의 응답 속도가 빠른 경우에 비하여, OP AMP 회로에 입력된 펄스 신호의 파형, 특히, 펄스 신호의 상승의 가파름을 후단 회로에 정확하게 전달하기 어렵다. OP AMP 회로의 응답 속도를 빠르게 하기 위해서는, OP AMP 회로는 게인의 저하 또는 공급 전력의 증가를 피할 수 없게 된다.
OP AMP 회로의 게인이 낮은 경우, 광 검출 장치로부터의 출력 신호의 펄스 파고(波高)치가 작아져, 미약광의 검출 정밀도가 악화될 우려가 있다. 이에, OP AMP 회로의 게인 및 응답 속도를 원하는 값으로 하기 위해서, OP AMP 회로로의 공급 전력이 크게 된다. OP AMP 회로로의 공급 전력이 큰 경우, OP AMP 회로에서의 소비 전력도 크다. 광 검출 장치가 일차원 배열되어 있는 복수의 화소를 구비하고, 화소마다 OP AMP 회로가 전기적으로 접속되어 있는 경우, 장치 전체에서의 소비 전력이 방대해진다.
본 발명자 등은, 이하의 구성을 가지는 광 검출 장치를 찾아내기에 이르렀다. 광 검출 장치는 화소마다, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드와, 복수의 애벌란시 포토 다이오드로부터의 출력 신호를 처리하는 신호 처리부를 가진다. 각 신호 처리부가 대응하는 복수의 애벌란시 포토 다이오드가 전기적으로 접속되어 있는 게이트 접지 회로와, 게이트 접지 회로에 전기적으로 접속되어 있는 커런트 미러 회로를 가진다.
일반적으로, 게이트 접지 회로의 입력 임피던스는 게이트 접지 회로 이외의 판독 회로의 입력 임피던스에 비해 낮다. 따라서 게이트 접지 회로는 가이거 모드로 동작하는 각 애벌란시 포토 다이오드로부터의 출력 신호의 상승의 가파름을 커런트 미러 회로에 정확하게 전달한다. 커런트 미러 회로는 OP AMP 회로에 비하여, 절전형이고, 또한 응답 속도가 빨라, 입력 신호의 정보를 정확하게 전달한다. 입력 신호의 정보는, 예를 들어, 신호 파형을 포함한다.
게이트 접지 회로와 커런트 미러 회로를 가지는 각 신호 처리부는, 애벌란시 포토 다이오드로부터의 출력 신호의 상승의 가파름을 보다 한층 정확하게, 또한 절전형으로 전달한다. 따라서 본 발명자 등이 찾아낸 광 검출 장치는, 일차원 배열되어 있는 복수의 화소를 구비하여, 정밀도가 높고 또한 절전형으로 미약광을 검출한다.
본 발명의 일 양태는, 광 검출 장치로서, 서로 대향하는 제1 주면 및 제2 주면을 가지고 있음과 아울러 복수의 화소가 일차원 배열되어 있는 반도체 기판을 구비하고 있다. 광 검출 장치는, 화소마다, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드와, 복수의 퀀칭 저항과, 신호 처리부를 가지고 있다. 복수의 애벌란시 포토 다이오드는 반도체 기판의 제1 주면측에 마련된 수광 영역을 각각 가지고 있다. 복수의 퀀칭 저항은 반도체 기판의 제1 주면측에 배치되어 있음과 아울러, 대응하는 애벌란시 포토 다이오드에 전기적으로 직렬 접속되어 있다. 신호 처리부는 복수의 애벌란시 포토 다이오드로부터의 출력 신호를 처리한다. 복수의 애벌란시 포토 다이오드의 수광 영역은, 화소마다, 이차원 배열되어 있다. 각 신호 처리부는 게이트 접지 회로와, 커런트 미러 회로를 가지고 있다. 게이트 접지 회로는 복수의 퀀칭 저항을 통하여, 대응하는 화소의 복수의 애벌란시 포토 다이오드가 전기적으로 접속되어 있다. 커런트 미러 회로는 대응하는 게이트 접지 회로에 전기적으로 접속되어 있음과 아울러, 복수의 애벌란시 포토 다이오드로부터의 출력 신호에 대응하는 신호를 출력한다.
본 일 양태에 따른 광 검출 장치에서는, 각 신호 처리부가 게이트 접지 회로와 커런트 미러 회로를 가지고 있다. 따라서 각 신호 처리부는 애벌란시 포토 다이오드로부터의 출력 신호의 상승의 가파름을 정확하게, 또한 절전형으로 전달한다. 따라서 본 일 양태에 따른 광 검출 장치에서는, 일차원 배열되어 있는 복수의 화소가, 정밀도가 높고 또한 절전형으로 미약광을 검출한다.
본 일 양태에 따른 광 검출 장치에서는, 각 신호 처리부가 커런트 미러 회로로부터의 출력 신호가 입력되는 콤퍼레이터를 가지고 있어도 된다. 이 경우, 원하는 펄스 파고를 가지는 신호가 콤퍼레이터에 입력된 신호로부터 검출된다.
본 일 양태에 따른 광 검출 장치는, 반도체 기판과 분리되어 있는 회로 기판을 구비하고 있어도 된다. 신호 처리부는 회로 기판에 배치되어 있어도 된다. 반도체 기판과 회로 기판이 분리되어 있는 경우, 반도체 기판과 회로 기판은, 각각에 적합한 프로세스로 제조될 수 있다. 따라서 각 기판의 특성 및 수율의 향상이 양립한다.
본 일 양태에 따른 광 검출 장치는, 반도체 기판을 가지는 반도체 광 검출 소자를 구비하고 있어도 된다. 반도체 광 검출 소자는 제2 주면과 회로 기판이 대향하도록 회로 기판에 탑재되어 있어도 되고, 화소마다, 반도체 기판을 두께 방향으로 관통하고 있는 관통 전극을 가지고 있어도 된다. 관통 전극은 대응하는 복수의 퀀칭 저항에 전기적으로 접속되어 있어도 된다. 각 신호 처리부의 게이트 접지 회로는 대응하는 관통 전극을 통하여 복수의 애벌란시 포토 다이오드와 전기적으로 접속되어 있어도 된다. 이 경우, 복수의 애벌란시 포토 다이오드는 관통 전극을 통하여, 탑재 기판에 배치되어 있는 신호 처리부에 전기적으로 접속된다. 본 양태는 복수의 애벌란시 포토 다이오드가 본딩 와이어를 통하여 신호 처리부에 전기적으로 접속되어 있는 구성에 비하여, 기생 인덕턴스 및 기생 용량을 저감시킴과 아울러 시간 응답성을 향상시킨다.
본 발명의 일 양태는 일차원 배열되어 있는 복수의 화소를 구비하여, 정밀도가 높고 또한 절전형으로 미약광을 검출하는 광 검출 장치를 제공한다.
도 1은 일 실시 형태에 따른 광 검출 장치를 나타내는 개략 사시도이다.
도 2는 광 검출 장치의 분해 사시도이다.
도 3은 반도체 광 검출 소자의 개략 평면도이다.
도 4는 반도체 광 검출 소자의 개략 확대도이다.
도 5는 반도체 광 검출 소자의 단면 구성을 나타내는 도면이다.
도 6은 광 검출 장치의 회로도이다.
도 7은 본 실시 형태의 변형예에 따른 광 검출 장치의 회로도이다.
도 8은 본 실시 형태의 변형예에 따른 반도체 광 검출 소자의 개략 평면도이다.
도 9는 탑재 기판의 구성의 일례를 나타내는 도면이다.
이하, 첨부 도면을 참조하여, 본 발명의 실시 형태에 대해 상세하게 설명한다. 덧붙여, 설명에 있어서, 동일 요소 또는 동일 기능을 가지는 요소에는, 동일 부호를 이용하는 것으로 하고, 중복하는 설명은 생략한다.
먼저, 도 1 및 도 2를 참조하여, 본 실시 형태에 따른 광 검출 장치의 구성을 설명한다. 도 1은 본 실시 형태에 따른 광 검출 장치를 나타내는 개략 사시도이다. 도 2는 도 1에 도시된 광 검출 장치의 분해 사시도이다.
광 검출 장치(1)는, 도 1 및 도 2에 도시되는 것처럼, 반도체 광 검출 소자(10), 탑재 기판(20), 및 유리 기판(30)을 구비하고 있다. 탑재 기판(20)은 반도체 광 검출 소자(10)와 대향하고 있다. 유리 기판(30)은 반도체 광 검출 소자(10)와 대향하고 있다. 반도체 광 검출 소자(10)는 탑재 기판(20)과 유리 기판(30)의 사이에 배치되어 있다. 본 실시 형태에서는, 반도체 광 검출 소자(10), 탑재 기판(20), 및 유리 기판(30)의 각 주면과 평행한 면이 XY축 평면임과 아울러, 각 주면과 직교하는 방향이 Z축 방향이다.
반도체 광 검출 소자(10)는 평면에서 볼 때 사각형 형상을 나타내고 있는 반도체 기판(50)을 가지고 있다. 반도체 기판(50)은 Si로 이루어지고, N형의 반도체 기판이다. 반도체 기판(50)은 서로 대향하는 주면(1Na)과 주면(1Nb)을 가지고 있다. N형은 제1 도전형의 일례이다. 제2 도전형의 일례는, P형이다.
도 2에 도시되는 것처럼, 반도체 광 검출 소자(10)는 복수의 화소 U와, 복수의 관통 전극 TE를 가지고 있다. 복수의 화소 U는 반도체 기판(50)에 Y축 방향으로 일차원 배열되어 있다. 복수의 관통 전극 TE는 복수의 화소 U의 열에 따라서 반도체 기판(50)에 Y축 방향으로 일차원 배열되어 있다. 광 검출 장치(1)는 복수의 화소 U에서 검출된 광에 대응하는 신호를 출력한다. 본 실시 형태에서는, 화소 U의 수는 8~32이다. 화소 U 사이의 피치 WU는 10~500μm이다.
유리 기판(30)은 서로 대향하는 주면(30a)과 주면(30b)을 가지고 있다. 유리 기판(30)은 평면에서 볼 때 사각형 형상을 나타내고 있다. 주면(30b)은 반도체 기판(50)의 주면(1Na)과 대향하고 있다. 주면(30a) 및 주면(30b)은 평탄하다. 유리 기판(30)과 반도체 광 검출 소자(10)는, 광학 접착제(OA)에 의해 광학적으로 접속되어 있다. 유리 기판(30)은 반도체 광 검출 소자(10) 상에 직접 형성되어 있어도 된다.
탑재 기판(20)은 서로 대향하는 주면(20a)과 주면(20b)을 가지고 있다. 탑재 기판(20)은 평면에서 볼 때 사각형 형상을 나타내고 있다. 반도체 광 검출 소자(10)는 탑재 기판(20)에 탑재되어 있다. 주면(20a)과 주면(1Nb)이 대향하고 있다.
탑재 기판(20)은 ASIC(Application Specific Integrated Circuit)를 구성하고 있다. 탑재 기판(20)은, 도 2에 도시되는 것처럼, 복수의 신호 처리부(SP)를 가지고 있다. 복수의 신호 처리부(SP)는 탑재 기판(20)의 주면(20a)측에 일차원 배열되어 있다. 각 신호 처리부(SP)는 관통 전극 TE에 대응하여 배치되어 있는 전극을 가지고 있다. 각 전극은 범프 전극 BE를 통하여, 대응하는 관통 전극 TE에 전기적으로 접속되어 있다.
탑재 기판(20)의 측면(20c)은, 반도체 기판(50)의 측면(1Nc) 및 유리 기판(30)의 측면(30c)보다도 XY축 평면 방향의 외측(外側)에 위치하고 있다. 즉, 평면에서 볼 때, 탑재 기판(20)의 면적은, 반도체 기판(50) 및 유리 기판(30)의 각 면적보다도 크다. 반도체 기판(50)의 측면(1Nc)과 유리 기판(30)의 측면(30c)과 탑재 기판(20)의 측면(20c)은, 같은 면으로 되어도 된다. 이 경우, 평면에서 볼 때, 반도체 기판(50)의 외연(外緣)과, 유리 기판(30)의 외연과, 탑재 기판(20)의 외연은, 일치한다.
다음에, 도 3 및 도 4를 참조하여, 반도체 광 검출 소자(10)의 구성을 설명한다. 도 3은 주면(1Na)에 직교하는 방향(Z축 방향)에서 반도체 광 검출 소자(10)를 본 도면이다. 도 3에서는 절연층 L4(도 6 참조)의 도시가 생략되어 있다. 도 4는 하나의 화소 U와 당해 화소 U의 근방을 나타내고 있다.
반도체 광 검출 소자(10)는 화소 U마다, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드 APD와, 복수의 퀀칭 저항(21)과, 관통 전극 TE를 가지고 있다. 관통 전극 TE는 반도체 기판(50)을 두께 방향(Z축 방향)으로 관통하고 있다.
복수의 애벌란시 포토 다이오드 APD는, 반도체 기판(50)에 이차원 배열되어 있다. 각 애벌란시 포토 다이오드 APD는 수광 영역 S를 가지고 있다. 수광 영역 S는 반도체 기판(50)의 주면(1Na)측에 마련되어 있다. 도 4에 도시되는 것처럼, 반도체 광 검출 소자(10)에서는, 각 화소 U가 복수의 수광 영역 S를 포함하고 있다. 복수의 수광 영역 S는, 각 화소 U에서, 이차원 배열되어 있다. 1개의 화소 U 내에서의 수광 영역 S의 피치 WS는, 행방향 및 열방향에 있어서, 10~50μm이다. 수광 영역 S1은 입사광에 따라 전하가 발생하는 전하 발생 영역(광 감응 영역)이다. 즉, 수광 영역 S1은 광 검출 영역이다.
도 4에 도시되는 것처럼, 각 수광 영역 S는 Z축 방향에서 보았을 때 사각형 형상을 나타내고 있다. 반도체 기판(50)에는, 홈(13)이 Z축 방향에서 보았을 때 각 수광 영역 S의 둘레 전체를 둘러싸도록 형성되어 있다. 홈(13)에 의해서 둘러싸인 영역은, 수광 영역 S와 마찬가지로, Z축 방향에서 보았을 때 사각형 형상을 나타내고 있다.
반도체 광 검출 소자(10)는 화소 U마다, 복수의 전극 E1과, 전극 E2와, 전극 E3을 가지고 있다. 각 전극 E1은 대응하는 수광 영역 S에 접속되어 있다. 전극 E1은 반도체 기판(50)의 주면(1Na)측에 배치되어 있고, 수광 영역 S의 외측으로 연장되어 있다. 전극 E1은 퀀칭 저항(21)에 접속되어 있다. 전극 E1은, 서로 대응하는 수광 영역 S와 퀀칭 저항(21)을 접속하고 있다. 전극 E1은 수광 영역 S에 접속되는 단부(端部)와, 퀀칭 저항(21)에 접속되는 단부를 가지고 있다.
퀀칭 저항(21)은 패시브 퀀칭 회로를 구성하고 있다. 각 퀀칭 저항(21)은 반도체 기판(50)의 주면(1Na)측에 배치되어 있다. 각 퀀칭 저항(21)은 전극 E1을 통하여, 대응하는 애벌란시 포토 다이오드 APD의 수광 영역 S와 전기적으로 직렬 접속되어 있다. 퀀칭 저항(21)은 수광 영역 S의 외연을 따라서 연장되어 있다. 퀀칭 저항(21)은 전극 E1과 전극 E2에 접속되어 있다. 전극 E1에 접속되는 단부와, 전극 E2에 접속되는 단부를 가지고 있다.
전극 E2는, Z축 방향에서 보았을 때 1개의 화소 U에 포함되는 복수의 수광 영역 S의 사이를 통과하도록, 격자 모양으로 마련되어 있다. 수광 영역 S 및 홈(13)은, Z축 방향에서 보았을 때, 전극 E2에 둘러싸여 있다. 전극 E2는 전극 E1 및 퀀칭 저항(21)을 통하여, 1개의 화소 U에 포함되는 모든 수광 영역 S와 전기적으로 접속되어 있다. 전극 E2는 전극 E3과 접속되어 있다.
전극 E3은 전극 E2로부터 연장되어 있고, 대응하는 관통 전극 TE에 전기적으로 접속되어 있다. 1개의 화소 U에 포함되는 모든 퀀칭 저항(21)은, 전극 E2 및 전극 E3에 의해서, 1개의 관통 전극 TE에 전기적으로 병렬 접속되어 있다.
복수의 관통 전극 TE는, Z축 방향에서 보았을 때, 복수의 화소 U가 일차원 배열되어 있는 영역을 따라서 배열되어 있다. 각 관통 전극 TE는 대응하는 1개의 화소 U와 전기적으로 접속되어 있다. 각 관통 전극 TE는 대응하는 화소 U에 포함되는 복수의 애벌란시 포토 다이오드 APD(복수의 수광 영역 S)와, 전극 E1, 퀀칭 저항(21), 전극 E2, 및 전극 E3을 통하여 전기적으로 접속되어 있다.
다음에, 도 5를 참조하여, 본 실시 형태에 따른 반도체 광 검출 소자(10)의 구성을 설명한다. 도 5는 반도체 광 검출 소자(10) 및 탑재 기판(20)의 단면 구성을 나타내고 있다.
각 애벌란시 포토 다이오드 APD는 P형의 제1 반도체 영역 PA와, N형의 제2 반도체 영역 NA와, P형의 제3 반도체 영역 PB를 가지고 있다. 제1 반도체 영역 PA는 반도체 기판(50)의 주면(1Na)측에 위치하고 있다. 제2 반도체 영역 NA는 반도체 기판(50)의 주면(1Nb)측에 위치하고 있다. 제3 반도체 영역 PB는 제1 반도체 영역 PA 내에 형성되어 있다. 제3 반도체 영역 PB의 불순물 농도는, 제1 반도체 영역 PA의 불순물 농도보다도 높다. 제3 반도체 영역 PB는 수광 영역 S이다. 각 애벌란시 포토 다이오드 APD는 주면(1Na)측으로부터, 제3 반도체 영역 PB인 P＋층, 제1 반도체 영역 PA인 P층, 제2 반도체 영역 NA인 N＋층의 순으로 구성되어 있다.
반도체 기판(50)에는 제3 반도체 영역 PB를 둘러싸도록, 홈(13)이 형성되어 있다. 도 5에 도시되는 것처럼, 홈(13)은 Z축 방향으로 제1 반도체 영역 PA를 관통하여, 제2 반도체 영역 NA에 도달하고 있다. 홈(13)에는 절연층(13a)과 심재(芯材)(13b)가 배치되어 있다. 심재(13b)는, 고융점 금속으로 이루어진다. 심재(13b)는, 예를 들어, 텅스텐으로 이루어진다.
반도체 광 검출 소자(10)는 화소 U마다, 전극 패드(12)와, 전극 E4를 가지고 있다. 전극 패드(12)는 주면(1Na)측에 위치하고 있고, 전극 E4는 주면(1Nb)측에 위치하고 있다. 전극 패드(12)와 전극 E4는, 관통 전극 TE에 대응해서 배치되어 있다. 전극 패드(12)는 접속부 C를 통하여, 전극 E3과 전기적으로 접속되어 있다. 전극 패드(12)는 전극 E3과 관통 전극 TE를 전기적으로 접속시키고 있다.
관통 전극 TE는 반도체 기판(50)을 두께 방향(Z축 방향)으로 관통하고 있는 관통공 TH에 배치되어 있다. 관통공 TH에는 절연층 L1, 관통 전극 TE 및 절연층 L2가 배치되어 있다. 절연층 L1은 관통공 TH의 내주면 상에 형성되어 있다. 관통 전극 TE는 절연층 L1를 통해서, 관통공 TH 내에 배치되어 있다. 절연층 L2는 관통 전극 TE의 내측에 형성된 공간에 배치되어 있다. 본 실시 형태에서는, 관통 전극 TE는 통 모양을 나타내고 있다. 관통공 TH에 배치되는 부재는, 관통공 TH의 내주면측으로부터, 절연층 L1, 관통 전극 TE, 절연층 L2의 순으로 구성되어 있다.
제1 반도체 영역 PA, 제2 반도체 영역 NA, 제3 반도체 영역 PB, 및 홈(13)의 위에는, 절연층 L3이 배치되어 있다. 퀀칭 저항(21) 및 전극 패드(12)는, 절연층 L3으로 덮여 있다. 전극 E2, E3은 절연층 L3 상에 배치되어 있고, 절연층 L4로 덮여 있다.
전극 E4는 주면(1Nb)상에, 절연층 L5를 개재하여 배치되어 있다. 전극 E4는 관통 전극 TE에 접속되는 단부와, 범프 전극 BE에 접속되는 단부를 가지고 있다. 전극 E4는 관통 전극 TE와 범프 전극 BE를 접속시키고 있다. 전극 E4는 범프 전극 BE에 접속되는 영역을 제외하고, 절연층 L6으로 덮여 있다.
전극 E1, E2, E3, E4, 전극 패드(12), 및 관통 전극 TE는, 금속으로 이루어진다. 전극 E1, E2, E3, E4, 전극 패드(12), 및 관통 전극 TE는, 예를 들어, 알루미늄(Al)으로 이루어진다. 반도체 기판(50)이 Si로 이루어지는 경우에는, 전극 재료로서, 알루미늄 이외에, 예를 들어, 구리(Cu)가 이용된다. 전극 E1, E2, E3, E4, 전극 패드(12), 및 관통 전극 TE는, 일체로 형성되어 있어도 된다. 전극 E1, E2, E3, E4, 전극 패드(12), 및 관통 전극 TE는, 예를 들어, 스퍼터법에 의해 형성된다.
반도체 기판(50)의 재료에 Si가 이용되는 경우, P형 불순물에는 III족 원소(예를 들어, B)가 이용되고, N형 불순물에는 V족 원소(예를 들어, P 또는 As)가 이용된다. 반도체의 도체형인 N형과 P형이 서로 치환되어 있는 소자도, 반도체 광 검출 소자(10)와 마찬가지로, 반도체 광 검출 소자로서 기능한다. 이들 불순물의 첨가법에는, 예를 들어, 확산법 또는 이온 주입법이 이용된다.
절연층 L1, L2, L3, L4, L5, L6, 13a는, 예를 들어, SiO2, SiN, 또는 수지로 이루어진다. 절연층 L1, L2, L3, L4, L5, L6, 13a의 형성 방법에는, 열산화법, 스퍼터법, CVD법, 또는 수지 코트법이 이용된다.
탑재 기판(20)은 범프 전극 BE에 의해서 관통 전극 TE와 전기적으로 접속되어 있다. 각 애벌란시 포토 다이오드 APD로부터 출력된 신호는, 전극 E1, 퀀칭 저항(21), 전극 E2, 전극 E3, 전극 패드(12), 관통 전극 TE, 전극 E4, 및 범프 전극 BE를 통하여, 탑재 기판(20)으로 안내된다.
범프 전극 BE는 도시하지 않은 UBM(Under Bump Metal)을 통해서, 전극 E4에 형성된다. UBM은 범프 전극 BE와 전기적 및 물리적으로 접속이 뛰어난 재료로 이루어진다. UBM은, 예를 들어, 무전해 도금법에 의해서 형성된다. 범프 전극 BE는, 예를 들어, 핸더 볼을 탑재하는 수법, 인쇄법, 또는 전해 도금에 의해서 형성된다. 범프 전극 BE는, 예를 들어, 땜납 또는 인듐으로 이루어진다.
다음에, 도 2 및 도 6을 참조하여, 본 실시 형태에 따른 탑재 기판의 구성을 설명한다. 도 6은 광 검출 장치(1)의 회로 구성을 나타내고 있다.
도 2에 도시되는 것처럼, 탑재 기판(20)은 복수의 신호 처리부(SP)를 가지고 있다. 복수의 신호 처리부(SP)는 탑재 기판(20)의 주면(20a)측에 Y축 방향으로 일차원 배열되어 있다. 신호 처리부(SP)는 광 검출 장치(1)에 접속되는 후단 회로에 신호를 출력하는 전단(前段)층에서, 대응하는 애벌란시 포토 다이오드 APD로부터의 신호를 처리하는 프론트엔드 회로이다.
후단 회로에서는 후단 회로가 가지는 수동 소자에 기인하여, 광 검출 장치(1)의 출력 펄스가 열화될 우려가 있다. 신호 처리부(SP)는 각 애벌란시 포토 다이오드 APD로부터의 출력 신호의 펄스 파형을 후단 회로로 전달하도록 구성되어 있다. 신호 처리부(SP)는 저임피던스이고, 또한 높은 주파수 응답을 가진다. 신호 처리부(SP)는 각 애벌란시 포토 다이오드 APD의 출력 신호의 고속 상승을 후단 회로로 전한다. 따라서 광 검출 장치(1)의 출력 펄스의 열화가 억제된다.
신호 처리부(SP)는 범프 전극 BE에 전기적으로 접속되어 있는 입력단을 가지고 있다. 각 신호 처리부(SP)에는 퀀칭 저항(21), 관통 전극 TE, 및 범프 전극 BE를 통하여, 대응하는 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호가 입력된다. 각 신호 처리부(SP)는 입력된 출력 신호를 처리한다.
각 신호 처리부(SP)는 게이트 접지 회로(31)와, 커런트 미러 회로(34)와, 콤퍼레이터(35)를 가지고 있다. 본 실시 형태에서는, 게이트 접지 회로(31) 및 커런트 미러 회로(34)는, N채널 MOS FET(Metal-Oxide-Semiconductor Field Effect Transistor)를 가지고 있다.
게이트 접지 회로(31)는 서로 대응하는 관통 전극 TE와 커런트 미러 회로(34)의 사이에 삽입되어 있다. 게이트 접지 회로(31)는 대응하는 관통 전극 TE를 통하여, 대응하는 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD에 전기적으로 접속되어 있다. 게이트 접지 회로(31)가 가지는 FET의 드레인에는, 대응하는 범프 전극 BE가 전기적으로 직렬 접속되어 있다. 게이트 접지 회로(31)에는, 대응하는 관통 전극 TE를 통하여, 대응하는 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호가 입력된다. 드레인에는 범프 전극 BE와 병렬로, 정전류원(32)이 전기적으로 접속되어 있다. 게이트 접지 회로(31)가 가지는 FET의 게이트에는, 전압원(33)이 전기적으로 접속되어 있다. 게이트 접지 회로(31)가 가지는 FET의 소스에는, 커런트 미러 회로(34)의 입력 단자가 전기적으로 접속되어 있다.
커런트 미러 회로(34)는 게이트 접지 회로(31)와 전기적으로 접속되어 있다. 커런트 미러 회로(34)에는, 게이트 접지 회로(31)로부터의 출력 신호가 입력된다. 커런트 미러 회로(34)에는, 대응하는 관통 전극 TE를 통하여, 복수의 애벌란시 포토 다이오드 APD가 전기적으로 접속되어 있다. 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 신호가, 커런트 미러 회로(34)에 입력된다. 커런트 미러 회로(34)는 입력된 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 신호를 출력한다.
커런트 미러 회로(34)는 서로 쌍이 되는 N채널 MOS FET(34a, 34b)을 포함한다. FET(34a)의 드레인에, 게이트 접지 회로(31)의 출력 단자가 전기적으로 접속되어 있다. FET(34a)의 드레인 및 게이트는 단락되어 있다. FET(34a)의 게이트는 FET(34b)의 게이트와 전기적으로 접속되어 있다. FET(34a) 및 FET(34b)의 소스는, 접지되어 있다. FET(34b)의 드레인은, 저항(34c) 및 콤퍼레이터(35)의 입력 단자에 전기적으로 접속되어 있다. 저항(34c)은 콤퍼레이터(35)의 입력 단자와 병렬로, FET(34b)의 드레인에 전기적으로 접속되어 있다. 저항(34c)은 FET(34b)의 드레인과 전기적으로 접속되어 있는 단부와, 접지되어 있는 단부를 가지고 있다.
콤퍼레이터(35)는 제1 및 제2 입력 단자와, 출력 단자를 가지고 있다. 콤퍼레이터(35)의 제1 입력 단자는, 커런트 미러 회로(34)의 출력 단자(FET(34b)의 드레인)에 전기적으로 접속되어 있다. 콤퍼레이터(35)에는 커런트 미러 회로(34)의 출력 신호가 입력된다. 콤퍼레이터(35)의 제2 입력 단자에는, 가변 전압원(36)이 전기적으로 접속되어 있다. 콤퍼레이터(35)의 전원 단자(35a)에는, 전압원이 전기적으로 접속되어 있다. 콤퍼레이터(35)는 1개의 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 디지털 신호를 출력 단자로부터 출력한다.
각 애벌란시 포토 다이오드 APD에 있어서, N형과 P형이 서로 치환되어 있는 경우, 각 신호 처리부(SP)는 도 7에 도시된 회로 구성을 구비하고 있어도 된다. 이 경우, 애벌란시 포토 다이오드 APD의 극성이 관통 전극 TE에 대해서 반전된다. 신호 처리부(SP)는 커런트 미러 회로(34)를 대신하여, 커런트 미러 회로(44)를 가지고 있다. 커런트 미러 회로(44)는 서로 쌍이 되는 P채널 MOS FET(44a, 44b)을 가지고 있다. 신호 처리부(SP)는 게이트 접지 회로(31)를 대신하여, 게이트 접지 회로(41)를 가지고 있다. 게이트 접지 회로(41)는 P채널 MOS FET를 가지고 있다.
게이트 접지 회로(41)가 가지는 FET의 드레인에는, 대응하는 범프 전극 BE가 전기적으로 직렬 접속되어 있다. 게이트 접지 회로(41)는 대응하는 관통 전극 TE를 통하여, 대응하는 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD에 전기적으로 접속되어 있다. 게이트 접지 회로(41)에는, 대응하는 관통 전극 TE를 통하여, 대응하는 화소 U가 가지는 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호가 입력된다. 드레인에는 범프 전극 BE와 병렬로, 정전류원(42)이 전기적으로 접속되어 있다. 정전류원(42)과 정전류원(32)은, 전류의 방향이 반대이다. 게이트 접지 회로(41)가 가지는 FET의 게이트에는, 전압원(33)이 전기적으로 접속되어 있다. 게이트 접지 회로(41)가 가지는 FET의 소스에는, 커런트 미러 회로(44)의 입력 단자가 전기적으로 접속되어 있다.
커런트 미러 회로(44)는 게이트 접지 회로(41)와 전기적으로 접속되어 있다. 커런트 미러 회로(44)에는, 게이트 접지 회로(41)로부터의 출력 신호가 입력된다. 커런트 미러 회로(44)에는 대응하는 관통 전극 TE를 통하여, 복수의 애벌란시 포토 다이오드 APD가 전기적으로 접속되어 있다. 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 신호가, 커런트 미러 회로(44)에 입력된다. 커런트 미러 회로(44)는 입력된 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 신호를 출력한다.
FET(44a)의 드레인에, 게이트 접지 회로(41)의 출력 단자가 전기적으로 접속되어 있다. FET(44a)의 드레인 및 게이트는 단락되어 있다. FET(44a)의 게이트는, FET(44b)의 게이트와 전기적으로 접속되어 있다. FET(44a) 및 FET(44b)의 소스는, 접지되어 있다. FET(44b)의 드레인은, 저항(44c) 및 콤퍼레이터(35)의 입력 단자에 전기적으로 접속되어 있다. 저항(44c)은 콤퍼레이터(35)의 입력 단자와 병렬로, FET(44b)의 드레인에 전기적으로 접속되어 있다. 저항(44c)은 FET(44b)의 드레인과 전기적으로 접속되어 있는 단부와, 접지되어 있는 단부를 가지고 있다.
다시 도 6을 참조하여, 본 실시 형태에 따른 광 검출 장치(1)의 동작을 설명한다.
반도체 광 검출 소자(10)에서는, 각 애벌란시 포토 다이오드 APD가 가이거 모드로 동작한다. 가이거 모드에서는, 애벌란시 포토 다이오드 APD의 브레이크다운 전압보다도 큰 역방향 전압(역바이어스 전압)이 애벌란시 포토 다이오드 APD의 애노드와 캐소드의 사이에 인가된다. 본 실시 형태에서는, 애노드는 제1 반도체 영역 PA이고, 캐소드는 제2 반도체 영역 NA이다. 제2 반도체 영역 NA는 반도체 기판(50)의 이면(裏面)측에 배치된 전극(도시 생략)에 전기적으로 접속되어 있다. 제1 반도체 영역 PA는 제3 반도체 영역 PB를 통하여, 전극 E1에 전기적으로 접속되어 있다. 예를 들어, 제1 반도체 영역 PA에는 마이너스 전위가 인가되고, 제2 반도체 영역 NA에는 플러스 전위가 인가된다. 이들 전위의 극성은 상대적인 것이다.
애벌란시 포토 다이오드 APD에 광(포톤)이 입사되면, 반도체 기판 내부에서 광전 변환이 행해져 광 전자가 발생한다. 제1 반도체 영역 PA의 PN 접합 계면의 근방 영역에 있어서, 애벌란시 증배가 행해지고, 증폭된 전자군은, 전극 E1, 퀀칭 저항(21), 전극 E2, 전극 E3, 관통 전극 TE, 및 범프 전극 BE를 통하여, 탑재 기판(20)으로 흐른다. 즉, 반도체 광 검출 소자(10)의 어느 수광 영역 S에 광(포톤)이 입사되면, 발생한 광 전자가 증배되고, 증배된 광 전자에 의한 신호가 범프 전극 BE로부터 취출되어, 대응하는 신호 처리부(SP)에 입력된다. 신호 처리부(SP)는 입력된 신호에 대응하는 디지털 펄스 신호를 출력 단자로부터 출력한다.
이상 설명한 것처럼, 광 검출 장치(1)에서는, 각 신호 처리부(SP)가 게이트 접지 회로(31, 41)와, 커런트 미러 회로(34, 44)를 가지고 있다. 게이트 접지 회로(31, 41)는 대응하는 화소 U가 포함하는 복수의 애벌란시 포토 다이오드 APD가 전기적으로 접속되어 있다. 커런트 미러 회로(34, 44)는 대응하는 게이트 접지 회로(31, 41)에 전기적으로 접속되어 있음과 아울러, 복수의 애벌란시 포토 다이오드 APD로부터의 출력 신호에 대응하는 신호를 출력한다.
게이트 접지 회로(31, 41)의 입력 임피던스는, 게이트 접지 회로 이외의 판독 회로의 입력 임피던스에 비해 낮다. 따라서 게이트 접지 회로(31, 41)는 가이거 모드로 동작하는 각 애벌란시 포토 다이오드 APD로부터의 출력 신호의 상승의 가파름을 커런트 미러 회로(34, 44)에 정확하게 전달한다. 커런트 미러 회로(34, 44)는 OP AMP 회로에 비하여, 절전형이고, 또한 응답 속도가 빨라, 입력 신호의 정보를 정확하게 전달한다. 입력 신호의 정보는, 예를 들어, 신호 파형을 포함한다. 따라서 각 신호 처리부(SP)는 애벌란시 포토 다이오드 APD로부터의 출력 신호의 상승의 가파름을 보다 한층 정확하게, 또한 절전형으로 전달한다. 이 결과, 광 검출 장치(1)는 일차원 배열되어 있는 복수의 화소 U를 구비하고, 정밀도가 높고 또한 절전형으로 미약광을 검출한다. 광 검출 장치(1)에서는, 각 화소 U가, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드 APD를 포함하고 있다. 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드 APD는, 커런트 미러 회로(34, 44)에 전기적으로 접속되어 있다. 따라서 광 검출 장치(1)에서는, 소비 전력의 증가가 억제되고 있음과 아울러, 광 검출 장치(1)는 높은 주파수 특성을 가진다. 또, 광 검출 장치(1)에서는, 광 검출 특성(광 검출 감도, 시간 분해능, 공간 분해능)의 향상과 높은 다이나믹 레인지의 실현이 양립된다. 광 검출 장치(1)에서는, 각 화소 U가, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드 APD를 포함하고 있으므로, 광 검출 장치(1)는 다이나믹 레인지를 가진다. 즉, 광 검출 장치(1)는, 화소 U로부터 출력된 신호에 기초하여, 복수의 포톤이 식별된다. 이것에 대해, 각 화소 U가 하나의 애벌란시 포토 다이오드 APD만을 가지고 있는 광 검출 장치, 즉, 각 화소 U가 단일 광자 애벌란시 다이오드(SPAD)로 이루어지는 광 검출 장치에서는, 다이나믹 레인지를 갖지 않는다. 고정밀도란, 예를 들어, 신호의 S/N이 높고, 또한 미약한 신호가 검출되는 것을 의미함과 아울러, 시간 분해능이 높은 것을 의미한다.
각 신호 처리부(SP)는 콤퍼레이터(35)를 가지고 있다. 콤퍼레이터(35)에는, 커런트 미러 회로(34, 44)로부터의 출력 신호가 입력된다. 따라서 각 신호 처리부(SP)는 콤퍼레이터(35)에 입력된 신호 중, 원하는 펄스 파고를 가지는 신호를 검출한다. 콤퍼레이터(35)에 의해, 예를 들어, 다크 카운트 등의 노이즈가 적절히 제거된다. 본 실시 형태에서는, 콤퍼레이터(35)의 제2 입력 단자에는, 가변 전압원(36)이 접속되어 있다. 가변 전압원(36)에 의해, 제2 입력 단자에 인가되는 전압이 적절히 조정된다. 따라서 신호 처리부(SP)에서는, 환경광에 따라 노이즈의 펄스 파고가 변화하는 경우에도, 목적의 신호가 검출된다. 목적의 신호는, 노이즈의 파고를 상회하는 파고치를 가진다.
광 검출 장치(1)는 반도체 기판(50)과 분리되어 있는 탑재 기판(20)(회로 기판)을 구비하고 있다. 복수의 신호 처리부(SP)는 탑재 기판(20)에 배치되어 있다. 반도체 기판(50)과 탑재 기판(20)이 분리되어 있는 경우, 반도체 기판(50)과 탑재 기판(20)은, 각각에 적합한 프로세스로 제조될 수 있다. 따라서 본 실시 형태에서는, 각 기판(20, 50)의 특성 및 수율의 향상이 양립한다.
복수의 애벌란시 포토 다이오드 APD는 관통 전극 TE를 통하여, 탑재 기판(20)에 배치되어 있는 신호 처리부(SP)에 전기적으로 접속되어 있다. 따라서 광 검출 장치(1)는, 복수의 애벌란시 포토 다이오드가 본딩 와이어를 통하여 신호 처리부에 전기적으로 접속되어 있는 구성에 비하여, 기생 인덕턴스 및 기생 용량을 저감시킴과 아울러 시간 응답성을 향상시킨다.
반도체 광 검출 소자(10)는 일차원 배열되어 있는 화소 U마다, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드 APD를 가지고 있다. 애벌란시 포토 다이오드 APD는 내부 증배 기능을 가지고 있으므로, 화소 U의 수광 면적이 비교적 작은 경우에도, 싱글 포톤 등의 미약광을 검출한다. 따라서 본 실시 형태에서는, 수광 면적이 작은 화소 U를 구비하는 반도체 광 검출 소자(10)가 실현된다. 반도체 광 검출 소자(10)에서는, 1개의 반도체 기판(50)에 복수의 화소 U가 일차원 배열되어 있음과 아울러, 화소 U의 피치 WU가 10~500μm이다. 즉, 반도체 광 검출 소자(10)에서는, 수광 면적이 작은 복수의 화소 U가 좁은 피치로 배열되어 있으므로, 반도체 광 검출 소자(10)(광 검출 장치(1))는, 배경광을 수광하기 어렵다. 광 검출 장치(1)에서는, 검출 대상의 미약광의 수광량에 대한 배경광의 수광량의 비율이 작으므로, 하나의 화소 U당 배경광의 성분이 적다. 배경광은 미약광에 대한 노이즈이다.
반도체 기판(50)에 배치된 화소 U 사이의 피치 WU가 큰 경우, 피치 WU가 작은 경우에 비하여, 화소 U 사이에서, 애벌란시 포토 다이오드 APD를 가이거 모드로 동작시키기 위해서 요구되는 브레이크다운 전압이 불규칙해지는 경향이 있다. 애벌란시 포토 다이오드 APD에서 요구되는 브레이크다운 전압이 화소 U 사이에서 달라져 있는 경우, 이하의 현상이 발생할 우려가 있다. 균일한 전압이 각 화소 U에 인가되었을 경우, 애벌란시 포토 다이오드 APD의 게인이 화소 U마다 다르다. 따라서 화소 U마다, 검출 효율 및 다크 카운트 레이트 등의 특성이 다르다.
광 검출 장치(1)에서는, 화소 U 사이의 피치 WU가 비교적 작기 때문에, 화소 U 사이에서의 브레이크다운 전압의 편차가 적다. 따라서 균일한 전압이 각 화소 U에 인가되었을 경우에도, 화소 U 사이에서의 애벌란시 포토 다이오드 APD의 게인의 편차가 적다. 즉, 화소 U 사이에서, 브레이크다운 전압 및 다크 카운트 레이트 등의 특성이 균질(均質)하므로, 광 검출 장치(1)에서는, 일차원 배열되어 있는 복수의 화소 U 전체에서의 미약광의 검출 효율이 균질하다.
광 검출 장치(1)는 이하의 비교 대상의 광 검출 장치에 비하여, 화소가 배치되어 있는 영역의 면적이 좁으므로, 배경광이 수광되기 어렵고, 또한 브레이크다운 전압의 편차가 작다. 비교 대상의 광 검출 장치에서는, 복수의 화소가 이차원 배열되어 있고, 복수의 화소가 배치되어 있는 영역의 Y축 방향에서의 폭이 광 검출 장치(1)에서의 폭과 같다. 광 검출 장치(1)는, 예를 들어, 복수의 화소 U가 일차원 배열된 방향과 직교하는 방향(X축 방향)으로 주사되었을 경우, 결과적으로, 상술한 비교 대상의 광 검출 장치와 마찬가지의 검출 범위를 가진다. 따라서 광 검출 장치(1)는 화소가 이차원 배열되어 있는 광 검출 장치와 마찬가지의 검출 범위에서, 미약광을 정밀도 높게 검출하는 것이 가능하다.
반도체 기판(50)에는, 홈(13)이, Z축 방향에서 보았을 때 각 수광 영역 S의 둘레 전체를 둘러싸도록 형성되어 있다. 따라서 서로 이웃하는 애벌란시 포토 다이오드 APD간의 간섭이 방지된다. 예를 들어, 가이거 모드로 동작하는 애벌란시 포토 다이오드에서는, 애벌란시 증배에 이어지는 캐리어의 재결합에 의한 발광이 일어날 수 있다. 애벌란시 포토 다이오드 APD는, 근처에 위치하는 애벌란시 포토 다이오드 APD가 발산한 광을 수광할 우려가 있다. 광 검출 장치(1)에서는, 홈(13)에 의해, 애벌란시 포토 다이오드 APD가 발산한 광이, 근처에 위치하는 애벌란시 포토 다이오드 APD에 전해지는 것이 억제된다.
이상, 본 발명의 바람직한 실시 형태 및 변형예에 대해 설명해 왔지만, 본 발명은 반드시 상술한 실시 형태 및 변형예로 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 다양한 변경이 가능하다.
상술한 실시 형태에서는, 반도체 기판(50)에 관통 전극 TE가 배치되어 있고, 복수의 애벌란시 포토 다이오드 APD는 관통 전극 TE를 통하여, 탑재 기판(20)에 배치되어 있는 신호 처리부(SP)와 전기적으로 접속되어 있다. 복수의 애벌란시 포토 다이오드 APD는 관통 전극 TE가 아니고, 본딩 와이어를 통하여, 대응하는 신호 처리부(SP)와 전기적으로 접속되어 있어도 된다. 이 경우, 도 8에 도시되는 것처럼, 관통 전극 TE 대신에, 본딩 패드(P)가 반도체 기판(50)의 주면(1Na)측에 배치된다. 도 8에 도시되어 있는 복수의 화소 U의 피치 WU는, 100~500μm이다.
광 검출 장치(1)는, 도 9에 도시되는 것처럼, 신호 처리부(SP)마다, 제1 회로(C1)와 제2 회로(C2)를 가지고 있어도 된다. 제1 회로(C1)와 제2 회로(C2)는, 대응하는 신호 처리부(SP)와 전기적으로 접속되어 있다. 광 검출 장치(1)는 복수의 제1 회로(C1)와, 복수의 제2 회로(C2)를 가지고 있다. 복수의 제1 회로(C1)와 복수의 제2 회로(C2)는, 예를 들어, 탑재 기판(20)에 배치되어 있다. 탑재 기판(20)은 대응하는 본딩 패드(P)와, 와이어 본딩되는 복수의 본딩 패드(P1)를 가지고 있다. 복수의 본딩 패드(P1)는, 대응하는 신호 처리부(SP)와 전기적으로 접속되어 있다. 각 제1 회로(C1)는 신호 처리부(SP)(커런트 미러 회로(34, 44))로부터의 출력 신호(전류 신호)의 강도(크기)를 기록한다. 즉, 제1 회로(C1)는 대응하는 화소 U로부터 출력된 신호의 크기(높이)를 기록한다. 각 제1 회로(C1)는, 예를 들어, 차지 펌프를 가지고 있다. 각 제2 회로(C2)는 신호 처리부(SP)(콤퍼레이터(35))로부터의 출력 신호에 기초하여, 신호 처리부(SP)로부터 신호가 출력된 시각을 기록한다. 즉, 제2 회로(C2)는 대응하는 화소 U에 광이 입사되어, 당해 화소 U로부터 신호가 출력된 시각이 기록된다. 각 제2 회로(C2)는 시간-디지털 변환기(TDC)를 가지고 있다. 도 9에 도시된 탑재 기판(20)은, 예를 들어, LiDAR에 적용되는 광 검출 장치(1)에 구비된다.
광 검출 장치(1)는, 상술한 것처럼, 다이나믹 레인지를 가지고 있다. 즉, 화소 U로부터 출력된 신호에 의해서, 하나의 이벤트에 있어서, 복수의 포톤이 입사되었을 경우에도, 입사된 포톤의 수가 식별된다. 따라서 광 검출 장치(1)에서는, 배경광과 신호광의 변별이 가능하다. 또, 광 검출 장치(1)에서는, 타임 워크의 보정이 가능하다. 타임 워크는 이하의 현상이다. 화소 U로부터 출력된 신호의 파형, 즉, 신호 처리부(SP)에 입력되는 신호의 파형은, 당해 신호의 높이(크기)에 의해서 변화한다. 신호 처리부(SP)에 입력된 신호가 소정의 임계치(파고)와 비교되는 경우, 신호의 높이가 큰 경우, 신호의 높이가 작은 경우에 비하여, 소정의 임계치에 도달하는 시각(이하, 「도달 시각」이라고 칭함)이 빠르다. 즉, 신호의 높이에 의해서, 도달 시각에 어긋남이 생긴다. 이 현상이 타임 워크이다. 하나의 이벤트에 있어서, 화소 U에 입사된 포톤의 수가 많을수록, 화소 U로부터 출력되는 신호의 높이가 커진다. 따라서 광 검출 장치(1)에서는, 하나의 이벤트마다 입사된 포톤의 수가 식별되므로, 포톤의 수에 기초하여, 도달 시각을 보정하는 것, 즉, 타임 워크의 보정이 가능하다. 이 경우, 광 검출 장치(1)에서는, 시간 분해능이 향상된다.
복수의 신호 처리부(SP)는 반도체 기판(50)에 배치되어 있어도 된다. 예를 들어, 서로 대응하는 화소 U(복수의 애벌란시 포토 다이오드 APD)와 신호 처리부(SP)의 전기적인 접속에 관통 전극 TE가 이용되지 않는 경우, 복수의 신호 처리부(SP)는, 복수의 화소 U가 배열되어 있는 반도체 기판(50)에 배치되어 있어도 되고, 반도체 기판(50)과 분리되어 있는 회로 기판에 배치되어 있어도 된다. 복수의 신호 처리부(SP)가 반도체 기판(50)에 배치되는 경우, 광 검출 장치(1)의 제조 공정이 줄어들므로, 광 검출 장치(1)의 생산성이 향상한다. 복수의 신호 처리부(SP)가 반도체 기판(50)과 분리되어 있는 회로 기판에 배치되는 경우, 상술한 것처럼, 각 기판은 각각에 적합한 프로세스로 제조될 수 있다. 이 경우, 각 기판의 특성 및 수율의 향상이 양립한다. 복수의 신호 처리부(SP)가 반도체 기판(50)에 배치되어 있는 경우, 복수의 제1 회로(C1)와 복수의 제2 회로(C2)도 반도체 기판(50)에 배치되어 있어도 된다.
예를 들어, 광 검출 장치(1)가 콤퍼레이터(35)를 구비하고 있지만, 이것으로 한정되지 않는다. 광 검출 장치(1)는 콤퍼레이터(35) 대신에, 인버터를 구비하고 있어도 된다. 이 경우, 커런트 미러 회로(34, 44)로부터의 출력 신호가 인버터에 입력된다. 광 검출 장치(1)가 인버터를 구비하는 경우, 광 검출 장치(1)(신호 처리부(SP))는 고정된 펄스 파고 이하의 노이즈가 제거된 원하는 신호를 검출한다.
게이트 접지 회로(31, 41)는 N채널 MOS FET과 P채널 MOS FET 중 어느 것을 가지고 있어도 된다.
커런트 미러 회로(34)가 가지는 FET(34a, 34b)의 사이즈는, 서로 달라도 된다. 커런트 미러 회로(44)가 가지는 FET(44a, 44b)의 사이즈도, 서로 달라도 된다. 서로 쌍이 되는 FET(34a, 34b, 44a, 44b)의 사이즈가 다른 경우, 각 애벌란시 포토 다이오드 APD로부터의 출력 신호의 상승의 가파름이 유지됨과 아울러, 출력이 증폭될 수 있다. FET의 사이즈는 게이트 길이를 의미한다.
상술한 실시 형태에서는, 홈(13)은 수광 영역 S마다 반도체 기판(50)에 형성되어 있다. 홈(13)의 일부는 서로 이웃하는 수광 영역 S의 사이에서 공유되어도 된다. 반도체 기판(50)에는 홈(13)이 형성되어 있지 않아도 된다. 퀀칭 저항(21), 전극 패드(12), 및 전극 E2, E3은, 하나의 절연층으로 덮여 있어도 된다. 전극 E2와 전극 패드(12)가 직접적으로 접속되어 있어도 된다. 관통공 TH에 절연층 L2가 배치되어 있지 않아도 된다. 이 경우, 관통 전극 TE는 기둥체 모양(columnar body) 또는 원뿔대(truncated conical) 모양을 나타내고 있어도 된다.
상술한 실시 형태에서는, 애벌란시 포토 다이오드 APD의 하나의 층 구조가 도시되어 있지만, 애벌란시 포토 다이오드 APD의 층 구조는 이것으로 한정되지 않는다. 예를 들어, 제1 반도체 영역 PA와 제3 반도체 영역 PB가, 서로 다른 도전형을 가지고 있어도 된다. 이 경우, PN 접합은 제1 반도체 영역 PA와 제3 반도체 영역 PB에 의해서 형성된다. 예를 들어, 제2 반도체 영역 NA는 불순물 농도가 서로 다른 복수의 반도체 영역으로 구성되어 있어도 된다. 예를 들어, 애벌란시 포토 다이오드 APD는 제1 도전형(예를 들어 P형)의 반도체 영역과, 당해 제1 도전형의 반도체 영역 내에 위치하고, 또한 당해 제1 도전형의 반도체 영역과 PN 접합을 형성하는 제2 도전형(예를 들어 N형)의 반도체 영역을 가지고 있어도 된다. 본 구성에서는, 제2 도전형의 반도체 영역이, 수광 영역이다.
산업상의 이용 가능성
본 발명은 미약광을 검출하는 광 검출 장치에 이용할 수 있다.
1…광 검출 장치 10…반도체 광 검출 소자
20…탑재 기판 21…퀀칭 저항
31, 41…게이트 접지 회로 34, 44…커런트 미러 회로
35…콤퍼레이터 50…반도체 기판
1Na, 1Nb, 20a…주면 APD…애벌란시 포토 다이오드
S…수광 영역 U…화소
TE…관통 전극 SP…신호 처리부

Claims (4)

  1. 서로 대향하는 제1 주면 및 제2 주면을 가지고 있음과 아울러 복수의 화소가 일차원 배열되어 있는 반도체 기판을 구비하고,
    상기 화소마다,
    상기 반도체 기판의 상기 제1 주면측에 마련된 수광 영역을 각각 가지고 있음과 아울러, 가이거 모드로 동작하는 복수의 애벌란시 포토 다이오드와,
    상기 반도체 기판의 상기 제1 주면측에 배치되어 있음과 아울러, 대응하는 상기 애벌란시 포토 다이오드에 전기적으로 직렬 접속되어 있는 복수의 퀀칭 저항과,
    상기 복수의 애벌란시 포토 다이오드로부터의 출력 신호를 처리하는 신호 처리부를 가지고,
    상기 복수의 애벌란시 포토 다이오드의 상기 수광 영역은, 상기 화소마다, 이차원 배열되어 있고,
    각 상기 신호 처리부는,
    상기 복수의 퀀칭 저항을 통하여, 대응하는 상기 화소의 상기 복수의 애벌란시 포토 다이오드가 전기적으로 접속되어 있는 게이트 접지 회로와,
    대응하는 상기 게이트 접지 회로에 전기적으로 접속되어 있음과 아울러 상기 복수의 애벌란시 포토 다이오드로부터의 출력 신호에 대응하는 신호를 출력하는 커런트 미러 회로를 가지고 있는 광 검출 장치.
  2. 청구항 1에 있어서,
    각 상기 신호 처리부는 상기 커런트 미러 회로로부터의 출력 신호가 입력되는 콤퍼레이터를 가지는 광 검출 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 반도체 기판과 분리되어 있는 회로 기판을 구비하고,
    상기 신호 처리부는 상기 회로 기판에 배치되어 있는 광 검출 장치.
  4. 청구항 3에 있어서,
    상기 반도체 기판을 가지는 반도체 광 검출 소자를 구비하고,
    상기 반도체 광 검출 소자는, 상기 제2 주면과 상기 회로 기판이 대향하도록 상기 회로 기판에 탑재되어 있음과 아울러, 상기 화소마다, 상기 반도체 기판을 두께 방향으로 관통하고 있는 관통 전극을 가지고,
    상기 관통 전극은 대응하는 상기 복수의 퀀칭 저항에 전기적으로 접속되어 있고,
    각 상기 신호 처리부의 상기 게이트 접지 회로는, 대응하는 상기 관통 전극을 통하여 상기 복수의 애벌란시 포토 다이오드와 전기적으로 접속되어 있는 광 검출 장치.
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