KR102386522B1 - 기능성 금속 산화물 기반 마이크로전자 디바이스들 - Google Patents

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프라샨트 마지
로자 코틀랴르
닐로이 무커지
찰스 씨. 쿠오
우다이 샤
라비 필라리세티
로버트 에스. 차우
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Abstract

기능성 금속 산화물 채널을 갖는 마이크로전자 디바이스는 마이크로전자 기판과 기능성 금속 산화물 채널 사이에 버퍼 전이 층을 형성함으로써, 실리콘 기판과 같은, 초고밀도 집적 회로에서 이용될 수 있는 마이크로전자 기판 상에서 제조될 수 있다. 일 실시예에서, 마이크로전자 디바이스는 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체를 갖는 마이크로전자 트랜지스터일 수 있고, 여기서 소스 구조체 및 드레인 구조체는 기능성 금속 산화물 채널의 대향 측면들과 접하고 있고 게이트 유전체는 게이트 전극과 기능성 금속 산화물 채널 사이에 배치된다. 다른 실시예에서, 마이크로전자 디바이스는 2 단자 마이크로전자 디바이스일 수 있다.

Description

기능성 금속 산화물 기반 마이크로전자 디바이스들
본 명세서의 실시예들은 마이크로전자 디바이스(microelectronic device)들의 분야에 관한 것으로, 더 구체적으로는, 실리콘 마이크로전자 기판(silicon microelectronic substrate)들과 같은 마이크로전자 기판들 상의 마이크로전자 디바이스들에서의 기능성 금속 산화물 채널들의 제조에 관한 것이다.
마이크로전자 산업은 컴퓨터 서버 제품들 및 휴대용 제품들, 예컨대 랩톱/넷북 컴퓨터들, 전자 태블릿들, 스마트 폰들, 디지털 카메라들 등을 포함하지만 이들로 제한되지 않는 다양한 전자 제품들에서의 사용을 위해 훨씬 더 빠르고 더 작은 마이크로전자 디바이스들을 생산하기 위해 끊임없이 노력하고 있다. 이는 이러한 목표들을 달성하기 위해 그러한 마이크로전자 디바이스들을 형성하기 위한 다양한 재료들의 사용에 대한 조사를 촉발시켰다. 채널 재료로서의 사용을 위해 기대될 수 있는 재료들의 하나의 클래스는 기능성 금속 산화물들인데, 이는 그러한 재료들이 저전압에서 쌍안정(비휘발성) 또는 단안정(휘발성) 절연체-금속 상전이(phase transition)를 겪을 수 있기 때문이다. 그러나, 그러한 기능성 금속 산화물들은 실리콘 기판과 같은 통상적인 마이크로전자 기판들 상에 직접 형성될 수 없고, 이들의 형성을 위해 티타늄 이산화물(titanium dioxide) 및 사파이어와 같은 신종 기판들을 필요로 한다. 따라서, 기능성 금속 산화물들은 통상적인 마이크로전자 기판들에 부적합하기 때문에, 이들은 초고밀도 집적 회로(very large scale integration)(VLSI) 제조에 효과적으로 통합될 수 없다. 게다가, 절연체-금속 상전이를 유도하기 위해 현재 이용가능한 디바이스 품질의 하이-k(high-k)/금속 전극 스택들이 없기 때문에, 마이크로전자 디바이스에는 그러한 금속 산화물들과 전극들 사이에 액체 전해질들이 요구된다. 그에 따라, 마이크로전자 디바이스들에서의 사용을 위해, 실리콘 기판들과 같은 통상적인 마이크로전자 기판들 상의 기능성 금속 산화물들의 혼입을 위한 프로세스들 및 구조체들에 대한 필요성이 있다.
본 개시내용의 요지는 본 명세서의 결론 부분에서 구체적으로 지적되고 명백하게 청구된다. 본 개시내용의 전술한 그리고 다른 특징들은 첨부 도면들과 관련하여 다루어지는 하기의 설명 및 첨부된 청구범위로부터 더 완전히 명백해질 것이다. 첨부 도면들은 본 개시내용에 따른 몇몇 실시예들만을 도시하고, 그에 따라, 본 개시내용의 범주를 제한하는 것으로 간주되어서는 안된다는 것을 이해한다. 본 개시내용은 첨부 도면들의 사용을 통해 추가적인 특이성 및 세부사항과 함께 설명될 것이어서, 본 개시내용의 이점들이 더 용이하게 확인될 수 있다:
도 1은 본 명세서의 실시예에 따른, 기능성 금속 산화물 채널을 갖는 마이크로전자 트랜지스터의 측단면도를 예시한다.
도 2는 본 명세서의 다른 실시예에 따른, 기능성 금속 산화물 채널을 갖는 마이크로전자 트랜지스터의 측단면도를 예시한다.
도 3은 본 명세서의 실시예에 따른, 기능성 금속 산화물 채널을 갖는 마이크로전자 디바이스의 측단면도를 예시한다.
도 4는 본 명세서의 실시예에 따른, 도 3의 마이크로전자 디바이스를 포함하는 마이크로전자 구조체의 측단면도를 예시한다.
도 5는 본 명세서의 실시예에 따른, 도 4의 마이크로전자 구조체에 대한 회로 다이어그램을 예시한다.
도 6은 본 명세서의 다른 실시예에 따른, 기능성 금속 산화물 채널을 갖는 마이크로전자 디바이스의 측단면도를 예시한다.
도 7은 본 명세서의 실시예에 따른, 도 6의 마이크로전자 디바이스를 포함하는 마이크로전자 구조체의 측단면도를 예시한다.
도 8은 본 명세서의 실시예에 따른, 도 7의 마이크로전자 구조체에 대한 회로 다이어그램을 예시한다.
도 9는 본 명세서의 일 구현에 따른 컴퓨팅 디바이스를 예시한다.
하기의 상세한 설명에서는, 예시로서, 청구된 요지가 실시될 수 있는 특정 실시예들을 도시하는 첨부 도면들이 참조된다. 이러한 실시예들은 본 기술분야의 통상의 기술자가 요지를 실시할 수 있게 하도록 충분히 상세하게 설명된다. 다양한 실시예들은 상이하지만, 반드시 상호 배타적인 것은 아니라는 것을 이해해야 한다. 예를 들어, 일 실시예와 관련하여 본 명세서에 설명되는 특정 특징, 구조체, 또는 특성은 청구된 요지의 사상 및 범주로부터 벗어남이 없이 다른 실시예들 내에서 구현될 수 있다. 본 명세서 내에서 "일 실시예" 또는 "실시예"에 대한 언급들은 실시예와 관련하여 설명된 특정 특징, 구조체, 또는 특성이 본 명세서 내에 포괄되는 적어도 하나의 구현에 포함된다는 것을 의미한다. 그에 따라, "일 실시예" 또는 "실시예에서"라는 어구의 사용은 반드시 동일한 실시예를 지칭하지는 않는다. 추가적으로, 각각의 개시된 실시예 내의 개별 엘리먼트들의 위치 또는 배열은 청구된 요지의 사상 및 범주로부터 벗어남이 없이 수정될 수 있다는 것을 이해해야 한다. 그에 따라, 하기의 상세한 설명은 제한적인 의미로 취급되어서는 안되고, 요지의 범주는, 첨부된 청구범위의 권리가 부여되는 등가물들의 전체 범위와 함께, 적절히 해석되는 첨부된 청구범위에 의해서만 정의된다. 도면들에서, 동일한 도면 부호들은 몇몇 도면들 전반에 걸쳐 동일하거나 유사한 엘리먼트들 또는 기능성을 가리키고, 내부에 도시된 그 엘리먼트들은 반드시 서로 일정한 비율로 되어 있지는 않으나, 오히려 본 명세서의 맥락에서 엘리먼트들을 더 쉽게 이해하기 위해 개별 엘리먼트들이 확대 또는 축소될 수 있다.
본 명세서에서 사용되는 바와 같이 "위에(over)", "에(to)", "사이에(between)" 및 "상에(on)"라는 용어들은 다른 층들 또는 컴포넌트들에 대한 하나의 층 또는 컴포넌트의 상대적 위치를 지칭할 수 있다. 다른 층/컴포넌트 "위에" 또는 "상에" 있거나 또는 다른 층/컴포넌트"에" 본딩되는 하나의 층/컴포넌트는 다른 층/컴포넌트와 직접 접촉할 수 있거나 또는 하나 이상의 개재된 층들/컴포넌트들을 가질 수 있다. 층들/컴포넌트들 "사이에" 있는 하나의 층/컴포넌트는 층들/컴포넌트들과 직접 접촉할 수 있거나 또는 하나 이상의 개재된 층들/컴포넌트들을 가질 수 있다.
도 1은 본 명세서의 일 실시예에 따른, 기능성 금속 산화물 채널(112)을 이용하는 마이크로전자 디바이스(100), 구체적으로는 트랜지스터(예컨대, 3 단자 디바이스)를 예시한다. 마이크로전자 디바이스(100)는 상부에 버퍼 전이 층(buffer transition layer)(104)을 갖는 마이크로전자 기판(102)을 포함할 수 있다. 기능성 금속 산화물 채널(112), 소스 구조체(114), 및 드레인 구조체(116)는 버퍼 전이 층(104) 상에 형성될 수 있고, 여기서 소스 구조체(114) 및 드레인 구조체(116)는 기능성 금속 산화물 채널(112)의 대향 측면들(118)과 접하고 있다. 게이트 유전체(124)는 기능성 금속 산화물 채널(112) 상에 형성될 수 있고, 게이트 전극(126)은 게이트 유전체(124) 위에 형성될 수 있다. 도 1에 예시된 바와 같이, 높은 일함수 금속(high work function metal)(128)이 게이트 유전체(124)와 게이트 전극(126) 사이에 배치되어, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 마이크로전자 디바이스(100)의 성능을 개선시킬 수 있다. 마이크로전자 디바이스(100)의 컴포넌트들에 대한 기능들 및 제조 프로세스들은 본 기술분야에 널리 알려져 있으며, 간결성 및 명료성을 위해 본 명세서에서는 논의되지 않을 것이다.
마이크로전자 기판(102)은 실리콘(silicon), 게르마늄, 실리콘-게르마늄 또는 III-V 화합물 반도체 재료를 포함할 수 있지만 이들로 제한되지 않는 단결정의 재료로 구성되는 벌크 기판일 수 있다. 일 실시예에서, 마이크로전자 기판(102)은 다이아몬드 입방 구조체를 갖는 결정 실리콘일 수 있고, 여기서 결정 실리콘은, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, (100) 면들을 갖는 배향으로 되어 있다.
버퍼 전이 층(104)은 그의 형성을 가능하게 하기 위해 마이크로전자 기판(102)으로부터의 결정 격자를 기능성 금속 산화물 채널(112)로 제공할 수 있거나 버퍼링 및/또는 전이시킬 수 있는 임의의 적절한 재료를 포함할 수 있다. 버퍼 전이 층(104)은 비정질 산화물들, 사파이어, 및 스트론튬 티타네이트(SrTiO3)를 포함할 수 있지만, 이들로 제한되지 않는다.
기능성 금속 산화물 채널(112)은 저전압(예컨대, 약 1.0V 미만의 전압)에서 절연체-금속 상전이를 유도할 수 있는 임의의 적절한 금속 산화물 재료일 수 있다. 일 실시예에서, 기능성 금속 산화물 채널(112)은 니오븀 산화물(NbO2)을 포함할 수 있다. 다른 실시예에서, 기능성 금속 산화물 채널(112)은 바나듐 산화물(VO2)을 포함할 수 있다.
게이트 유전체(124)는 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하이-k 유전체 재료들을 포함하지만 이들로 제한되지 않는 임의의 널리 알려진 게이트 유전체 재료로부터 형성될 수 있고, 여기서 유전 상수는, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스탄듐 탄탈륨 산화물, 및 납 아연 니오베이트와 같은, 약 4보다 더 큰 값을 포함할 수 있다.
게이트 전극(126)은 임의의 적절한 전도성 재료로 형성될 수 있다. 일 실시예에서, 게이트 전극(126)은 티타늄, 텅스텐, 탄탈륨, 알루미늄, 구리, 루테늄, 코발트, 크롬, 철, 팔라듐, 몰리브덴, 망간, 바나듐, 금, 은, 및 니오븀의 순금속 및 합금들을 포함하지만 이들로 제한되지 않는 금속을 포함할 수 있다. 다른 실시예에서, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 텅스텐 탄화물, 및 텅스텐 탄화물과 같은 금속 탄화물들이 게이트 전극(126)을 형성하는 데 사용될 수 있다. 또 다른 실시예에서, 게이트 전극(126)은 티타늄 질화물 및 탄탈륨 질화물과 같은 전도성 금속 질화물, 또는 루테늄 산화물과 같은 전도성 금속 산화물로부터 형성될 수 있다. 추가의 실시예들에서, 게이트 전극(126)은 백금과 같은 귀금속들, 또는 테르븀 및 디스프로슘과 같은 희토류들과의 합금들로서 형성될 수 있다.
높은 일함수 금속(128)은 약 5eV보다 더 큰 일함수를 갖는 임의의 적절한 금속일 수 있다. 높은 일함수 금속(128)은 백금, 팔라듐, 이리듐, 니켈, 및 이들의 합금들을 포함할 수 있지만, 이들로 제한되지 않는다.
도 2는 본 명세서의 다른 실시예에 따른, 기능성 금속 산화물 채널(112)을 이용하는 마이크로전자 디바이스(130), 구체적으로는 트랜지스터를 예시한다. 도 2의 마이크로전자 디바이스(130)는 도 1의 마이크로전자 디바이스(100)와 유사하지만, 기능성 금속 산화물 채널(112)과 버퍼 전이 층(104) 사이에 배치된 버퍼 캡핑 층(132)을 포함한다. 소스 구조체(114) 및 드레인 구조체(116)는 버퍼 캡핑 층(132) 상에 형성될 수 있다는 것에 유의한다. 버퍼 캡핑 층(132)은 버퍼 전이 층(104)보다 기능성 금속 산화물 채널(112)을 형성하기에 더 양호한 구조적 표면을 제공하도록 형성될 수 있다. 일 실시예에서, 버퍼 캡핑 층(132)은 루틸형 티타늄 이산화물(rutile titanium dioxide)(TiO2)을 포함할 수 있다.
도 3은 본 명세서의 또 다른 실시예에 따른 마이크로전자 디바이스(200)(즉, 2 단자 마이크로전자 디바이스)를 예시한다. 마이크로전자 디바이스(200)는 상부에 버퍼 전이 층(104)을 갖는 마이크로전자 기판(102)을 포함할 수 있다. 기능성 금속 산화물 채널(112)은 버퍼 전이 층(104) 상에 형성될 수 있고 제1 전극(224)이 기능성 금속 산화물 채널(112) 상에 형성될 수 있다. 마이크로전자 디바이스(200)는 도 4의 단면도에 그리고 도 5의 회로 다이어그램으로서 예시되는 마이크로전자 회로(210)의 셀렉터(S1)(도 5 참조)로서 사용될 수 있다.
도 4에 도시된 바와 같이, 마이크로전자 회로(210)는 마이크로전자 기판(102) 상에 형성될 수 있는 마이크로전자 트랜지스터 게이트(252)를 포함할 수 있다. 마이크로전자 트랜지스터 게이트(252)는 게이트 전극(256)을 포함할 수 있는데, 이때 게이트 전극(256)과 마이크로전자 기판(102) 사이에 게이트 유전체(254)가 배치된다. 마이크로전자 트랜지스터 게이트(252)는 게이트 전극(256)과 게이트 유전체(254) 사이의 높은 일함수 금속(258)을 더 포함할 수 있다. 소스 영역(214) 및 드레인 영역(216)은 마이크로전자 트랜지스터 게이트(252)의 대향 측면들 상의, 예컨대 적절한 도펀트들의 이온 주입에 의해, 마이크로전자 기판(102)에 형성될 수 있다. 층간 유전체 재료(262)가 마이크로전자 트랜지스터 게이트(252) 위에 배치될 수 있고, 드레인 콘택(236)이 층간 유전체 재료(262)를 통해 형성되어 드레인 영역(216)과 전기적으로 연결될 수 있다. 예시된 바와 같이, 드레인 콘택(236)은 층간 유전체 재료(262) 상에 형성된 제1 금속화물 구조체(first metallization structure)(246)에 전기적으로 연결될 수 있다.
마이크로전자 디바이스(200)는 마이크로전자 기판(102) 내부에 형성된 소스 영역(214)에서 버퍼 전이 층(104)이 마이크로전자 기판(102)과 접촉하도록 마이크로전자 회로(210)의 일부로서 형성될 수 있다. 디바이스 콘택(234)이 층간 유전체 재료(262)를 통해 연장되어 제1 전극(224)과 전기적으로 접촉할 수 있고, 디바이스 콘택(234)은 층간 유전체 재료(262) 상에 형성된 제2 금속화물 구조체(244)에 전기적으로 연결될 수 있다. 더욱 추가로 예시된 바와 같이, 얕은 트렌치 분리 구조체들과 같은 분리 구조체(264)가 마이크로전자 기판(102)에 형성되어, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 마이크로전자 기판(102)과 전기적으로 접촉하는 관련 컴포넌트들을 전기적으로 분리시킬 수 있다.
게이트 전극(256), 드레인 콘택(236), 디바이스 콘택(234), 제1 금속화물 구조체(246), 및/또는 제2 금속화물 구조체(244)는 임의의 적절한 전도성 재료로 형성될 수 있다. 일 실시예에서, 게이트 전극(256)은 티타늄, 텅스텐, 탄탈륨, 알루미늄, 구리, 루테늄, 코발트, 크롬, 철, 팔라듐, 몰리브덴, 망간, 바나듐, 금, 은, 및 니오븀의 순금속 및 합금들을 포함하지만 이들로 제한되지 않는 금속을 포함할 수 있다. 다른 실시예에서, 티타늄 탄화물, 지르코늄 탄화물, 탄탈륨 탄화물, 텅스텐 탄화물, 및 텅스텐 탄화물과 같은 금속 탄화물들이 게이트 전극(256)을 형성하는 데 사용될 수 있다. 또 다른 실시예에서, 게이트 전극(256)은 티타늄 질화물 및 탄탈륨 질화물과 같은 전도성 금속 질화물, 또는 루테늄 산화물과 같은 전도성 금속 산화물로부터 형성될 수 있다. 추가의 실시예들에서, 게이트 전극(256)은 백금과 같은 귀금속들, 또는 테르븀 및 디스프로슘과 같은 희토류들과의 합금들로서 형성될 수 있다.
게이트 유전체(254)는 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy), 실리콘 질화물(Si3N4), 및 하이-k 유전체 재료들을 포함하지만 이들로 제한되지 않는 임의의 널리 알려진 게이트 유전체 재료로부터 형성될 수 있고, 여기서 유전 상수는, 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈륨 산화물, 탄탈륨 실리콘 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스탄듐 탄탈륨 산화물, 및 납 아연 니오베이트와 같은, 약 4보다 더 큰 값을 포함할 수 있다.
높은 일함수 금속(258)은 약 5eV보다 더 큰 일함수를 갖는 임의의 적절한 금속일 수 있다. 층간 유전체 재료(262)는 실리콘 이산화물, 실리콘 질화물 등을 포함하지만 이들로 제한되지 않는 임의의 적절한 유전체 재료일 수 있고, 로우-k(low-k)(1.0 내지 2.2와 같은 유전 상수 k) 재료로부터 형성될 수 있다.
도 5의 회로 다이어그램과 관련하여, 마이크로전자 트랜지스터(1T)는 마이크로전자 트랜지스터 게이트(252), 소스 영역(214), 드레인 영역(216), 및 도 4의 소스 영역(214)과 드레인 영역(216) 사이의 마이크로전자 기판(102)의 일 부분을 포함하는 구조체에 대응할 것이다. 드레인 전압(Vd)은 도 4의 드레인 영역(216)에서의 전압에 대응한다. 게이트 전압(Vg)은 도 4의 게이트 전극(256)에서의 전압에 대응한다. 소스 전압(Vs)은 도 4의 소스 영역(214)에서의 전압에 대응한다. 셀렉터(1S)는 도 4의 마이크로전자 디바이스(200)에 대응한다. 전압 또는 접지(G)는 접지된 제1 전극(224)에 대응할 것이다.
도 6은 본 명세서의 그 밖의 또 다른 실시예에 따른 마이크로전자 디바이스(300)(예컨대, 2 단자 마이크로전자 디바이스)를 예시한다. 마이크로전자 디바이스(300)는 상부에 버퍼 전이 층(104)을 갖는 마이크로전자 기판(102)을 포함할 수 있다. 버퍼 캡핑 층(132)은 버퍼 전이 층(104) 상에 형성될 수 있다. 버퍼 캡핑 층(132) 상에는 제2 전극(302)이 형성될 수 있다. 제2 전극(302)은 높은 일함수 금속을 포함할 수 있다. 기능성 금속 산화물 채널(112)은 제2 전극(302) 상에 형성될 수 있고, 제1 전극(224)은 기능성 금속 산화물 채널(112) 상에 형성될 수 있다. 마이크로전자 디바이스(300)는 도 7의 단면도에 그리고 도 8의 회로 다이어그램으로서 예시되는 마이크로전자 회로(310)의 셀렉터(1S)(도 8 참조)로서 사용될 수 있다.
도 7에 도시된 바와 같이, 마이크로전자 회로(310)는 마이크로전자 기판(102) 상에 형성될 수 있는 마이크로전자 트랜지스터 게이트(252)를 포함할 수 있다. 마이크로전자 트랜지스터 게이트(252)는 게이트 전극(256)을 포함할 수 있는데, 이때 게이트 전극(256) 사이에 게이트 유전체(254)가 배치되고, 게이트 전극(256)과 게이트 유전체(254) 사이의 높은 일함수 금속(258)을 더 포함할 수 있다. 소스 영역(214) 및 드레인 영역(216)은 마이크로전자 트랜지스터 게이트(252)의 대향 측면들 상의, 예컨대 적절한 도펀트들의 이온 주입에 의해, 마이크로전자 기판(102)에 형성될 수 있다. 층간 유전체 재료(262)가 마이크로전자 트랜지스터 게이트(252) 위에 배치될 수 있고, 드레인 콘택(236)이 층간 유전체 재료(262)를 통해 형성되어 드레인 영역(216)과 전기적으로 연결될 수 있다. 예시된 바와 같이, 드레인 콘택(236)은 층간 유전체 재료(262) 상에 형성된 제1 금속화물 구조체(246)에 전기적으로 연결될 수 있다.
마이크로전자 디바이스(300)는 기판(102) 내부에 형성된 소스 영역(214)에서 높은 일함수 전극(302)이 기판(102)과 접촉하도록 마이크로전자 회로(310)의 일부로서 형성될 수 있다. 디바이스 콘택(234)이 층간 유전체 재료(262)를 통해 연장되어 제1 전극(224)과 전기적으로 접촉할 수 있고, 디바이스 콘택(234)은 층간 유전체 재료(262) 상에 형성된 제2 금속화물 구조체(244)에 전기적으로 연결될 수 있다. 마이크로전자 회로(310)는 제2 전극(302)과 커패시터 전극(308) 사이에 배치된 커패시터 유전체(306)를 포함하는 커패시터(304)를 더 포함할 수 있고, 여기서 커패시터 전극(308)은 층간 유전체 층(262)을 통해 연장되는 커패시터 콘택(312)을 통해 제2 금속화물(244)과 전기적으로 접촉한다. 커패시터 유전체(306)는 실리콘 이산화물, 실리콘 질화물, 및 하이 k 유전체들(예컨대 하프늄 산화물, 티타늄 산화물 등)을 포함하지만 이들로 제한되지 않는 임의의 적절한 유전체 재료일 수 있다. 커패시터 전극(308) 및 커패시터 콘택(312)은 임의의 적절한 전도성 재료로부터 형성될 수 있다.
도 8의 회로 다이어그램과 관련하여, 마이크로전자 트랜지스터(1T)는 마이크로전자 트랜지스터 게이트(252), 소스 영역(214), 드레인 영역(216), 및 도 7의 소스 영역(214)과 드레인 영역(216) 사이의 마이크로전자 기판(102)의 일 부분을 포함하는 구조체에 대응할 것이다. 드레인 전압(Vd)은 도 7의 드레인 영역(216)에서의 전압에 대응한다. 게이트 전압(Vg)은 도 7의 게이트 전극(256)에서의 전압에 대응한다. 소스 전압(Vs)은 도 7의 소스 영역(214)에서의 전압에 대응한다. 셀렉터(1S)는 도 7의 마이크로전자 디바이스(300)에 대응한다. 커패시터(1C)는 도 7의 커패시터(304)에 대응한다. 전압 또는 접지(G)는 접지되는 제2 금속화물(244)에 대응할 것이다.
본 명세서의 목적을 위해, "마이크로전자 장치(microelectronic apparatus)"라는 용어는 본 명세서에 설명된 마이크로전자 디바이스들 및 마이크로전자 회로를 광범위하게 포함한다.
도 9는 본 명세서의 일 구현에 따른 컴퓨팅 디바이스(400)를 예시한다. 컴퓨팅 디바이스(400)는 보드(402)를 하우징한다. 보드는 프로세서(404), 적어도 하나의 통신 칩(406A, 406B), 휘발성 메모리(408)(예컨대, DRAM), 비휘발성 메모리(410)(예컨대, ROM), 플래시 메모리(412), 그래픽 프로세서 또는 CPU(414), 디지털 신호 프로세서(도시되지 않음), 암호 프로세서(도시되지 않음), 칩셋(416), 안테나, 디스플레이(터치스크린 디스플레이), 터치스크린 제어기, 배터리, 오디오 코덱(도시되지 않음), 비디오 코덱(도시되지 않음), 전력 증폭기(AMP), 글로벌 포지셔닝 시스템(GPS) 디바이스, 나침반, 가속도계(도시되지 않음), 자이로스코프(도시되지 않음), 스피커(도시되지 않음), 카메라, 및 대용량 저장 디바이스(도시되지 않음)(예컨대, 하드 디스크 드라이브, 콤팩트 디스크(CD), 디지털 다기능 디스크(DVD) 등)를 포함하지만 이들로 제한되지 않는 다수의 마이크로전자 컴포넌트들을 포함할 수 있다. 마이크로전자 컴포넌트들 중 임의의 것은 보드(402)에 물리적으로 그리고 전기적으로 커플링될 수 있다. 일부 구현들에서, 마이크로전자 컴포넌트들 중 적어도 하나는 프로세서(404)의 일부일 수 있다.
통신 칩은 컴퓨팅 디바이스로/로부터의 데이터의 전송을 위한 무선 통신들을 가능하게 한다. "무선"이라는 용어 및 그의 파생어들은 비-고체 매체를 통한 변조된 전자기 방사선의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하기 위해 사용될 수 있다. 그 용어는 연관된 디바이스들이 어떠한 배선들도 포함하지 않는다는 것을 의미하지는 않지만, 일부 실시예들에서는 그렇지 않을 수도 있다. 통신 칩은 Wi-Fi(IEEE 802.11 패밀리), WiMAX(IEEE 802.16 패밀리), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하지만 이들로 제한되지 않는 다수의 무선 표준들 또는 프로토콜들뿐만 아니라, 3G, 4G, 5G, 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스는 복수의 통신 칩들을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신들에 전용될 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신들에 전용될 수 있다.
"프로세서"라는 용어는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다.
컴퓨팅 디바이스(400) 내의 마이크로전자 컴포넌트들 중 임의의 것은, 본 명세서에 설명된 바와 같은, 실리콘 마이크로전자 기판과 같은 마이크로전자 기판 상에 형성된 기능성 금속 산화물 채널을 갖는 적어도 하나의 마이크로전자 장치를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, 개인 휴대 정보 단말기(personal digital assistant)(PDA), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어, 또는 디지털 비디오 레코더일 수 있다. 추가의 구현들에서, 컴퓨팅 디바이스는 데이터를 프로세싱하는 임의의 다른 전자 디바이스일 수 있다.
본 명세서의 요지는 반드시 도 1 내지 도 9에 예시된 특정 응용예들로 제한되지는 않는다는 것을 이해한다. 요지는, 본 기술분야의 통상의 기술자에게 이해되는 바와 같이, 다른 마이크로전자 디바이스 및 어셈블리 응용예들에 적용될 수 있다.
하기의 예들은 추가의 실시예들에 관한 것이고, 여기서 예 1은 마이크로전자 기판; 마이크로전자 기판 상의 버퍼 전이 층; 버퍼 전이 층 상의 기능성 금속 산화물 채널; 및 기능성 금속 산화물 채널 상의 전극을 포함하는 마이크로전자 장치이다.
예 2에서, 예 1의 요지는 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 임의로 포함할 수 있고, 여기서 버퍼 전이 층은 마이크로전자 트랜지스터 소스 영역과 접촉한다.
예 3에서, 예 2의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 그리고 기능성 금속 산화물 채널이 니오븀 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 4에서, 예 1의 요지는 버퍼 전이 층과 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 임의로 포함할 수 있다.
예 5에서, 예 4의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 버퍼 캡핑 층이 루틸형 티타늄 이산화물을 포함하는 것, 그리고 기능성 금속 산화물 채널이 바나듐 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 6에서, 예 4의 요지는 버퍼 캡핑 층과 기능성 금속 산화물 채널 사이의 제2 전극을 임의로 포함할 수 있다.
예 7에서, 예 6의 요지는 마이크로전자 기판이 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하는 것, 그리고 제2 전극이 마이크로전자 트랜지스터 소스 영역과 접촉하는 것을 임의로 포함할 수 있다.
예 8에서, 예 7의 요지는 제2 전극과 전기적으로 접촉하는 커패시터를 임의로 포함할 수 있다.
예 9에서, 예 8의 요지는 커패시터 및 전극이 공통 금속화물과 전기적으로 접촉하는 것을 임의로 포함할 수 있다.
예 10에서, 예 1의 요지는 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체 - 소스 구조체 및 드레인 구조체는 기능성 금속 산화물 채널의 대향 측면들과 접하고 있음 -; 및 전극과 기능성 금속 산화물 채널 사이의 게이트 유전체를 임의로 포함할 수 있다.
예 11에서, 예 10의 요지는 전극과 게이트 유전체 사이의 높은 일함수 층을 임의로 포함할 수 있다.
예 12에서, 예 10의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것을 임의로 포함할 수 있고, 여기서 기능성 금속 산화물 채널은 니오븀 산화물을 포함한다.
예 13에서, 예 10의 요지는 버퍼 전이 층과 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 임의로 포함할 수 있다.
예 14에서, 예 13의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 버퍼 캡핑 층이 루틸형 티타늄 이산화물을 포함하는 것, 그리고 기능성 금속 산화물 채널이 바나듐 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 15에서, 예 1 내지 예 14의 요지는 마이크로전자 기판이 실리콘 마이크로전자 기판을 포함하는 것을 임의로 포함할 수 있다.
예 16에서, 예 1, 예 2, 예 4, 예 6 내지 예 11, 및 예 13 중 어느 한 예의 요지는 버퍼 전이 층에 전기적으로 연결되는 소스 라인이 비정질 산화물들, 사파이어, 및 스트론튬 티타네이트로 이루어지는 그룹으로 선택되는 것을 임의로 포함할 수 있다.
하기의 예들은 추가의 실시예들에 관한 것이고, 여기서 예 17은 보드; 및 보드에 부착된 마이크로전자 컴포넌트를 포함하는 전자 시스템이고, 여기서 마이크로전자 컴포넌트는 마이크로전자 기판; 마이크로전자 기판 상의 버퍼 전이 층; 버퍼 전이 층 상의 기능성 금속 산화물 채널; 및 기능성 금속 산화물 채널 상의 전극을 포함하는 적어도 하나의 마이크로전자 장치를 포함한다.
예 18에서, 예 17의 요지는 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 임의로 포함할 수 있고, 여기서 버퍼 전이 층은 마이크로전자 트랜지스터 소스 영역과 접촉한다.
예 19에서, 예 18의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 그리고 기능성 금속 산화물 채널이 니오븀 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 20에서, 예 17의 요지는 버퍼 전이 층과 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 임의로 포함할 수 있다.
예 21에서, 예 20의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 버퍼 캡핑 층이 루틸형 티타늄 이산화물을 포함하는 것, 그리고 기능성 금속 산화물 채널이 바나듐 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 22에서, 예 20의 요지는 버퍼 캡핑 층과 기능성 금속 산화물 채널 사이의 제2 전극을 임의로 포함할 수 있다.
예 23에서, 예 22의 요지는 마이크로전자 기판이 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하는 것, 그리고 제2 전극이 마이크로전자 트랜지스터 소스 영역과 접촉하는 것을 임의로 포함할 수 있다.
예 24에서, 예 23의 요지는 제2 전극과 전기적으로 접촉하는 커패시터를 임의로 포함할 수 있다.
예 25에서, 예 24의 요지는 커패시터 및 전극이 공통 금속화물과 전기적으로 접촉하는 것을 임의로 포함할 수 있다.
예 26에서, 예 17의 요지는 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체 - 소스 구조체 및 드레인 구조체는 기능성 금속 산화물 채널의 대향 측면들과 접하고 있음 -; 및 전극과 기능성 금속 산화물 채널 사이의 게이트 유전체를 임의로 포함할 수 있다.
예 27에서, 예 26의 요지는 전극과 게이트 유전체 사이의 높은 일함수 층을 임의로 포함할 수 있다.
예 28에서, 예 26의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것을 임의로 포함할 수 있고, 여기서 기능성 금속 산화물 채널은 니오븀 산화물을 포함한다.
예 29에서, 예 26의 요지는 버퍼 전이 층과 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 임의로 포함할 수 있다.
예 30에서, 예 29의 요지는 버퍼 전이 층이 스트론튬 티타네이트를 포함하는 것, 버퍼 캡핑 층이 루틸형 티타늄 이산화물을 포함하는 것, 그리고 기능성 금속 산화물 채널이 바나듐 산화물을 포함하는 것을 임의로 포함할 수 있다.
예 31에서, 예 17 내지 예 30의 요지는 마이크로전자 기판이 실리콘 마이크로전자 기판을 포함하는 것을 임의로 포함할 수 있다.
예 32에서, 예 17, 예 18, 예 20, 예 22 내지 예 27, 및 예 30 중 어느 한 예의 요지는 버퍼 전이 층에 전기적으로 연결되는 소스 라인이 비정질 산화물들, 사파이어, 및 스트론튬 티타네이트로 이루어지는 그룹으로 선택되는 것을 임의로 포함할 수 있다.
이와 같이 본 명세서의 실시예들을 상세히 설명하였고, 첨부된 청구범위에 의해 정의된 본 명세서는 상기 설명에서 제시된 특정 세부사항들에 의해 제한되어서는 안되는데, 이는 그의 많은 명백한 변형들이 본 명세서의 사상 또는 범주로부터 벗어남이 없이 가능하기 때문이라는 것을 이해한다.

Claims (30)

  1. 마이크로전자 장치(microelectronic apparatus)로서,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층(buffer transition layer);
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널; 및
    상기 기능성 금속 산화물 채널 상의 전극
    을 포함하고,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 기능성 금속 산화물 채널은 니오븀 산화물을 포함하는, 마이크로전자 장치.
  2. 제1항에 있어서,
    상기 마이크로전자 기판은 실리콘 마이크로전자 기판을 포함하는, 마이크로전자 장치.
  3. 제1항에 있어서,
    상기 마이크로전자 기판은 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하고, 상기 버퍼 전이 층은 상기 마이크로전자 트랜지스터 소스 영역과 접촉하는, 마이크로전자 장치.
  4. 삭제
  5. 마이크로전자 장치(microelectronic apparatus)로서,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층(buffer transition layer);
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널;
    상기 기능성 금속 산화물 채널 상의 전극; 및
    상기 버퍼 전이 층과 상기 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 포함하는, 마이크로전자 장치.
  6. 제5항에 있어서,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 버퍼 캡핑 층은 루틸형 티타늄 이산화물(rutile titanium dioxide)을 포함하고, 상기 기능성 금속 산화물 채널은 바나듐 산화물을 포함하는, 마이크로전자 장치.
  7. 제5항에 있어서,
    상기 버퍼 캡핑 층과 상기 기능성 금속 산화물 채널 사이의 제2 전극을 더 포함하는, 마이크로전자 장치.
  8. 제7항에 있어서,
    상기 마이크로전자 기판은 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하고, 상기 제2 전극은 상기 마이크로전자 트랜지스터 소스 영역과 접촉하는, 마이크로전자 장치.
  9. 제8항에 있어서,
    상기 제2 전극과 전기적으로 접촉하는 커패시터를 더 포함하는, 마이크로전자 장치.
  10. 제9항에 있어서,
    상기 커패시터와 상기 전극은 공통 금속화물과 전기적으로 접촉하는, 마이크로전자 장치.
  11. 마이크로전자 장치로서,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층;
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널;
    상기 기능성 금속 산화물 채널 상의 전극;
    상기 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체 - 상기 소스 구조체 및 상기 드레인 구조체는 상기 기능성 금속 산화물 채널의 대향 측면들과 접하고 있음 -; 및
    상기 전극과 상기 기능성 금속 산화물 채널 사이의 게이트 유전체
    를 포함하고,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 기능성 금속 산화물 채널은 니오븀 산화물을 포함하는, 마이크로전자 장치.
  12. 제11항에 있어서,
    상기 마이크로전자 기판은 실리콘 마이크로전자 기판을 포함하는, 마이크로전자 장치.
  13. 제11항에 있어서,
    상기 전극과 상기 게이트 유전체 사이의 높은 일함수 층을 더 포함하는, 마이크로전자 장치.
  14. 삭제
  15. 마이크로전자 장치로서,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층;
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널;
    상기 기능성 금속 산화물 채널 상의 전극;
    상기 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체 - 상기 소스 구조체 및 상기 드레인 구조체는 상기 기능성 금속 산화물 채널의 대향 측면들과 접하고 있음 -;
    상기 전극과 상기 기능성 금속 산화물 채널 사이의 게이트 유전체; 및
    상기 버퍼 전이 층과 상기 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 포함하는, 마이크로전자 장치.
  16. 제15항에 있어서,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 버퍼 캡핑 층은 루틸형 티타늄 이산화물을 포함하고, 상기 기능성 금속 산화물 채널은 바나듐 산화물을 포함하는, 마이크로전자 장치.
  17. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착된 마이크로전자 컴포넌트
    를 포함하고,
    상기 마이크로전자 컴포넌트는 적어도 하나의 마이크로전자 장치를 포함하고,
    상기 적어도 하나의 마이크로전자 장치는,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층;
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널; 및
    상기 기능성 금속 산화물 채널 상의 전극
    을 포함하고,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 기능성 금속 산화물 채널은 니오븀 산화물을 포함하는, 전자 시스템.
  18. 제17항에 있어서,
    상기 마이크로전자 기판은 실리콘 마이크로전자 기판을 포함하는, 전자 시스템.
  19. 제17항에 있어서,
    상기 마이크로전자 기판은 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하고, 상기 버퍼 전이 층은 상기 마이크로전자 트랜지스터 소스 영역과 접촉하는, 전자 시스템.
  20. 삭제
  21. 전자 시스템으로서,
    보드; 및
    상기 보드에 부착된 마이크로전자 컴포넌트
    를 포함하고,
    상기 마이크로전자 컴포넌트는 적어도 하나의 마이크로전자 장치를 포함하고,
    상기 적어도 하나의 마이크로전자 장치는,
    마이크로전자 기판;
    상기 마이크로전자 기판 상의 버퍼 전이 층;
    상기 버퍼 전이 층 상의 기능성 금속 산화물 채널;
    상기 기능성 금속 산화물 채널 상의 전극; 및
    상기 버퍼 전이 층과 상기 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 포함하는, 전자 시스템.
  22. 제21항에 있어서,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 버퍼 캡핑 층은 루틸형 티타늄 이산화물을 포함하고, 상기 기능성 금속 산화물 채널은 바나듐 산화물을 포함하는, 전자 시스템.
  23. 제21항에 있어서,
    상기 버퍼 캡핑 층과 상기 기능성 금속 산화물 채널 사이의 제2 전극을 더 포함하는, 전자 시스템.
  24. 제23항에 있어서,
    상기 마이크로전자 기판은 내부에 형성된 마이크로전자 트랜지스터 소스 영역을 포함하고, 상기 제2 전극은 상기 마이크로전자 트랜지스터 소스 영역과 접촉하는, 전자 시스템.
  25. 제24항에 있어서,
    상기 제2 전극과 전기적으로 접촉하는 커패시터를 더 포함하는, 전자 시스템.
  26. 제17항에 있어서,
    상기 버퍼 전이 층 상에 형성된 소스 구조체 및 드레인 구조체 - 상기 소스 구조체 및 상기 드레인 구조체는 상기 기능성 금속 산화물 채널의 대향 측면들과 접하고 있음 -; 및
    상기 전극과 상기 기능성 금속 산화물 채널 사이의 게이트 유전체
    를 더 포함하는 전자 시스템.
  27. 제26항에 있어서,
    상기 전극과 상기 게이트 유전체 사이의 높은 일함수 층을 더 포함하는, 전자 시스템.
  28. 삭제
  29. 제26항에 있어서,
    상기 버퍼 전이 층과 상기 기능성 금속 산화물 채널 사이의 버퍼 캡핑 층을 더 포함하는, 전자 시스템.
  30. 제29항에 있어서,
    상기 버퍼 전이 층은 스트론튬 티타네이트를 포함하고, 상기 버퍼 캡핑 층은 루틸형 티타늄 이산화물을 포함하고, 상기 기능성 금속 산화물 채널은 바나듐 산화물을 포함하는, 전자 시스템.
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