KR102379703B1 - 반도체 패키지 - Google Patents

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KR102379703B1
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이응창
한석재
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Abstract

반도체 패키지는 인쇄회로기판 및 인쇄회로기판 상에 실장된 반도체 칩을 포함하고, 인쇄회로기판은 인쇄회로기판의 내부에 형성된 적어도 하나의 전원 또는 접지 패턴층과, 인쇄회로기판의 하면에 형성된 적어도 하나의 전원 또는 접지 패드와, 전원 또는 접지 패턴층으로부터 인쇄회로기판의 하면으로 연장되어 전원 또는 접지 패드와 연결되는 적어도 하나의 전기 전도 비아와, 전원 또는 접지 패턴층으로부터 인쇄회로기판의 상면으로 연장되어, 인쇄회로기판의 외부로 노출되는 적어도 하나의 열 전도 비아를 포함하고, 열 전도 비아는 평면도상에서 반도체 칩과 오버랩되는 영역 내에 위치한다.

Description

반도체 패키지{Semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구를 만족시키기 위해 지속적으로 발전해 왔다. 한편, 최근 반도체 소자가 고집적화 됨에 따라 패키지의 발열에 의한 전기적 특성 열화가 발생할 수 있으며, 이에 따라 고집적화와 동시에 열 방출 효과를 극대화하기 위한 기술이 요구되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 고집적화된 반도체 패키지에서의 발열에 의한 전기적 특성 저하를 방지하고 신뢰성을 유지할 수 있는 반도체 패키지를 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 패키지는 인쇄회로기판 및 상기 인쇄회로기판 상에 실장된 반도체 칩을 포함하고, 상기 인쇄회로기판은 상기 인쇄회로기판의 내부에 형성된 적어도 하나의 전원 또는 접지 패턴층과, 상기 인쇄회로기판의 하면에 형성된 적어도 하나의 전원 또는 접지 패드와, 상기 전원 또는 접지 패턴층으로부터 상기 인쇄회로기판의 하면으로 연장되어 상기 전원 또는 접지 패드와 연결되는 적어도 하나의 전기 전도 비아와, 상기 전원 또는 접지 패턴층으로부터 상기 인쇄회로기판의 상면으로 연장되어, 상기 인쇄회로기판의 외부로 노출되는 적어도 하나의 열 전도 비아를 포함하고, 상기 열 전도 비아는 평면도상에서 상기 반도체 칩과 오버랩되는 영역 내에 위치할 수 있다.
상기 반도체 패키지는 상기 인쇄회로기판 및 상기 반도체 칩 사이에 개재되는 접착 부재를 더 포함하고, 상기 열 전도 비아의 상면은 상기 접착 부재와 접할 수 있다.
일부 실시예들에서, 상기 열 전도 비아는 평면도상에서 상기 전기 전도 비아와 오버랩될 수 있다. 상기 열 전도 비아 및 상기 전기 전도 비아는 평면도상에서 상기 전원 또는 접지 패드와 오버랩되는 영역 내에 위치할 수 있다. 상기 열 전도 비아는 평면도상에서 상기 반도체 칩 및 상기 전원 또는 접지 패턴층과 오버랩되는 영역 내에 위치할 수 있다.
일부 실시예들에서, 상기 열 전도 비아는 상면이 상기 인쇄회로기판의 외부로 노출되는 제1 서브 열 전도 비아와, 상면이 상기 제1 서브 열 전도 비아와 접하고 하면이 상기 전원 또는 접지 패턴층과 접하는 제2 서브 열 전도 비아를 포함하고, 상기 제1 서브 열 전도 비아의 폭은 상기 제2 서브 열 전도 비아의 폭보다 넓을 수 있다. 상기 제1 및 제2 서브 열 전도 비아들은 서로 상이한 물질로 이루어질 수 있다. 또는, 상기 열 전도 비아 및 상기 전기 전도 비아는 서로 상이한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 열 전도 비아의 열 전도도는 상기 인쇄회로기판의 프리프레그층들 또는 보호층의 열 전도도보다 높을 수 있다.
상기 인쇄회로기판은 상기 인쇄회로기판의 내부에 형성된 적어도 하나의 신호 패턴층을 포함하고, 상기 열 전도 비아는 상기 신호 패턴층과 전기적으로 절연될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 반도체 패키지는 인쇄회로기판 및 상기 인쇄회로기판 상에 실장된 복수의 반도체 칩들을 포함하고, 상기 반도체 칩들은 복수의 메모리 칩들 및 적어도 하나의 로직 칩을 포함하고, 상기 인쇄회로기판은 상기 인쇄회로기판의 내부에 형성된 적어도 하나의 전원 또는 접지 패턴층과, 상기 전원 또는 접지 패턴층으로부터 연장되어 상기 인쇄회로기판의 상측 외부로 노출되는 적어도 하나의 열 전도 비아를 포함하고, 상기 열 전도 비아는 평면도상에서 상기 메모리 칩 및 상기 로직 칩 중 적어도 하나와 오버랩되는 영역 내에 위치할 수 있다.
일부 실시예들에서, 상기 메모리 칩들은 상기 인쇄회로기판 상에 캐스케이드 형태로 적층되고, 상기 열 전도 비아는 평면도상에서 상기 메모리 칩들 중 최하단의 메모리 칩 및 상기 전원 또는 접지 패턴층과 오버랩되는 영역 내에 위치할 수 있다.
상기 인쇄회로기판은 하면에 형성된 적어도 하나의 전원 또는 접지 패드를 더 포함하고, 상기 열 전도 비아는 평면도상에서 상기 전원 또는 접지 패드와 오버랩되는 영역 내에 위치할 수 있다.
상기 반도체 칩들은 상기 인쇄회로기판 상에 각각 부착된 제1 및 제2 로직 칩을 포함하고, 상기 메모리 칩들은 상기 제1 및 제2 로직 칩 상에 적층되며, 상기 열 전도 비아는 평면도상에서 상기 제1 및 제2 로직 칩들 각각과 오버랩되는 영역 내에 위치할 수 있다.
일부 실시예들에서, 상기 열 전도 비아의 상면은 상기 인쇄회로기판의 상면과 동일한 레벨에 위치할 수 있다.
본 발명의 기술적 사상에 의한 반도체 패키지는 접지 패드 및/또는 전원 패드와 연결된 열 전도 비아를 포함함으로써, 별도의 열 방출용 패드 구조를 구비하지 않고도 반도체 패키지의 발열 특성을 개선함과 동시에 고집적화에 유리한 반도체 패키지를 제조할 수 있게 된다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 일부 구성을 예시적으로 나타낸 평면도이다.
도 1b는 도 1a의 B1 - B1 선 단면도이다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 일부 구성을 예시적으로 나타낸 평면도이다.
도 2b는 도 2a의 B2 - B2 선 단면도이다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 일부 구성을 예시적으로 나타낸 평면도이다.
도 3b는 도 3a의 B3 - B3 선 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 예시적으로 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 예시적으로 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 예시적으로 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 예시적으로 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지를 예시적으로 나타낸 단면도이다.
도 9a 내지 도 9f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 12는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 12의 전자시스템이 SSD 장치에 적용되는 예를 보여주고 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 장치(50)를 예시적으로 나타낸 사시도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지(100)의 일부 구성을 예시적으로 나타낸 평면도이다. 도 1b는 도 1a의 B1 - B1 선 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(100)는 인쇄회로기판(110, PCB: Printed Circuit Board), 반도체 칩(120), 본딩 와이어(130) 및 몰드부(140)를 포함할 수 있다.
도 1a에 도시된 인쇄회로기판(110) 및 반도체 칩(120)의 구체적인 형상, 배치구조 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
또한, 설명의 명확화를 위하여 도 1a에서는 신호 패턴층(113S), 보호층(119a, 119b) 등 반도체 패키지(100)의 일부 구성에 대한 도시는 생략하기로 한다.
인쇄회로기판(110)은 내부에 복수의 배선 패턴층들(113P, 113G, 113S, 113U)을 포함한 다층 기판(multi-layer PCB)일 수 있다. 구체적으로, 상기 인쇄회로기판(110)은 베이스층(111), 상기 베이스층(111)의 상면 및 하면 각각에 배치된 배선 패턴층들(113P, 113G, 113S), 상기 배선 패턴층들(113P, 113G, 113S) 각각을 덮는 프리프레그층들(112a, 112b), 상기 프리프레그층들(112a, 112b) 상에 형성된 외곽 배선 패턴층들(113U), 상기 베이스층(111) 및 프리프레그층들(112a, 112b) 중 적어도 하나를 관통하는 비아들(117E, 117T), 패드들(115S, 115G, 115P, 115T) 및 보호층(119a, 119b)을 포함할 수 있다.
일부 실시예들에서, 상기 인쇄회로기판(110)은 경성 인쇄회로기판(rigid-PCB) 또는 연성 인쇄회로기판(flexible-PCB)일 수 있다.
베이스층(111)은 에폭시(epoxy) 수지, 폴리이미드(polyimide) 수지, 비스말레이미드 트리아진(BT: Bismaleimide Triazine) 수지, FR-4(Flame Retardant 4), FR-5, 감광성 액상 유전체(photosensitive liquid dielectrics), 감광성 건식 필름 유전체(photosensitive dry-film dielectrics), 폴리이미드 가요성 열경화성 건식 필름(Polyimide flexible film Thermally cured dry films), 열경화성 액상 유전체(Thermally cured liquid dielectrics), 열전플라스틱(Thermoplastic), 가요성 수지(flexible resin), 세라믹, 실리콘, 또는 유리를 포함할 수 있다.
상기 베이스층(111)의 상면 및 하면 각각에는 배선 패턴층들(113P, 113G, 113S)이 배치될 수 있다. 일 예로, 상기 베이스층(111)의 상면에는 접지 패턴층(113G) 및 전원 패턴층(113P)이 배치되고, 상기 베이스층(111)의 하면에는 신호 패턴층(113S)이 배치될 수 있다. 상기 배선 패턴층들(113P, 113G, 113S)은 프리프레그층들(112a, 112b)에 의해 덮힐 수 있다.
상기 배선 패턴층들(113P, 113G, 113S)은 예를 들면 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 은(Ag), 크롬(Cr), 티타늄(Ti) 및 금(Au) 중 하나 또는 그 이상의 도전성 물질들을 포함할 수 있다. 또한, 상기 배선 패턴층들(113P, 113G, 113S)은 상술한 물질들의 다중층으로 형성될 수도 있다. 그러나, 상기 도전성 물질들은 예시적이며, 반드시 이에 한정되는 것은 아니다.
본 실시예에서는 상기 베이스층(111)의 상면에 접지 패턴층(113G) 및 전원 패턴층(113P)이 동일 레벨에 위치하고, 상기 베이스층(111)의 하면에 신호 패턴층(113S)이 위치하나, 상기 배선 패턴층들(113P, 113G, 113S)의 배치 구조는 이에 제한되지 않는다.
나아가, 본 실시예에서의 배선 패턴층들(113P, 113G, 113S)은 2개의 층으로 배치되었으나, 이에 제한되지 않는다. 예를 들어, 상기 배선 패턴층들(113P, 113G, 113S)은 도 1b에 도시된 바와 달리 하나의 층 내에 배치될 수도 있고, 3개 이상의 층으로 배치될 수도 있다.
상기 인쇄회로기판(110)의 상면(110T)에는, 인쇄회로기판(110)과 반도체 칩(120)을 전기적으로 연결하기 위한 상부 패드들(115T)이 형성될 수 있다. 상기 인쇄회로기판(110)의 하면(110B)에는, 반도체 패키지(100)를 외부 장치(미도시)와 연결시키기 위한 하부 패드들(115S, 115G, 115P)이 형성될 수 있다.
상기 인쇄회로기판(110) 내부에는 상기 패드들(115S, 115G, 115P, 115T)과 상기 배선 패턴층들(113P, 113G, 113S)을 연결하기 위한 전기 전도 비아들(117E)이 형성될 수 있다. 구체적으로, 상기 상부 패드(115T)는 전기 전도 비아(117E)를 통해 인쇄회로기판(110) 내의 신호 패턴층(113S)과 연결될 수 있고, 접지 패드(115G), 전원 패드(115P) 및 신호 패드(115S) 각각은 전기 전도 비아(117E)를 통해 인쇄회로기판(110) 내의 접지 패턴층(113G), 전원 패턴층(113P) 및 신호 패턴층(113S) 각각과 연결될 수 있다.
일부 실시예들에서, 도 1b에 도시된 바와 같이 상기 패드들(115S, 115G, 115P, 115T) 및 전기 전도 비아들(117E) 각각의 사이에는 외곽 배선 패턴층(113U)이 개재될 수도 있으나, 이에 제한되지 않는다.
상기 전기 전도 비아들(117E)은 예를 들면 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 은(Ag), 크롬(Cr), 티타늄(Ti) 및 금(Au) 중 하나 또는 그 이상의 도전성 물질들을 포함할 수 있으나, 이에 제한되지 않는다.
상기 프리프레그층(112a)의 상면 및 프리프레그층(112b)의 하면 각각에는, 상기 외곽 배선 패턴층(113U)을 외부로부터 보호하기 위한 보호층들(119a, 119b)이 형성될 수 있다. 상기 보호층들(119a, 119b)은 누설전류(leakage current)에 의한 인쇄회로기판(110)의 불량을 회피하고, 인쇄회로기판(110)의 내부가 공기에 노출하지 않도록 하여 산소나 습분에 의한 열화를 방지하는 역할을 수행할 수 있다.
상기 보호층들(119a, 119b)은 상기 패드들(115S, 115G, 115P, 115T) 만을 노출하고, 나머지 영역을 모두 덮을 수 있다. 상기 보호층들(119a, 119b)은 예를 들면 솔더 레지스트(SR: Solder Resist), 드라이 필름 레지스트(DFR: Dry Film Resist), 전착 레지스트(electro deposition resist) 및스크린 레지스트(screen resist) 중 어느 하나에 의해 형성될 수 있다.
한편, 본 실시예에서의 보호층들(119a, 119b)은 상기 패드들(115S, 115G, 115P, 115T)을 전체적으로 노출시키는 NSMD(non solder mask define) 타입으로 형성되었으나, 이에 제한되지 않는다. 즉, 상기 보호층들(119a, 119b)은 상기 패드들(115S, 115G, 115P, 115T)을 부분적으로 노출시키는 SMD(solder mask define) 타입으로 형성될 수도 있다.
상기 인쇄회로기판(110)의 상면(110T)에는 반도체 칩(120)이 부착될 수 있다. 상기 반도체 칩(120)은 본딩 와이어(130, bonding wire)를 통해 인쇄회로기판(110)과 전기적으로 연결될 수 있다. 상기 본딩 와이어는 금, 은, 구리, 알루미늄, 또는 이들의 합금일 수 있다.
일부 실시예들에서, 상기 반도체 칩(120)은 예를 들면 메모리 소자, 로직 소자(예를 들면, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)) 및 시스템-온-칩(System On Chip) 등 다양한 기능을 수행하는 반도체 칩일 수 있다. 상기 메모리 소자는 예컨대, 디램(DRAM), 에스램(SRAM), 플래시(flash) 메모리, 이이피롬(EEPROM), 피램(PRAM), 엠램(MRAM), 또는 알램(RRAM) 등을 포함할 수 있다. 또한, 상기 반도체 칩(120)은 적어도 두 개 이상의 반도체 칩들이 적층된 구조를 갖는 멀티-칩(multi-chip)일 수도 있다.
상기 반도체 칩(120)은 접착 부재(124)를 매개로 하여 상기 인쇄회로기판(110)의 상면(110T)에 부착될 수 있다.
일부 실시예들에서, 상기 접착 부재(124)는 예를 들면 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), UV 필름 등의 접착 필름으로 형성되거나, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등의 액상 접착제로 형성될 수 있다.
상기 인쇄회로기판(110)의 상면(110T)에는 상기 반도체 칩(120)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아들(117T)이 형성될 수 있다. 구체적으로, 상기 열 전도 비아들(117T) 각각의 상면(117TT)은 상기 인쇄회로기판(110)의 상면(110T)으로 노출되고, 하면(117TB)은 접지 패턴층(113G) 또는 전원 패턴층(113P)과 연결될 수 있다. 상기 열 전도 비아들(117T) 각각의 상면(117TT)은 상기 인쇄회로기판(110)의 상면(110T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 열 전도 비아들(117T)은 평면도상에서 상기 반도체 칩(120)과 오버랩되는 영역, 즉 상기 반도체 칩(120)이 배치되는 영역 내에 위치하여, 상기 열 전도 비아들(117T)의 상면(117TT)은 접착 부재(124)와 접할 수 있다. 이를 통해, 상기 반도체 칩(120)에서 발생하는 열을 상기 인쇄회로기판(110)의 하면(110B)으로 방출시킬 수 있게 된다. 즉, 상기 반도체 칩(120)에서 발생하는 열은 상기 반도체 칩(120)의 하면으로부터 열 전도 비아(117T), 접지 패턴층(113G) 또는 전원 패턴층(113P), 전기 전도 비아(117Eg) 또는 전기 전도 비아(117Ep), 외곽 배선 패턴층(113U) 및 접지 패드(115G) 또는 전원 패드(115P)를 순차적으로 경유하여 반도체 패키지(100)의 외부로 방출될 수 있다.
특히, 도 1a 및 도 1b에 도시된 바와 같이 상기 열 전도 비아들(117T) 각각이 접지 패드(115G)와 연결되는 전기 전도 비아(117Eg) 또는 전원 패드(115P)와 연결되는 전기 전도 비아(117Ep)와 평면도상에서 오버랩되도록 배치될 경우, 상기 반도체 칩(120)에서 발생하는 열을 최단 경로를 통해 접지 패드(115G) 또는 전원 패드(115P)로 전달할 수 있게 된다.
일부 실시예들에서, 상기 열 전도 비아들(117T)은 예를 들면 구리(Cu), 알루미늄(Al), 니켈(Ni), 팔라듐(Pd), 은(Ag), 크롬(Cr), 티타늄(Ti) 및 금(Au) 중 하나 또는 그 이상의 금속 물질들을 포함할 수 있다. 다만, 상기 열 전도 비아들(117T)은 이와 같이 도전성을 가지는 금속 물질이 아니더라도, 상기 인쇄회로기판(110)의 프리프레그층(112a) 또는 보호층(119a)보다 높은 열 전도도를 가지는 물질이라면 제한 없이 적용될 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(117T)은 상기 전기 전도 비아들(117E)과 상이한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 열 전도 비아들(117T)은 상기 전기 전도 비아들(117E)과 동일한 물질로 이루어질 수 있다.
상기 열 전도 비아들(117T)은 상기 반도체 칩(120) 및 인쇄회로기판(110) 내의 신호 패턴층(113S)과 전기적으로 절연될 수 있다. 이와 같이 상기 열 전도 비아들(117T)은 상기 반도체 칩(120) 및 신호 패턴층(113S)과 전기적으로 절연되므로, 상기 열 전도 비아들(117T)이 전기 전도 비아들(117E)과 동일하게 도전성 물질로 이루어지는 경우라도 반도체 패키지(100)의 전기적 특성에는 영향을 미치지 않게 된다.
몰드부(140)는 인쇄회로기판(110) 상에서 반도체 칩(120) 및 본딩 와이어(130)를 덮도록 형성되어, 상기 반도체 칩(120) 및 본딩 와이어(130)를 보호하는 역할을 수행할 수 있다. 상기 몰드부(140)는 예를 들어, 실리콘 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
본 실시예에서와 같이 반도체 패키지(100)가 접지 패드(115G) 및/또는 전원 패드(115P)와 연결된 열 전도 비아(117T)를 포함함으로써, 별도의 열 방출용 패드 구조가 필요하지 않아 반도체 패키지(100)의 발열 특성을 개선함과 동시에 고집적화에 유리한 반도체 패키지(100)를 제조할 수 있게 된다.
도 2a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(200)의 일부 구성을 예시적으로 나타낸 평면도이다. 도 2b는 도 2a의 B2 - B2 선 단면도이다. 도 2a 및 도 2b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 2a 및 도 2b를 참조하면, 반도체 패키지(200)는 인쇄회로기판(210), 반도체 칩(120), 본딩 와이어(130) 및 몰드부(140)를 포함할 수 있다.
도 2a에 도시된 인쇄회로기판(210) 및 반도체 칩(120)의 구체적인 형상, 배치구조 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
또한, 설명의 명확화를 위하여 도 2a에서는 신호 패턴층(113S), 보호층(119a, 119b) 등 반도체 패키지(200)의 일부 구성에 대한 도시는 생략하기로 한다.
본 실시예에서의 인쇄회로기판(210)은 열 전도 비아(217T)의 구조적 차이점을 제외하고는, 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 여기서는 설명의 간략화를 위하여 상기 열 전도 비아(217T)를 위주로 설명하기로 한다.
상기 인쇄회로기판(210)의 상면(210T)에는 상기 반도체 칩(120)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아들(217T)이 형성될 수 있다. 상기 열 전도 비아들(217T)의 상면(217TT)은 접착 부재(124)와 접할 수 있다.
상기 열 전도 비아(217T)는 도 2a에 도시된 바와 같이 어레이 구조로 반복되는 홀 형상을 가지며, 접지 패턴층(113G) 또는 전원 패턴층(113P)과 오버랩되는 영역 내에 위치할 수 있다.
본 실시예에서의 열 전도 비아(217T)는 평면도상에서 원형 형상을 가지나, 이에 제한되지 않고 타원, 다각형 등 다양한 형상을 가질 수 있다.
도 2a에 도시된 바와 같이 상기 열 전도 비아(217T)가 반복되는 홀 형상을 가짐으로써, 상기 열 전도 비아(217T)에 의한 열 방출 효과를 증가시킬 수 있게 된다.
상기 열 전도 비아들(217T) 각각의 상면(217TT)은 상기 인쇄회로기판(210)의 상면(210T)으로 노출되고, 하면(217TB)은 접지 패턴층(113G) 및 전원 패턴층(113P)과 연결될 수 있다. 상기 열 전도 비아들(217T) 각각의 상면(217TT)은 상기 인쇄회로기판(210)의 상면(210T)과 실질적으로 동일한 레벨에 위치할 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(217T)은 예를 들면 구리, 알루미늄, 니켈, 팔라듐, 은, 크롬, 티타늄 및 금 중 하나 또는 그 이상의 금속 물질들을 포함할 수 있다. 다만, 상기 열 전도 비아들(217T)은 이와 같이 도전성을 가지는 금속 물질이 아니더라도, 상기 인쇄회로기판(210)의 프리프레그층(212a) 또는 보호층(119a)보다 높은 열 전도도를 가지는 물질이라면 제한 없이 적용될 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(217T)은 상기 전기 전도 비아들(117E)과 상이한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 열 전도 비아들(217T)은 상기 전기 전도 비아들(117E)과 동일한 물질로 이루어질 수 있다.
상기 열 전도 비아들(217T)은 상기 반도체 칩(120) 및 인쇄회로기판(210) 내의 신호 패턴층(113S)과 전기적으로 절연될 수 있다.
도 3a는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(300)의 일부 구성을 예시적으로 나타낸 평면도이다. 도 3b는 도 3a의 B3 - B3 선 단면도이다. 도 3a 및 도 3b에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 3a 및 도 3b를 참조하면, 반도체 패키지(300)는 인쇄회로기판(310), 반도체 칩(120), 본딩 와이어(130) 및 몰드부(140)를 포함할 수 있다.
도 3a에 도시된 인쇄회로기판(310) 및 반도체 칩(120)의 구체적인 형상, 배치구조 및 레이아웃은 단지 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
또한, 설명의 명확화를 위하여 도 3a에서는 신호 패턴층(113S), 보호층(119a, 119b) 등 반도체 패키지(300)의 일부 구성에 대한 도시는 생략하기로 한다.
본 실시예에서의 인쇄회로기판(310)은 열 전도 비아(317T)의 구조적 차이점을 제외하고는, 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 여기서는 설명의 간략화를 위하여 상기 열 전도 비아(317T)를 위주로 설명하기로 한다.
상기 인쇄회로기판(310)의 상면(310T)에는 상기 반도체 칩(120)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아들(317T)이 형성될 수 있다. 상기 열 전도 비아들(317T)의 상면(317TT)은 접착 부재(124)와 접할 수 있다.
상기 열 전도 비아(317T)는 도 3a에 도시된 바와 같이 평판 형상을 가지며, 상기 접지 패턴층(113G) 및 전원 패턴층(113P) 각각과 오버랩되는 영역 내에 위치할 수 있다. 도 3a에 도시된 바와 같이 상기 열 전도 비아(317T)가 평판 형상을 가짐으로써, 상기 열 전도 비아(317T)에 의한 열 방출 효과를 증가시킬 수 있게 된다.
상기 열 전도 비아들(317T) 각각의 상면(317TT)은 상기 인쇄회로기판(310)의 상면(310T)으로 노출되고, 하면(317TB)은 접지 패턴층(113G) 및 전원 패턴층(113P)과 연결될 수 있다. 상기 열 전도 비아들(317T) 각각의 상면(317TT)은 상기 인쇄회로기판(310)의 상면(310T)과 실질적으로 동일한 레벨에 위치할 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(317T)은 예를 들면 구리, 알루미늄, 니켈, 팔라듐, 은, 크롬, 티타늄 및 금 중 하나 또는 그 이상의 금속 물질들을 포함할 수 있다. 다만, 상기 열 전도 비아들(317T)은 이와 같이 도전성을 가지는 금속 물질이 아니더라도, 상기 인쇄회로기판(310)의 프리프레그층(312a) 또는 보호층(119a)보다 높은 열 전도도를 가지는 물질이라면 제한 없이 적용될 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(317T)은 상기 전기 전도 비아들(117E)과 상이한 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 열 전도 비아들(317T)은 상기 전기 전도 비아들(117E)과 동일한 물질로 이루어질 수 있다.
상기 열 전도 비아들(317T)은 상기 반도체 칩(120) 및 인쇄회로기판(310) 내의 신호 패턴층(113S)과 전기적으로 절연될 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(400)를 예시적으로 나타낸 단면도이다. 도 4에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 4를 참조하면, 반도체 패키지(400)는 인쇄회로기판(410), 반도체 칩(120), 본딩 와이어(130) 및 몰드부(140)를 포함할 수 있다.
본 실시예에서의 인쇄회로기판(410)은 열 전도 비아(417T)의 구조적 차이점을 제외하고는, 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 여기서는 설명의 간략화를 위하여 상기 열 전도 비아(417T)를 위주로 설명하기로 한다.
상기 인쇄회로기판(410)의 상면(410T)에는 상기 반도체 칩(120)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아들(417T)이 형성될 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(417T) 각각은 제1 서브 열 전도 비아(417Ta) 및 제2 서브 열 전도 비아(417Tb)를 포함할 수 있다.
상기 제1 서브 열 전도 비아(417Ta)는 상면(417TaT)이 상기 인쇄회로기판의 외부로 노출되고, 하면(417TaB)이 상기 제2 서브 열 전도 비아(417Tb)의 상면(417TbT)과 접할 수 있다. 상기 제1 서브 열 전도 비아(417Ta)의 상면(417TaT)은 상기 인쇄회로기판(410)의 상면(410T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제2 서브 열 전도 비아(417Tb)는 상면(417TbT)이 상기 제1 서브 열 전도 비아(417Ta)의 하면(417TaB)과 접하고, 하면(417TbB)이 접지 패턴층(113G) 또는 전원 패턴층(113P)과 접할 수 있다.
일부 실시예들에서, 상기 제1 서브 열 전도 비아(417Ta)의 폭(417TaW)은 상기 제2 서브 열 전도 비아(417Tb)의 폭(417TbW)보다 클 수 있다.
상기 제1 및 제2 서브 열 전도 비아들(417Ta, 417Tb)은 서로 상이한 물질로 이루어질 수 있다. 일 예로, 상기 제1 서브 열 전도 비아(417Ta)는 상부 패드(115T)와 동시에 형성됨으로써 상기 상부 패드(115T)와 동일한 도전성 물질로 형성되고, 상기 제2 서브 열 전도 비아(417Tb)는 상기 제1 서브 열 전도 비아(417Ta) 및 상부 패드(115T)와 상이한 물질로 형성될 수 있다.
상기 제1 및 제2 서브 열 전도 비아들(417Ta, 417Tb)은 상기 반도체 칩(120) 및 인쇄회로기판(410) 내의 신호 패턴층(113S)과 전기적으로 절연될 수 있다.
도 5는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(500)를 예시적으로 나타낸 단면도이다. 도 5에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(500)는 인쇄회로기판(510), 반도체 칩(120), 본딩 와이어(130) 및 몰드부(140)를 포함할 수 있다.
본 실시예에서의 인쇄회로기판(510)은 열 전도 비아(517T)의 구조적 차이점을 제외하고는, 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 여기서는 설명의 간략화를 위하여 상기 열 전도 비아(517T)를 위주로 설명하기로 한다.
상기 인쇄회로기판(510)의 상면(510T)에는 상기 반도체 칩(120)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아(517T)가 형성될 수 있다.
일부 실시예들에서, 상기 열 전도 비아(517T) 각각은 제1 서브 열 전도 비아(517Ta) 및 복수의 제2 서브 열 전도 비아들(517Tb)을 포함할 수 있다.
상기 제1 서브 열 전도 비아(517Ta)는 상면(517TaT)이 상기 인쇄회로기판의 외부로 노출되고, 하면(517TaB)이 상기 제2 서브 열 전도 비아들(517Tb) 각각의 상면(517TbT)과 접할 수 있다. 상기 제1 서브 열 전도 비아(517Ta)의 상면(517TaT)은 상기 인쇄회로기판(510)의 상면(510T)과 실질적으로 동일한 레벨에 위치할 수 있다.
상기 제2 서브 열 전도 비아들(517Tb) 각각은 상면(517TbT)이 상기 제1 서브 열 전도 비아(517Ta)의 하면(517TaB)과 접하고, 하면(517TbB)이 접지 패턴층(113G) 또는 전원 패턴층(113P)과 접할 수 있다.
평면도상으로 도시되지 않았으나, 상기 제1 서브 열 전도 비아(517Ta)는 도 3a 및 도 3b를 참조하여 설명한 열 전도 비아(317T)와 유사하게 평판 형상을 가질 수 있다. 상기 제2 서브 열 전도 비아들(517Tb)은 도 2a 및 도 2b를 참조하여 설명한 열 전도 비아(217T)와 유사하게 반복되는 홀 형상을 가질 수 있다.
상기 제1 및 제2 서브 열 전도 비아들(517Ta, 517Tb)은 서로 상이한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
상기 제1 및 제2 서브 열 전도 비아들(517Ta, 517Tb)은 상기 반도체 칩(120) 및 인쇄회로기판(510) 내의 신호 패턴층(113S)과 전기적으로 절연될 수 있다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(600)를 예시적으로 나타낸 단면도이다.
도 6을 참조하면, 반도체 패키지(600)는 인쇄회로기판(610), 인쇄회로기판(610) 상에 적층된 제1 반도체 칩들(620a), 제1 반도체 칩들(620a)에 부착된 제2 반도체 칩(620b), 본딩 와이어들(630a_1, 630a_2, 630b) 및 몰드부(640)를 포함할 수 있다.
인쇄회로기판(610)은 내부에 복수의 배선 패턴층들(613P, 613G, 613S, 613U)을 포함한 다층 기판일 수 있다. 구체적으로, 상기 인쇄회로기판(610)은 베이스층(611), 상기 베이스층(611)의 상면 및 하면 각각에 배치된 배선 패턴층들(613P, 613G, 613S), 상기 배선 패턴층들(613P, 613G, 613S) 각각을 덮는 프리프레그층들(612a, 612b), 상기프리프레그층들(612a, 612b) 상에 형성된 외곽 배선 패턴들(613U), 상기베이스층(611) 및 프리프레그층들(612a, 612b) 중 적어도 하나를 관통하는 비아들(617E, 617T), 패드들(615S, 615G, 615P, 615Ta, 615Tb) 및 보호층(619a, 619b)을 포함할 수 있다.
상기 인쇄회로기판(610)은 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
본 실시예에서의열 전도 비아들(617T)은 도 1a 및 도 1b를 참조하여 설명한 열 전도 비아들(117T)과 유사한 구조를 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 상기 열 전도 비아들(617T)은 도 2a 내지 도 5를 참조하여 설명한 열 전도 비아들(217T, 317T, 417T, 517T) 중 어느 하나와 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
상기 인쇄회로기판(610)의 상면(610T)에는, 복수의 제1 반도체 칩들(620a)이 캐스케이드(cascade) 형태로 적층될 수 있다.
구체적으로, 제1 반도체 칩(620a_1)은 접착 부재(624a_1)를 매개로 하여 상기 인쇄회로기판(610)에 부착되고, 제1 반도체 칩(620a_2)은 접착 부재(624a_2)를 매개로 하여 상기 제1 반도체 칩(620a_1) 상에 부착될 수 있다. 상기 접착 부재들(624a_1, 624a_2) 각각은 예를 들면 NCF, ACF, UV 필름 등의 접착 필름으로 형성되거나, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등의 액상 접착제로 형성될 수 있다.
적층된 제1 반도체 칩들(620a)은 본딩 와이어들(630a_1, 630a_2)을 통해 인쇄회로기판(610)과 전기적으로 연결될 수 있다. 예를 들면, 제1 반도체 칩(620a_1)은 본딩 와이어(630a_1)를 통해 상기 인쇄회로기판(610)과 전기적으로 연결되고, 제1 반도체 칩(620a_1) 및 제1 반도체 칩(620a_2)은 본딩 와이어(630a_2)를 통해 상호간에 전기적으로 연결될 수 있다.
본 실시예에서의 제1 반도체 칩들(620a)은 2개의 반도체 칩이 적층된 구조를 가지나, 상기 제1 반도체 칩들(620a)의 개수는 이에 제한되지 않는다.
일부 실시예들에서, 상기 제1 반도체 칩들(620a)은 메모리 소자로서 기능을 수행할 수 있다. 상기 메모리 소자는 예컨대, DRAM, SRAM, 플래시 메모리, EEPROM, PRAM, MRAM, 또는 RRAM 등을 포함할 수 있다.
제2 반도체 칩(620b)은 접착 부재(624b)를 매개로 하여 상기 제1 반도체 칩(620a_2) 상에 부착될 수 있다. 상기 제2 반도체 칩(620b)은 본딩 와이어(630b)를 통해인쇄회로기판(610)과 전기적으로 연결될 수 있다.
일부 실시예들에서, 상기 제2 반도체 칩(620b)은 로직 소자로서 기능을 수행할 수 있다. 일 예로, 상기 제2 반도체 칩(620b)은 활성/비활성 (enable/disable) 명령 신호, 선택(selection) 명령 신호, 및 주소(address) 정보 신호 등의 다양한 명령 신호를 제1 반도체 칩들(620a)로 전송하는 컨트롤 소자로서 기능을 수행할 수 있다.
몰드부(640)는 인쇄회로기판(610)상에서 제1 반도체 칩들(620a), 제2 반도체 칩(620b) 및 본딩와이어들(630a_1, 630a_2, 630b)을 덮도록 형성될 수 있다. 상기 몰드부(640)는 도 1b를 참조하여 설명한 몰드부(140)와 실질적으로 동일하거나 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
본 실시예에서와같이 복수의 반도체 칩들(620a, 620b)이 구비된 반도체 패키지(600), 예를 들면 SiP(System in Package)의 경우 발열 능력이 반도체 패키지(600)의 성능에 중요한 영향을 미칠 수 있다. 본 실시예에서의 반도체 패키지(600)는 열 전도 비아들(617T)을 포함함으로써 반도체 칩들(620a, 620b)에서 발생하는 열을 반도체 패키지(600) 외부로 효율적으로 방출할 수 있게 된다.
도 7은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(700)를 예시적으로 나타낸 단면도이다.
도 7을 참조하면, 반도체 패키지(700)는 인쇄회로기판(710), 인쇄회로기판(710) 상에 부착된 제2 반도체 칩들(720b), 제2 반도체 칩들(720b) 상에 적층된 제1 반도체 칩들(720a), 본딩 와이어들(730a_1, 730a_2, 730b) 및 몰드부(740)를 포함할 수 있다.
인쇄회로기판(710)은 내부에 복수의 배선 패턴층들(713P, 713G, 713S, 713U)을 포함한 다층 기판일 수 있다. 구체적으로, 상기 인쇄회로기판(710)은 베이스층(711), 상기 베이스층(711)의 상면및 하면 각각에 배치된 배선 패턴층들(713P, 713G, 713S), 상기 배선 패턴층들(713P, 713G, 713S) 각각을 덮는 프리프레그층들(712a, 712b), 상기 프리프레그층들(712a, 712b) 상에 형성된 외곽 배선 패턴층들(713U), 상기 베이스층(711) 및 프리프레그층들(712a, 712b) 중 적어도 하나를 관통하는 비아들(717E, 717T), 패드들(715S, 715G, 715P, 715Ta, 715Tb) 및 보호층(719a, 719b)을 포함할 수 있다.
상기 인쇄회로기판(710)은 도 1a 및 도 1b를 참조하여 설명한 인쇄회로기판(110)과 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
본 실시예에서의열 전도 비아들(717T)은 도 1a 및 도 1b를 참조하여 설명한 열 전도 비아들(117T)과 유사한 구조를 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 상기 열 전도 비아들(717T)은 도 2a 내지 도 5를 참조하여 설명한 열 전도 비아들(217T, 317T, 417T, 517T) 중 어느 하나와 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
제1 반도체 칩들(720a)은 메모리 소자로서 기능을 수행할 수 있다. 상기 메모리 소자는 예컨대, DRAM, SRAM, 플래시 메모리, EEPROM, PRAM, MRAM, 또는 RRAM 등을 포함할 수 있다.
제2 반도체 칩들(720b)은 로직 소자로서 기능을 수행할 수 있다. 일 예로, 상기 제2 반도체 칩(720b)은 활성/비활성 명령 신호, 선택 명령 신호, 및 주소 정보 신호 등의 다양한 명령 신호를 제1 반도체 칩들(720a)로 전송하는 컨트롤 소자로서 기능을 수행할 수 있다.
상기 인쇄회로기판(710)의 상면(710T)에는, 복수의 제2 반도체 칩들(720b)이 각각 부착될 수 있다. 구체적으로, 제2 반도체 칩(720b_1)은 접착 부재(724b_1)를 매개로 하여 상기 인쇄회로기판(710) 상에 부착되고, 제2 반도체 칩(720b_2)은 접착 부재(724b_2)를 매개로 하여 상기 인쇄회로기판(710) 상에 부착될 수 있다. 상기 제2 반도체 칩들(720b)은 본딩 와이어(730b)를 통해 인쇄회로기판(710)과 전기적으로 연결될 수 있다.
상기 제2 반도체 칩들(720b) 상에는 복수의 제1 반도체 칩들(720a)이 캐스케이드 형태로 적층될 수 있다. 구체적으로, 제1 반도체 칩(720a_1)은 접착 부재(724a_1)를 매개로 하여 상기 제2 반도체 칩들(720b) 상에 부착되고, 제1 반도체 칩(720a_2)은 접착 부재(724a_2)를 매개로 하여 상기 제1 반도체 칩(720a_1) 상에 부착될 수 있다. 제1 반도체 칩(720a_1)은 본딩 와이어(730a_1)를 통해 상기 인쇄회로기판(710)과 전기적으로 연결되고, 제1 반도체 칩(720a_1) 및 제1 반도체 칩(720a_2)은 본딩 와이어(730a_2)를 통해 상호간에 전기적으로 연결될 수 있다.
몰드부(740)는 인쇄회로기판(710) 상에서 제1 반도체 칩들(720a), 제2 반도체 칩(720b) 및 본딩와이어들(730a_1, 730a_2, 730b)을 덮도록 형성될 수 있다. 상기 몰드부(740)는 도 1b를 참조하여 설명한 몰드부(140)와 실질적으로 동일하거나 유사한 구조를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
컨트롤 소자로서 동작할 수 있는 제2 반도체 칩들(720b)은, 메모리 소자로서 동작할 수 있는 제1 반도체 칩들(720a)에 비해 더 많은 열을 발생시킬 수 있다. 본 실시예에서의 제2 반도체 칩들(720b)은 인쇄회로기판(710)의 열 전도 비아들(717T)과 인접하도록 배치됨으로써, 상기 제2 반도체 칩들(720b)에서 발생하는 열을 더욱 효율적으로 방출할 수 있게 된다.
도 8은 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지(800)를 예시적으로 나타낸 단면도이다. 도 8에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 8을 참조하면, 반도체 패키지(800)는 인쇄회로기판(810), 반도체 칩(820), 칩 연결 부재들(824) 및 몰드부(840)를 포함할 수 있다.
인쇄회로기판(810)은 내부에 복수의 배선 패턴층들(813P, 813G, 813S, 813U)을 포함한 다층 기판일 수 있다. 구체적으로, 상기 인쇄회로기판(810)은 베이스층(811), 상기 베이스층(811)의 상면및 하면 각각에 배치된 배선 패턴층들(813P, 813G, 813S), 상기 배선 패턴층들(813P, 813G, 813S) 각각을 덮는 프리프레그층들(812a, 812b), 상기 프리프레그층들(812a, 812b) 상에 형성된 외곽 배선 패턴들(813U), 상기 베이스층(811) 및 프리프레그층들(812a, 812b) 중 적어도 하나를 관통하는 전기 전도 비아들(817ES, 817EG_1, 817EG_2, 817EP_1, 817EP_2), 열 전도 비아들(817T), 패드들(815S, 815G, 815P, 815TS, 815TG, 815TP) 및 보호층(819a, 819b)을 포함할 수 있다.
상기 베이스층(811), 배선 패턴층들(813P, 813G, 813S, 813U), 프리프레그층들(812a, 812b), 전기 전도 비아들(817ES, 817EG_1, 817EG_2, 817EP_1, 817EP_2), 열 전도 비아들(817T), 패드들(815S, 815G, 815P, 815TS, 815TG, 815TP) 및 보호층(819a, 819b) 각각은 도 1a 및 도 1b를 참조하여 설명한 베이스층(111), 배선 패턴층들(113P, 113G, 113S, 113U), 프리프레그층들(112a, 112b), 전기 전도 비아들(117E), 열 전도 비아들(117T), 패드들(115S, 115G, 115P, 115T) 및 보호층(119a, 119b) 각각과 유사한 구조 또는 재료를 가질 수 있으며, 이에 대한 설명은 생략하기로 한다.
반도체 칩(820)은 활성면(820A)이 인쇄회로기판(810)을 향하도록 배치되어, 상기 인쇄회로기판(810)의 상면에 플립-칩(flip-chip) 본딩으로 실장될 수 있다. 반도체 칩(820)은 메모리 칩 또는 로직 칩 중 어느 하나일 수 있으며, 메모리 칩 및 로직 칩을 적층한 하나 이상의 반도체 칩일 수 있다.
도 8에 도시된 바와 같이 반도체 칩(820)이 플립-칩 본딩 방법으로 실장될 경우, 반도체 칩(820)은 예를 들면 범프(bump)와 같은 칩 연결 부재들(824)을 통해 인쇄회로기판(810)에 연결될 수 있다.
일부 실시예들에서, 반도체 칩(820)과 인쇄회로기판(810) 사이의 공간을 채우는 언더필부(842)가 형성될 수 있다. 상기 언더필부(842)는 몰드부(840)와 동일한 물질로 이루어질 수 있으나, 이에 제한되지 않는다.
다른 일부 실시예들에서, 도 8에 도시된 바와 다르게 반도체 칩(820)과 인쇄회로기판(810) 사이의 공간은 MUF(Molded Under Fill) 공정을 통해 별도의 언더필부(842) 없이 몰드부(840)와 일체로 채워질 수도 있다.
상기 반도체 칩(820)의 활성면(820A)에는 칩 신호 패드(822S), 칩 접지 패드(822G) 및 칩 전원 패드(822P)가 형성될 수 있다. 본 실시예에서는 설명의 편의상 칩 신호 패드(822S), 칩 접지 패드(822G) 및 칩 전원 패드(822P) 모두가 동일한 단면도상에 배치된 것으로 도시되었으나, 상기 패드들(822S, 822G, 822P)의 배치구조 및 개수 등은 도시된 바에 제한되지 않는다.
상기 칩 신호 패드(822S), 칩 접지 패드(822G) 및 칩 전원 패드(822P) 각각은 칩 연결 부재들(824)을 경유하여 상부 신호 패드(815TS), 상부 접지 패드(815TG) 및 상부 전원 패드(815TP) 각각과 전기적으로 연결될 수 있다. 또한, 상기 상부 신호 패드(815TS), 상부 접지 패드(815TG) 및 상부 전원 패드(815TP) 각각은 전기 전도 비아들(817ES, 817EG_1, 817EP_1) 각각을 경유하여 신호 패턴층(813S), 접지 패턴층(813G), 전원 패턴층(813P) 각각과 전기적으로 연결될 수 있다.
상기 인쇄회로기판(810)의 상면(810T)에는 상기 반도체 칩(820)의 동작에서 발생할 수 있는 열을 외부로 방출하기 위한 열 전도 비아들(817T)이 형성될 수 있다.
일부 실시예들에서, 상기 열 전도 비아들(817T)은 예를 들면 구리, 알루미늄, 니켈, 팔라듐, 은, 크롬, 티타늄 및 금 중 하나 또는 그 이상의 금속 물질들을 포함할 수 있다. 다만, 상기 열 전도 비아들(817T)은 이와 같이 도전성을 가지는 금속 물질이 아니더라도, 상기 인쇄회로기판(810)의 프리프레그층(812a) 또는 보호층(819a)보다 높은 열 전도도를 가지는 물질이라면 제한 없이 적용될 수 있다.
상기 열 전도 비아들(817T)의 상면(817TT)은 언더필부(842)와 접하고, 하면(817TB)은 접지 패턴층(813G) 또는 전원 패턴층(813P)과 접할 수 있다. 상기 열 전도 비아들(817T)은 상기 인쇄회로기판(810) 내의 신호 패턴층(813S) 및 전기 전도 비아들(817ES, 817EG_1, 817EP_1)과 전기적으로 절연될 수 있다.
이와 같이 인쇄회로기판(810)이 열 전도 비아들(817T)을 포함함으로써, 상기 반도체 칩(820)에서 발생하는 열을 보다 효율적으로 방출할 수 있게 된다.
본 실시예에서의열 전도 비아들(817T)은 도 1a 및 도 1b를 참조하여 설명한 열 전도 비아들(117T)과 유사한 구조를 가지는 것으로 도시되었으나, 이에 한정되지 않는다. 즉, 상기 열 전도 비아들(817T)은 도 2a 내지 도 5를 참조하여 설명한 열 전도 비아들(217T, 317T, 417T, 517T) 중 어느 하나와 실질적으로 동일하거나 유사한 구조를 가질 수도 있다.
몰드부(840)는 인쇄회로기판(810) 상에서 반도체 칩(820)을 덮도록 형성되어, 상기 반도체 칩(820)을 보호하는 역할을 수행할 수 있다. 본 실시예에서의 몰드부(840)는 반도체 칩(820)의 상면을 덮도록 형성되었으나, 이와 달리 반도체 칩(820)의 상면과 동일한 레벨까지 형성되어, 상기 반도체 칩(820)의 상면을 외부로 노출시킬 수도 있다.
도 9a 내지 도 9f는 본 발명의 기술적 사상에 의한 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 내지 도 9f에 있어서, 도 1a 내지 도 7에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 9a를 참조하면, 상기 베이스층(111)의 상면 및 하면에 배선 패턴층들(113P, 113G, 113S)을 형성할 수 있다.
일 예로, 상기 베이스층(111)의 상면에는 접지 패턴층(113G) 및 전원 패턴층(113P)이 배치되고, 상기 베이스층(111)의 하면에는 신호 패턴층(113S)이 배치될 수 있으나, 상기 배선 패턴층들(113P, 113G, 113S)의 배치 구조는 이에 제한되지 않는다.
일부 실시예들에서, 상기 배선 패턴층들(113P, 113G, 113S) 각각은 상기 베이스층(111)의 상면 및 하면에 형성된 동박(미도시)을 패터닝하는 공정을 수행함으로써 형성될 수 있다.
도 9b를 참조하면, 상기 배선 패턴층들(113P, 113G, 113S)이 형성된 상기 베이스층(111)의 상면 및 하면을 각각 덮는 프리프레그층들(112a, 112b)을 형성할 수 있다.
일부 실시예들에서, 상기 프리프레그층들(112a, 112b) 각각은 하나 이상의 절연 필름들(미도시)을 라미네이팅(laminating)하여 형성될 수 있다. 상기 절연 필름은 예를 들면 프리프레그(prepreg) 필름일 수 있다.
도 9c를 참조하면, 상기 프리프레그층들(112a, 112b) 및 상기 베이스층(111) 중 적어도 하나를 관통하여, 상기 배선 패턴층들(113P, 113G, 113S) 중 어느 하나의 일부 영역을 노출시키는 관통 홀들(117EH)을 형성하고, 상기 관통 홀들(117EH)을 채우는 전기 전도 비아들(117E)을 형성할 수 있다.
일부 실시예들에서, 상기 관통 홀들(117EH)은 레이저 드릴링(laser drilling) 공정을 통해 형성될 수 있다. 상기 전기 전도 비아들(117E)은 예를 들면 스퍼터링(sputtering), 전해 도금(electroplating) 및 무전해 도금(electroless plating) 등의 방법을 통해 형성할 수 있으나, 이에 제한되지 않는다.
도 9d를 참조하면, 상기 프리프레그층들(112a, 112b) 상에 외곽 배선 패턴층들(113U)을 형성하고, 상기 프리프레그층들(112a, 112b) 상에서 상기 외곽 배선 패턴층들(113U) 각각을 덮는 보호층들(119a, 119b) 및 패드들(115S, 115G, 115P, 115T)을 형성할 수 있다. 상기 패드들(115S, 115G, 115P, 115T) 각각은 상기 전기 전도 비아들(117E)과 전기적으로 연결될 수 있다.
상기 보호층들(119a, 119b)은 예를 들면 솔더 레지스트, 드라이 필름 레지스트, 전착 레지스트 및 스크린 레지스트 중 어느 하나에 의해 형성될 수 있으나, 밀착성, 전기 절연성, 땜납 내열성, 내용제성, 및 내약품성 등의 특성이 좋은 물질이라면 특별히 제한되지 않는다.
도 9e를 참조하면, 상기 보호층(119a)의 상면(119aT)으로부터 상기 보호층(119a) 및 프리프레그층(112a)을 관통하여, 접지 패턴층(113G) 및/또는 전원 패턴층(113P)의 일부 영역을 노출시키는 관통 홀들(117TH)을 형성하고, 상기 관통 홀들(117TH)을 채우는 열 전도 비아들(117T)을 형성할 수 있다.
일부 실시예들에서, 상기 관통 홀들(117TH)은 레이저 드릴링 공정을 통해 형성될 수 있다. 상기 열 전도 비아들(117T)은 예를 들면 스퍼터링, 전해 도금 및 무전해 도금 등의 방법을 통해 형성될 수 있으나, 이에 제한되지 않는다.
도 9f를 참조하면, 인쇄회로기판(110) 상에 반도체 칩(120)을 실장시키고, 상기 반도체 칩(120) 및 본딩 와이어(130)를 덮는 몰드부(140)를 형성할 수 있다.
이 때, 상기 반도체 칩(120)은 접착 부재(124)를 매개로 상기 인쇄회로기판(110)의 상면(110T)에 노출되는 열 전도 비아들(117T)을 덮도록 부착될 수 있다. 즉, 상기 열 전도 비아들(117T)은 상기 반도체 칩(120)과 오버랩되는 영역 내에서 위치할 수 있다. 이에 따라 상기 열 전도 비아들(117T)은 상기 반도체 칩(120)에서 발생하는 열을 인쇄회로기판(110) 외부로 전달할 수 있게 된다.
일부 실시예들에서, 상기 본딩 와이어(130)는 일단이 1차로 반도체 칩(120)의 상면에 형성된 칩 패드(122)에 볼 본딩되고, 타단이 2차로 인쇄회로기판(110)의 상부 패드(115T)에 스티치 본딩되는 포워드 폴디드 루프 모드(Forward Folded Loop Mode) 방식으로 형성될 수 있다. 다른 일부 실시예들에서, 상기 본딩 와이어(130)는 일단이 1차로 인쇄회로기판(110)의 상부 패드(115T)에 볼 본딩되고, 타단이 2차로 칩 패드(122)에 미리 형성된 도전성 범프(미도시)에 스티치 본딩되는 리버스 루프 모드(Reverse Loop Mode) 방식으로 형성될 수 있다.
상기 몰드부(140)의 형성 공정은, 몰딩 장치(미도시) 등에 몰딩 수지를 주입하는 단계, 프레스와 같은 가압요소(미도시)를 사용하여 압력을 가하는 단계 등을 포함할 수 있다.
일부 실시예에서, 상기 몰딩 수지는 에폭시계(epoxy-group) 성형수지 또는 폴리 이미드계(polyimide-group) 성형수지 등을 포함할 수 있다. 상기 에폭시계 성형수지는 예를 들어, 다방향족 에폭시 수지(Polycyclic Aromatic Epoxy Resin), 비스페놀계 에폭시 수지(Bisphenol-group Epoxy Resin), 나프탈렌계 에폭시 수지(Naphthalene-group Epoxy Resin), 올소크레졸 노블락계 에폭시 수지(o-Cresol Novolac Epoxy Resin), 디사이클로펜타디엔 에폭시 수지(Dicyeclopentadiene Epoxy Resin), 바이페닐계 에폭시 수지(Biphenyl-group Epoxy Resin) 또는 페놀 노블락계 에폭시 수지(Phenol Novolac Epoxy Resin) 등일 수 있다.
도 10a 내지 도 10d는 본 발명의 기술적 사상에 의한 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 10a 내지 도 10d에 있어서, 도 1a 내지 도 9f에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이들에 대한 중복 설명은 생략한다.
도 10a를 참조하면, 베이스층(111)을 준비하고, 상기 베이스층(111)의 상면 및 하면에 배선 패턴층들(113P, 113G, 113S)을 형성할 수 있다. 그 후, 상기 배선 패턴층들(113P, 113G, 113S)이 형성된 상기 베이스층(111)의 상면 및 하면을 각각 덮는 프리프레그층들(112a, 112b)을 형성할 수 있다.
상기 베이스층(111), 배선 패턴층들(113P, 113G, 113S) 및 프리프레그층들(112a, 112b)의 형성 공정에 대한 설명은 도 9a 내지 도 9b를 참조하여 설명한바 여기서는 생략하기로 한다.
도 10b를 참조하면, 상기 프리프레그층들(112a, 112b) 및 상기 베이스층(111) 중 적어도 하나를 관통하여, 상기 배선 패턴층들(113P, 113G, 113S) 중 어느 하나의 일부 영역을 노출시키는 관통 홀들(117EH)을 형성할 수 있다. 또한, 상기 프리프레그층(112a)의 상면(112aT)으로부터 상기 프리프레그층(112a)을 관통하여, 접지 패턴층(113G) 및/또는 전원 패턴층(113P)의 일부 영역을 노출시키는 관통 홀들(417TbH)을 형성할 수 있다.
그 후, 도 9c를 참조하여 설명한 것과 유사하게, 상기 관통 홀들(117EH)을 채우는 전기 전도 비아(117E)를 형성하고, 상기 관통 홀들(417TbH)을 채우는 제2 서브 열 전도 비아(417Tb)를 형성할 수 있다.
일부 실시예들에서, 상기 전기 전도 비아(117E) 및 제2 서브 열 전도 비아(417Tb)는 동일한 물질을 이용하여 동시에 형성될 수 있으나, 이에 제한되지 않는다.
도 10c를 참조하면, 상기 프리프레그층들(112a, 112b) 상에 외곽 배선 패턴층들(113U)을 형성하고, 상기 프리프레그층들(112a, 112b) 상에서 상기 외곽 배선 패턴층들(113U) 각각을 덮는 보호층들(419a, 119b), 패드들(115S, 115G, 115P, 115T) 및 제1 서브 열 전도 비아(417Ta)를 형성할 수 있다. 상기 패드들(115S, 115G, 115P, 115T) 각각은 상기 전기 전도 비아들(117E)과 전기적으로 연결될 수 있다. 상기 제1 서브 열 전도 비아(417Ta)는 상기 제2 서브 열 전도 비아(417Tb) 상에 형성될 수 있다.
도 10d를 참조하면, 인쇄회로기판(410) 상에 반도체 칩(120)을 실장시키고, 상기 반도체 칩(120) 및 본딩 와이어(130)를 덮는 몰드부(140)를 형성할 수 있다.
이 때, 상기 반도체 칩(120)은 접착 부재(124)를 매개로 상기 인쇄회로기판(410)의 상면(410T)에 노출되는 열 전도 비아들(417T)을 덮도록 부착될 수 있다. 즉, 상기 열 전도 비아들(417T)은 상기 반도체 칩(120)과 오버랩되는 영역 내에서 위치할 수 있다. 이에 따라 상기 열 전도 비아들(417T)은 상기 반도체 칩(120)에서 발생하는 열을 인쇄회로기판(410) 외부로 전달할 수 있게 된다.
도 11은 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 11을 참조하면, 메모리 카드(10) 내에서 제어기(11)와 메모리(12)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(11)에서 명령을 내리면, 메모리(12)는 데이터를 전송할 수 있다.
제어기(11) 및/또는 메모리(12)에 포함될 수 있는 반도체 패키지는 도 1a 내지 도 10d를 참조하여 설명한 반도체 패키지들(100, 200, 300, 400, 500, 600, 700) 중 어느 하나에 따른 반도체 패키지와 실질적으로 동일하거나 유사할 수 있다.
메모리(12)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(10)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card: SM), 씨큐어 디지털 카드(secure digital: SD), 미니 씨큐어 디지털 카드(mini secure digital card: mini SD), 또는 멀티 미디어 카드(multi-media card: MMC)와 같은 메모리 장치에 이용될 수 있다.
도 12는 본 발명의 일부 실시예에 따른 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 12를 참조하면, 전자시스템(20)은 제어기(21), 입/출력 장치(22), 메모리(23) 및 인터페이스(24)를 포함할 수 있다. 전자시스템(20)은 모바일 시스템 또는 정보를 전송하거나 전송 받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(21)는 프로그램을 실행하고, 전자시스템(20)을 제어하는 역할을 할 수 있다. 제어기(21)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로 컨트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(22)는 전자시스템(20)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(20)은 입/출력 장치(22)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(22)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(23)는 제어기(21)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(21)에서 처리된 데이터를 저장할 수 있다.
제어기(21) 및/또는 메모리(23)에 포함될 수 있는 반도체 패키지는 도 1a 내지 도 10d를 참조하여 설명한 반도체 패키지들(100, 200, 300, 400, 500, 600, 700) 중 어느 하나에 따른 반도체 패키지와 실질적으로 동일하거나 유사할 수 있다.
인터페이스(24)는 상기 전자시스템(20)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(21), 입/출력 장치(22), 메모리(23) 및 인터페이스(24)는 버스(25)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(20)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk: SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 13은 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 SSD 장치를 개략적으로 보여주는 단면도로서, 도 12의 전자시스템(20)이 SSD 장치(30)에 적용되는 예를 보여주고 있다.
도 13을 참조하면, 본 실시예의 SSD(Solid State Drive) 장치(30)는 메모리 패키지(31), SSD 컨트롤러(33), DRAM(Dynamic Random Access Memory, 35) 및 메인 보드(37)을 포함할 수 있다.
메모리 패키지(31), SSD 컨트롤러(33) 및 DRAM(35) 중 적어도 하나에 포함될 수 있는 반도체 패키지는 도 1a 내지 도 10d를 참조하여 설명한 반도체 패키지들(100, 200, 300, 400, 500, 600, 700) 중 어느 하나에 따른 반도체 패키지와 실질적으로 동일하거나 유사할 수 있다.
그러나 이에 한하지 않고, 서로 다른 모듈러스를 갖는 내부 밀봉재와 외부 밀봉재를 채용하는 다른 구조의 반도체 패키지를 이용한 SSD 장치도 본 발명의 기술적 사상에 포함됨은 물론이다.
이러한 메모리 패키지(31)는 메인 보드(37) 상에 외부 접속 부재(미도시)를 통해 실장될 수 있으며, 도시된 바와 같이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)가 구비될 수 있다. 그러나 이에 한하지 않고, SSD 컨트롤러(33)의 채널 지원 상태에 따라, 더 많은 메모리 패키지(31)가 실장될 수 있다. 한편, 메모리 패키지(31)가 멀티 채널로 구성된 경우에는 메모리 패키지(31)가 4개 미만으로 감소될 수도 있다.
메모리 패키지(31)는 솔더 볼과 같은 외부 접속 부재를 통해 메인 보드(37)에 BGA(ball grid array) 방식으로 실장될 수 있다. 그러나 그에 한정되지 않고 다른 실장 방식으로 실장될 수 있음은 물론이다. 예컨대, PGA (pin grid array) 방식, TCP (tape carrier package) 방식, COB (chip-on-board) 방식, QFN (quad flat non-leaded) 방식, QFP (quad flat package) 방식 등으로 실장될 수 있다.
SSD 컨트롤러(33)는 8개의 채널을 구비할 수 있고, 그러한 8개의 채널들이 4개의 메모리 패키지(PKG1, PKG2, PKG3, PKG4)의 해당 채널들과 일대일로 연결되어, 메모리 패키지(31) 내의 반도체 칩들을 제어할 수 있다.
SSD 컨트롤러(33)는 SATA(serial advanced technology attachment) 표준, PATA(parallel advanced technology attachment) 표준, 또는 SCSI (small computer system interface) 표준에 따른 방식으로 외부 장치와 신호를 주고받을 수 있는 프로그램을 포함할 수 있다. 여기서, 상기SATA 표준은 소위 SATA-1 뿐만 아니라 SATA-2, SATA-3, e-SATA (external SATA) 등의 모든 SATA 계열 표준을 포괄할 수 있다. PATA 표준은 IDE (integrated drive electronics), E-IDE (enhanced-IDE) 등의 모든 IDE 계열 표준을 포괄할 수 있다.
또한, SSD 컨트롤러(33)는 EEC 또는 FTL 처리 등을 담당할 수도 있다. 이러한 SSD 컨트롤러(33)도 패키지 형태로 메인 보드(37) 상에 실장될 수 있다. SSD 컨트롤러(33)는 메모리 패키지(31)와 같이 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등으로 메인 보드(37)에 실장될 수 있다.
DRAM(35)은 보조 메모리 장치로서, SSD 컨트롤러(33)와 메모리 패키지(31) 사이의 데이터 교환에 있어서 버퍼 역할을 수행할 수 있다. 이러한 DRAM(35) 역시 메인 보드(37)에 BGA 방식, PGA 방식, TCP 방식, COB 방식, QFN 방식, QFP 방식 등의 다양한 방식으로 실장될 수 있다.
메인 보드(37)는 인쇄회로기판, 플렉서블 인쇄회로기판, 유기 기판, 세라믹 기판, 테이프 기판 등일 수 있다. 메인 보드(37)는, 예를 들면, 상면 및 하면을 갖는 코어 보드(미도시)와, 상면 및 하면 상에 각각 형성된 수지층(미도시)을 포함할 수 있다. 또한, 수지층들은 다층 구조로 형성될 수 있고, 다층 구조 사이에 배선 패턴을 형성하는 신호층, 접지층, 또는 전원층이 개재될 수 있다. 한편, 수지층 상에 별도의 배선 패턴이 형성될 수도 있다. 도면상, 메인 보드(37) 상에 표시된 미세 패턴들은 배선 패턴 또는 다수의 수동 소자들을 의미할 수 있다. 한편, 메인 보드(37)의 한쪽 편 예컨대, 왼쪽 편에는 외부 장치와 통신하기 위한 인터페이스(39)가 형성될 수 있다.
도 14는 본 발명의 일부 실시예들에 따른 반도체 패키지가 응용된 전자 장치를 개략적으로 보여주는 단면도이다.
도 14는 도 13의 전자시스템(20)이 모바일 폰(40)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(20)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk: SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
도 15는 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 장치(50)를 예시적으로 나타낸 사시도이다.
상기 전자 장치(50)는 예를 들면 SD 카드(Secure Digital card) 또는 micro SD 카드일 수 있다. 도 1a 내지 도 10d를 참조하여 설명한 반도체 패키지들(100, 200, 300, 400, 500, 600, 700) 중 어느 하나와 실질적으로 동일하거나 유사한 반도체 패키지는 상기 전자 장치(50)와 같은 확장장치로 제공될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 반도체 패키지 110: 인쇄회로기판
111: 베이스층 112a, 112b: 프리프레그층들
113G: 접지 패턴층 113P: 전원 패턴층
113S: 신호 패턴층 115G: 접지 패드
115P: 전원 패드 115S: 신호 패드
115T: 상부 패드 117E: 전기 전도 비아
117T: 열 전도 비아 119a, 119b: 보호층
120: 반도체 칩 122: 칩 패드
124: 접착 부재 130: 본딩 와이어
140: 몰드부

Claims (10)

  1. 인쇄회로기판 및
    상기 인쇄회로기판 상에 실장된 반도체 칩을 포함하고,
    상기 인쇄회로기판은 상기 인쇄회로기판의 내부에 형성된 적어도 하나의 전원 또는 접지 패턴층과,
    상기 인쇄회로기판의 하면에 형성된 적어도 하나의 전원 또는 접지 패드와,
    상기 전원 또는 접지 패턴층으로부터 상기 인쇄회로기판의 하면으로 연장되어 상기 전원 또는 접지 패드와 연결되는 적어도 하나의 전기 전도 비아와,
    상기 전원 또는 접지 패턴층으로부터 상기 인쇄회로기판의 상면으로 연장되어, 상기 인쇄회로기판의 외부로 노출되는 적어도 하나의 열 전도 비아와,
    상기 인쇄회로기판 및 상기 반도체 칩 사이에 개재되는 접착 부재를 포함하고,
    상기 전원 또는 접지 패턴층 하나에, 하나의 전기 전도 비아 및 복수의 열 전도 비아가 배치되고,
    상기 복수의 열 전도 비아는 평면도상에서 상기 반도체 칩과 모두 오버랩되는 영역 내에 위치하고,
    상기 복수의 열 전도 비아의 상면은 모두 상기 접착 부재와 접하고,
    상기 전원 또는 접지 패드는 상기 인쇄회로기판의 하면으로부터 외부로 노출되는 것을 특징으로 하는 반도체 패키지.
  2. 삭제
  3. 제1 항에 있어서,
    상기 열 전도 비아는 평면도상에서 상기 전기 전도 비아와 오버랩되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 열 전도 비아 및 상기 전기 전도 비아는 평면도상에서 상기 전원 또는 접지 패드와 오버랩되는 영역 내에 위치하는 것을 특징으로 하는 반도체 패키지.
  5. 제1 항에 있어서,
    상기 열 전도 비아는 평면도상에서 상기 반도체 칩 및 상기 전원 또는 접지 패턴층과 오버랩되는 영역 내에 위치하는 것을 특징으로 하는 반도체 패키지.
  6. 삭제
  7. 제1 항에 있어서,
    상기 열 전도 비아 및 상기 전기 전도 비아는 서로 상이한 물질로 이루어진 것을 특징으로 하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 열 전도 비아의 열 전도도는 상기 인쇄회로기판의 프리프레그층들 또는 보호층의 열 전도도보다 높은 것을 특징으로 하는 반도체 패키지.
  9. 제1 항에 있어서,
    상기 인쇄회로기판은 상기 인쇄회로기판의 내부에 형성된 적어도 하나의 신호 패턴층을 포함하고,
    상기 열 전도 비아는 상기 신호 패턴층과 전기적으로 절연된 것을 특징으로 하는 반도체 패키지.
  10. 삭제
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