KR102359761B1 - 시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로 - Google Patents

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Abstract

시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로는 광 강도를 검출하고 검출된 광 강도를 나타내는 신호를 생성하는 감광 디바이스를 포함한다. 픽셀 회로는: - 상기 검출된 광 강도를 나타내는 신호(Vph)를 증폭하고 증폭된 신호(Vo)를 생성하도록 구성된 전압 증폭기(3) - 상기 증폭된 신호는 상기 전압 증폭기의 입력 전압 오프셋을 시프트시키는 제어 신호(VqDC)를 고려하여 생성됨-, - 상기 증폭된 신호를 적어도 하나의 문턱 값(θo+, θo-) 및 기준 값(Vref))과 비교하고 상기 비교에 기초하여 적어도 하나의 출력 신호(Vo+, Vo-; Vo1+, Vo1-)를 생성하도록 구성된 히스테리시스 비교 모듈(4), 및 - 상기 히스테리시스 비교 모듈에 의해 생성된 상기 적어도 하나의 출력 신호에 기초하여 상기 전압 증폭기의 상기 제어 신호를 생성하도록 구성된 피드백 제어 모듈을 추가로 포함한다.

Description

시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로
본 발명은 감광 디바이스(photo-sensing device)를 포함하는 시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로에 관한 것이다.
이는 또한 복수의 픽셀 회로를 포함하는 비전 센서(vision sensor)에 관한 것이다.
이미지 또는 비디오 처리 시스템들에서, 이미지 센서들은 이미지들을 재구성하기 위해 처리되는 시각 정보를 취득한다.
고전적인 이미지 또는 비디오 처리 시스템은 광 센서(photo-sensor)들의 어레이 또는 포토 어레이(photo-array)를 포함하고, 어레이의 각각의 광 센서는 프레임의 각각의 픽셀에 대한 시각 정보를 취득한다.
실시간 인공 비전에 더 적당한 다른 이미지 또는 비디오 처리 시스템에서는, 이전에 취득된 시각 정보에 대한 시각 정보의 변화를 나타내는 데이터만이 처리된다. 그러한 이미지 또는 비디오 처리 시스템에서 사용되는 센서들은 이미지들 또는 프레임들을 제공하지 않고, 문헌에서 프레임-프리 비전 센서들로 지칭되었다는 점에 유의할 수 있다.
문헌 WO2006/128315는 시간 의존적 시각 데이터를 검출하기 위한 포토 어레이를 기술한다. 포토 어레이는 셀들 또는 픽셀 회로들의 어레이를 포함하고, 각각의 셀은 셀에서의 광 강도를 나타내는 신호를 생성하는 광 센서를 포함한다. 셀은 단지 광 센서에 의해 검출된 광 강도에서 변화가 발생할 때 처리될 출력 데이터를 생성한다.
특히, 광 강도의 변화가 발생했는지를 결정하기 위해, 셀에서의 광 강도를 나타내는 신호가 스위치드 커패시터 증폭기에 공급되고, 스위치드 커패시터 증폭기의 출력에서의 전압이 문턱 검출기에 공급된다. 문턱 검출기는 그의 입력에서의 전압이 문턱 값을 초과할 때에만 출력 신호 또는 픽셀 이벤트를 생성한다. 따라서, 그 경우, 문턱 검출기는 출력 신호 형태로 이벤트를 생성한다.
출력 신호(또는 픽셀 이벤트)가 생성되면, 그것은 주변 통신 회로들에 전송된다. 이러한 주변 통신 회로들은, 상이한 픽셀 회로들로부터의 신호들의 아비트레이션 후에, 확인응답 신호를 픽셀 회로에 전송한다. 확인응답 신호는 픽셀 회로를 리셋하고 따라서 새로운 이벤트 사이클을 위해 그것을 준비시키기 위해, 즉 새로운 이벤트를 검출하고 셀에서의 광 강도의 새로운 변화를 나타내는 새로운 출력 신호(또는 픽셀 이벤트)를 생성하기 위해 픽셀 회로에 의해 사용된다.
더 상세하게는, 스위치드 커패시터 증폭기는 광 센서에 의해 생성된 셀에서의 광 강도를 나타내는 신호의 함수로서 충전되는 2개의 커패시터를 포함한다. 이벤트를 검출한 후, 광 강도의 다음 변화 또는 이벤트가 검출될 수 있도록 셀을 리셋하기 위해 커패시터들 중 하나가 리셋 신호에 의해 방전된다.
그러한 셀 또는 픽셀 회로의 성능이 양호하더라도, 픽셀 회로를 리셋하기 위해 주변 통신 회로들로부터의 확인응답 신호가 필요하고, 그러한 신호의 수신을 기다리는 것은 픽셀 회로를 리셋하는 데 있어서 지연을 생성한다. 따라서, 출력 신호가 생성되는 순간으로부터 픽셀 회로가 리셋되는 순간까지, 일부 정보가 손실될 수 있다. 또한, 확인응답 신호를 기다리는 것에 의해 도입되는 지연은 주변 통신 회로들에서의 데이터 또는 트래픽의 양에 의존하여 상이할 수 있다.
본 발명은 광 강도의 연속적인 변화들의 검출을 개선하는 것을 가능하게 하는 픽셀 회로를 제공하는 것에 관한 것이다.
그 목적을 위해, 제1 양태에 따르면, 본 발명은 광 강도를 검출하고 검출된 광 강도를 나타내는 신호를 생성하는 감광 디바이스를 포함하는 시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로에 관한 것이다.
본 발명에 따르면, 상기 픽셀 회로는 다음을 추가로 포함한다:
- 상기 검출된 광 강도를 나타내는 상기 신호를 증폭하고 증폭된 신호를 생성하도록 구성된 전압 증폭기 - 상기 증폭된 신호는 상기 전압 증폭기의 입력 전압 오프셋을 시프트시키는 제어 신호를 고려하여 생성됨 -,
- 상기 증폭된 신호를 적어도 하나의 문턱 값 및 기준 값과 비교하고 상기 비교에 기초하여 적어도 하나의 출력 신호를 생성하도록 구성된 히스테리시스 비교 모듈, 및
- 상기 히스테리시스 비교 모듈에 의해 생성된 상기 적어도 하나의 출력 신호에 기초하여 상기 전압 증폭기의 상기 제어 신호를 생성하도록 구성된 피드백 제어 모듈.
따라서, 상기 전압 증폭기, 상기 히스테리시스 비교 모듈 및 상기 피드백 제어 모듈은 상기 피드백 제어 모듈에 의해 생성되는 제어 신호가 상기 전압 증폭기의 입력 전압 오프셋에 영향을 미치는 방식으로 동작한다. 따라서, 입력 전압 오프셋은 수정되고, 즉 증가 또는 감소되고, 전압 증폭기의 출력에서의 증폭된 신호가 수정(감소 또는 증가)된다.
따라서, 피드백 제어 모듈에 의해 생성되는 전압 증폭기의 제어 신호는 증폭된 신호의 레벨에 영향을 준다.
따라서, 증폭된 신호의 레벨은 임의의 외부 회로의 필요 없이 픽셀 회로 자체에 의해 제어될 수 있다.
결과적으로, 픽셀 회로는 외부 회로들에 의해 도입된 추가 지연들 없이 리셋될 수 있고, 픽셀 회로는 정보를 잃지 않고 새로운 이벤트들을 검출하기 위해 빠르게 준비된다.
특징에 따르면, 히스테리시스 비교 모듈은 상기 증폭된 신호가 상기 적어도 하나의 문턱 값(θo+ 또는 θo-)을 초과하면 상기 적어도 하나의 출력을 활성 상태('차지 업' 또는 '차지 다운')로 설정하도록 구성된다.
따라서, 광 강도가 증폭된 신호가 적어도 하나의 문턱 값을 초과하도록 하는 것일 때 적어도 하나의 출력이 활성 상태에서 생성된다.
다른 특징에 따르면, 상기 적어도 하나의 출력이 활성 상태에 있을 때, 상기 피드백 제어 모듈은 상기 증폭된 신호가 상기 기준 값에 도달하도록 상기 제어 신호를 수정하도록 구성된다.
따라서, 상기 적어도 하나의 출력이 활성 상태에서 생성될 때, 상기 제어 신호가 수정된다.
따라서, 상기 증폭된 신호가 상기 적어도 하나의 문턱 값을 초과할 때, 상기 제어 신호는 상기 증폭된 신호가 기준 레벨, 예를 들어 0에 도달할 때까지 증가되거나 감소되도록 상기 히스테리시스 비교 모듈 및 상기 피드백 제어 모듈에 의해 생성된다. 이 순간의 픽셀 회로는 리셋으로서 간주될 수 있고 광 강도의 새로운 변화를 검출하기 위해 준비된다.
다시 말해서, 이벤트가 검출되면, 즉, 광 강도가 증폭된 신호가 적어도 하나의 문턱 값을 초과하도록 하는 것이면, 픽셀 회로는 초기 순간(또는 리셋 순간)으로 돌아가고, 그 후 그것은 자율적인 방식으로 다른 이벤트를 검출할 준비가 된다.
특징에 따르면, 상기 증폭된 신호가 제1 문턱 값을 초과하면, 또는 상기 증폭된 신호가 제2 문턱 값을 초과하면 상기 활성 상태는 차지 업 상태이다.
따라서, 차지 업 상태 또는 차지 다운 상태는 상기 증폭된 신호가 상기 기준 값, 예를 들어, 0에 도달할 때까지 각각 감소하거나 증가하도록 상기 제어 신호를 수정한다.
상기 적어도 하나의 출력은 활성 상태로 설정되고, 상기 활성 상태는 상기 전압 증폭기의 이득에 의존하여 차지 업 상태 또는 차지 다운 상태라는 점에 유의할 수 있다.
따라서, 상기 전압 증폭기가 양의 이득을 가질 때, 상기 활성 상태는 상기 증폭된 신호가 상기 제1 문턱 값을 초과하면 차지 업 상태이고, 상기 전압 증폭기가 음의 이득을 가질 때, 상기 활성 상태는 상기 증폭된 신호가 상기 제2 문턱을 초과하면 차지 다운 상태이다.
다른 특징에 따르면, 상기 활성 상태는 상기 증폭된 신호가 제2 문턱 값을 초과하면, 또는 상기 증폭된 신호가 제1 문턱 값을 초과하면 차지 다운 상태이다.
따라서, 상기 차지 다운 상태 또는 차지 업 상태 중 어느 하나는 상기 증폭된 신호가 상기 기준 값, 예를 들어, 0에 도달할 때까지 각각 증가하거나 감소하도록 상기 제어 신호를 수정한다.
특히, 상기 전압 증폭기가 양의 이득을 가질 때, 상기 활성 상태는 상기 증폭된 신호가 상기 제1 문턱 값을 초과하면 차지 다운 상태이고, 상기 전압 증폭기가 음의 이득을 갖는다면, 상기 활성 상태는 상기 증폭된 신호가 상기 제2 문턱을 초과하면 차지 다운 상태이다.
따라서, 2개의 활성 상태("차지 업 상태" 및 "차지 다운 상태")는 상기 증폭된 신호를 상기 기준 값으로 가져오는데, 즉 픽셀을 다시 "리셋 순간"이라고도 불릴 수 있는 시작 순간으로 가져온다.
특징에 따르면, 상기 피드백 제어 모듈은 상기 적어도 하나의 출력 신호에 의존하여 충전되는 커패시터를 포함하고, 상기 전압 증폭기의 상기 제어 신호는 상기 커패시터의 전하의 함수로서 생성된다.
따라서, 상기 제어 신호의 레벨은 상기 커패시터의 전하에 의존하고, 상기 전압 증폭기의 오프셋은 상기 커패시터의 전하에 의존하는 값에 의해 시프트된다.
따라서, 상기 증폭기의 높은 이득 영역은 상기 출력 신호에 기초하는 상기 커패시터의 전하의 함수로서 시프트된다.
특히, 상기 커패시터는 상기 적어도 하나의 출력이 활성 상태에 있을 때 차지 업 또는 다운된다.
특징에 따르면, 피드백 제어 모듈은 상기 적어도 하나의 출력 신호에 의해 활성화되는 전류 소스를 적어도 포함하고, 상기 커패시터는 상기 적어도 하나의 전류 소스에 의해 충전된다.
따라서, 상기 적어도 하나의 출력 신호는 상기 적어도 하나의 전류 소스를 활성화 및 비활성화함으로써 상기 커패시터의 전하의 증가 또는 감소의 레이트를 제어한다.
특징에 따르면, 상기 전압 증폭기는 복수의 다이오드-접속된 트랜지스터 및 추가적인 트랜지스터에 의해 각각 형성된 제1 및 제2 트랜지스터 스택(stack of transistors)을 적어도 포함하고, 상기 제1 트랜지스터 스택의 추가적인 트랜지스터는 상기 광 강도를 나타내는 상기 신호를 수신하고 상기 증폭된 신호는 상기 제2 트랜지스터 스택의 추가적인 트랜지스터의 단자로부터 취득된다.
상기 전압 증폭기의 전압 이득은 상기 스택들 내의 다이오드의 수에 의존한다는 점에 유의할 수 있다.
이 실시예에 따르면, 상기 전압 증폭기의 출력에서의 상기 증폭된 신호는 상기 히스테리시스 비교 모듈에 전송되기 위해 싱글 엔디드 방식으로 취득된다.
싱글 엔디드 방식으로 출력을 취득함으로써, 상기 증폭된 신호는 상기 제2 트랜지스터 스택의 추가적인 트랜지스터의 단자에서의 전압에 대응한다.
다른 특징에 따르면, 상기 전압 증폭기는 복수의 다이오드-접속된 트랜지스터 및 추가적인 트랜지스터에 의해 각각 형성된 복수의 트랜지스터 스택을 포함하고, 제1 트랜지스터 스택의 추가적인 트랜지스터는 광 강도를 나타내는 상기 신호를 수신하고 상기 증폭된 신호는 각각 제2 트랜지스터 스택 및 제3 트랜지스터 스택의 추가적인 트랜지스터의 단자로부터 취득된다.
이 실시예에 따르면, 상기 전압 증폭기의 출력에서의 상기 증폭된 신호는 상기 히스테리시스 비교 모듈에 전송되기 위해 차동 방식으로 취득된다.
차동 방식으로 출력을 취득함으로써, 상기 증폭된 신호는 각각 제2 및 제3 트랜지스터 스택들의 추가적인 트랜지스터의 단자에서의 전압 간의 차이에 대응한다.
이 특징에 의해, 상기 전압 증폭기의 유효 이득은 더 높다.
특징에 따르면, 상기 감광 디바이스는 전류를 생성하는 포토다이오드, 및 상기 전류를 상기 검출된 광 강도를 나타내는 상기 신호로 변환하도록 구성된 로그 컨버터(logarithmic converter)를 포함한다.
실시예에 따르면, 상기 히스테리시스 비교 모듈은 적어도 히스테리시스 비교기를 포함하고, 상기 적어도 하나의 출력 신호는 상기 히스테리시스 비교기의 출력에 대응한다.
따라서, 상기 적어도 하나의 히스테리시스 비교기는 상기 증폭된 신호를 적어도 하나의 문턱 값과 비교하고 상기 증폭된 신호의 레벨이 상기 문턱 값을 넘으면 상기 적어도 하나의 출력 신호는 상기 활성 상태로 설정된다. 상기 활성 상태는 이벤트가 발생하였음, 즉 상기 광 강도가 이전에 검출된 것에 대해 변화하였음을 지시한다.
다른 실시예에 따르면, 상기 히스테리시스 비교 모듈은 적어도 히스테리시스 비교기 및 로직 모듈을 포함하고, 상기 적어도 하나의 출력 신호는 상기 로직 모듈의 출력에 대응한다.
따라서, 상기 히스테리시스 비교 모듈의 출력은 상기 적어도 하나의 히스테리시스 비교기의 출력에 기초한다.
특징에 따르면, 상기 히스테리시스 비교 모듈은 제1 히스테리시스 비교기 및 제2 히스테리시스 비교기를 포함하고, 상기 제1 히스테리시스 비교기는 상기 증폭된 신호를 제1 문턱 값과 비교하고 상기 비교에 기초하여 상기 증폭된 신호의 레벨이 상기 제1 문턱 값 이상이면 활성 상태에서 제1 출력 신호를 생성하도록 구성되고, 상기 제2 히스테리시스 비교기는 상기 증폭된 신호를 제2 문턱 값과 비교하고 상기 증폭된 신호의 레벨이 상기 제2 문턱 값 이하이면 활성 상태에서 제2 출력 신호를 생성하도록 구성된다.
상기 픽셀 회로는 상기 제1 및 상기 제2 문턱 값들에 대한 광 강도의 변화를 검출하고, 상기 증폭된 신호가 2개의 문턱 값 중 하나를 초과할 때 변화가 검출된다.
따라서, 상기 증폭된 신호가 상기 제1 문턱 값 이하이고 상기 제2 문턱 값 이상일 때, 광 강도의 변화가 검출되지 않는다.
특징에 따르면, 상기 피드백 제어 모듈은 상기 제1 출력 신호 및 상기 제2 출력 신호에 기초하여 각각 활성화되는 2개의 전류 소스를 포함한다.
따라서, 문턱 값을 넘는 상대적 광 강도의 변화가 검출되는지 여부에 따라, 전류 소스들이 활성화되거나 활성화되지 않는다.
특징에 따르면, 상기 전류 소스들은 상기 출력 신호가 활성 상태에 있을 때 활성화된다.
따라서, 문턱 값을 넘은 광 강도의 상대적 변화 또는 이벤트가 검출될 때, 상기 전류 소스는 상기 커패시터를 점진적으로 충전하고 상기 전압 증폭기의 입력 오프셋을 시프트시키기 위해 활성화된다.
제2 양태에 따르면, 본 발명은 본 발명에 따른 복수의 픽셀 회로를 포함하는 비전 센서에 관한 것이다.
프레임-프리 비전 센서의 이점들 및 특정한 특징들은 상기 픽셀 회로의 것들과 유사하다.
본 발명의 또 다른 특징들 및 이점들은 비제한적인 예로서 주어지는 첨부 도면을 참조하여 이루어진 다음의 설명에서 나타날 것이다.
도 1은 본 발명에 따른 픽셀 회로의 개략 블록도를 나타낸다.
도 2는 제1 실시예에 따른 픽셀 회로의 개략도를 나타낸다.
도 3a 및 도 3b는 실시예들에 따른 로그 컨버터들의 개략도들을 나타낸다.
도 4는 도 1 및 도 2의 전압 증폭기의 전달 함수를 나타낸다.
도 5a 및 도 5b는 도 1 및 도 2의 히스테리시스 비교기들의 출력들을 나타낸다.
도 1은 본 발명에 따른 픽셀 회로를 개략적으로 도시한다.
픽셀 회로는 셀에 대응하고, 복수의 픽셀 회로 또는 셀이 비전 센서를 형성하기 위해 어레이 또는 포토 어레이로 그룹화된다.
위에서 설명된 바와 같이, 본 발명에 따른 픽셀 회로(1)는 시간 의존적 시각 데이터를 검출하도록 구성된다. 픽셀 회로(1)는 픽셀 회로(1)에서의 광의 강도를 검출하는 감광 디바이스(2)를 포함한다. 감광 디바이스(2)는 그것이 검출한 광 강도를 나타내는 신호(Vph)를 더 생성한다.
실시예에 따르면, 감광 디바이스(2)는 전류(Iph)를 생성하는 포토다이오드(20)를 포함한다. 전류(Iph)의 값은 픽셀 회로(1)에서의 광 강도의 함수이다.
설명된 실시예에 따르면, 감광 디바이스(2)는 생성된 전류(Iph)를 검출된 광 강도를 나타내는 신호(Vph)로 변환하도록 구성된 로그 컨버터(21)를 포함한다.
특히, 로그 컨버터(21)는 전류(Iph)를 검출된 광 강도를 나타내는 신호(Vph)로 변환하고, 이 전압 신호(Vph)의 각각의 값은 전류의 값의 로그에 비례한다.
로그 컨버터의 회로들의 예들은 도 3a 및 도 3b를 참조하여 이하에서 설명될 수 있다.
픽셀 회로(1)는 전압 증폭기(3)를 추가로 포함한다. 전압 증폭기(3)는 입력(3a), 출력(3b) 및 제어 입력(3c)을 포함한다. 전압 증폭기(3)는, 그의 입력(3a)에서, 감광 디바이스(2)에 의해 생성된 검출된 광 강도를 나타내는 신호(Vph)를 수신하고 그의 출력(3b)에서 증폭된 신호(Vo)를 생성한다.
전압 증폭기(3)는 그의 제어 입력(3c)에서 제어 신호(VqDC)를 수신하고, 이는 상기 전압 증폭기(3)의 입력 전압 오프셋을 시프트시킨다.
증폭된 신호(Vo)는 제어 신호(VqDC)를 고려하여 생성된다.
전압 증폭기(3)의 전달 함수는 도 4에 의해 표현된다. 이 도면은 증폭기 모듈(3)의 입력(Vph)과 출력(Vo) 간의 관계를 나타내고, 출력(Vo)은 단일 출력(Vo, n) 또는 차동 출력(Vo,n - Vo,n -1) 중 어느 하나이고, n은 증폭기 모듈(3)의 스테이지를 나타낸다.
도 4에 의해 표현된 바와 같이, 증폭기 모듈(3)은 값 f(VqDC) 주위에 위치한 영역에 대응하는 높은 이득의 제1 영역 A 및 어떤 이득도 없는 2개의 포화 영역 B, C를 갖는다.
제어 신호(VqDC) 상의 변화들은 증폭기 모듈(3)의 입력에서의 신호(Vph)를 추적하기 위해 X-축을 따라 높은 이득 영역 A를 시프트시킨다.
출력(3b)에서의 증폭된 신호(Vo)는 히스테리시스 비교 모듈(4)에 공급된다.
히스테리시스 비교 모듈(4)은 증폭된 신호(Vo)를 적어도 하나의 문턱 값(θo+, θo-) 및 기준 값(Vref), 예를 들어 0과 비교하도록 구성된다. 히스테리시스 비교 모듈(4)은 상기 비교들에 기초하여 적어도 하나의 출력 신호(Vo1+, Vo1-)를 생성하도록 추가로 구성된다.
도 5a 및 도 5b는 입력(증폭된 신호(Vo))의 함수로서 도 1에 의해 표현된 히스테리시스 비교기들(400, 401)의 출력을 각각 나타낸다.
도 5a에서, 증폭된 신호(Vo)가 제1 문턱(θo+)에 도달할 때, 출력 신호는 제어 신호(VqDC)가 증가(전압 증폭기(3)의 이득이 양일 때)하거나 감소(전압 증폭기(3)의 이득이 음일 때)하도록 하는 값에 있어, 증폭된 신호(Vo)를 기준 값(Vref)(이 예에서는 0)에 도달할 때까지 각각 감소하거나 증가하게 한다.
증폭된 신호(Vo)가 제1 문턱 값(θo+)에 도달하기 전에, 증폭된 신호(Vo)가 제1 문턱(θo+)과 기준 값(Vref) 사이에 있는 동안, 출력 신호(Vo+)는 고정된 값이고, 제어 출력(VqDC)은 안정적이다.
증폭된 신호(Vo)가 제1 문턱 값(θo+)에 도달한 후에, 증폭된 신호(Vo)가 제1 문턱 값(θo+)과 기준 값(Vref) 사이에 있는 동안, 출력 신호(Vo+)는 활성 상태에 있어 Vo가 기준 값에 도달할 때까지 VqDC를 변화하게 한다.
도 5b는 도 5a와 동등하지만, 증폭된 신호(Vo)를 제2 문턱 값(θo-)과 비교하는 히스테리시스 비교기(401)에 관한 것이다. 증폭된 신호(Vo)가 제2 문턱 값(θo-)과 기준 값(Vref) 사이에 있는 동안에(증폭된 신호(Vo)가 제2 문턱 값(θo-)에 도달하기 전에), 출력 신호(Vo+)는 고정된 값을 가지며 제어 출력(VqDC)은 안정적이다. 증폭된 신호(Vo)가 제2 문턱 값(θo-)에 도달할 때(증폭된 신호(Vo)가 제2 문턱 값(θo-)과 기준 값(Vref) 사이에 있는 동안), 출력 신호(Vo+)는 제어 신호(VqDC)가 감소(전압 증폭기(3) 이득이 양일 때)하거나 증가(전압 증폭기(3) 이득이 음일 때)하도록 하는 값에 있고 증폭된 신호는 기준 값(Vref)에 도달할 때까지 각각 증가 또는 감소한다.
히스테리시스 비교 모듈(4)은 비교 디바이스(40) 및 로직 모듈(41)을 포함한다. 비교 디바이스(40)는 그의 입력(40a)에서의 증폭된 신호(Vo)를 적어도 하나의 문턱 값(θo+, θo-)과 비교하고 비교의 결과에 기초하여 그의 출력(40b)에서 적어도 하나의 중간 출력 신호(Vo+, Vo-)를 생성한다. 로직 모듈(41)은 비교 디바이스(40)의 적어도 하나의 중간 출력 신호(Vo+, Vo-)를 수신하고 적어도 하나의 출력 신호(Vo1+, Vo1-)를 생성한다.
로직 모듈(41)은 또한 이벤트가 발생했음을, 즉, 픽셀 회로(1)에서의 광의 강도가 주어진 상대적 양만큼 변화하였음을 나타내는 적어도 하나의 이벤트 신호(ev+, ev-)를 생성한다.
픽셀 회로의 기능은 도 2를 참조하여 설명될 것이다.
도 2에 의해 표현되는 도면은 도 1에 의해 표현되는 블록도를 구현하기 위한 가능한 실시예에 대응한다는 점에 유의할 수 있다. 이 블록도는 다른 실시예들에 따라 구현될 수 있다.
픽셀 회로(1)는 전압 증폭기(3)의 제어 신호(VqDC)를 생성하도록 구성된 피드백 제어 모듈(5)을 추가로 포함한다.
피드백 제어 모듈(5)은 그의 입력(5a)에서 적어도 하나의 출력 신호(Vo1+, Vo1-)를 수신하고 그의 출력(5b)에서 제어 신호(VqDC)를 생성한다. 제어 신호(VqDC)는 히스테리시스 비교 모듈(4)에 의해 생성된 적어도 하나의 출력 신호(Vo1+, Vo1-)의 값에 기초하여 일정한 레이트로 변경되거나 일정하게 유지된다.
특히, 제어 신호(VqDC)는, 증폭된 신호가 적어도 하나의 문턱 값을 넘을 때, VqDC가 예를 들어 일정한 레이트로 증가하거나 감소하도록 생성된다.
픽셀 회로에서의 광의 강도가 문턱 위로 변화할 때(즉, 이벤트가 발생하는 경우), 증폭된 신호는 문턱 값을 초과한다는 점에 유의할 수 있다. 그러한 경우에, 제어 신호(VqDC)는 증폭된 신호(Vo)를 기준 값, 예를 들어 0으로 가져오기 위해 상기 전압 증폭기(3)의 입력 전압 오프셋이 시프트되도록 수정된다.
이 실시예에서, 제어 신호(VqDC)는 일정한 레이트로 수정된다. 증폭된 신호(Vo)가 기준 값(Vref)에 도달할 때, 히스테리시스 비교기 모듈(4)은 그의 대응하는 출력(Vo+, Vo-; Vo1+, Vo1-)을 비활성 상태("홀드 상태"이라고 불림)로 설정한다. 이 비활성 상태 또는 홀드 상태에서, 제어 신호(VqDC)는 (다음 이벤트까지) 일정하게 유지된다.
실시예에 따르면, 히스테리시스 비교 모듈(4)은 증폭된 신호(Vo)가 상기 적어도 하나의 문턱을 넘으면 적어도 하나의 출력(Vo1+, Vo1-)을 활성 상태로 설정한다.
반대로, 증폭된 신호가 적어도 하나의 문턱 값을 넘지 않으면(즉, 이벤트가 발생하지 않는 경우), 적어도 하나의 출력(Vo1+, Vo1-)은 비활성 상태에서 생성된다.
실시예에 따르면, 히스테리시스 비교 모듈(4)은 증폭된 신호(Vo)를 2개의 문턱 값(θo+, θo-)과 비교하도록 구성된다.
제1 문턱 값(θo+)은 광의 강도가 변화하였음을 나타내는 최소 양의 값이다. 증폭된 신호(Vo)가 제1 문턱 값(θo+)을 넘을 때, 즉 그보다 클 때, 히스테리시스 비교 모듈(4)은 광 강도가 사전설정된 상대적 양만큼 변화하였음을 고려한다. 증폭된 신호(Vo)의 값이 제1 문턱 값(θo+)을 초과하지 않을 때, 즉, 그 이하일 때, 히스테리시스 비교 모듈(4)은 광의 강도가 사전설정된 상대적 양만큼 변화하지 않았음을 고려한다.
제2 문턱 값(θo-)은 광의 강도가 사전설정된 상대적 양만큼 변화하였음을 나타내는 최소 음의 값이다. 증폭된 신호(Vo)가 제2 문턱 값(θo-)을 넘을 때, 즉 그보다 낮을 때, 히스테리시스 비교 모듈(4)은 광 강도가 사전설정된 상대적 양만큼 변화하였음을 고려한다. 증폭된 신호(Vo)의 값이 제2 문턱 값(θo-)을 초과하지 않을 때, 즉, 그 이하일 때, 히스테리시스 비교 모듈(4)은 광의 강도가 사전설정된 상대적 양만큼 변화하지 않았음을 고려한다.
물론, 다른 실시예들에 따르면, 히스테리시스 비교 모듈은 증폭된 신호가 제1 문턱 값 이상 또는 제2 문턱 값 이하 중 어느 하나일 때 광 강도의 변화가 발생하였음을 고려할 수 있다.
설명된 실시예에 따르면, 광 강도가 이전에 검출된 것에 대해 증가할 때 증폭된 신호(Vo)는 제1 문턱 값(θo+)에 도달한다는 점에 유의할 수 있다. 광 강도가 이전에 검출된 것에 대해 감소할 때 증폭된 신호(Vo)는 제2 문턱 값(θo-)에 도달한다.
물론, 제1 θo+ 및 제2 θo- 문턱 값은 반대로 사용될 수 있는데, 즉 제1 문턱 값은 최소 양의 값이고 제2 문턱 값은 최소 음의 값이다.
실시예에 따르면, 히스테리시스 비교 모듈(4)은 증폭된 신호(Vo)를 제1 문턱 값(θo+)과 비교하고 상기 비교에 기초하여 증폭된 신호의 레벨이 제1 문턱 값(θo+) 이상이면 활성 상태에서 제1 출력 신호(Vo1+)를 생성하도록 구성된 제1 히스테리시스 비교기(400)를 포함한다.
히스테리시스 비교 모듈(4)은 증폭된 신호를 제2 문턱 값(θo-)과 비교하고 증폭된 신호의 레벨이 제2 문턱 값(θo-) 이하이면 활성 상태에서 제2 출력 신호(Vo1-)를 생성하도록 구성된 제2 히스테리시스 비교기(401)를 추가로 포함한다.
제1 히스테리시스 비교기(400) 및 제2 히스테리시스 비교기(401)는 또한 증폭된 신호(Vo)를 기준 값(Vref), 예를 들어 0과 비교한다.
설명된 실시예에 따르면, 피드백 제어 모듈(5)은 적어도 하나의 출력(Vo1+, Vo1-)이 활성 상태에 있을 때 제어 신호(VqDC)를 수정하도록 구성된다.
따라서, 이벤트가 발생하였을 때, 제어 신호(VqDC)는 전압 증폭기(3)의 오프셋이 수정되도록 수정되고 따라서 증폭된 신호(Vo)는 기준 값(Vref), 예를 들어 0에 접근하도록 수정된다.
피드백 제어 모듈(5)은 적어도 하나의 출력 신호(Vo1+, Vo1-)에 의존하여 충전되는 커패시터(50)를 포함한다.
피드백 제어 모듈(5)은 히스테리시스 비교 모듈(4)로부터 적어도 하나의 출력 신호(Vo1+, Vo1-)를 수신하고 적어도 하나의 출력 신호(Vo1+, Vo1-)의 값의 함수로서 커패시터(50)를 충전하는 전하 펌핑 디바이스(51)를 추가로 포함한다.
피드백 제어 모듈(5)은 커패시터(50)의 전하의 함수로서 전압 증폭기(3)의 제어 신호(VqDC)를 생성한다.
도 2는 제1 실시예에 따른 픽셀 회로(1)의 개략도를 도시한다.
이 도면에서, 감광 디바이스(2), 전압 증폭기(3), 히스테리시스 비교 모듈(4) 및 피드백 제어 모듈(5)이 더 상세히 도시된다.
위에서 설명된 바와 같이, 감광 디바이스(2)는 함께 접속된 포토다이오드(21) 및 로그 컨버터(21)를 포함한다.
이 실시예에 따르면, 포토다이오드(20)는 로그 전압 컨버터(21)의 입력(21a)에 접속된다. 로그 전압 컨버터(21)는 출력(21b)에서 광 강도를 나타내는 신호(Vph)를 생성한다.
로그 전압 컨버터(21)는 병렬로 접속된 트랜지스터(210) 및 증폭기(211)를 포함한다. 설명된 실시예에 따르면, 트랜지스터(210)는 PMOS 트랜지스터이고, 그의 드레인(210d) 및 소스(210s)가 각각 증폭기(211)의 입력 및 출력에 접속된다. 바이어스 전압(Vgp1)이 트랜지스터(210)의 게이트(210g)에 인가된다.
이 컨버터의 구조는 콤팩트하고 최적 속도 응답을 제공한다.
다른 실시예들에 따르면, 로그 컨버터(21)의 구조는 상이할 수 있다. 도 3a 및 도 3b는 본 발명에 따른 픽셀 회로(1)에서 사용될 수 있는 로그 전압 컨버터들(21' 21")의 2가지 예를 나타낸다. 다른 로그 컨버터들이 픽셀 회로에서 사용될 수 있다.
도 3a에서, 트랜지스터(210')는 NMOS 트랜지스터이고, 증폭기(211')는 게이트(210g')와 소스(210s') 사이에 접속되고, 로그 전압 컨버터(21')의 출력은 트랜지스터(210')의 게이트(210g')에서 취득된다.
도 3b는 로그 전압 컨버터(21")의 다른 예를 나타낸다. 이 로그 전압 컨버터(21")는 도 2에 의해 표현된 로그 전압 컨버터(21)에서와 같이 접속된 트랜지스터(210")(이 예에서는 PMOS 트랜지스터) 및 증폭기(211")를 포함한다. 또한, 도 3b에 의해 표현된 로그 전압 컨버터(21")는 캐스케이드로 접속된 제2 트랜지스터(212") 및 다이오드-접속된 MOS의 그룹(213")을 포함한다.
이 예에서, 제2 트랜지스터(212") PMOS 트랜지스터, 그의 소스(212s")는 제1 트랜지스터(210")의 소스(210s")에 접속되고 그의 드레인(212d")은 다이오드-접속된 MOS의 그룹(213")에 접속된다.
이 예에서, 다이오드-접속된 MOS의 그룹(213")은 3개의 NMOS 트랜지스터(Mn1, Mn2, Mn3)를 포함하고, 로그 전압 컨버터(21")의 출력(Vph)은 다이오드-접속된 MOS의 그룹(213")의 제1 트랜지스터(Mn1)의 게이트에서 취득된다.
이 로그 전압 컨버터(21")는 그의 입력에 인가되는 신호의 더 큰 증폭을 제공한다.
도 2로 되돌아가서, 표현된 실시예에 따른 전압 증폭기(3)는 복수의 트랜지스터 스택(30, 31, 32)을 포함한다. 이 예에서, 전압 증폭기(3)는 3개의 스택을 포함한다. 그러나, 트랜지스터 스택의 수는 상이할 수 있다.
각각의 트랜지스터 스택(30, 31, 32)은 복수의 다이오드-접속된 트랜지스터(Mpij) 및 추가적인 트랜지스터(Mnij)에 의해 형성되고, i는 전압 증폭기(3) 내의 스택의 순서를 나타내는 인덱스이고, j는 스택 내의 트랜지스터의 순서를 나타내는 인덱스이다.
따라서, 표현된 실시예에서, 제1 트랜지스터 스택(30)은 3개의 다이오드-접속된 트랜지스터(Mp11, Mp12, Mp13) 및 추가적인 트랜지스터(Mn14)를 포함하고, 제2 트랜지스터 스택(31)은 3개의 다이오드-접속된 트랜지스터(Mp21, Mp11, Mp23) 및 추가적인 트랜지스터(Mn24)를 포함하고, 제3 트랜지스터 스택(32)은 3개의 다이오드-접속된 트랜지스터(Mp31, Mp32, Mp33) 및 추가적인 트랜지스터(Mn34)를 포함한다.
물론, 트랜지스터 스택의 수 및 각각의 스택에서의 트랜지스터의 수는 상이할 수 있다.
표현된 예에서, 다이오드-접속된 트랜지스터들(Mpij)은 PMOS 트랜지스터들이고 추가적인 트랜지스터들(Mnij)은 NMOS 트랜지스터들이다. 그러나, 전압 증폭기들의 다른 구조들에서, 다이오드-접속된 트랜지스터들은 PMOS 타입이고 추가적인 트랜지스터들은 NMOS 타입일 수 있거나, 모든 트랜지스터들이 PMOS 또는 NMOS일 수 있다.
또한, 이 예에서, 모든 트랜지스터 스택들의 구조는 유사하다. 그러나, 다른 실시예들(설명되지 않고 표현되지 않음)에서, 각각의 스택의 구조는 상이할 수 있는데, 즉 일부 스택들은 다른 스택들과 상이한 트랜지스터의 수 또는 트랜지스터의 타입을 갖는다.
표현된 예에서, 광 강도를 나타내는 신호(Vph)는 제1 트랜지스터 스택(30)의 추가적인 트랜지스터(Mn14)의 게이트에 인가된다.
전압 증폭기(3)는 그의 출력에서 증폭된 신호(Vo)를 생성한다. 이 실시예에서, 증폭된 신호(Vo)는 제2(31) 및 제3(32) 트랜지스터 스택들의 추가적인 트랜지스터들(Mn24, Mn34)의 드레인에서 차동적으로 취득된다.
다른 실시예(도면들에 도시되지 않음)에 따르면, 전압 증폭기 출력은 싱글 엔디드일 수 있다. 이 경우, 증폭된 신호는 추가적인 트랜지스터의 드레인에서 취득된다.
표현된 예에서는, 양의 전원(VDD)이 트랜지스터 스택들(30, 31, 32)들에 그리고 특히 각각의 트랜지스터 스택들(30, 31, 32)의 제1 트랜지스터(Mpi1)에 인가된다.
전압 증폭기(3a)의 제어 입력(3c)은 이 예에서 제1 트랜지스터 스택(30)의 추가적인 트랜지스터(Mn14)의 소스에 대응한다. 제어 신호(VqDC)는 제어 입력(3c)에 인가된다.
위에서 설명된 바와 같이, 제어 신호(VqDC)는 전압 증폭기(3)의 입력 전압 오프셋을 시프트시킨다. 따라서, 증폭된 신호(Vo)는 출력(3b)에서 입력(3a)에서의 신호(검출된 광 강도를 나타내는 신호(Vph))와 제어 입력(3c)에서의 제어 신호(VqDC)의 함수로서 생성된다.
제2 및 제3 제어 스택들(31, 32)의 추가적인 트랜지스터들(Mn14)의 소스들은 전압(Vq)에 접속된다. 전압(Vq)은 모든 픽셀들이 설정되는 공통 저 임피던스 기준 전압(Vq)이다.
증폭된 신호(Vo)는 히스테리시스 비교 모듈(4)의 입력(4a)에 인가된다. 이 실시예에서, 히스테리시스 비교 모듈(4)은 제1 출력 신호(Vo1+) 및 제2 출력 신호(Vo1-)를 생성한다.
설명된 실시예에서, 히스테리시스 비교 모듈(4)은 히스테리시스 비교기(40)를 포함한다. 히스테리시스 비교 모듈(4)의 입력(4a)은 히스테리시스 비교기(40)의 입력에 대응한다.
히스테리시스 비교기(40)는 증폭된 신호(Vo)를 제1 문턱 값(θo+)과 비교한다. 이 비교에 기초하여, 히스테리시스 비교기(40)는 제1 중간 출력 신호(Vo+)를 생성한다. 이 실시예에서, 제1 중간 출력 신호(Vo+)는 히스테리시스 비교 모듈(4)의 제1 출력(Vo1+)에 대응한다.
히스테리시스 비교기(40)는 또한 증폭된 신호(Vo)를 제2 문턱 값(θo-)과 비교한다. 이 비교에 기초하여, 히스테리시스 비교기(40)는 제2 중간 출력 신호(Vo-)를 생성한다. 이 실시예에서, 제2 중간 출력 신호(Vo-)는 히스테리시스 비교 모듈(4)의 제2 출력(Vo1-)에 대응한다.
히스테리시스 비교기(40)는 증폭된 신호의 레벨이 제1 문턱 값(θo+) 이상이면 활성 상태에서 제1 출력 신호(Vo+)(또는 제1 중간 출력 신호(Vo1+))를 설정한다.
또한, 히스테리시스 비교기(40)는 증폭된 신호의 레벨이 제2 문턱 값(θo-) 이하이면 활성 상태에서 제2 출력 신호(Vo-)(또는 제2 중간 출력 신호(Vo1-))를 설정한다.
히스테리시스 비교기(40)는 도 1에 의해 표현된 바와 같은 2개의 히스테리시스 비교기(400, 401)와 동등하다는 점에 유의할 수 있다.
설명된 실시예에 따르면, 히스테리시스 비교 모듈(4)은 로직 모듈(41)을 추가로 포함한다. 로직 모듈(41)은 2개의 입력(41a, 41b) 및 2개의 출력(41c, 41d)을 포함한다.
히스테리시스 비교기(40)의 제1 중간 출력(Vo1+) 및 제2 중간 출력 신호(Vo1-)(이 실시예에서 히스테리시스 비교 모듈(4)의 제1 출력(Vo+) 및 제2 출력(Vo-)에 각각 대응함)은 로직 모듈(41)의 제1 입력(41a) 및 제2 입력(41b)에 각각 인가된다. 로직 모듈(41)은 제1 출력 신호(Vo+)이 활성 상태에 있다면 제1 이벤트 신호(ev+), 및 제2 출력 신호(Vo-)가 활성 상태에 있다면 제2 이벤트 신호(ev-)를 생성한다.
예를 들어, 제1 ev+ 및 제2 ev- 이벤트 신호는 임펄스(impulsion)이다. 따라서, 증폭된 신호(Vo)가 제1 문턱 값(θo+) 또는 제2 문턱 값(θo-)을 넘을 때 임펄스가 생성된다.
제1 ev+ 및 제2 ev- 이벤트 신호는 주변 통신 회로들에 송신된다.
다른 실시예(도면들에 의해 표현되지 않음)에 따르면, 로직 모듈은 히스테리시스 비교 모듈의 제1 출력 신호 및 제2 출력 신호를 생성한다. 이러한 출력 신호들은 히스테리시스 비교기의 출력에 기초하여 로직 모듈에 의해 생성된다.
이 실시예에 따른 피드백 제어 모듈(5)은 전하 펌핑 모듈(51)을 포함한다. 설명된 실시예에서, 전하 펌핑 모듈(51)은 2개의 전류 소스(51a, 51b)를 포함한다. 제1 전류 소스(51a)는 히스테리시스 비교 모듈(4)에 의해 생성된 제1 출력 신호(Vo1+)를 수신한다. 제2 전류 소스(51b)는 히스테리시스 비교 모듈(4)에 의해 생성된 제2 출력 신호(Vo1-)를 수신한다.
실시예에 따르면, 제1 전류 소스(51a)는 PMOS 트랜지스터(510)를 포함하고, 제2 전류 소스(51b)는 NMOS 트랜지스터(511)를 포함한다.
일정한 게이트 전압(Vpch)에 의해 바이어싱되는 PMOS 트랜지스터(510)는 신호(Vo1+)에 의해 활성화되고, 일정한 게이트 전압(Vnch)에 의해 바이어싱되는 NMOS 트랜지스터(511)는 신호(Vo1-)에 의해 활성화된다. 바이어스들(Vpch 및 Vnch)은 유지 커패시터(50)의 차지 업 및 다운 레이트를 설정한다.
물론, 제1 및 제2 전류 소스들은 상이한 타입의 트랜지스터를 포함할 수 있다. 또는, 이들은 동일 기능을 수행하는 상이한 구조를 포함할 수 있다.
설명된 실시예에서, 제1 출력 신호(Vo1+)는 PMOS 트랜지스터(510)의 소스(510s)에 인가되고, 제2 출력 신호(Vo1-)는 NMOS 트랜지스터(511)의 소스(511s)에 인가된다.
PMOS 트랜지스터(510)의 드레인은 NMOS 트랜지스터(511)의 드레인(511d)에 접속되고, 양쪽 트랜지스터(510, 511)의 드레인(510d, 511d)은 커패시터(50)의 제1 단자(50a)에 접속된다. 커패시터(50)의 제2 단자(50b)는 기준 전원 전압에 접속된다.
제1 전류 소스(51a)는 제1 출력 신호(Vo1+)에 의해 활성화되고, 제2 전류 소스(51b)는 제2 출력 신호(Vo1-)에 의해 활성화된다.
따라서, 제1 출력 신호(Vo1+)가 활성 상태에 있을 때, 제1 전류 소스(51a)가 활성화된다.
유사하게, 제2 출력 신호(Vo1-)가 활성 상태에 있을 때, 제2 전류 소스(51b)가 활성화된다.
유지 커패시터(50)에 의해 저장된 전압은 히스테리시스 비교 모듈(4)로부터의 출력 신호들(Vo1+, Vo1-)의 상태에 의존한다.
커패시터(50)는 전류 소스들(51a, 51b) 중 하나에 의해 차지 업 또는 차지 다운된다.
출력 신호들(Vo1+, Vo1-) 중 어느 하나의 상태가 홀드 상태일 때, 유지 커패시터(50)에서의 전압은 일정하게 유지된다. 상태가 차지 업 상태일 때, 유지 커패시터(50)에서의 전압은 예를 들어 일정한 레이트로 증가한다. 유지 커패시터(50)는 제1 전류 소스(51a)로부터 오는 양의 충전 전류에 의해 충전된다. 상태가 차지 다운 상태일 때, 유지 커패시터(50)는 제2 전류 소스(51b)로부터 오는 음의 전류에 의해 방전된다.
증폭된 신호(Vo)가 문턱 값들(θo+, θo-) 중 하나를 넘지 않으면, 출력 신호는 홀드 상태에 있다는 점에 유의할 수 있다.
제1 θo+에 도달하도록 광이 증가하면, 제1 전류 소스(50a)가 활성화되어(차지 업 상태) 유지 커패시터에서의 전압(VqDC)을 일정한 속도로 증가하게 한다. 이는 증폭된 신호(Vo)를 기준 값(Vref)에 도달할 때까지 내려가게 할 것이다. 이 순간에, '홀드 상태'로 복구된다. 광이 감소할 때 대칭적 거동이 발생하여, 출력 신호를 차지 다운 상태에 있게 한다.
피드백 제어 모듈(5)은 커패시터(50)와 전압 증폭기(3)의 제어 신호(VqDC)를 생성하는 출력(5c) 사이에 접속된 증폭기(52)를 추가로 포함한다.
픽셀 회로(1)가 리셋되었을 때, 즉 증폭된 신호(Vo)가 기준 값, 예를 들어 0에 도달하고, 픽셀 회로(1)에서 광 강도가 증가할 때, 광 강도를 나타내는 신호(Vph)가 증가한다.
따라서, 설명된 실시예에서, 증폭된 신호(Vo)에 대응하는 히스테리시스 비교기(40)의 차동 입력은 점진적으로 감소한다. 히스테리시스 비교기(40)의 증폭된 신호(Vo) 또는 차동 입력이 제1 문턱 값(θo+)에 도달하면, 히스테리시스 비교기(40)는 제1 출력 신호(Vo1+)를 활성 상태로 설정한다.
설명된 실시예에서, 증폭기 모듈(3)은 홀수의 다이오드 스택을 갖는다. 증폭기 스테이지(3)가 짝수의 스택을 갖는다면, 각각의 스택이 전압을 반전시키기 때문에, 증폭된 신호는 반전될 것이라는 점에 유의해야 한다.
제1 출력 신호(Vo+, Vo1-)는 활성 상태에 있고, 제1 소스(51a)는 활성화된다. 설명된 실시예에서, PMOS 트랜지스터(510)는 전압(Vo1+)에 의해 활성화된다. 커패시터(50)가 충전되고 제어 신호(VqDC)가 점진적으로 증가한다.
제어 신호(VqDC)의 증가는 전압 증폭기(3)의 입력 DC 오프셋을 점진적으로 증가하게 하고, 이는 증폭된 신호(Vo)가 기준 값(예를 들어, 0)을 초과할 때까지 점진적으로 감소한다는 것을 의미한다. 이 순간에, 히스테리시스 비교기(40)는 제1 출력 신호(Vo+)를 로우 또는 비활성 상태로 설정한다.
제1 출력 신호(Vo+)가 로우 또는 비활성 상태에 있을 때, 제1 소스(51a)는 더 이상 활성화되지 않고, 증폭된 신호(Vo)가 제1 문턱 값(θo+) 또는 제2 문턱 값(θo-) 중 어느 하나에 도달할 때까지 커패시터(50)는 그의 충전 레벨을 유지한다는 점에 유의할 수 있다.
픽셀 회로(1)에서 광 강도가 감소하면, 광 강도를 나타내는 신호(Vph)가 감소한다. 따라서, 히스테리시스 비교기(40)의 차동 입력 또는 증폭된 신호(Vo)는 점진적으로 증가한다. 히스테리시스 비교기(40)의 증폭된 신호(Vo) 또는 차동 입력이 제2 문턱 값(θo-)에 도달하면, 히스테리시스 비교기(40)는 제2 출력 신호(Vo-, Vo1-)를 활성 상태로 설정한다.
제2 출력 신호(Vo-, Vo1-)가 활성 상태에 있을 때, 제2 소스(51b)가 활성화된다. 설명된 실시예에서, NMOS 트랜지스터(511)는 전압(Vo1-)에 의해 활성화된다. 따라서 커패시터(50)가 충전되고 제어 신호(VqDC)가 점진적으로 감소한다.
감소하는 제어 신호(VqDC)는 전압 증폭기(3)의 입력 DC 오프셋을 점진적으로 감소하게 하고, 이는 증폭된 신호(Vo)가 기준 값(예를 들어, 0)을 초과할 때까지 점진적으로 증가한다는 것을 의미한다. 이 순간에, 히스테리시스 비교기(40)는 제2 출력 신호(Vo+)를 로우 또는 비활성 상태로 설정한다.
제2 출력 신호(Vo-)가 로우 또는 비활성 상태에 있을 때, 제2 소스(51b)는 더 이상 활성화되지 않고, 증폭된 신호(Vo)가 제1 문턱 값(θo+) 또는 제2 문턱 값(θo-) 중 어느 하나에 도달할 때까지 커패시터(50)는 그의 충전 레벨을 유지한다는 점에 유의할 수 있다.
피드백 제어 모듈(5)의 PMOS(510) 및 NMOS(511) 트랜지스터들의 게이트 전압들(Vpch, Vnch)은 복수의 픽셀 회로에 의해 공유될 수 있는 바이어스 회로들에 의해 사전결정된 값들로 설정되는 점에 유의할 수 있다.

Claims (15)

  1. 광 강도를 검출하고 상기 검출된 광 강도를 나타내는 신호를 생성하는 감광 디바이스를 포함하는 시간 의존적 시각 데이터를 검출하기 위한 픽셀 회로로서, 상기 픽셀 회로는:
    - 상기 검출된 광 강도를 나타내는 신호(Vph)를 증폭하고 증폭된 신호(Vo)를 생성하도록 구성된 전압 증폭기(3) - 상기 증폭된 신호는 상기 전압 증폭기의 입력 전압 오프셋을 시프트시키는 제어 신호(VqDC)를 고려하여 생성됨 -,
    - 상기 증폭된 신호(Vo)를 적어도 하나의 문턱 값(θo+, θo-) 및 기준 값(Vref)과 비교하고 상기 비교에 기초하여 적어도 하나의 출력 신호(Vo+, Vo-; Vo1+, Vo1-)를 생성하도록 구성된 히스테리시스 비교 모듈(4) - 상기 히스테리시스 비교 모듈(4)은 상기 증폭된 신호가 상기 적어도 하나의 문턱 값(θo+, θo-)을 넘으면 상기 적어도 하나의 출력(Vo+, Vo-; Vo1+, Vo1-)을 활성 상태로 설정하도록 구성됨 -, 및
    - 상기 히스테리시스 비교 모듈에 의해 생성된 상기 적어도 하나의 출력 신호에 기초하여 상기 전압 증폭기(3)의 상기 제어 신호(VqDC)를 생성하도록 구성된 피드백 제어 모듈을 추가로 포함하고, 상기 적어도 하나의 출력(Vo+, Vo-; Vo1+, Vo1-)이 활성 상태에 있을 때, 상기 피드백 제어 모듈은 상기 증폭된 신호(Vo)가 상기 기준 값(Vref)에 도달하도록 상기 제어 신호(VqDC)를 수정하도록 구성되는 것을 특징으로 하는, 픽셀 회로.
  2. 제1항에 있어서, 상기 증폭된 신호(Vo)가 제1 문턱 값(θo+)을 넘으면 또는 상기 증폭된 신호(Vo)가 제2 문턱 값(θo-)을 넘으면 상기 활성 상태는 상기 제어 신호(VqDC)를 증가시켜 상기 증폭된 신호(Vo)가 상기 기준 값(Vref)에 도달할 때까지 감소하게 하는 차지 업 상태인, 픽셀 회로.
  3. 제1항에 있어서, 상기 증폭된 신호(Vo)가 제2 문턱 값(θo-)을 넘으면 또는 상기 증폭된 신호(Vo)가 제1 문턱 값(θo+)을 넘으면 상기 활성 상태는 상기 제어 신호(VqDC)를 감소시켜 상기 증폭된 신호(Vo)가 상기 기준 값(Vref)에 도달할 때까지 증가하게 하는 차지 다운 상태인, 픽셀 회로.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 피드백 제어 모듈(5)은 상기 적어도 하나의 출력 신호(Vo+, Vo-; Vo1+, Vo1-)에 의존하여 충전되는 커패시터(50)를 포함하고, 상기 전압 증폭기(3)의 상기 제어 신호(VqDC)는 상기 커패시터(50)의 전하의 함수로서 생성되는, 픽셀 회로.
  5. 제4항에 있어서, 상기 피드백 제어 모듈은 적어도 하나의 출력 신호(Vo+, Vo-; Vo1+, Vo1-)에 의해 활성화되는 전류 소스(51a, 51b)를 적어도 포함하고, 상기 커패시터(50)는 상기 적어도 하나의 전류 소스(51a, 51b)에 의해 충전되는, 픽셀 회로.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전압 증폭기(3)는 복수의 다이오드-접속된 트랜지스터(Mpij) 및 추가적인 트랜지스터(Mnij)에 의해 각각 형성된 적어도 제1 및 제2 트랜지스터 스택(30, 31)을 포함하고, 상기 제1 트랜지스터 스택(30)의 추가적인 트랜지스터(Mnij)는 상기 광 강도를 나타내는 상기 신호(Vph)를 수신하고, 상기 증폭된 신호(Vo)는 상기 제2 트랜지스터 스택(31)의 추가적인 트랜지스터(Mnij)의 단자로부터 취득되는, 픽셀 회로.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전압 증폭기(3)는 복수의 다이오드-접속된 트랜지스터(Mpij) 및 추가적인 트랜지스터(Mnij)에 의해 각각 형성된 제1 내지 제3 트랜지스터 스택(30, 31, 32)을 포함하고, 상기 제1 트랜지스터 스택(30)의 추가적인 트랜지스터(Mnij)는 광 강도를 나타내는 상기 신호(Vph)를 수신하고 상기 증폭된 신호(Vo)는 각각 제2 트랜지스터 스택(31) 및 제3 트랜지스터 스택(32)의 추가적인 트랜지스터(Mnij)의 단자로부터 취득되는, 픽셀 회로.
  8. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 감광 디바이스는 전류(Iph)를 생성하는 포토다이오드(20), 및 상기 전류(Iph)를 상기 검출된 광 강도를 나타내는 상기 신호(Vph)로 변환하도록 구성된 로그 컨버터(logarithmic converter)(21)를 포함하는, 픽셀 회로.
  9. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 히스테리시스 비교 모듈(4)은 적어도 히스테리시스 비교기(400, 401; 40)를 포함하고, 상기 적어도 하나의 출력 신호(Vo+, Vo-)는 상기 히스테리시스 비교기의 출력에 대응하는, 픽셀 회로.
  10. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 히스테리시스 비교 모듈(4)은 적어도 히스테리시스 비교기(400, 401) 및 로직 모듈(41)을 포함하고, 상기 적어도 하나의 출력 신호(Vo+, Vo-)는 상기 로직 모듈(41)의 출력에 대응하는, 픽셀 회로.
  11. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 히스테리시스 비교 모듈(4)은 제1 히스테리시스 비교기(400) 및 제2 히스테리시스 비교기(401)를 포함하고, 상기 제1 히스테리시스 비교기는 상기 증폭된 신호(Vo)를 제1 문턱 값(θo+)과 비교하고 상기 비교에 기초하여 상기 증폭된 신호의 레벨이 상기 제1 문턱 값(θo+) 이상이면 활성 상태에서 제1 출력 신호(Vo+; Vo1+)를 생성하도록 구성되고, 상기 제2 히스테리시스 비교기(401)는 상기 증폭된 신호(Vo)를 제2 문턱 값(θo-)과 비교하고 상기 증폭된 신호(Vo)의 레벨이 상기 제2 문턱 값(θo-) 이하이면 활성 상태에서 제2 출력 신호(Vo-, Vo1-)를 생성하도록 구성되는, 픽셀 회로.
  12. 제11항에 있어서, 상기 피드백 제어 모듈(5)은 상기 제1 출력 신호(Vo1+) 및 상기 제2 출력 신호(Vo1-)에 기초하여 각각 활성화되는 2개의 전류 소스(51a, 51b)를 포함하는, 픽셀 회로.
  13. 제1항 내지 제3항 중 어느 한 항에 따른 복수의 픽셀 회로(1)를 포함하는 비전 센서.
  14. 삭제
  15. 삭제
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