KR102356803B1

KR102356803B1 - 커패시터 부품

Info

Publication number: KR102356803B1
Application number: KR1020200082679A
Authority: KR
Inventors: 권형순; 차경진; 조지홍
Original assignee: 삼성전기주식회사
Priority date: 2018-09-06
Filing date: 2020-07-06
Publication date: 2022-01-28
Also published as: KR20200085701A

Abstract

본 발명의 일 실시형태에 따른 커패시터 부품은, 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 을 포함하며, 상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부, 및 상기 용량 형성부의 측면에 형성된 마진부를 포함하고, 상기 마진부의 경도는 8.5 GPa 이상 14 GPa 이하이다.

Description

커패시터 부품{CAPACITOR COMPONENT}

본 발명은 커패시터 부품에 관한 것이다.

커패시터 부품의 하나인 적층 세라믹 커패시터(MLCC: Multi-Layered Ceramic Capacitor)는 액정 표시 장치(LCD: Liquid Crystal Display) 및 플라즈마 표시 장치 패널(PDP: Plasma Display Panel) 등의 영상 기기, 컴퓨터, 스마트폰 및 휴대폰 등 여러 전자 제품의 인쇄회로기판에 장착되어 전기를 충전시키거나 또는 방전시키는 역할을 하는 칩 형태의 콘덴서이다.

이러한 적층 세라믹 커패시터는 소형이면서 고용량이 보장되고 실장이 용이하다는 장점을 인하여 다양한 전자 장치의 부품으로 사용될 수 있다. 컴퓨터, 모바일 기기 등 각종 전자 기기가 소형화, 고출력화되면서 적층 세라믹 커패시터에 대한 소형화 및 고용량화의 요구가 증대되고 있다.

적층 세라믹 커패시터의 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 한다. 현재 유전체층 두께가 약 0.6㎛ 수준까지 도달한 상태이며 계속해서 박층화가 진행되고 있다.

그러나 유전체층을 0.6㎛ 미만의 두께로 형성하는 경우, 내전압 특성을 확보하기 어려운 문제점이 있으며, 유전체층의 절연 저항(Insulation Resistance, IR) 열화 불량이 증가하여 품질 및 수율이 낮아지는 문제점 등이 발생할 수 있다.

또한, 종래에는 적층 세라믹 커패시터의 내전압 특성을 비교하기 위하여 순차적으로 인가 전압을 올려가며 적층 세라믹 커패시터가 파괴되는 시점의 전압값(Breaking Down Voltage, BDV)을 측정하여 판단하여야 했으므로, 내전압 특성을 손쉽게 비교하기 어려운 문제점이 있었다.

본 발명의 목적 중 하나는 내전압 특성이 우수한 커패시터 부품을 제공하기 위함이다. 또한, 내전압 특성을 예측할 수 있는 신규 파라미터를 제공하기 위함이다.

본 발명의 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하며, 상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부, 및 상기 용량 형성부의 측면에 형성된 마진부를 포함하고, 상기 마진부의 경도는 8.5 GPa 이상 14 GPa 이하인 커패시터 부품을 제공한다.

본 발명의 다른 일 실시형태는 유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 및 상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하며, 상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부 및 상기 용량 형성부의 측면에 형성된 마진부를 포함하고, 상기 마진부는 상기 제1 및 제2 내부 전극에 인접한 제1 영역 및 상기 바디의 외표면에 인접한 제2 영역으로 나뉘며, 상기 제1 영역의 경도는 8.5 GPa 이상 14 GPa 이하인 커패시터 부품을 제공한다.

본 발명의 여러 효과 중 일 효과로서, 내전압 특성이 우수한 커패시터 부품을 제공할 수 있는 효과가 있다.

또한, 내전압 특성을 예측할 수 있는 신규 파라미터를 제공할 수 있는 효과가 있다.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.

도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시형태에 따른 커패시터 부품의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.
도 5는 마진부 경도가 상이한 샘플들에 대한 파괴전압에 따른 웨이블(Weibull) 분포를 나타낸 것이다.
도 6은 도 4의 1군과 2군에서 선택된 샘플들의 마진부 경도 값을 측정하여 나타낸 그래프이다.
도 7은 본 발명의 다른 일 실시형태에 따른 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.
도 8은 본 발명의 다른 일 실시형태에 따른 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.

이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.

그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.

도면에서, X 방향은 제2 방향, L 방향 또는 길이 방향, Y 방향은 제3 방향, W 방향 또는 폭 방향, Z 방향은 제1 방향, 적층 방향, T 방향 또는 두께 방향으로 정의될 수 있다.

커패시터 부품

도 1은 본 발명의 일 실시형태에 따른 커패시터 부품의 사시도를 개략적으로 도시한 것이다.

도 2는 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.

도 3은 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.

도 4는 본 발명의 일 실시형태에 따른 커패시터 부품의 바디를 제작하기 위한 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.

도 4의 (a)는 제1 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이고, 도 4의 (b)는 제2 내부 전극이 인쇄된 세라믹 그린시트를 도시한 것이다.

도 1 내지 도 4를 참조하면, 본 발명의 일 실시형태에 따른 커패시터 부품(100)은 유전체층(111) 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극(131, 132); 을 포함하며, 상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부(A), 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113), 및 상기 용량 형성부의 측면에 형성된 마진부(114, 115)를 포함하고, 상기 마진부의 경도는 8.5 GPa 이상 14 GPa 이하이다.

바디(110)는 유전체층(111) 및 내부 전극(121, 122)이 교대로 적층되어 있다.

바디(110)의 구체적인 형상에 특별히 제한은 없지만, 도시된 바와 같이 바디(110)는 육면체 형상이나 이와 유사한 형상으로 이루어질 수 있다. 소성 과정에서 바디(110)에 포함된 세라믹 분말의 수축으로 인하여, 바디(110)는 완전한 직선을 가진 육면체 형상은 아니지만 실질적으로 육면체 형상을 가질 수 있다.

바디(110)는 두께 방향(Z 방향)으로 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면(1, 2)과 연결되고 길이 방향(X 방향)으로 서로 대향하는 제3 및 제4 면(3, 4), 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 폭 방향(Y 방향)으로 서로 대향하는 제5 및 제6 면(5, 6)을 가질 수 있다.

바디(110)를 형성하는 복수의 유전체층(111)은 소성된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.

유전체층(111)을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO₃) 분말일 수 있다. 유전체층(111)을 형성하는 재료는 티탄산바륨(BaTiO₃) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.

내부 전극(121, 122)은 유전체층과 교대로 적층되며, 제1 및 제2 내부 전극(121, 122)을 포함할 수 있다. 제1 및 제2 내부 전극(121, 122)은 바디(110)를 구성하는 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치되며, 바디(110)의 제3 및 제4 면(3, 4)으로 각각 노출될 수 있다.

도 2를 참조하면, 제1 내부 전극(121)은 제4 면(4)과 이격되며 제3 면(3)을 통해 노출되고, 제2 내부 전극(122)은 제3 면(3)과 이격되며 제4 면(4)을 통해 노출될 수 있다.

이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 분리될 수 있다. 도 4를 참조하면, 바디(110)는 제1 내부 전극(121)이 인쇄된 세라믹 그린 시트(a)와 제2 내부 전극(122)이 인쇄된 세라믹 그린 시트(b)를 번갈아 적층한 후, 소성하여 형성할 수 있다.

제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.

상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.

본 발명의 일 실시형태에 따른 커패시터 부품(100)은, 상기 바디(110)의 내부에 배치되며, 상기 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 내부 전극(121) 및 제2 내부 전극(122)을 포함하여 용량이 형성되는 용량 형성부(A), 상기 용량 형성부(A)의 상부 및 하부에 형성된 커버부(112, 113), 및 상기 용량 형성부의 측면에 형성된 마진부(114, 115)를 포함한다.

상기 용량 형성부(A)는 커패시터의 용량 형성에 기여하는 부분으로서, 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 반복적으로 적층하여 형성될 수 있다.

상기 상부 커버부(112) 및 하부 커버부(113)는 내부 전극을 포함하지 않으며, 유전체층(111)과 동일한 재료를 포함할 수 있다.

즉, 상기 상부 커버부(112) 및 하부 커버부(113)는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO₃)계 세라믹 재료를 포함할 수 있다.

상기 상부 커버부(112) 및 하부 커버부(113)는 단일 유전체층 또는 2 개 이상의 유전체층을 용량 형성부(A)의 상하면에 각각 상하 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

상기 마진부(114, 115)는 상기 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)를 포함한다.

즉, 상기 마진부(114, 115)는 상기 바디(110)의 폭 방향 양 측면에 배치될 수 있다.

상기 마진부(114, 115)는 도 3에 도시된 바와 같이, 상기 바디(110)를 폭-두께(W-T) 방향으로 자른 단면에서 제1 및 제2 내부전극(121, 122)의 양 끝단과 바디(110)의 경계면 사이의 영역을 의미한다.

마진부(114, 115)는 기본적으로 물리적 또는 화학적 스트레스에 의한 내부 전극의 손상을 방지하는 역할을 수행할 수 있다.

또한, 마진부(114, 115)의 경도를 8.5 GPa 이상 14 GPa 이하로 조절함으로써, 내전압 특성을 확보하는 역할을 수행할 수 있다.

특히, 칩 파괴 모드 분석 시 마진부(114, 115)에서 파괴가 일어나는 현상이 자주 관찰되어 내전압 특성을 향상시키기 위해서는 마진부(114, 115)의 특성을 제어할 필요가 있다.

본 발명의 일 실시형태에 따라, 마진부(114, 115)의 경도를 8.5 GPa 이상 14 GPa 이하로 제어하는 경우에는 절연 파괴를 억제하여 내전압 특성을 향상시킬 수 있다. 또한, 절연 파괴에 이르기까지 전계를 인가하지 않고 커패시터 부품의 마진부(114, 115) 경도만을 측정하여 마진부(114, 115)의 경도 값이 8.5 GPa 이상 14 GPa 이하를 만족하는지 여부로 내전압 특성을 충분히 예측할 수 있다.

마진부(114, 115)의 경도 값이 8.5GPa 미만인 경우에는 내전압 특성을 확보하기 어려우며, 마진부(114, 115)의 경도 값을 14GPa 초과로 제어하기 위해서는 과다한 비용이 소모되거나 또는 생산성이 저하될 우려가 있다.

한편, 마진부(114, 115)의 경도를 제어하는 방법은 특별히 한정하지 않으나, 예를 들어 마진부(114, 115)의 치밀도를 조절하여 경도를 제어할 수 있다. 마진부(114, 115)의 치밀도가 높을수록 경도가 높아지며, 마진부(114, 115)의 치밀도가 낮을수록 경도가 낮아지게 된다.

도 5는 마진부(114, 115) 경도가 상이한 샘플들에 대한 파괴전압에 따른 웨이블(Weibull) 분포를 나타낸 것이다. 도 6은 도 4의 1군과 2군에서 선택된 샘플들의 마진부 경도 값을 측정하여 나타낸 그래프이다.

마진부 경도가 상이한 60개의 샘플에 대하여 순차적으로 인가 전압을 올려가며 샘플 칩이 파괴되는 시점의 전압 값(Breaking Down Voltage, BDV, 파괴전압)을 측정한 후 웨이블(Weibull) 분포로 나타내었다.

웨이블(Weibull) 분포는 연속 확률 분포의 하나로, 수명 데이터 분석에 주로 사용되는데, 고장날 확률이 시간에 따라 어떻게 변해가는지를 추정할 수 있는 확률 분석의 하나로 하기 식 1과 같은 확률 밀도 함수를 따른다.

[식 1]

f(t)= αλ(λt)^α-1 e^-(λt)α, t ≥ 0

(α: 형태모수(shape parameter), λ: 척도모수(scale parameter))

이때, 웨이블(Weibull) 분포에서 기울기가 변화하는 것은 상기 확률 밀도 함수가 달라진다는 것을 의미하며, 이는 수명 고장의 원인이 달라진다는 것을 의미하므로, 기울기가 급격히 변화하는 지점을 기준으로 하여 1군과 2군으로 구분하였다.

1군에서 5개(샘플번호 1~5), 2군에서 9개(샘플번호 6~14)의 샘플을 골라, 각 샘플을 도 3과 같이 절단한 후, 바디(110)의 제6 면(6)에 배치된 마진부(114)와 제5 면(5)에 배치된 마진부(115)에서 각각 두께 방향(Z 방향) 등간격인 5개 지점의 경도를 측정하여, 각 샘플당 총 10개 지점에서의 경도 값을 측정하여 도 6에 나타내었다.

파괴전압이 낮았던 1군의 경우 마진부 경도 값이 8.5GPa 미만이었으며, 파괴전압이 높았던 2군의 경우 마진부 경도 값이 8.5GPa 이상 14GPa 이하를 만족하는 것을 확인할 수 있다.

또한, 절연 파괴에 이르기까지 전계를 인가하지 않고 커패시터 부품의 마진부 경도만을 측정하더라도 내전압 특성을 충분히 예측할 수 있음을 확인할 수 있다.

또한, 마진부(114, 115)는 용량 형성부(A)의 유전체층(111)보다 경도가 높을 수 있다.

칩 파괴 모드 분석 시 마진부(114, 115)에서 파괴가 일어나는 현상이 자주 관찰되기 때문에, 본 발명의 실시형태에 따라 마진부(114, 115)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 용량 형성부(A)의 유전체층(111)의 경도가 다소 낮더라도 내전압 특성을 확보할 수 있다.

마진부(114, 115)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 마진부(114, 115)의 두께(tm)는 20㎛ 이하일 수 있다. 본 발명의 실시형태에 따라 마진부(114, 115)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 마진부(114, 115)의 두께(tm)가 20㎛ 이하인 경우에도 내전압 특성을 확보할 수 있다.

또한, 제1 및 제2 내부 전극(121, 122)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 및 제2 내부 전극(121, 122)의 두께(te)는 0.4㎛ 이하일 수 있다.

제1 및 제2 내부 전극(121, 122)의 두께는 제1 및 제2 내부전극(121, 122)의 평균 두께를 의미할 수 있다.

상기 제1 및 제2 내부전극(121, 122)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭(W) 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 제1 및 제2 내부전극(121, 122)에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

상기 등간격인 30개의 지점은 제1 및 제2 내부전극(121, 122)이 서로 중첩되는 영역을 의미하는 용량 형성부에서 측정될 수 있다.

또한, 유전체층(111)의 두께는 특별히 한정할 필요는 없다.

다만, 유전체층을 0.6㎛ 미만의 두께로 얇게 형성하는 경우, 특히 유전체층의 두께가 0.4㎛ 이하인 경우에는 마진부에서 발생할 수 있는 공정 결함을 제어하기 어려워 내전압 특성을 확보하기 어려운 문제점이 있으며, 유전체층의 절연 저항(Insulation Resistance, IR) 열화 불량이 증가하여 품질 및 수율이 낮아지는 문제점 등이 발생할 수 있다.

상술한 바와 같이 본 발명의 일 실시형태에 따라, 마진부(114, 115)의 경도가 8.5GPa 이상 14 GPa 이하인 경우, 커패시터 부품의 내전압 특성을 향상시킬 수 있으며, BDV(Breakdown Voltage) 및 신뢰성을 향상시킬 수 있기 때문에, 유전체층의 두께(td)가 0.4㎛ 이하인 경우에도 충분한 내전압 특성을 확보할 수 있다.

따라서, 유전체층(111)의 두께(td)가 0.4㎛ 이하인 경우에 본 발명에 따른 내전압 특성, BDV(Breakdown Voltage) 및 신뢰성 향상 효과가 보다 현저해질 수 있다.

상기 유전체층(111)의 두께(td)는 상기 제1 및 제2 내부전극(121, 122) 사이에 배치되는 유전체층(111)의 평균 두께를 의미할 수 있다.

상기 유전체층(111)의 평균 두께는 바디(110)의 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 이미지를 스캔하여 측정할 수 있다.

예를 들어, 바디(110)의 폭 방향의 중앙부에서 절단한 길이 및 두께 방향 단면(L-T 단면)을 주사전자현미경(SEM, Scanning Eletron Microscope)으로 스캔한 이미지에서 추출된 임의의 유전체층에 대해서, 길이 방향으로 등간격인 30개의 지점에서 그 두께를 측정하여 평균값을 측정할 수 있다.

또한, 커버부(112, 113)의 두께는 특별히 한정할 필요는 없다. 다만, 커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 커버부(112, 113)의 두께(tp)는 20㎛ 이하일 수 있다. 본 발명의 실시형태에 따라 마진부(114, 115)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 커버부(112, 113)의 두께가 20㎛ 이하인 경우에도 내전압 특성을 확보할 수 있다.

외부 전극(131, 132)은 바디(110)에 배치되고 내부 전극(121, 122)과 연결된다. 도 2에 도시된 형태와 같이 제1 및 제2 내부 전극(121, 122)과 각각 접속된 제1 및 제2 외부 전극(131, 132)을 포함할 수 있다. 본 실시 형태에서는 커패시터 부품(100)이 2개의 외부 전극(131, 132)을 갖는 구조를 설명하고 있지만, 외부 전극(131, 132)의 개수나 형상 등은 내부 전극(121, 122)의 형태나 기타 다른 목적에 따라 바뀔 수 있을 것이다.

한편, 외부 전극(131, 132)은 금속 등과 같이 전기 전도성을 갖는 것이라면 어떠한 물질을 사용하여 형성될 수 있고, 전기적 특성, 구조적 안정성 등을 고려하여 구체적인 물질이 결정될 수 있으며, 나아가 다층 구조를 가질 수 있다.

예를 들어, 외부 전극(131, 132)은 바디(110)에 배치되는 전극층(131a, 132a) 및 전극층(131a, 132a) 상에 형성된 도금층(131b, 132b)을 포함할 수 있다.

전극층(131a, 132a)에 대한 보다 구체적인 예를 들면, 전극층(131a, 132a)은 도전성 금속 및 글라스를 포함한 소성 전극일 수 있으며, 도전성 금속은 Cu일 수 있다. 또한, 전극층(131a, 132a)은 복수의 금속 입자 및 도전성 수지를 포함한 수지계 전극일 수 있다.

도금층(131b, 132b)에 대한 보다 구체적인 예를 들면, 도금층(131b, 132b)은 Ni 도금층 또는 Sn 도금층일 수 있으며, 전극층(131a, 132a) 상에 Ni 도금층 및 Sn 도금층이 순차적으로 형성된 형태일 수 있고, 복수의 Ni 도금층 및/또는 복수의 Sn 도금층을 포함할 수도 있다.

한편, 커패시터 부품(100)의 사이즈는 특별히 한정할 필요는 없다.

다만, 소형화 및 고용량화를 동시에 달성하기 위해서는 유전체층 및 내부 전극의 두께를 얇게 하여 적층수를 증가시켜야 하기 때문에, 0402(0.4mm×0.2mm) 사이즈 이하의 커패시터 부품에서 본 발명에 따른 내전압 특성, BDV(Breakdown Voltage) 및 신뢰성 향상 효과가 보다 현저해질 수 있다.

따라서, 바디의 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하일 수 있다.

즉, 0402(0.4mm×0.2mm) 사이즈 이하의 커패시터 부품일 수 있다.

도 7은 본 발명의 다른 일 실시형태에 따른 도 1의 I-I' 단면도를 개략적으로 도시한 것이다.

도 8은 본 발명의 다른 일 실시형태에 따른 도 1의 II-II' 단면도를 개략적으로 도시한 것이다.

이하, 도 7 및 도 8을 참조하여 본 발명의 다른 일 실시형태에 대하여 상세히 설명한다. 다만, 중복되는 설명을 피하기 위하여, 본 발명의 일 실시형태에 따른 커패시터 부품과 공통되는 설명은 생략한다.

본 발명의 다른 일 실시형태에 따른 커패시터 부품은 유전체층(111) 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함하고, 서로 대향하는 제1 및 제2 면(1, 2), 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면(3, 4), 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면(5, 6)을 포함하는 바디(110); 및 상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극(131, 132); 을 포함하며, 상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부(A), 상기 용량 형성부의 상부 및 하부에 형성된 커버부(112, 113), 및 상기 용량 형성부의 측면에 형성된 마진부(114, 115)를 포함하고, 상기 마진부(114, 115)는 상기 제1 및 제2 내부 전극에 인접한 제1 영역(114a, 115a) 및 상기 바디의 외표면에 인접한 제2 영역(114b, 115b)으로 나뉘며, 상기 제1 영역(114a, 115a)의 경도는 8.5 GPa 이상 14 GPa 이하이다.

칩 파괴 모드 분석 시 마진부(114, 115)에서 파괴가 일어나는 현상이 자주 관찰되며, 특히 제1 및 제2 내부 전극에 인접한 제1 영역(114a, 115a)에서 절연 파괴가 주로 발생하게 된다. 따라서, 내전압 특성을 향상시키기 위해서는 제1 영역(114a, 115a)의 경도를 8.5 GPa 이상 14 GPa 이하로 제어할 필요가 있다.

이때, 상기 제1 영역(114a, 115a)은 상기 제2 영역(114b, 115b)보다 경도가 높을 수 있다.

칩 파괴 모드 분석 제1 영역(114a, 115a)에서 파괴가 일어나는 현상이 자주 관찰되기 때문에, 본 발명의 다른 일 실시형태에 따라 제1 영역(114a, 115a)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 제2 영역(114b, 115b)의 경도가 다소 낮더라도 내전압 특성을 확보할 수 있다.

또한, 상기 제1 영역(114a, 115a)은 상기 용량 형성부(A)의 유전체층(111)보다 경도가 높을 수 있다.

칩 파괴 모드 분석 제1 영역(114a, 115a)에서 파괴가 일어나는 현상이 자주 관찰되기 때문에, 본 발명의 다른 일 실시형태에 따라 제1 영역(114a, 115a)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 용량 형성부(A)의 유전체층(111)의 경도가 다소 낮더라도 내전압 특성을 확보할 수 있다.

또한, 상기 제1 영역(114a, 115a)의 두께는 20㎛ 이하일 수 있다.

커패시터 부품의 소형화 및 고용량화를 보다 용이하게 달성하기 위하여 제1 영역(114a, 115a)의 두께는 20㎛ 이하일 수 있다. 본 발명의 다른 일 실시형태에 따라 제1 영역(114a, 115a)의 경도를 8.5 GPa 이상 14 GPa 이하로 확보하는 경우, 제1 영역(114a, 115a)의 두께가 20㎛ 이하인 경우에도 내전압 특성을 확보할 수 있다.

이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

100: 커패시터 부품
110: 바디
121, 122: 내부 전극
111: 유전체층
112, 113: 커버부
114, 115: 마진부
131, 132: 외부 전극

Claims

유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 및
상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극; 을 포함하며,
상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부, 및 상기 용량 형성부의 측면에 형성된 마진부를 포함하고, 상기 마진부의 경도는 8.5 GPa 이상 14 GPa 이하이고,
상기 제1 및 제2 내부 전극은 팔라듐(Pd), 팔라듐-은(Pd-Ag), 니켈(Ni) 및 구리(Cu) 중 하나 이상을 포함하는
커패시터 부품.
제1항에 있어서,
상기 마진부는 상기 용량 형성부의 유전체층보다 경도가 높은
커패시터 부품.
제1항에 있어서,
상기 마진부의 두께는 20㎛ 이하인
커패시터 부품.
제1항에 있어서,
상기 유전체층의 두께는 0.4㎛ 이하, 및/또는 상기 제1 및 제2 내부 전극의 두께는 0.4㎛ 이하를 만족하는
커패시터 부품.
제1항에 있어서,
상기 커버부의 두께는 20㎛ 이하인
커패시터 부품.
제1항에 있어서,
상기 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, 상기 L은 0.4mm 이하이고, 상기 W는 0.2mm 이하인
커패시터 부품.
유전체층 및 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 상기 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 상기 제1 내지 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하는 바디; 및
상기 바디의 외측에 배치되고, 상기 제1 및 제2 내부 전극과 각각 전기적으로 연결되는 제1 및 제2 외부 전극;을 포함하며,
상기 바디는 상기 유전체층을 사이에 두고 서로 대향하도록 배치되는 상기 제1 및 제2 내부 전극을 포함하여 용량이 형성되는 용량 형성부, 상기 용량 형성부의 상부 및 하부에 형성된 커버부 및 상기 용량 형성부의 측면에 형성된 마진부를 포함하고,
상기 마진부는 상기 제1 및 제2 내부 전극에 인접한 제1 영역 및 상기 바디의 외표면에 인접한 제2 영역으로 나뉘며, 상기 제1 영역의 경도는 8.5 GPa 이상 14 GPa 이하이고,
상기 제1 및 제2 내부 전극은 팔라듐(Pd), 팔라듐-은(Pd-Ag), 니켈(Ni) 및 구리(Cu) 중 하나 이상을 포함하는
커패시터 부품.
제7항에 있어서,
상기 제1 영역은 상기 제2 영역보다 경도가 높은
커패시터 부품.
제7항에 있어서,
상기 제1 영역은 상기 용량 형성부의 유전체층보다 경도가 높은
커패시터 부품.
제7항에 있어서,
상기 제1 영역의 두께는 20㎛ 이하인
커패시터 부품.
제7항에 있어서,
상기 유전체층의 두께는 0.4㎛ 이하, 및/또는 상기 제1 및 제2 내부 전극의 두께는 0.4㎛ 이하를 만족하는
커패시터 부품.
제7항에 있어서,
상기 커버부의 두께는 20㎛ 이하인
커패시터 부품.
제7항에 있어서,
상기 제3 및 제4 면 간의 거리를 L, 상기 제5 및 제6 면 간의 거리를 W라고 정의할 때, L은 0.4mm 이하이고, W는 0.2mm 이하인
커패시터 부품.