KR102336908B1 - 고전압 파워 다이오드 - Google Patents

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Abstract

고전압 파워 다이오드는, p형 반도체 기판, 반도체 기판 상에 구비되는 p형 에피층, 에피층의 하부에 수평 방향으로 연장된 n형 분리막, 에피층 상에 구비되며, 에피층을 애노드 영역과 캐소드 영역으로 분리하는 산화 분리막들, 애노드 영역의 에피층의 상부 표면에 구비되고, 애노드 단자와 전기적으로 연결된 n형 제1 웰, 캐소드 영역의 에피층의 상부 표면에 구비되고, 캐소드 단자와 전기적으로 연결된 p형 제2 웰, 제2 웰과 수평 방향을 따라 이격되도록 에피층의 상부 표면에 구비되고, 수평방향으로 배열된 n형 제1 서브 웰, p형 제2 서브 웰 및 n형 제3 서브 웰을 갖는 PNP 구조의 제3 웰 및 애노드 단자와 연결된 가드링 단자를 구비하는 가드링 구조물 및 가드링 구조물로부터 수평 방향으로 이격되도록 에피층의 상부 표면에 구비된 P-sub 영역을 포함한다.

Description

고전압 파워 다이오드{HIGH VOLTAGE POWER DIODE}
본 발명은 고전압 파워 다이오드에 관한 것으로, 보다 상세하게는 40 V 이상의 고전압의 항복 전압을 갖는 고전압 파워 다이오드에 관한 것이다.
일반적으로 파워 다이오드는, 고내압 저전류용 직류/교류 변환기(DC/AC converter)로서 사용된다. 다만, 상기 파워 다이오드는 효율 문제 및 래치업 발생 문제로 인하여 대전류용 변환기에는 사용하기 어려운 점이 있다. 한편, 상기 파워 다이오드는 정전기 보호 다이오드와 같이 다양한 용도로 응용되고 있다.
상기 파워 다이오드는 40V 이상의 높은 항복 전압을 요구할 수 있다. 상기 항복 전압을 높이기 위하여, 상기 파워 다이오드를 이루는 애노드를 감싸는 가드링 구조물이 요구될 수 있다.
또한, 상기 파워 다이오드를 이루는 캐소드와 애노드 사이에 순방향 전압을 인가할 때 p형 기판으로 기생 전류가 흐를 수 있다. 따라서, 상기 기생 전류를 억제하여 상기 파워 다이오드의 항복 전압을 개선하는 것이 요구된다.
본 발명은 상대적으로 높은 항복 전압 및 상대적으로 낮은 기생 전류를 갖는 고전압 파워 다이오드를 제공한다.
본 발명의 실시예들에 따른 고전압 파워 다이오드는, p형 반도체 기판, 상기 반도체 기판 상에 구비되는 p형 에피층, 상기 에피층의 하부에 수평 방향으로 연장된 n형 분리막, 상기 에피층 상에 구비되며, 상기 에피층을 애노드 영역과 캐소드 영역으로 분리하는 산화 분리막들, 상기 애노드 영역의 에피층의 상부 표면에 구비되고, 애노드 단자와 전기적으로 연결된 n형 제1 웰, 상기 캐소드 영역의 에피층의 상부 표면에 구비되고, 캐소드 단자와 전기적으로 연결된 p형 제2 웰, 상기 제2 웰과 수평 방향을 따라 이격되도록 상기 에피층의 상부 표면에 구비되고, 상기 수평방향으로 배열된 n형 제1 서브 웰, p형 제2 서브 웰 및 n형 제3 서브 웰을 갖는 PNP 구조의 제3 웰 및 상기 애노드 단자와 연결된 가드링 단자를 구비하는 가드링 구조물 및 상기 가드링 구조물로부터 수평 방향으로 이격되도록 상기 에피층의 상부 표면에 구비된 P-sub 영역을 포함한다.
본 발명의 일 실시예에 따른 고전압 파워 다이오드는, 상기 제2 서브 웰과 상기 n형 분리막 사이에 개재된 p형 매몰층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비된 p형 확산층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 및 제3 웰들은 상기 제1 웰을 둘러싸도록 링 구조를 가질 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 서브 웰은 상기 제1 서브 웰보다 하방으로 깊게 구비될 수 있다.
본 발명의 일 실시예에 따른 고전압 파워 다이오드는, 상기 제1 웰 및 상기 n형 분리막 사이, 상기 제1 서브 웰 및 상기 n형 분리막 사이 및 상기 제3 서브 웰 및 상기 n형 분리막 사이에 각각 형성된 n형 딥 웰들을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 P-sub 영역은 상기 가드링 구조물로부터 수평 방향을 따라 이격된 p형 제4 웰을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비되고, 상기 수평 방향으로 배열된 p형 제1확산층, n형 제2 확산층 및 p형 제3확산층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비되고, 상기 수평 방향으로 배열된 n형 제4 확산층 및 p형 제5 확산층을 더 포함할 수 있다. 여기서서, 상기 가드링 구조물은 상기 p형 제5 확산층을 감싸도록 구비된 p형 제5 불순물 영역을 더 포함할 수 있다.
본 발명에 따른 고전압 파워 다이오드는 제3 웰 및 상기 애노드 단자와 전기적으로 연결된 가드링 단자를 구비하는 상기 가드링 구조물을 포함한다. 상기 제3 웰은 상기 수평방향으로 배열된 n형 제1 서브 웰, p형 제2 서브 웰 및 n형 제3 서브 웰을 구비함으로써 NPN 구조를 가질 수 있다. 상기 애노드 단자 및 상기 캐소드 단자 사이에 순방향 전압이 인가될 때, 형성되는 PNP 트랜지스터를 통하여, P-sub 영역을 향하여 정공 전류가 흐르게 된다. 이때, 상기 p형 도전형의 제2 서브 웰(171b)이 상기 정공 전류를 캡쳐링 함으로써, 상기 P-sub 영역을 향하여 정공 전류가 감소됨으로써, 상기 P-sub 영역에 흐르는 기생 전류를 감소시킬 수 있다.
상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비된 p형 확산층을 더 포함할 수 있다. 상기 애노드 단자 및 상기 캐소드 단자 사이에 순방향 전압이 인가될 경우, 상기 p형 확산층는 PNP 트랜지스터의 동작에서, 상기 가드링 단자로부터 상기 제1 서브 웰내로 전자의 유입을 억제할 수 있다. 따라서, 상기 제1 PNP 트랜지스터의 동작에 따른 상기 제2 서브 웰을 향한 정공 전류의 크기가 감소된다. 결과적으로, 상기 P-sub 영역으로 흐르는 기생 전류가 감소될 수 있다.
한편, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비되고, 상기 수평 방향으로 배열된 p형 제1 확산층, n형 제2 확산층 및 p형 제3확산층을 포함한다. 이로써, 상기 제1 및 제3 확산층들은 p 도전형을 가짐에 따라, 제1 서브 웰로부터 상기 PNP 트랜지스터로 전자의 유입이 억제됨으로써, 상기 PNP 트랜지스터 내로의 전자 전류가 감소된다. 따라서, 상기 제1 PNP 트랜지스터의 동작에 따른 상기 제2 서브 웰을 향한 정공 전류의 크기가 감소된다. 결과적으로, 상기 P-sub 영역으로 흐르는 기생 전류가 감소되는 반면에, 상기 제2 확산층은 n 도전형을 가짐에 따라 상기 PNP 트랜지스터의 동작에 따른 제1 서브 웰 내로 유입되는 정공이 효과적으로 충진될 수 있다.
도 1은 본 발명의 일 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1은 본 발명의 일 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 고전압 파워 다이오드(100)는, 반도체 기판(110), 에피층(120), 분리막(130), 산화 분리막들(140), 제1 웰(160), 제2 웰(170), 가드링 구조물(170) 및 P-sub 영역(190)을 포함한다.
상기 반도체 기판(110)은 p형 도전형 기판(110)에 해당한다. 상기 반도체 기판(110)에는 실리콘 물질에 p형 도펀트가 도핑된다.
상기 에피층(120)은 상기 반도체 기판(110) 상에 구비된다. 상기 에피층(120)은 에피택셜 성장 공정을 통하여 형성될 수 있다. 이로써, 상기 에피층(120)은 상기 반도체 기판(110)과 동일한 결정 구조, 격자 상수 및 오리엔테이션을 가질 수 있다.
상기 에피층(120) 또한 p형 도전형을 가질 수 있다. 즉, p형 도펀트가 내부에 도핑됨으로써, 상기 에피층(120)은 p형 도전형을 가질 수 있다.
상기 산화 분리막들(140)은 에피층(120) 상에 구비되며 애노드 영역 및 캐소드 영역을 정의한다. 이때, 파워 다이오드(100)에 포함된 반도체 기판(110)은 코어 영역에 애노드 영역을 정의하고, 상기 애노드 영역을 둘러싸는 캐소드 영역을 정의될 수 있다. 한편, 산화 분리막들(140)은 최외각 영역에 상기 캐소드 영역을 둘러싸도록 P-sub 영역(190)을 추가적으로 정의할 수 있다. 또한, 상기 산화 분리막은 상기 캐소드 영역 및 상기 P-sub 영역(190)을 추가적으로 분리하는 가드링 영역을 정의할 수 있다.
상기 산화 분리막들(140)은 STI(shallow trench isolation ; STI) 구조를 가질 수 있다. 이와 다르게, 상기 산화 분리막들(140)은 LOCOS(Local Oxidation of Silicon : LOCOS) 구조를 가질 수 있다.
상기 제1 웰(150)은 상기 애노드 영역의 에피층(120)에 일정 깊이, 예를 들면 산화 분리막(140)보다 깊게 구비된다. 제1 웰(150)은 n 형일 수 있다.
상기 제1 웰(150)의 상부 표면에는 제1 불순물 영역(153)이 구비될 수 있다. 상기 제1 불순물 영역(153)은 제1 웰(150)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 상기 제1 불순물 영역(153)은 애노드 단자(156)와 연결된다.
상기 제2 웰(160)은 상기 캐소드 영역의 에피층(120)에 일정 깊이, 예를 들면 산화 분리막(140)보다 깊게 구비된다. 상기 제2 웰(160)은 p 형일 수 있다.
상기 제2 웰(160)의 상부 표면에는 제2 불순물 영역(163)이 구비될 수 있다. 제2 불순물 영역(163)은 제2 웰(160)의 표면에 일정 깊이로 고농도 n형 불순물을 주입하여 형성된다. 제2 불순물 영역(163)은 캐소드 단자(165)와 연결된다.
상기 가드링 구조물(170)은 상기 제2 웰(160)과 수평 방향을 따라 이격되도록 상기 에피층(120)의 상부 표면에 구비된다. 즉, 상기 가드링 구조물(170)은 상기 가드링 영역에 구비될 수 있다.
또한, 상기 가드링 구조물(170)은 상기 캐소드 영역을 둘러싸도록 구비된다. 즉, 상기 가드링 구조물(170)은 상기 캐소드 영역 및 상기 P-sub 영역(190) 사이에 개재된다. 상기 가드링 구조물(170)은 평면적으로 볼 때 링 형상을 가질 수 있다. 상기 가드링 구조물(170)은 상기 산화 분리막들(140)에 의하여, 상기 캐소드 영역과 P-sub 영역으로부터 격리될 수 있다.
상기 가드링 구조물(170)은 제3 웰(171) 및 상기 애노드 단자(156)와 전기적으로 연결된 가드링 단자(176)를 포함한다.
상기 제3 웰(171)은 상기 수평방향으로 배열된 n형 제1 서브 웰(171a), p형 제2 서브 웰(171b) 및 n형 제3 서브 웰(171c)을 가진다. 따라서, 상기 가드링 구조물(170)은 NPN 구조를 가질 수 있다. 이로써, 상기 제1 서브 웰(171a)이 가드링 단자와 전기적으로 연결된다.
상기 제1 서브 웰(171a)의 상부 표면에는 제1 서브 불순물 영역(173a)이 구비될 수 있다. 상기 제1 서브 불순물 영역(173a)은 제1 서브 웰(171a)의 표면에 일정 깊이로 고농도 n형 불순물을 주입하여 형성된다. 상기 제1 서브 불순물 영역(173a)은 제1 서브 가드링 단자(176a)와 연결된다.
상기 제2 서브 웰(171b)의 상부 표면에는 제2 서브 불순물 영역(173b)이 구비될 수 있다. 상기 제2 서브 불순물 영역(173b)은 제2 서브 웰(171b)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 상기 제2 서브 불순물 영역(173b)은 제2 서브 가드링 단자(176b)와 연결된다.
상기 제3 서브 웰(171c)의 상부 표면에는 제3 서브 불순물 영역(173c)이 구비될 수 있다. 상기 제3 서브 불순물 영역(173c)은 제3 서브 웰(171c)의 표면에 일정 깊이로 고농도 n형 불순물을 주입하여 형성된다. 상기 제3 서브 불순물 영역(173c)은 제3 서브 가드링 단자(176c)와 연결된다.
또한, 상기 제1 내지 제3 서브 가드링 단자들(176a 내지 176c)은 주 가드링 단자(176d)에 전체적으로 연결된다. 따라서, 상기 가드링 단자(176)은 상기 제1 내지 제3 서브 가드링 단자들(176a 내지 176c) 및 주 가드링 단자(176d)를 포함한다.
따라서, 상기 제1 서브 웰(171a)를 기준으로 좌측에 구비된 상기 에피층(120)의 일부가 이미터(emitter)로서, 상기 제1 서브 웰(171a)이 베이스(base)로서, 상기 제1 서브 웰(171a)를 기준으로 우측에 구비된 상기 에피층(120)의 타 부가 컬렉터(collector)로서 기능하는 제1 PNP 트랜지스터가 형성된다. 상기 애노드 단자(156) 및 상기 캐소드 단자(165) 사이에 순방향 전압이 인가될 때, 상기 제1 PNP 트랜지스터를 통하여, P-sub 영역(190)을 향하여 정공 전류가 흐르게 된다. 이때, 상기 p형 도전성의 제2 서브 웰(171b)이 상기 정공 전류를 캡쳐링 함으로써, 상기 P-sub 영역(190)을 향하여 흐른 정공 전류가 감소됨으로써, 상기 P-sub 영역(190)에 흐르는 기생 전류를 감소시킬 수 있다.
한편, 상기 제3 서브 웰(171c)를 기준으로 좌측에 구비된 상기 에피층(120)의 일부가 이미터(emitter)로서, 상기 제3 서브 웰(171c)이 베이스로서, 상기 제3 서브 웰(171c)를 기준으로 우측에 구비된 상기 에피층(120)의 타 부가 컬렉터(collector)로 기능하는 제2 PNP 트랜지스터가 추가적으로 형성될 수 있다.
상기 P-sub 영역(190)은 상기 가드링 구조물(170)로부터 수평 방향으로 이격되도록 상기 에피층(120)의 상부 표면에 구비된다. 즉, 상기 P-sub 영역(190)은 상기 가드링 영역을 둘러싸도록 구비될 수 있다.
상기 P-sub 영역(190)은, 제4 웰(191) 및 제4 불순물 영역(193)을 포함할 수 있다.
상기 제4 웰(191)은 상기 P-Sub 영역의 에피층(120)에 일정 깊이, 예를 들면 산화 분리막(140)보다 깊게 구비된다. 제4 웰(191)은 p 형일 수 있다.
제4 불순물 영역(193)은 제4 웰(191)의 표면에 일정 깊이로 고농도 p형 불순물을 주입하여 형성된다. 제4 불순물 영역(193)은 P-Sub 단자(196)와 연결된다.
제4 웰(191)은 링 구조를 가지며, 제1 웰(150), 제2 웰(160) 및 제3 웰(170)을 둘러싸도록 구비될 수 있다. 따라서, 제4 불순물 영역(193)도 동일하게 링 구조를 가질 수 있다. 제4 불순물 영역(193)이 링 구조를 가지므로, 고전압 파워 다이오드(100)가 인접하는 다른 주변 소자와의 기생 동작보다 내부 동작을 우선하도록 할 수 있다. 따라서, 고전압 파워 다이오드(100)가 보다 안정적으로 동작할 수 있다.
본 발명의 일 실시예에 따른 고전압 파워 다이오드(100)는 상기 제2 서브 웰(171b)과 상기 n형 분리막(130) 사이에 개재된 매몰층(186)을 더 포함할 수 있다.
상기 매몰층(186)은 p형 도전형을 가질 수 있다. 상기 매몰층(186)은 상기 에피층(120)보다 높은 농도를 도펀트를 포함한다. 따라서, 상기 제1 서브 웰(171a)를 기준으로 좌측에 구비된 상기 에피층(120)의 일부가 이미터(emitter)로서, 상기 제1 서브 웰(171a)이 베이스로서, 상기 p형 매몰층이 컬렉터(collector)로 기능하는 제1 PNP 트랜지스터가 형성된다. 상기 애노드 단자(156) 및 상기 캐소드 단자(165) 사이에 순방향 전압이 인가될 때, 상기 제1 PNP 트랜지스터를 통하여, P-sub 영역(190)을 향하여 보다 높은 크기의 정공 전류가 흐르게 된다.
또한, 상기 제2 서브 웰(171b)은 상기 제1 서브 웰(171a)보다 하방으로 깊게 구비될 수 있다.
본 발명의 일 실시예에 있어서, 상기 가드링 구조물(170)은 상기 제1 서브 웰(171a) 및 가드링 단자(176) 사이에 구비된 p형 확산층(174)을 더 포함할 수 있다. 즉, 상기 p형 확산층(174)는 상기 제1 서브 웰(171a) 및 제1 서브 가드링 단자(176a) 사이에 개재될 수 있다.
상기 애노드 단자(156) 및 상기 캐소드 단자(165) 사이에 순방향 전압이 인가될 경우, 상기 p형 확산층(174)는 상기 제1 PNP 트랜지스터의 동작에서, 상기 제1 가드링 단자(176a)로부터 상기 제1 서브 웰(171a) 내로 전자의 유입을 억제할 수 있다. 따라서, 상기 제1 PNP 트랜지스터의 동작에 따른 상기 제2 서브 웰(171b)을 향하여 흐르는 정공 전류의 크기가 감소된다. 결과적으로, 상기 P-sub 영역(190)으로 흐르는 기생 전류가 감소될 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 웰(150) 및 상기 n형 분리막(130) 사이, 상기 제1 서브 웰(171a) 및 상기 n형 분리막(130) 사이 및 상기 제3 서브 웰(171c) 및 상기 n형 분리막(130) 사이에 각각 형성된 n형 딥 웰들(181)이 추가적으로 구비될 수 있다. 이로써, 상기 딥 웰들(181)은 상기 제1 웰(150) 및 상기 n형 분리막(130) 사이, 상기 제1 서브 웰(171a) 및 상기 n형 분리막(130) 사이 및 상기 제3 서브 웰(171c) 및 상기 n형 분리막(130) 사이를 보다 안정적으로 연결할 수 있다.
도 2는 본 발명의 다른 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 고전압 파워 다이오드(200)는, 반도체 기판(210), 에피층(220), 분리막(230), 산화 분리막들(240), 제1 웰(250), 제2 웰(260), 가드링 구조물(270) 및 P-sub 영역(290)을 포함한다.
상기 반도체 기판(210), 에피층(220), 분리막(230), 산화 분리막들(240), 제1 웰(250), 제2 웰(260), 가드링 구조물(270) 및 P-sub 영역(290)은 상기 가드링 구조물(270)을 제외하고, 도 1을 참조하여 전술하였으므로 이에 대한 상세한 설명은 생략하기로 한다. 따라서, 상기 가드링 구조물(270)을 중심으로 설명하기로 한다.
상기 가드링 구조물(270)은 상기 제1 서브 웰(271a) 및 상기 가드링 단자(276) 사이에 구비되고, 상기 수평 방향으로 배열된 p형 제1 확산층(274a), n형 제2 확산층(274b) 및 p형 제3확산층(274c)을 포함한다. 즉, 상기 p형 제1 확산층(274a), n형 제2 확산층(274b) 및 p형 제3확산층(274c)이 PNP 구조를 가질 수 있다.
이로써, 상기 제1 및 제3 확산층들(274a, 274c)은 p 도전형을 가짐에 따라, 제1 서브 웰(271a)로부터 상기 제1 PNP 트랜지스터로 전자의 유입이 억제됨으로써, 상기 제1 PNP 트랜지스터 내로의 전자 전류가 감소된다. 따라서, 상기 제1 PNP 트랜지스터의 동작에 따른 상기 제2 서브 웰(271b)을 향한 정공 전류의 크기가 감소된다. 결과적으로, 상기 P-sub 영역(290)으로 흐르는 기생 전류가 감소될 수 있다.
한편, 상기 제2 확산층(274b)은 n 도전형을 가짐에 따라 상기 제1 PNP 트랜지스터의 동작에 따른 제1 서브 웰(271a) 내로 유입되는 정공의 효과적으로 충진될 수 있다.
도 3은 본 발명의 또 다른 실시예에 따른 고전압 파워 다이오드를 설명하기 위한 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 고전압 파워 다이오드(300)는, 반도체 기판(310), 에피층(320), 분리막(330), 산화 분리막들(340), 제1 웰(350), 제2 웰(360), 가드링 구조물(370) 및 P-sub 영역(390)을 포함한다.
상기 반도체 기판(310), 에피층(320), 분리막(330), 산화 분리막들(340), 제1 웰(350), 제2 웰(360), 가드링 구조물(370) 및 P-sub 영역(390)은 상기 가드링 구조물(370)을 제외하고, 도 1을 참조하여 전술하였으므로 이에 대한 상세한 설명은 생략하기로 한다. 따라서, 상기 가드링 구조물(370)을 중심으로 설명하기로 한다.
상기 가드링 구조물(370)은 상기 제1 서브 웰(371a) 및 상기 가드링 단자(376) 사이에 구비되고, 상기 수평 방향으로 배열된 n형 제4 확산층(374a) 및 p형 제5 확산층(374b)을 더 포함한다. 여기서, 상기 가드링 구조물(370)은 상기 p형 제5 확산층(374b)을 감싸도록 구비된 p형 제5 불순물 영역(374c)을 더 포함할 수 있다.
상기 제4 확산층(374a)은 n형 도전성을 가짐에 따라 상기 제1 PNP 트랜지스터의 동작에 따른 제1 서브 웰(371a) 내로 유입되는 정공이 효과적으로 충진될 수 있다. 한편, 상기 제5 확산층(374c)은 p형 도전성을 가짐에 따라 상기 제1 PNP 트랜지스터의 동작에 따른 제1 서브 웰(371a) 내로 유입되는 전자 충진이 개선될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 파워 다이오드는, 고내압 저전류용 직류/교류 변환기(DC/AC converter)로서 사용된다. 나아가, 상기 파워 다이오드는 정전기 보호 다이오드와 같이 다양한 용도로 응용되고 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 300 : 고전압 파워 다이오드 110, 210. 310 : 반도체 기판
120, 220. 320 : 에피층 130, 230. 330 : 분리막
140, 240. 340 : 소자 분리막 150, 250. 350 : 제1 웰
125 : 제1 불순물 영역 160, 260. 360 : 제2 웰
170, 270. 370 : 제3 웰
171a, 271a, 371a : 제1 서브 웰
171b, 271b, 371b : 제2 서브 웰
171c, 271c, 371c : 제3 서브 웰 174, 274a : 제1 확산층
274b : 제2 확산층 274c : 제3 확산층
181, 281, 381 : 딥 웰 186, 286, 386 : 매립층

Claims (10)

  1. p형 반도체 기판;
    상기 반도체 기판 상에 구비되는 p형 에피층;
    상기 에피층의 하부에 수평 방향으로 연장된 n형 분리막;
    상기 에피층 상에 구비되며, 상기 에피층을 애노드 영역과 캐소드 영역으로 분리하는 산화 분리막들;
    상기 애노드 영역의 에피층의 상부 표면에 구비되고, 애노드 단자와 전기적으로 연결된 n형 제1 웰;
    상기 캐소드 영역의 에피층의 상부 표면에 구비되고, 캐소드 단자와 전기적으로 연결된 p형 제2 웰;
    상기 제2 웰과 수평 방향을 따라 이격되도록 상기 에피층의 상부 표면에 구비되고, 상기 수평방향으로 배열된 n형 제1 서브 웰, p형 제2 서브 웰 및 n형 제3 서브 웰을 갖는 PNP 구조의 제3 웰 및 상기 애노드 단자와 연결된 가드링 단자를 구비하는 가드링 구조물; 및
    상기 가드링 구조물로부터 수평 방향으로 이격되도록 상기 에피층의 상부 표면에 구비된 P-sub 영역을 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  2. 제1항에 있어서,
    상기 제2 서브 웰과 상기 n형 분리막 사이에 개재된 p형 매몰층을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  3. 제1항에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비된 p형 확산층을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  4. 제1항에 있어서, 상기 제2 및 제3 웰들은 상기 제1 웰을 둘러싸도록 링 구조를 갖는 것을 특징으로 하는 고전압 파워 다이오드.
  5. 제1항에 있어서, 상기 제2 서브 웰은 상기 제1 서브 웰보다 하방으로 깊게 구비된 것을 특징으로 하는 고전압 파워 다이오드.
  6. 제1항에 있어서, 상기 제1 웰 및 상기 n형 분리막 사이, 상기 제1 서브 웰 및 상기 n형 분리막 사이 및 상기 제3 서브 웰 및 상기 n형 분리막 사이에 각각 형성된 n형 딥 웰들을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  7. 제1항에 있어서, 상기 P-sub 영역은 상기 가드링 구조물로부터 수평 방향을 따라 이격된 p형 제4 웰을 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  8. 제1항에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비되고, 상기 수평 방향으로 배열된 p형 제1확산층, n형 제2 확산층 및 p형 제3확산층을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  9. 제1항에 있어서, 상기 가드링 구조물은 상기 제1 서브 웰 및 상기 가드링 단자 사이에 구비되고, 상기 수평 방향으로 배열된 n형 제4 확산층 및 p형 제5 확산층을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
  10. 제9항에 있어서, 상기 가드링 구조물은 상기 p형 제5 확산층을 감싸도록 구비된 p형 제5 불순물 영역을 더 포함하는 것을 특징으로 하는 고전압 파워 다이오드.
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