KR102328078B1 - 디스플레이 패널, 디스플레이 장치 및 그 제조방법 - Google Patents

디스플레이 패널, 디스플레이 장치 및 그 제조방법 Download PDF

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Abstract

발명의 실시 예에 따른 디스플레이 패널 제조방법은 지지부재 상에 TFT부 및 에지 측 상면에 상부 패드들 및 하면에 하부 패드들이 배치된 회로 기판이 제공되면, 상기 회로기판의 측면에 상기 상면에서 하면까지 오목한 트렌치들을 각각 형성하는 제1단계; 상기 상부 패드들 각각의 표면, 상기 트렌치들 각각의 내부, 및 상기 하부 패드들 각각의 표면에 복수의 측면 연결배선을 형성하는 제2단계; 및 상기 복수의 측면 연결배선의 표면을 덮고 상기 트렌치들 각각에 복수의 페시베이션층을 형성하는 제3단계를 포함하며, 상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며, 상기 트렌치들 각각은 내측면이 거칠기를 갖고, 상기 상부 패드들 각각의 폭보다 작은 폭을 가질 수 있다.

Description

디스플레이 패널, 디스플레이 장치 및 그 제조방법{DISPLAY PANEL, DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
발명의 실시 예는 디스플레이 패널 및 디스플레이 장치에 관한 것이다. 발명의 실시 예는 광원 모듈을 갖는 디스플레이 패널 또는 디스플레이 장치의 제조방법에 관한 것이다. 발명의 실시 예는 마이크로미터 이하의 크기를 갖는 발광다이오드 칩들을 패키징한 패널의 제조방법에 관한 것이다. 발명의 실시 예는 디스플레이 패널을 갖는 디스플레이 장치에 관한 것이다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.
특허문헌 1 : 한국공개특허공보 제10-2020-0004751호(2020.01.14.) 특허문헌 2 : 일본 특허공보 특허 제 6306207호(2018.04.04.) 특허문헌 3 : 한국공개특허공보 제10-2020-0136138호(2020.12.07.) 특허문헌 4 : 공개특허공보 제10-2019-0044014호(2019.04.29.)
발명의 실시 예는 기판의 일면(또는 상면)에 TFT부 및 복수의 발광 다이오드 칩을 배치하고, 기판의 측면에 배치된 복수의 연결배선을 통해 일면과 타면(또는 하면)을 서로 연결시킨 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 기판의 측면에 복수의 트렌치를 구비하여, 각 트렌치 내부에 연결배선들을 각각 매립시키고 페시베이션층으로 보호하는 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 기판의 측면에 연결배선을 형성한 다음 소결하는 공정, 및 상기 소결된 연결배선 상에 페시베이션층을 형성한 다음 소결하는 공정을 진행하는 디스플레이 패널 제조방법을 제공한다.
발명의 실시 예에 따른 디스플레이 패널은, 지지부재, 상기 지지부재 상부에 복수의 LED 칩 및 TFT부, 및 상기 지지부재의 적어도 한 측면에 인접한 에지측 상면에 복수의 상부 패드 및 하면에 복수의 하부 패드를 갖는 회로 기판; 상기 회로기판의 적어도 한 측면에 상기 상면에서 하면까지 내측을 향해 오목한 복수의 트렌치; 상기 트렌치들 각각의 내부, 상기 상부 및 하부 패드들 각각 및 상기 하부 패드들 각각의 표면에 형성된 복수의 측면 연결배선; 및 상기 복수의 측면 연결배선 각각의 위와 상기 상부 및 하부 패드들 각각의 위에 배치되는 복수의 페시베이션층을 포함하며, 상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며, 상기 트렌치들 각각은 내측면이 거칠기를 갖고, 상기 상부 패드들 각각의 폭보다 작은 폭을 가질 수 있다.
상기 트렌치들 각각은, 상기 지지부재의 측면에 배치되는 측면 트렌치; 상기 지지부재 상측 에지로부터 상기 측면 트렌치의 상부와 연결되며 상기 지지부재의 상면에 배치되며 상기 상부 패드 방향으로 연장되는 상면 트렌치; 및 상기 지지부재 하측 에지로부터 상기 측면 트렌치의 하부와 연결되며 상기 지지부재의 하면에 배치되며 상기 하부 패드 방향으로 연장되는 하면 트렌치;를 포함할 수 있다.
상기 복수의 측면 연결배선 각각은, 상기 지지부재의 측면 트렌치에 배치되는 제1 연결배선; 상기 제1 연결배선 상부와 연결되며 상기 상면 트렌치에 배치되고 상기 지지부재의 에지측 상면에서 상기 상부 패드 방향으로 연장되는 제2 연결배선; 및 상기 제1 연결배선 하부와 연결되며 상기 하면 트렌치에 배치되고 상기 지지부재의 에지측 하면에서 상기 하부 패드 방향으로 연장되는 제3 연결배선;을 포함할 수 있다.
상기 지지부재의 측면 트렌치에 배치되는 상기 제1 연결배선의 수평 폭은, 상기 상면 트렌치 또는 상기 하면 트렌치에 각각 배치되는 상기 제2 연결배선 또는 상기 제3 연결배선의 수평 폭에 비해 클 수 있다.
상기 상면 트렌치와 상기 하면 트렌치 각각은 경사질 수 있다.
발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 회로기판의 상면에 거칠기를 갖는 상부 면과, 상기 회로기판의 하면에 거칠기를 갖는 하부 면을 포함하며, 상기 측면 연결배선 각각은 상기 트렌치들의 내측면, 상부 면 및 하부 면의 형성되며, 거칠기를 가질 수 있다. 상기 트렌치들 각각의 상부 면과 하부 면은 경사질 수 있다. 상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되며, 상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않을 수 있다.
발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 각 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격될 수 있다. 상기 트렌치들 각각은 하부 중심 폭이 상부 중심 폭보다 좁을 수 있다. 상기 측면 연결배선은 구리-그래핀계 화합물을 포함할 수 있다.
발명의 실시 예에 따른 디스플레이 패널 제조방법은 지지부재 상에 TFT부 및 에지 측 상면에 상부 패드들 및 하면에 하부 패드들이 배치된 회로 기판이 제공되면, 상기 회로기판의 측면에 상기 상면에서 하면까지 오목한 트렌치들을 각각 형성하는 제1단계; 상기 상부 패드들 각각의 표면, 상기 트렌치들 각각의 내부, 및 상기 하부 패드들 각각의 표면에 복수의 측면 연결배선을 형성하는 제2단계; 및 상기 복수의 측면 연결배선의 표면을 덮고 상기 트렌치들 각각에 복수의 페시베이션층을 형성하는 제3단계를 포함하며, 상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며, 상기 트렌치들 각각은 내측면이 거칠기를 갖고, 상기 상부 패드들 각각의 폭보다 작은 폭을 가질 수 있다.
발명의 실시 예에 의하면, 상기 제2단계는 점도를 갖는 도전성 재질을 각 트렌치를 따라 디스펜싱하고 제1소결 과정을 통해 복수의 측면 연결배선을 형성할 수 있다.
발명의 실시 예에 의하면, 상기 제3단계는 점도를 갖는 절연 재질을 상기 측면 연결배선의 표면으로 디스펜싱하고, 제2소결 과정을 거쳐 페시베이션층을 형성할 수 있다.
발명의 실시 예에 의하면, 상기 제1소결 과정에 의해 상기 상부 패드 및 상기 하부 패드의 표면에 형성된 금속 산화물 층이 소결될 수 있다.
발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 회로기판의 상면에 거칠기를 갖는 경사진 상부 면과, 상기 회로기판의 하면에 거칠기를 갖는 경사진 하부 면이 형성되며, 상기 측면 연결배선 각각의 표면은 거칠기를 가질 수 있다.
발명의 실시 예에 의하면, 상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되며, 상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않을 수 있다.
발명의 실시 예에 의하면, 상기 트렌치들 각각은 상기 각 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격되며, 상기 상부 패드들 각각은 상기 페시베이션층과 중첩되는 않는 영역의 면적이 상기 페시베이션층과 중첩되는 영역의 면적보다 클 수 있다.
발명의 실시 예에 의하면, 상기 측면 연결배선은 구리 및 그래핀 중 적어도 하나를 갖는 도전성 잉크가 수지에 30wt% 내지 85wt%의 범위로 첨가될 수 있다.
발명의 실시 예에 의하면, 상기 디스플레이 패널 상에 LED 칩들을 탑재하는 제4단계를 포함하며, 상기 LED 칩들 각각은 상기 상부 패드, 상기 측면 연결배선 및 상기 하부 패드에 전기적으로 연결될 수 있다.
발명의 실시 예에 따른 디스플레이 장치는 상기의 디스플레이 패널을 가질 수 있다.
발명의 실시 예는 베젤 리스(Bezel-less) 디스플레이 패널을 구현할 수 있다.
발명의 실시 예는 베젤 리스(Bezel-less) 디스플레이 패널들을 서로 밀착시켜 대형 디스플레이 장치를 구현할 수 있다.
발명의 실시 예는 기판의 측면에 매립된 연결배선을 매립시켜, 산화 문제를 제거할 수 있다. 또한 연결배선을 디스펜서를 이용하여 형성해 줌으로써, 별도의 시드 층(Seed layer) 없이 형성할 수 있는 효과가 있다.
발명의 실시 예는 연결배선을 소결 공정을 진행함으로써, 도전성 재료 내의 휘발성 물질이 제거될 수 있고, 기판 상의 도전성 재료(들)의 밀도나 기공의 크기 및 분포를 조절할 수 있어, 산화 방지 효과를 줄 수 있다. 또한 도전성 재료의 연결배선을 소결 공정을 진행함으로써, 배선 저항을 낮출 수 있는 효과가 있다.
발명의 실시 예는 연결배선을 페시베이션층으로 덮은 다음, 소결 공정을 진행함으로써, 페시베이션층이 기판의 표면과 연결배선에 밀착될 수 있다.
발명의 실시 예는 디스플레이 패널의 제조 공정이 간단해질 수 있다.
발명의 실시 예는 박막트랜지스터부를 갖는 회로 기판의 측면에 연결배선들을 형성한 다음, 상기 회로 기판의 일면에 발광 다이오드칩들이 탑재시켜 줌으로써, 하나 또는 복수의 디스플레이 패널을 갖는 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있다. 발명의 실시 예에 따른 서로 동일한 컬러의 광을 발광하는 LED 칩들을 사용하거나, 적어도 2종류 또는 3종류의 광을 발광하는 LED 칩들을 배열한 발광 셀, 디스플레이 패널 및 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있는 기술적 효과가 있다.
도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이다.
도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이다.
도 4는 도 3의 복수의 LED칩을 갖는 픽셀들의 예를 나타낸 도면이다.
도 5는 도 3의 디스플레이 장치를 나타내는 블록도이다.
도 6은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩의 연결 예를 나타낸 도면이다.
도 7은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩을 연결한 다른 예를 나타낸 도면이다.
도 8a 및 도 8b은 발명의 실시 예에 따른 디스플레이 장치에서 LED 칩들과 회로 기판의 측면 연결배선을 나타낸 도면이다.
도 9의 (A)-(D)는 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정을 설명한 도면이다.
도 10의 (A)-(D)은 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정의 다른 예를 설명한 도면이다.
도 11의 (A)-(C)은 도 9 및 도 10의 회로 기판의 측면의 연결배선의 형성 과정을 설명한 측 단면도의 예이다.
도 12는 도 9 내지 도 11의 회로 기판의 측면에 나타낸 트렌치들을 나타낸 도면이다.
도 13의 (A)(B)는 발명의 회로 기판의 측면에 트렌치를 갖는 탑뷰 및 사시도를 나타낸 도면이다.
도 14의 (A)(B)는 발명에서 회로 기판의 측면 배선 공정에서의 문제를 설명하기 위한 도면이다.
도 15는 발명의 실시 예에 따른 디스플레이 패널들을 배열한 예이다.
도 16은 발명의 실시 예에 따른 디스플레이 패널 제조 과정을 나타낸 흐름도이다.
도 17은 비교 예에서 회로 기판의 상부 패드가 소결 공정이 없는 경우, 표면 상태를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이며, 도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이고, 도 4는 도 3의 복수의 LED칩을 갖는 픽셀들의 예를 나타낸 도면이며, 도 5는 도 3의 디스플레이 장치를 나타내는 블록도이고, 도 6은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩의 연결 예를 나타낸 도면이며, 도 7은 발명의 실시 예에서 회로 기판 상에서 TFT부와 LED 칩을 연결한 다른 예를 나타낸 도면이고, 도 8a 및 도 8b은 발명의 실시 예에 따른 디스플레이 장치에서 LED 칩들과 회로 기판의 측면 연결배선을 나타낸 도면이며, 도 9의 (A)-(D)는 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정을 설명한 도면이며, 도 10의 (A)-(D)은 발명의 실시 예에 있어서, 회로 기판의 측면에 연결배선을 형성하는 과정의 다른 예를 설명한 도면이고, 도 11의 (A)-(C)은 도 9 및 도 10의 회로 기판의 측면의 연결배선의 형성 과정을 설명한 측 단면도의 예이며, 도 12는 도 9 내지 도 11의 회로 기판의 측면에 나타낸 트렌치들을 나타낸 도면이며, 도 13의 (A)(B)는 발명의 회로 기판의 측면에 트렌치를 갖는 탑뷰 및 사시도를 나타낸 도면이다.
도 1, 도 2 및 도 4를 참조하면, 지지부재(1)의 일면(또는 상면)에는 개별 발광 영역(A1)에 TFT(Thin film transistor)부 및 배선 패턴이 배치되며, 지지부재(1)의 타면(또는 배면)에는 일면의 발광 영역(A1)에 탑재되는 발광 소자 예컨대, LED 칩들 구동하기 위한 구동부들이 배치될 수 있다.
상기 지지부재(1)를 커팅 라인(C1,C2)을 따라 단위 크기로 커팅한 후, 각 지지부재(1)의 측면(Sc)에 연결배선(도 8a의 313)을 형성한 다음, 지지부재(1)의 일면에 LED 칩(2A,2B,2C)들을 탑재하여 픽셀들을 형성할 수 있다. 도 4와 같이, 상기 LED 칩(2A,2B,2C)의 크기는 한 변의 길이가 50㎛ 이하, 100㎛ 이하 또는 1000㎛ 이하일 수 있다. 여기서, 상기 LED 칩(2A,2B,2C)이나 TFT를 구동하기 위한 드라이버 IC나 각종 부품과 같은 구동부는 상기 지지부재(1)의 타면에 배치되거나 반대로 일면에 배치될 수 있다. 여기서, 상기 배선 패턴을 갖는 개별 지지부재(1)는 회로기판(20)으로 정의될 수 있다.
상기 지지부재(1)는 회로기판(20)의 지지 층을 포함하며, 투명한 재질로 형성될 수 있으며, 플라스틱 재질, 글라스 재질, 세라믹 재질, 또는 투명 절연 필름 중 적어도 하나를 포함할 수 있다. 상기 지지부재(1)는 상부에 패턴이 형성된 투명한 연성 기판이거나 비 연성의 기판일 수 있다. 여기서, 상기 지지부재(1)는 하부 패턴이 외곽 둘레에 형성되거나 형성되지 않을 수 있다.
상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 손목시계, 휴대폰 단말기, 혹은 타일링방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 2인치(inch) 이상이거나, 마이크로 이하의 LED 칩들을 갖는 디스플레이의 사이즈일 수 있으며, 이에 한정되는 것은 아니다.
여기서, 인접한 디스플레이 패널(11,12,13,14) 사이의 경계 부분은 지지부재(1)가 개별 패널 크기로 싱귤레이션(Singulation) 공정에 의해 커팅되는 부분으로서, 레이저 빔에 의해 상기 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이에 따라 개별 지지부재(1)의 에지 영역(A2,A3)에 열 충격이 최소화되고 TFT와 각종 부품이나 배선의 열화를 줄여줄 수 있다. 커팅 시 주변의 열 손해(HAZ)를 최소화시켜 줄 수 있고, 상기 열 손해 영역을 커팅 라인(C1,C2)으로부터 30㎛ 이하의 영역으로 줄여줄 수 있다. 따라서, 디스플레이 패널이나 기판에 대해 열에 대한 신뢰성을 개선시켜 줄 수 있다.
도 2의 (A)(B)와 같이, 커팅된 디스플레이 패널(11)은 중앙의 발광 영역(A1)과 비 발광 영역인 에지 영역(A2,A3)으로 구분될 수 있다. 상기 에지 영역(A2,A3)은 상면(Sa)에 상부 패드(31) 또는 에지측 패턴들이 배치될 수 있으며, 이 경우에는 발광 영역(A1)을 제외한 영역에 상기 상부 패드(31)들이 에지를 따라 배열될 수 있다. 상기 상부 패드(31) 또는 에지 패턴들은 도전성 리드로서, 일부는 테스트 단자로 사용될 수 있다. 도 2의 (B)와 같이, 상부 패드(31)는 단위 패널의 에지 부분을 지나는 커팅 라인 보다 내측에 배치되고, 외측에 테스트 라인(TL1)이 연결될 수 있다.
상기 지지부재(1)의 하면측 에지를 따라 하부 패드(32)들이 배치되며, 하부 패드(32)의 외측에 테스트 라인이 연결될 수 있다. 이러한 디스플레이 패널(11)은 상부 패드(31)들과 하부 패드(32)들이 서로 전기적으로 이격된 상태이다. 후술하는 바와 같이, 상부 패드(31)들 각각과 하부 패드(32)들 각각을 연결하기 위해, 도 8a와 같이 기판 측면(Sc)에 트렌치(311)들을 형성한 다음 그 내부에 연결배선(313)들을 형성하여 상기 지지부재(1)의 상부 패드(31)와 하부 패드(32)를 연결하게 된다. 상기 트렌치(311)들 각각의 탑뷰 형상은 반구 형상이거나, 반 타원 형상일 수 있다.
종래에는 상부 패드와 하부 패드를 연결하기 위해 패널의 측면(Sc) 외측으로 트렌치 없이 측면 연결배선을 형성하거나 기판을 관통하는 연결배선을 형성하게 된다. 이때 측면 외측으로 연결배선을 형성할 경우, 연결배선과 이를 보호하는 페시베이션층의 두께로 인해 인접한 두 패널들이 밀착될 수 없는 문제가 있다. 또는 패널을 관통한 연결배선을 형성하기 위해, 각 에지 영역에 수백 개 이상의 패드마다 비아 홀을 가공하고, 그 비아 홀들 각각에 금속 물질을 주입하여 비아를 형성하는 복잡한 문제가 있다.
도 3, 도 4 및 도 6과 같이, 디스플레이 패널은 개별 지지부재(1)의 일면(또는 상면)(Sa)에 TFT부(50)와 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 여기서, 도 3의 (A)(B)(C)와 같이, 발명의 실시 예는 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3) 또는 시트를 제공하고, 상기 블록들(D1,D2,D3) 또는 시트들 각각은 종류별 또는 컬러별로 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있다.
상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다. 상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 다른 예로서, LED칩(2A,2B,2C)들은 모두 동일한 컬러를 발광하는 LED칩을 포함할 수 있다.
이러한 각 블록(D1,D2,D3)별을 순차적으로, 지지부재(1) 상에 정해진 영역에 각각 접착시킨 후, 전기적으로 각 블록의 LED 칩들을 연결해 줌으로서, 지지부재(1) 상에 LED 칩(2A,2B,2C)들이 구동될 수 있다. 상기 LED칩(2A,2B,2C)를 갖는 픽셀 영역(2)은 도 4와 같이 다양한 형태로 배열될 수 있다. 상기 LED 칩(2A,2B,2C)들 각각은 수평형 칩, 수직형 칩 또는 플립 칩 방식으로 탑재될 수 있다. 상기 LED 칩(2A,2B,2C)에 의해 방출된 광은 지지부재(1)의 상부로 방출되거나, 반대로 하부로 방출될 수 있다. 다른 예로서, 여기서, 상기 LED칩(2A,2B,2C)들이 동일한 컬러(예: 청색)를 발광한 경우, 각 컬러별 블록으로 구분하지 않고, 패널에 필요한 전체 LED 칩을 하나의 블록에 배열한 후, 지지부재(1)에 탑재하고, 청색 광의 출사 측에 형광체층 예컨대, 적색 및 녹색 형광체층을 배치하거나, 백색 광의 출사 측에 청색, 녹색, 적색 형광체층을 배치할 수 있다.
이때 상기 지지부재(1) 상에는 LED 칩(2A,2B,2C)을 보호하는 커버부재(7)가 배치될 수 있다. 도 6과 같이, 상기 광이 패널 상부로 방출될 경우, 상기 커버부재(7)는 투명한 재질이거나 불투명한 재질일 수 있으며, 예컨대 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 도 7과 같이, 광이 패널 하부를 통해 방출될 경우, 상기 커버부재(7)는 광 흡수 물질 또는 차단 물질일 수 있다.
또한 도 15와 같이, 디스플레이 장치(200)를 위해 여러 개의 디스플레이 패널(100a,100b)들이 밀착될 경우, 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널(100a,100b)들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널(100a,100b)들을 갖는 디스플레이 장치(200)의 사이즈는 상기 디스플레이 패널의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치(200)에서 각 패널(100a,100b)들은 결합, 분리 또는 제거가 가능한 구조이다.
도 3, 도 4 및 도 6과 같이, 상기 디스플레이 패널의 회로기판(20, 도 6)은 복수의 LED칩(2A,2B,2C)을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 즉, 회로기판(20)은 복수의 LED칩(2A,2B,2C)을 구동하기 위한 박막트랜지스터(TFT)부(50)와 각종 배선들이 형성되어 있으며, 상기 박막트랜지스터가 턴-온되면, 배선을 통해 외부로부터 입력된 구동신호가 LED칩(2A,2B,2C)에 인가되고 각 LED칩이 발광하게 되어 화상을 구현하게 된다. 상기 회로기판(20)은 각 픽셀 영역(2)에 배치된 서브 픽셀 예컨대, LED칩(2A,2B,2C)들이 각각 독립적으로 구동되도록 구성된 회로 예컨대, 박막 트랜지스터를 포함할 수 있다.
상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다.
상기 LED칩(2A,2B,2C)들은 측면 배선 공정 후 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다. 여기서, 상기 박막트랜지스터를 갖는 회로기판(20)과 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 이에 연결되는 박막트랜지스터부(50)를 포함할 수 있다.
도 5와 같이, 하나의 픽셀 영역(2)은 R, G, B 서브 픽셀을 각각 구동하기 위한 3개의 픽셀 구동 회로(137)를 포함하는 것으로 정의할 수도 있다. 패널 구동부(90)는 COG(Chip on Class) 본딩 또는 FOG(Film on Glass) 본딩 방식으로 TFT부(50)에 연결될 수 있다. 이와 같은 패널 구동부(90)는 다수의 픽셀 구동 회로(80)를 구동하여 다수의 픽셀 구동 회로(80) 각각에 전기적으로 연결된 다수의 LED 칩(2A,2B,2C)의 발광을 제어할 수 있다. 패널 구동부(90)는 제1 구동부(91)와 제2 구동부(93)를 통해 다수의 픽셀 구동 회로를 라인별로 제어할 수 있다. 제1 구동부(91)는 TFT 기판의 전면에 형성된 다수의 가로 라인들을 영상 프레임당 하나의 라인씩 순차적으로 제어하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 해당 라인에 각각 연결된 픽셀 구동 회로에 전송할 수 있다. 이러한 제1 구동부(91)는 게이트 드라이버(gate driver)로 지칭될 수 있다.
제2 구동부(93)는 TFT 기판의 전면에 형성된 다수의 세로라인들을 영상 프레임당 하나의 라인씩 순차적으로 제어하기 위한 제어 신호를 생성하고, 생성된 제어 신호를 해당 라인에 연결된 각각 연결된 픽셀 구동 회로(80)로 전송할 수 있다. 아울러, 제2 구동부(93)는 데이터 드라이버(data driver)로 지칭될 수 있다.
도 6과 같이, 상기 LED칩(2A,2B,2C)이 배치된 회로 기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.
상기 회로 기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다.
상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.
소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.
상기 표시영역인 발광영역(A1)의 제1절연층(41) 위에는 제2연결 전극(59)이 형성된다. 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있다.
박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 표시영역의 제1 절연층(41) 위에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.
상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다.
도 7은 패널의 다른 예로서, 각각의 LED 칩 탑재 영역(50A)에서 각 LED칩(2A,2B,2C)의 제1 전극(K1)와 TFT부의 제1패드(61)에는 제1연결부(161)의 양단(P2,P4)이 연결되며, 제2 전극(K2)과 TFT부의 제2패드(63)에는 제2연결부(162)의 양단(P1,P3)이 연결될 수 있다. 상기 제1 및 제2연결 전극(57,59)는 지지부재(1)의 상면에 형성될 수 있다. 다른 예로서, 지지부재(1)의 상면에 형성된 게이트 절연층(49)이 제거된 영역에 상기 수지부재(151) 및 접착층(B10)이 배치될 수 있다. 다른 예로서, 상기 게이트 절연층(49)는 수지부재(151) 및 접착층(B10)의 하면에 연장될 수 있다. 상기 접착층(B10)은 투명한 실리콘 또는 에폭시 재질일 수 있다.
상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다. 이후, 디스플레이 패널 상에 각 컬러별 LED 칩들이 실장되면, 클리닝 공정을 수행할 수 있으며, 상기 클리닝 공정을 통해 플럭스와 같은 비정상적인 부분을 제거할 수 있다.
상기 수지부재(151) 및 절연층(155) 중 적어도 하나 또는 모두는 상기 TFT부(50)의 표면 상에 더 연장되어 배치될 수 있어, TFT부(50)의 표면을 보호할 수 있다. 상기 수지부재(151)는 지지부재(1)의 상부, 및 제 1내지 제3 LED칩(2A,2B,2C)들을 몰딩하게 된다. 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)을 통해 방출된 광을 흡수, 반사 또는 차단하는 재질을 포함할 수 있다. 상기 수지부재(151)는 빛 샘을 방지할 수 있다. 상기 수지부재(151)는 바인더 수지, 광중합 개시제, 블랙 안료, 용제 중 적어도 하나를 포함할 수 있으며, 예컨대, 바인더 수지는 에폭시계 수지, 아크릴계 수지, 폴리이미드 수지, 페널 수지, 실리콘계 수지, 또는 카도계 수지 재료를 포함할 수 있다. 상기 수지부재(151)는 레진계 또는 에폭시계의 블랙 재질일 수 있으며, 내부에 차광성, 반사성 또는 흡수성의 첨가제를 포함할 수 있다.
상기 수지부재(151)는 LED칩(2A,2B,2C)들의 상부, LED칩(2A,2B,2C)의 측면, 인접한 LED칩(2A,2B,2C)들의 사이, LED칩(2A,2B,2C)과 패드(61,63)들 사이에, 전극(K1,K2) 사이에 각각 배치될 수 있다. 또한 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)의 측면에 접착될 수 있으며, 예컨대 발광구조물(105)의 측면, 투광성 기판(101)의 측면, 전극(K1,K2)의 측면에 접착될 수 있다. 또한 수지부재(151)는 LED칩(2A,2B,2C)의 상면에 접착될 수 있으며, 전극(K1,K2)의 상면보다 높게 배치될 수 있다. 여기서, 상기 LED칩(2A,2B,2C)과 패드(61,63) 사이의 최소 간격은 2㎛ 이상 예컨대, 2㎛ 내지 5㎛의 범위로 제공될 수 있다. 상기 절연층(155)은 상기 제1 및 제2연결부(161,162)의 상면 및 노출된 수지부재(151)의 표면 상에 형성될 수 있다. 상기 절연층(155)은 실리콘 또는 에폭시와 같은 재질의 층이거나, 방열 특성의 절연재질일 수 있다.
발명의 실시 예에서 회로기판(20)의 측면 연결배선의 형성 공정은 LED 칩(2A,2B,2C)을 탑재 공정 전에 진행될 수 있다. 반대로 LED 칩의 탑재 후 측면 연결배선을 진행할 수 있으나, 공정이 복잡해지고 LED 칩들이 공정 중 손해 또는 오픈 불량이 발생될 수 있다.
도 8a 및 도 8b와 같이, 회로기판(20)에는 LED 칩(2A,2B,2C)들이 복수의 상부 패드(31) 각각에 연결된 라인 배선(La)으로 연결될 수 있다. 상기 복수의 상부 패드(31) 각각은 공통 단자 또는 양의 단자를 포함할 수 있다. 상기 상부 패드(31)들은 회로기판(20)의 측면(Sc) 중 적어도 한 측면, 예컨대, 두 측면, 세 측면 또는 모든 측면을 따라 배치될 수 있다. 상기 상부 패드(31)들은 상기 측면(Sc)들로부터 소정 간격(G0)으로 이격될 수 있으며, 40㎛ 이하 예컨대, 20㎛ 내지 30㎛ 범위일 수 있다. 상기 간격(G0)이 상기 범위보다 작은 경우, 레이저 커팅 공정 시 상기 상부 패드(31)에 손해를 줄 수 있고, 상기 범위보다 큰 경우 인접한 패널 간의 밀착 시 암선, 경계부 또는 베젤이 나타나는 문제가 있다.
도 8b와 같이, 상기 회로기판(20)의 측면(Sc)에는 복수의 트렌치(311)가 배치되며, 상기 복수의 트렌치(311) 각각에는 상기 복수의 상부 패드(31)에 인접하거나 가까운 위치에 배치될 수 있다. 즉, 상기 복수의 상부 패드(31) 각각의 중심은 상기 트렌치(311)의 중심과 같은 직선 상에 배치될 수 있다. 상기 트렌치(311)의 폭(또는 직경)(D11)은 최대 폭으로서, 상기 상부 패드(31) 또는 하부 패드(32)의 폭(B2)보다 작을 수 있다. 상기 트렌치(311)의 폭(D11)은 양의 단자인 상부 패드(31)의 폭(B2)의 50% 이상 예컨대, 50% 내지 95%의 범위 또는 60% 내지 85%의 범위로 배치될 수 있다. 이러한 트렌치(311)의 폭(D11)은 50㎛ 이하 예컨대, 5㎛ 내지 50㎛의 범위 또는 25㎛ 내지 50㎛의 범위일 수 있다. 상기 트렌치(311)의 폭(D11)이 상기 범위보다 큰 경우, 인접한 트렌치(311)들 간의 간격이 좁아지고 측면 연결배선(313) 형성이 어려운 문제가 있고, 상기 범위보다 작은 경우 측면 연결배선(313)이 오픈되거나 들뜨는 문제가 있다.
상기 트렌치(311)의 깊이(D12)는 상기 회로기판(20)의 측면(Sc)과 상기 상부 패드(31) 사이의 간격(G0) 보다 작을 수 있으며, 상기 간격(G0)의 70% 이상 예컨대, 70% 내지 95%의 범위 또는 80% 내지 95%의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 트렌치(311)의 폭(D11)보다 작을 수 있으며, 30㎛ 이하 예컨대, 20㎛ 내지 30㎛의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 간격(G0)보다 클 경우 상부 패드(31) 또는 하부 패드(32)에 레이저에 의한 손해를 줄 수 있으며, 상기 간격(G0)의 70% 미만인 경우 트렌치(311)의 크기가 작아질 수 있고 상부 패드(또는 하부 패드)(31,32)와의 간격이 멀어지는 문제가 있다.
상기 트렌치(311) 각각에는 측면 연결배선(313)이 각각 배치될 수 있다. 상기 측면 연결배선(313)은 상부 패드(31)에서 트렌치(311) 내부로 연장되고, 상기 트렌치(311)의 내부 하단에서 하부 패드(32)로 연장될 수 있다. 상기 측면 연결배선(313)들 각각은 상기 상부 패드(31)들 각각을 하부 패드(32)들 각각에 연결해 준다.
상기 측면 연결배선(313)은 상기 트렌치(311)의 내측 면에 접촉되며, 상기 회로기판(20)의 상면(Sa) 및 하면(Sb)에 접촉될 수 있고, 상기 제거되지 않은 테스트 단자(TL1) 상에 접촉될 수 있다.
상기 측면 연결배선(313)은 상기 상부 패드(31) 및 하부 패드(32)와 수직 방향으로 중첩될 수 있다. 여기서, 오버랩되는 폭(B5)은 전기적인 접합을 위해, 적어도 30㎛ 이상 예컨대, 30㎛ 내지 70㎛의 범위일 수 있다.
상기 회로기판(20)의 상면(또는 하면)(Sa)에서 상기 측면 연결배선(313)의 폭(B3)은 상기 트렌치(311)의 폭(D11)보다 작고 상기 상부 패드(또는 하부 패드)(31,32)의 폭(B2)보다 작을 수 있다. 상기 회로기판(20)의 상면(또는 하면)에서 상기 측면 연결배선(313)의 길이(B4)는 상기 연결배선(313)의 폭(B3)과 같거나 클 수 있으며, 30㎛ 이상 예컨대, 30㎛ 내지 55㎛의 범위일 수 있다. 상기 측면 연결배선(313)의 길이(B4)가 상기 범위보다 작으면 상, 하부 패드(32)와의 중첩된 영역의 폭(B5)가 줄어들 수 있고, 상기 범위보다 큰 경우 전도성 개선 효과가 미미할 수 있다.
상기 측면 연결배선(313)은 상기 트렌치(311) 내부에 배치되며, 상기 회로기판(20)의 측면(Sc)보다 내측에 배치될 수 있다. 상기 측면 연결배선(313)과 상기 회로기판(20)의 측면(Sc) 사이의 간격(G2)은 10㎛ 이하 예컨대, 3㎛ 내지 10㎛ 범위 또는 5㎛ 내지 10㎛의 범위일 수 있다. 상기 간격(G2)이 상기 범위보다 작은 경우, 페시베이션층(315)의 두께가 더 얇아지거나 상기 회로기판(20)의 측면(Sc) 외측으로 돌출될 수 있고, 상기 범위보다 큰 경우 측면 연결배선(313)의 두께 확보가 어려울 수 있다.
상기 측면 연결배선(313)은 도전성 잉크재료 또는 도전성 페이스트를 포함할 수 있다. 상기 측면 연결배선(313)은 예컨대 도전성 구리계 페이스트, 카본 페이스트, 도전성 은계 잉크, 도전성 구리계 잉크, 메탈 옥사이드 페이스트, 메탈 옥사이드 잉크, 은 나노 와이어 잉크 중 적어도 하나를 포함할 수 있다. 상기 도전성 잉크재료는 비산화물질로서, 도전성 분말 또는 도전성 잉크 및 결합제를 포함할 수 있다. 상기 도전성 분말 또는 잉크는 금속 재료일 수 있으며, Cu계 화합물, 그래핀(Graphene)계 화합물, 구리-그래핀(CuGr: Copper + Graphene)계의 화합물 중에서 선택될 수 있으며, 예컨대 구리 및 그래핀 중 적어도 하나를 갖는 화합물 또는 구리-그래핀계 화합물로 제공될 수 있다. 다른 예로서, 상기 도전성 분말은 Cu, Ni, Au 중 적어도 하나, 또는 Cu/Ni, SnAg, SnPb, SnAg, Pure tin, Ni/Au 등의 합성 물질 중에서 선택될 수 있다. 상기 결합제는 페놀,아크릴,에폭시,멜라민 우레탄 등 중에서 선택될 수 있다.
상기 도전성 분말 또는 잉크는 상기 도전성 잉크재료의 수지에 비해 30wt% 내지 85wt%의 범위 또는 30wt% 내지 70wt%의 범위로 첨가될 수 있다. 이러한 도전성 분말의 함량에 따라 저항은 낮추고 트렌치(311) 내에서의 전기 도전성을 개선시키고 트렌치(311) 내측 면과의 접착력을 개선시켜 줄 수 있다.
상기 구리-그래핀 계 화합물을 갖는 도전성 분말을 이용하여 측면 연결배선(313)을 형성할 경우, 다른 금속 재료보다는 전기 도전성이 높을 수 있다. 또한 상기 측면 연결배선(313)을 디스펜싱을 통해 형성해 줌으로써, 비도금 방식으로 도전성 잉크재료를 형성할 수 있어, 도금 공정보다는 단순화되고, 시간적 및 경제적으로 효율적일 수 있다. 또한 회로기판(20)의 측면(Sc)에 배치된 트렌치(311)의 내측면(S31, 도 13)이 거칠기를 갖고 있어, 측면 연결배선(313)의 접착력이 강화될 수 있다. 이러한 측면 연결배선(313)이 형성된 후 제1소결(sintering) 공정이 진행됨으로써, 분말 입자들이 열적 활성화 과정을 거쳐 일체의 구조물로 제공될 수 있고, 각각의 배선당 저항 값이 낮아질 수 있으며, 예컨대, 저항 값은 0.5옴 이하 또는 0.1옴 내지 0.5옴의 범위를 가질 수 있다.
상기 측면 연결배선(313)의 두께는 10㎛ 이하 예컨대, 0.1㎛ 내지 10㎛의 범위 또는 0.5㎛ 내지 5㎛ 범위일 수 있으며, 상기 범위보다 작은 경우 전기 전도성이 저하되고 상기 범위보다 큰 경우 제조 시간이 증가되고 인접한 배선과의 간섭이 발생될 수 있다. 상기 측면 연결배선(313)은 디스펜싱 공정에 의해 형성되므로, 스텝 커버리지가 20㎛ 이상의 폭을 갖고 70% 이상으로 제공될 수 있다.
상기 페시베이션층(315)은 상기 측면 연결배선(313) 상에 형성될 수 있다. 상기 페시베이션층(315)은 상기 측면 연결배선(313) 상에 형성될 수 있다. 상기 페시베이션층(315)은 상기 상,하부 패드(31,32)의 표면, 회로기판(20)의 상, 하면(Sa,Sb)에서 측면 연결배선(313)의 표면, 상기 트렌치(311) 내에서 상기 측면 연결배선(313)의 외면에 배치될 수 있다. 상기 페시베이션층(315)은 상기 측면 연결배선(313)의 표면을 덮을 수 있도록, 상기 측면 연결배선(313)의 면적보다 더 넓은 면적으로 형성될 수 있다. 상기 페시베이션층(315)은 상기 회로기판(20)의 상면(Sa)에서 상부 패드(31) 위 및 상기 측면 연결배선(313) 위에 배치되고, 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내부에 배치되며, 상기 회로기판(20)의 하면(Sb)에서 하부 패드(32) 아래 및 상기 측면 연결배선(313) 아래에 각각 배치될 수 있다. 상기 페시베이션층(315)은 TiO2, SiO2, SiON, Al2O3 중 적어도 하나를 포함하거나, 산화막, 질화물 또는 유전율 막으로 형성될 수 있다.
상기 페시베이션층(315)이 상기 측면 연결배선(313)의 표면을 커버하게 되므로, 인접한 배선들 간의 간섭이나, 쇼트 문제, 또는 습기 침투를 차단할 수 있다.
상기 페시베이션층(315)의 최대 폭(D11)은 상기 상,하부 패드(31,32)의 폭(B2)과 같거나 작을 수 있으며, 상기 측면 연결배선(313)의 폭(B3)보다 클 수 있다. 상기 회로기판(20)의 상면(Sa)에서 상기 페시베이션층(315)의 길이(D32)는 상기 측면 연결배선(313)의 길이(B4)보다 클 수 있으며, 예컨대 상기 측면 연결배선(313)의 길이(B4)의 120% 내지 150% 범위로 클 수 있다. 여기서, 상기 상,하부 패드(31,32)의 길이(B1)는 페시베이션층(315)으로부터 노출될 수 있는 길이를 가지며, 예컨대 페시베이션층(315)과 중첩된 면적보다 더 면적이 노출될 수 있다.
상기 트렌치(311)에 배치된 상기 측면 연결배선(313)은 상기 회로기판(20)의 측면(Sa)보다 외측으로 돌출되지 않고, 상기 트렌치(311) 내부에 매립될 수 있다. 따라서, 도 15와 같이 인접한 두 디스플레이 패널(100a,100b)을 밀착시켜 줄 수 있어, 패널들 사이의 경계 부분에서 암부가 발생되지 않을 수 있다.
도 9의 (A)-(D)는 발명의 실시 예에 따른 회로기판의 측면에 연결배선을 형성하는 과정의 일 예를 나타낸 도면이다. 여기서, 상기 측면 연결배선(313)의 형성은 LED 칩이 탑재하지 않는 상태에서 진행될 수 있다.
도 9의 (A)와 같이, 지지 부재(1)는 도 1에 개시된 지지부재의 싱귤레이션 공정에 의해 개별 크기의 제공될 수 있다. 개별 지지부재(1)는 상부 패드(31), 라인 배선(La), 하부 패드(32), 테스트 단자(TL1), TFT부 등을 갖는 회로 기판(20)일 수 있다. 상기 회로기판(20)의 측면(Sc)은 다이싱된 평탄 면으로 제공될 수 있다.
도 9의 (B) 및 도 11의 (A)와 같이, 싱귤레이션 공정 후 제1단계는 상기 회로기판(20)의 측면(Sc)에 복수의 트렌치(311)를 형성하게 된다(도 16의 S101). 상기 트렌치(311)는 상기 회로기판(20)의 상면 에지 측에서 하면 에지측을 향해 레이저를 조사하여 형성하게 된다. 도 14의 (B)와 같이, 상기 트렌치(311)는 상기 회로기판(20)의 측면(Sc)에서 내측으로 오목하게 형성되며, 거칠기를 갖는 표면(S31,S33,S35)으로 형성될 수 있다. 상기 거칠기를 갖는 표면(S31,S33,S35)은 상기 트렌치(311)의 내측면보다 외측면이 더 높은 거칠기를 가질 수 있다. 도 13의 (B)와 같이, 상기 거칠기를 갖는 내측면(S31)은 요부와 철부를 포함하며, 상기 요부 또는 철부는 상기 트렌치(311)의 내측에서 상기 회로기판(20)의 측면(Sc) 방향으로 연장될 수 있다. 상기 요부 또는 철부가 연장되는 형태는 수직한 방향보다는 수평한 방향으로 연장될 수 있다.
상기 트렌치(311)의 상부 및 하부 면(S31,S33)은 상기 회로기판(20)의 측면(Sc)을 지나는 수직한 직선에 대해 경사진 면을 가지며, 거칠기를 가질 수 있다. 상기 트렌치(311)의 상부 및 하부 면(S33,S35)은 상기 상,하부 패드(31,32)로부터 이격될 수 있다.
상기 트렌치(311)의 최대 폭(D11)은 100㎛ 이하 예컨대, 20㎛ 내지 100㎛의 범위 또는 25㎛ 내지 50㎛의 범위일 수 있다. 상기 트렌치(311)의 깊이(D12)는 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내측까지의 깊이로서, 상기 트렌치(311)의 최대 폭(D11)보다 작을 수 있으며, 30㎛ 이하 예컨대, 20㎛ 내지 30㎛의 범위일 수 있다. 상기 트렌치(311)의 상부 및 하부에서의 최대 깊이는 25㎛ 이상일 수 있으며, 예컨대 25㎛ 내지 35㎛의 범위일 수 있다. 상기 트렌치(311)들 간의 간격(G31, 도 8a)은 30㎛ 이상 예컨대, 30㎛ 내지 150㎛의 범위일 수 있으며, 상기 패드들의 사이즈 또는 LED 칩 사이즈에 따라 다를 수 있다.
도 9의 (C) 및 도 11의 (B)와 같이, 제2단계는 측면 연결배선(313)을 형성하는 공정을 수행한다(도 16의 S102). 상기 측면 연결배선(313)은 디스펜싱 공정을 통해 상부 패드(31)의 상면, 트렌치(311)의 내측, 하부 패드(32)의 하면에 형성될 수 있다. 상기 트렌치(311)들 각각은 상기 상부 패드(31) 및 하부 패드(32) 각각의 외측에 배치될 수 있다. 상기 측면 연결배선(313)은 다른 예로서, 스프레이 공정으로 진행될 수 있다.
상기 측면 연결배선(313)의 재질은 도전성 잉크재료 또는 도전성 페이스트를 포함할 수 있다. 상기 측면 연결배선(313)은 예컨대 도전성 구리계 페이스트, 카본 페이스트, 도전성 은계 잉크, 도전성 구리계 잉크, 메탈 옥사이드 페이스트, 메탈 옥사이드 잉크, 은 나노 와이어 잉크 중 적어도 하나를 포함할 수 있다. 상기 도전성 잉크재료는 비산화물질로서, 도전성 분말 또는 도전성 잉크 및 결합제를 포함할 수 있다. 상기 도전성 분말 또는 잉크는 금속 재료일 수 있으며, Cu계 화합물, 그래핀(Graphene)계 화합물, 구리-그래핀(CuGr: Copper + Graphene)계의 화합물 중에서 선택될 수 있으며, 예컨대 구리-그래핀계 화합물로 제공될 수 있다. 이러한 상기 측면 연결배선(313)의 재료의 점도는 1000 cp 이하로서, 낮은 점도에서 낮은 저항 값으로 구현할 수 있다.
상기 디스펜싱 공정에 의해 형성되는 측면 연결배선(313)은 상기 상,하부 패드(31,32) 및 트렌치(311)의 표면에 소정 두께로 형성될 수 있으며, 예컨대 10㎛ 이하로 형성될 수 있고, 그 폭은 100㎛ 이하 예컨대, 20㎛ 내지 100㎛ 범위로 형성될 수 있다. 상기 측면 연결배선(313) 공정은 챔버 없이 또는 시드층 없이 형성될 수 있다. 또한 상기 디스센싱 공정에 의해 형성되는 측면 연결배선(313)은 스텝 커버리지가 20㎛ 이상의 폭이 70% 이상으로 형성될 수 있다.
이에 따라 측면 연결배선(313)의 신뢰성을 개선시켜 줄 수 있다. 상기 측면 연결배선(313)이 상기 트렌치(311) 내부에 매립됨으로써, 베젤 리스(bezel-less) 패널을 제공할 수 있으며, 회로기판(20)의 측면(Sc)에 연결배선(313)을 형성한 구조에서 발생될 수 있는 오버버든(overburden)이 발생되지 않을 수 있으며, 박리 문제를 제거할 수 있다. 기존에는 회로기판(20)의 측면(Sc)에 연결배선(313)을 트렌치(311) 없이 형성할 경우, 회로기판(20)의 측면(Sc) 및 모서리의 표면 상에서 연결배선(313)이 돌출(overburden)되는 문제가 있다. 또한 발명은 매립 구조의 배선에 의해 산화 문제를 제거할 수 있고, 비산화 특성의 재질로 인해 산화를 억제할 수 있는 효과가 있다.
상기 제2단계에서, 상기 측면 연결배선(313)을 디스펜싱한 다음, 제1소결 공정을 진행하게 된다. 상기 제1소결 공정은 소프트 베이킹, 광 소결, 또는 진공 소결 중 적어도 하나로 진행될 수 있다. 상기 소프트 베이킹 공정은 100도 내지 130도의 범위 내에서 진행하여, 상기 도전성 잉크 또는 페이스트 재료 내의 휘발성 물질을 제거할 수 있다. 상기 광 소결은 배선 재료인 구리(Cu)의 산화를 방지하기 위해 광 램프, 광학 렌즈, 또는 광 케이블로 이용할 수 있으며, 광의 침투 효율이 배선 두께가 10㎛ 이하일 때 효과적으로 진행될 수 있고, 재료 내의 휘발성 물질(예: solvent)을 제거할 수 있다. 상기 진공 소결은 배선 재료인 구리(Cu)의 산화를 방지하기 위해 진행될 수 있으며, 배선 두께가 10㎛ 이하일 때 효과적일 수 있다. 여기서, 상기 제1소결 공정은 상기 측면 연결배선(313)과 상기 상부/하부 패드와 같은 노출된 회로 패턴에 대해 진행될 수 있다. 그리고 제1소결 과정에서 부품들은 보호하기 위해 차폐한 상태로 진행될 수 있다. 상기 상/하부 패드는 제1소결 공정에 의해, 표면에 형성된 전도층 즉, 금속 산화물인 예컨대, ITO를 소결함으로써, 고밀도의 ITO소결체를 제공할 수 있다. 이에 따라 도 17의 비교 예와 같이, (A)의 상부 패드 또는 (B)의 공통 단자의 표면에 형성된 ITO 층이 벗겨지는 문제가 있으나, 이를 방지할 수 있다. 또한 제1소결 공정으로 낮은 점도를 갖는 측면 연결배선(313)을 소결시켜 줌으로써, 트렌치(311)의 내측과 상,하부 패드(31,32)의 표면과의 접착력이 개선될 수 있고, 배선당 저항 값이 0.5옴 이하로 제공할 수 있다.
도 9의 (D) 및 도 11의 (C)와 같이, 제3단계는 페시베이션층(315)을 형성하게 된다(도 16의 S103). 상기 페시베이션층(315)은 점도를 갖는 절연 재질을 이용하여 디스펜싱 공정에 의해 진행될 수 있으며, 다른 예로서 스프레이 또는 프린팅 공정으로 진행될 수 있다. 상기 페시베이션층(315)은 실리콘 또는 에폭시와 같은 수지 재질을 포함할 수 있다. 상기 제3단계에서, 상기 페시베이션층(315)의 형성 후, 제2소결 과정을 진행하게 된다. 상기 제2소결 과정은 베이킹 공정(온도: 100도 ~ 150도)을 통해 재료 내의 휘발성 물질(예: solvent)을 제거할 수 있으며, 또는 열 혹은 UV 공정으로 진행될 수 있다.
이러한 제2소결 공정을 통해 상기 페시베이션층(315)은 상,하부 패드(31,32), 측면 연결배선(313), 및 배선이 없이 노출된 트렌치(311)의 표면(S31,S33,S35)과의 접착력이 개선될 수 있다.
제4단계로서 상기 회로기판(20) 상에 LED 칩들을 탑재하게 된다(도 16의 S104). 이후의 공정은 LED 칩들을 커버 또는 보호하는 공정이 진행될 수 있으며, 이에 대해 한정하지는 않는다.
다른 예로서, 도 10의 (A)(B)와 도 11의 (A)와 같이, 제1단계에서 트렌치(311) 공정을 진행할 때, 상기 트렌치(311) 상부 또는 하부는 경사진 면(S33,S35)을 포함할 수 있다. 상기 경사진 면(S33,S35)은 회로기판(20)의 측면(Sc) 상부 및 하부에서 패드 방향으로 경사질 수 있으며, 회로기판(20)의 상면 에지 영역 및 하면 에지 영역에 각각 노출될 수 있다. 상기 경사진 면(S33,S35)에 의해 상부 및 하부에서의 깊이(D12,D14)는 서로 다른 깊이로 나타날 수 있다.
도 10의 (C)와 도 11의 (B)와 같이, 제2단계에서 상기 경사진 면(S33,S35)으로 측면 연결배선(313)이 형성됨으로써, 측면 연결배선(313)은 트렌치(311)의 상부 및 하부에서 보다 넓은 면적으로 접촉될 수 있다. 이때 상기 측면 연결배선(313)의 표면은 상기 트렌치(311)의 내측면(S31), 상부 면(S33), 하부 면(S33)의 거칠기를 따라 거칠기를 가질 수 있다.
도 10의 (D)와 도 11의 (C)와 같이, 제3단계에서 상기 트렌치(311)의 경사진 면(S33,S35) 위에 측면 연결배선(313)과 페시베이션층(315)이 형성될 수 있다.
한편, 도 12 및 도 13의 (A)(B)와 같이, 제1단계에서, 상기 트렌치(311)를 형성할 때, 외측의 최대 폭(D11)은 상기 트렌치들 중 적어도 하나가 상기 범위 내에서 서로 다를 수 있다. 상기 외측 최대 폭(D11)은 중심 폭(D15)보다 클 수 있으며, 상기 중심 폭(D15)은 하부 중심폭(D18)이 상부 중심폭(D18)보다 작을 수 있다. 상기 중심 폭(D15)은 상기 회로기판(20)의 측면(Sc)에서 상기 트렌치(311)의 내측면(S31)까지의 깊이(D12, 도 9)의 40% 내지 60%의 범위 또는 45% 내지 55%의 범위에서의 폭일 수 있다. 상기 상부 중심폭(D16)은 17㎛ 이상이며, 하부 중심폭(D18)은 16㎛ 이하일 수 있으며, 상부 중심폭(D16)과 하부 중심폭(D18)의 차이는 5㎛ 이하일 수 있다. 상기 상부 중심폭(D16)은 트렌치(311)의 폭(D11)의 50% 이상이며, 하부 중심폭(D18)은 상기 트렌치(311)의 폭(D11)의 50% 미만일 수 있다. 이러한 트렌치(311)의 상부 중심폭(D16)과 하부 중심폭(D18)의 차이로 인해, 매립되는 측면 연결배선(313)이 디스펜싱될 때 일정 이상 폭을 갖고 밀착될 수 있다.
도 13의 (A)(B)와 같이, 상기 트렌치(311)의 상부는 상기 회로기판(20)의 측면(Sc)에서 내측 방향으로 점차 좁아지는 내부 폭(D13)을 가질 수 있다. 상기 트렌치(311)의 상단 내부 폭(D13)은 상기 상부 중심폭(D15)보다 작을 수 있으며, 하부 중심폭(D18)과 같거나 클 수 있다. 상기 상단 내부 폭(D13)은 14㎛ 이상 예컨대, 14㎛ 내지 17㎛의 범위일 수 있다. 상기 상부 패드(31)의 중심 폭(D17)은 상기 상단 내부 폭(D13)보다 클 수 있다. 상기 상단 내부 폭(D13)은 상부 패드(31)에 경사진 구조로 연장된 폭으로서, 상부 패드(31)에 손해를 주지 않고 점차 좁아지는 폭을 갖고 연장됨으로써, 측면 연결배선(313)이 트렌치(311) 내측에서 상부 패드(31)까지 연장될 때, 모서리 또는 각진 부분을 제공하지 않을 수 있어 배선의 오픈 불량을 방지할 수 있다.
도 14와 같이, 제3단계의 페시베이션층(315)을 형성한 다음, 도 14의 (A)와 같이 회로기판(20)의 측면(Sc)에서 바라볼 때, 트렌치(311) 상부인 측면(Sc)과 상면(Sa) 사이의 모서리 부분에 돌출되는 부분(overburden)이 발생되지 않음을 알 수 있다. 도 14의 (B)와 같이, 회로기판의 측면(Sc)에서 트렌치(311) 하부인 페시베이션층(315)가 외부로 돌출되지 않음을 알 수 있다.
도 15와 같이, 복수의 디스플레이 패널(100a,100b)들을 서로 밀착할 때, 상기 트렌치(311) 내부에 연결배선(313) 및 페시베이션층(315)을 밀착시켜 줌으로써, 경계부에서의 암부가 발생되지 않고 밀착시켜 줄 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
1: 지지부재
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
31: 상부 패드
32: 하부 패드
50: 박막트랜지스터부
311: 트렌치
313: 측면 연결배선
315: 페시베이션층
Sa: 상면
Sb: 하면
Sc: 측면

Claims (18)

  1. 지지부재, 상기 지지부재 상에 복수의 LED 칩 및 상기 지지부재의 측면에 인접한 상면과 하면에 각각 복수의 상부 패드와 복수의 하부 패드를 갖는 회로 기판;
    상기 지지부재의 상측에서 하측까지 내측을 향해 오목한 복수의 트렌치;
    상기 트렌치들 각각의 내부에 형성되며, 상기 상부 패드 및 상기 하부 패드 각각을 전기적으로 연결하는 복수의 측면 연결배선; 및
    상기 복수의 측면 연결배선 및 상기 상부 패드들 및 상기 하부 패드들 상에 배치되는 복수의 페시베이션층;을 포함하며,
    상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며,
    상기 트렌치들 각각은,
    상기 지지부재의 측면에 배치되는 측면 트렌치;
    상기 지지부재 상측 에지로부터 상기 측면 트렌치의 상부와 연결되며 상기 지지부재의 상면에 배치되며 상기 상부 패드 방향으로 연장되는 상면 트렌치; 및
    상기 지지부재 하측 에지로부터 상기 측면 트렌치의 하부와 연결되며 상기 지지부재의 하면에 배치되며 상기 하부 패드 방향으로 연장되는 하면 트렌치;를 포함하고,
    상기 트렌치들 각각은 내측면이 거칠기를 갖고,
    상기 복수의 측면 연결배선 각각은,
    상기 지지부재의 측면 트렌치에 배치되는 제1 연결배선;
    상기 제1 연결배선 상부와 연결되며 상기 상면 트렌치에 배치되고 상기 지지부재의 에지측 상면에서 상기 상부 패드 방향으로 연장되는 제2 연결배선; 및
    상기 제1 연결배선 하부와 연결되며 상기 하면 트렌치에 배치되고 상기 지지부재의 에지측 하면에서 상기 하부 패드 방향으로 연장되는 제3 연결배선;을 포함하는 것을 특징으로 하는, 디스플레이 패널.
  2. 삭제
  3. 제1항에 있어서,
    상기 지지부재의 측면 트렌치에 배치되는 상기 제1 연결배선의 수평 폭은,
    상기 상면 트렌치 또는 상기 하면 트렌치에 각각 배치되는 상기 제2 연결배선 또는 상기 제3 연결배선의 수평 폭에 비해 큰 것을 특징으로 하며,
    상기 상면 트렌치와 상기 하면 트렌치 각각은 경사진, 디스플레이 패널.
  4. 제1항에 있어서,
    상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되는, 디스플레이 패널.
  5. 제4항에 있어서,
    상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않는, 디스플레이 패널.
  6. 제1항, 및 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 트렌치들 각각은 상기 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격되는, 디스플레이 패널.
  7. 제1항, 및 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 트렌치들 각각은 하부 중심 폭이 상부 중심 폭보다 좁은, 디스플레이 패널.
  8. 제1항, 및 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 측면 연결배선은 구리-그래핀계 화합물인, 디스플레이 패널.
  9. 지지부재 상면에 상부 패드들 및 하면에 하부 패드들이 배치된 회로 기판이 제공되면,
    상기 지지부재의 측면 상측에서 하측까지 오목한 트렌치들을 형성하는 제1단계;
    상기 트렌치들 각각의 내부에 복수의 측면 연결배선을 형성하는 제2단계; 및
    상기 복수의 측면 연결배선의 표면을 덮고 상기 트렌치들 각각에 복수의 페시베이션층을 형성하는 제3단계;를 포함하며,
    상기 트렌치들은 상기 상부 패드들 각각과 상기 하부 패드들 각각의 외측에 각각 배치되며,
    상기 트렌치들 각각은,
    상기 지지부재의 측면에 배치되는 측면 트렌치;
    상기 지지부재 상측 에지로부터 상기 측면 트렌치의 상부와 연결되며 상기 지지부재의 상면에 배치되며 상기 상부 패드 방향으로 연장되는 상면 트렌치; 및
    상기 지지부재 하측 에지로부터 상기 측면 트렌치의 하부와 연결되며 상기 지지부재의 하면에 배치되며 상기 하부 패드 방향으로 연장되는 하면 트렌치;를 포함하고,
    상기 트렌치들 각각은 내측면이 거칠기를 갖고,
    상기 복수의 측면 연결배선 각각은,
    상기 지지부재의 측면 트렌치에 배치되는 제1 연결배선;
    상기 제1 연결배선 상부와 연결되며 상기 상면 트렌치에 배치되고 상기 지지부재의 에지측 상면에서 상기 상부 패드 방향으로 연장되는 제2 연결배선; 및
    상기 제1 연결배선 하부와 연결되며 상기 하면 트렌치에 배치되고 상기 지지부재의 에지측 하면에서 상기 하부 패드 방향으로 연장되는 제3 연결배선;을 포함하는 것을 특징으로 하는, 디스플레이 패널 제조방법.
  10. 제9항에 있어서,
    상기 제2단계는 점도를 갖는 도전성 재질을 각 트렌치를 따라 디스펜싱하고 제1소결 과정을 통해 복수의 측면 연결배선을 형성하는, 디스플레이 패널 제조방법.
  11. 제10항에 있어서,
    상기 제3단계는 점도를 갖는 절연 재질을 상기 측면 연결배선의 표면으로 디스펜싱하고, 제2소결 과정을 거쳐 페시베이션층을 형성하는, 디스플레이 패널 제조방법.
  12. 제10항에 있어서,
    상기 제1소결 과정에 의해 상기 상부 패드 및 상기 하부 패드의 표면에 형성된 금속 산화물 층이 소결되는, 디스플레이 패널 제조방법.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 지지부재의 측면 트렌치에 배치되는 상기 제1 연결배선의 수평 폭은,
    상기 상면 트렌치 또는 상기 하면 트렌치에 각각 배치되는 상기 제2 연결배선 또는 상기 제3 연결배선의 수평 폭에 비해 큰 것을 특징으로 하며,
    상기 상면 트렌치와 상기 하면 트렌치 각각은 경사진, 디스플레이 패널 제조방법.
  14. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 측면 연결배선들 각각은 상기 트렌치들 각각에 매립되고 상기 회로기판의 측면보다 내측에 배치되며,
    상기 페시베이션층들 각각은 상기 트렌치들 각각에 매립되며 상기 회로기판의 측면에 돌출되지 않는, 디스플레이 패널 제조방법.
  15. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 트렌치들 각각은 상기 트렌치에 인접한 상부 패드 및 상기 하부 패드로부터 이격되며,
    상기 상부 패드들 각각은 상기 페시베이션층과 중첩되는 않는 영역의 면적이 상기 페시베이션층과 중첩되는 영역의 면적보다 큰, 디스플레이 패널 제조방법.
  16. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 측면 연결배선은 구리 및 그래핀 중 적어도 하나를 갖는 도전성 잉크가 수지에 30wt% 내지 85wt%의 범위로 첨가되는, 디스플레이 패널 제조방법.
  17. 제9항 내지 제12항 중 어느 한 항에 있어서,
    상기 디스플레이 패널 상에 LED 칩들을 탑재하는 제4단계를 포함하며,
    상기 LED 칩들 각각은 상기 상부 패드, 상기 측면 연결배선 및 상기 하부 패드에 전기적으로 연결되는, 디스플레이 패널 제조방법.
  18. 제1항 및 제3항 내지 제5항 중 어느 한 항의 디스플레이 패널을 갖는, 디스플레이 장치.
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