KR20210094907A - 디스플레이 패널, 디스플레이 장치 및 그 제조방법 - Google Patents

디스플레이 패널, 디스플레이 장치 및 그 제조방법 Download PDF

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KR20210094907A
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Abstract

발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재의 상면에 배치되며 패드들을 갖는 박막트랜지터(TFT)부; 상기 지지부재의 상면에 배치되며 상부에 전극들을 갖는 복수의 LED칩; 상기 복수의 LED칩 각각을 상기 지지부재의 상면에 접착하는 투명한 접착층; 상기 복수의 LED 칩을 덮는 수지부재; 상기 수지부재 상에 배치되며 상기 전극과 패드를 각각 연결하는 복수의 연결부; 및 상기 지지부재의 하면에 상기 LED칩과 대면하는 영역 각각이 오픈된 복수의 개구부를 갖는 광 차단층을 포함하며, 상기 LED칩들 각각에서 방출된 광은 상기 지지부재를 거쳐 상기 개구부들 각각으로 방출될 수 있다.

Description

디스플레이 패널, 디스플레이 장치 및 그 제조방법{DISPLAY PANEL, DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
발명의 실시 예는 디스플레이 패널 및 디스플레이 장치에 관한 것이다. 발명의 실시 예는 광원 모듈을 갖는 디스플레이 패널 또는 디스플레이 장치의 제조방법에 관한 것이다. 발명의 실시 예는 마이크로미터 이하의 크기를 갖는 발광다이오드 칩들을 패키징한 패널의 제조방법에 관한 것이다. 발명의 실시 예는 디스플레이 패널을 갖는 디스플레이 장치에 관한 것이다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.
발명의 실시 예는 투명한 회로기판의 일면에 복수의 발광 다이오드 칩을 접착시키고, 회로기판의 타면(또는 하면)을 통해 광을 조사하는 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 복수의 발광다이오드 칩의 일면을 투명한 회로기판에 접착시키고 패키징한 표시 장치, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 적어도 3개의 컬러 또는 서로 동일한 컬러의 광을 발광하는 복수의 발광다이오드 칩의 일면을 투명한 회로기판에 접착시키고 패키징한 디스플레이 장치, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 도전성 캐리어 상에 복수의 발광다이오드 칩을 픽업한 후, 상기 발광다이오드 칩들 각각의 하면을 투명한 회로기판에 접착시킨 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 복수의 발광다이오드 칩 각각의 하면에 접착층을 접착시킨 다음, 상기 회로기판에 접착시킨 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 투명한 회로기판 상에 부착된 복수의 발광다이오드 칩들을 수지부재로 밀봉하고, 연결부의 패턴으로 상기 회로기판의 패드들과 발광 다이오드 칩의 전극들을 전기적으로 연결해 줄 수 있는 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다.
발명의 실시 예는 회로기판의 타면과 투명한 커버 사이에 광 차단부를 배치하고, 광 차단부의 영역에서 발광 다이오드 칩들 각각과 중첩되는 영역을 오픈시킨 디스플레이 패널 및 그 장치를 제공할 수 있다.
발명의 실시 예는 회로기판의 타면과 투명한 커버 사이에 광 차단부 및 형광체층을 배치한 디스플레이 패널 및 그 장치를 제공할 수 있다.
발명의 실시 예에 따른 디스플레이 패널은, 투명한 지지부재; 상기 지지부재의 상면에 배치되며 패드들을 갖는 박막트랜지터(TFT)부; 상기 지지부재의 상면에 배치되며 상부에 전극들을 갖는 복수의 LED칩; 상기 복수의 LED칩 각각을 상기 지지부재의 상면에 접착하는 투명한 접착층; 상기 복수의 LED 칩을 덮는 수지부재; 상기 수지부재 상에 배치되며 상기 전극과 패드를 각각 연결하는 복수의 연결부; 및 상기 지지부재의 하면에 상기 LED칩과 대면하는 영역 각각이 오픈된 복수의 개구부를 갖는 광 차단층을 포함하며, 상기 LED칩들 각각에서 방출된 광은 상기 지지부재를 거쳐 상기 개구부들 각각으로 방출될 수 있다.
발명의 실시 예에 의하면, 상기 복수의 연결부는 감광성 도전 재질을 포함할 수 있다. 발명의 실시 예에 의하면, 상기 지지부재의 하면에 투명한 커버; 및 상기 투명한 커버와 상기 지지부재의 하면 사이에 투명한 접착제층을 포함할 수 있다. 상기 광 차단층은 상기 지지부재의 하면과 상기 접착제층 사이에 접착될 수 있다. 상기 광 차단층은 상기 접착제층과 상기 투명 커버의 상면 사이에 접착될 수 있다. 발명의 실시 예에 의하면, 상기 복수의 LED 칩은 픽셀 영역을 형성하기 위해 적색, 녹색 및 청색의 광을 발광하며, 상기 개구부들 각각에는 상기 접착체층의 일부가 배치될 수 있다. 발명의 실시 예에 의하면, 상기 복수의 LED 칩은 청색 컬러의 광을 발광하며, 픽셀 영역을 형성하는 복수의 LED 칩 중 제1 LED칩에 대면하는 제1개구부에 제1형광체층; 및 상기 복수의 LED 칩 중 제1 LED 칩에 대면하는 제2개구부에 제2형광체층; 및 상기 복수의 LED 칩 중 제3 LED 칩에 대면하는 제3개구부에 투명한 층이 형성되며, 상기 청색 컬러의 광과 제1 및 제2형광체층에 의해 파장 변환된 광들을 갖고 단위 픽셀을 형성할 수 있다.
발명의 실시 예에 의하면, 상기 복수의 연결부, 상기 수지부재 및 상기 박막트랜지스터부의 상부를 보호하는 패시베이션층을 포함할 수 있다. 상기 수지부재 및 상기 광 차단층은 광 또는 열 흡수 재질을 포함할 수 있다. 상기 접착층은 복수개가 상기 LED칩들 각각에 접착되며, 열 전도성의 무기 필러를 포함할 수 있다. 상기 접착층은 상기 지지부재의 상면에 접착되며, 상기 수지부재는 상기 LED 칩들 각각의 측면 및 상면, 상기 접착층들 각각의 외면에 접착될 수 있다.
발명의 실시 예에 의하면, 상기 접착층의 두께는 0.1㎛ 내지 50㎛의 범위이며, 상기 투명 커버와 상기 지지부재는 글라스 재질일 수 있다. 상기 LED 칩들 각각은 제1전극 및 제2전극을 포함하며, 상기 박막트랜지스터는 각 LED칩의 주변에 제1패드 및 제2패드를 포함하며, 상기 연결부는 상기 수지부재 상에서 제1전극과 상기 제1패드 사이에 연결된 제1연결부, 및 상기 제2전극과 상기 제2패드 사이에 연결된 제2연결부를 포함하며, 상기 제1 및 제2연결부는 감광성 도전재질을 포함할 수 있다.
발명의 실시 예에 따른 디스플레이 패널의 제조방법은, 도전성 캐리어의 하면에 상부 전극들이 배치된 복수의 LED칩을 픽업하는 제1단계; 상기 도전성 캐리어를 투명한 접착층이 형성된 보조기판 상에 대향시키고, 상기 LED칩들의 하면 각각에 상기 접착층을 스템핑하는 제2단계; 상기 LED 칩들 각각에 상기 접착층이 스템핑되면, 박막트랜지스터(TFT)부를 갖는 회로기판 상에 도전성 캐리어를 위치시키고, 상기 LED 칩들을 회로기판의 투명한 지지부재의 상면에 접착층으로 부착시키는 제3단계; 및 상기 지지부재의 하면에 LED 칩과 대면하는 영역이 오픈된 복수의 개구부를 갖는 광 차단층을 형성하는 제4단계를 포함하며, 상기 LED칩들 각각에서 방출된 광은 상기 지지부재를 거쳐 상기 개구부들 각각으로 방출될 수 있다.
발명의 실시 예에 의하면, 상기 회로기판 상부에 수지부재를 형성하여 상기 복수의 LED칩 및 박막트랜지스터부의 패드를 밀봉하는 단계; 상기 복수의 LED 칩의 상부에 배치된 전극들과 상기 박막트랜지스터부의 패드들을 오픈시키는 단계; 상기 수지부재 상에 감광성 도전층을 형성하는 단계; 및 상기 감광성 도전층 상에 연결부 영역을 제외한 영역에 대해 노광하고 현상한 후 상기 패드와 전극들 각각에 연결된 감광성 재질의 연결부들을 각각 형성하는 단계를 포함할 수 있다.
발명의 실시 예에 의하면, 상기 수지부재, 및 상기 연결부들 상에 패시베이션층을 형성하는 단계를 포함하며, 상기 수지부재 및 광 차단층은 광 또는 열 흡수 재질이며, 상기 수지부재는 상기 접착층과 LED 칩의 측면에 접착될 수 있다.
발명의 실시 예에 의하면, 상기 지지부재의 하면에 투명 커버를 투명한 재질의 접착제층으로 접착시키는 단계를 포함하며, 상기 접착제층은 상기 투명 커버와 상기 지지부재의 하면 사이에 접착될 수 있다. 상기 광 차단층은 상기 지지부재의 하면과 상기 접착제층 사이에 접착될 수 있다. 상기 광 차단층은 상기 접착제층과 상기 투명 커버의 상면 사이에 접착될 수 있다.
발명의 실시 예에 의하면, 상기 복수의 LED 칩은 픽셀 영역을 형성하기 위해 적색, 녹색 및 청색의 광을 발광하며, 상기 개구부들 각각에는 상기 접착체층의 일부가 배치될 수 있다.
발명의 실시 예에 의하면, 상기 복수의 LED 칩은 청색 컬러의 광을 발광하며,
픽셀 영역을 형성하는 복수의 LED 칩 중 제1 LED칩에 대면하는 제1개구부에 제1형광체층; 및 상기 복수의 LED 칩 중 제1 LED 칩에 대면하는 제2개구부에 제2형광체층; 및 상기 복수의 LED 칩 중 제3 LED 칩에 대면하는 제3개구부에 투명한 층이 형성되며, 상기 청색 컬러의 광과 제1 및 제2형광체층에 의해 파장 변환된 광들을 갖고 단위 픽셀을 형성할 수 있다.
발명의 실시 예에 의하면, 상기 복수의 LED 칩을 픽업하기 전 및 픽업한 다음에 불량 LED 칩을 검사하여 교체하는 공정을 수행할 수 있다.
발명의 실시 예는 복수의 발광다이오드 칩들의 일면에 접착층을 미리 스템핑 공정을 통해 부착한 후 투명한 회로기판에 접착시켜 줄 수 있어, 제조 공정이 간단해 질 수 있으며, 접착층의 두께를 균일하게 제공할 수 있는 기술적 효과가 있다.
발명의 실시 예는 스템핑 공정을 통해 발광다이오드 칩의 일면에 접착층을 부착해 줌으로써, 회로기판의 표면 상에서의 접착 공정이 제거되는 기술적 효과가 있다.
발명의 실시 예는 탄성을 갖는 도전성 캐리어를 통해 접착층이 형성된 복수의 발광다이오드 칩들을 회로기판에 접착시켜 줄 수 있어, 발광다이오드 칩들을 보호할 수 있는 기술적 효과가 있다.
발명의 실시 예는 복수의 발광다이오드 칩들을 블록별 또는 컬러별로 회로기판에 접착시켜 줄 수 있는 기술적 효과가 있다.
발명의 실시 예는 회로기판 상에 부착된 복수의 발광다이오드 칩들을 수지부재로 밀봉함으로써, 발광 다이오드 칩들의 출사면을 제외한 영역을 밀봉할 수 있는 효과가 있다.
발명의 실시 예는 회로기판 상에 부착된 복수의 발광다이오드 칩들을 수지부재의 표면에 배치된 연결부를 통해 발광 다이오드 칩의 전극과 회로기판의 패드들을 전기적으로 연결해 줄 수 있다. 이에 따라 회로기판의 하면으로 방출되는 광의 간섭을 차단할 수 있고 광 추출 효율을 개선할 수 있다.
발명의 실시 예는 회로기판의 일면에 박막트랜지스터부와 발광 다이오드칩들이 배열시키고 타면을 통해 광 출사 영역으로 제공할 수 있다. 이에 따라 회로기판의 측면 또는 외곽부에서 하부 패턴과 연결하기 위한 연결 패턴을 형성하지 않을 수 있으며, 드라이버 칩과 같은 부품들을 회로기판의 일면 상부에 배치할 수 있는 효과가 있다.
발명의 실시 예는 회로기판의 일면에 복수의 발광 다이오드 칩들을 수지부재로 밀봉한 후, Ÿ‡(Wet) 방식으로 도전성 층을 형성한 다음 패터닝 공정을 통해 연결부를 형성함으로써, 공정을 단순화시키고 연결부의 패턴 신뢰성을 개선시켜 줄 수 있다.
발명의 실시 예는 도전성 캐리어에 복수의 발광 다이오드 칩들을 부착하기 전 또는/및 후, 및/또는 회로기판에 발광 다이오드 칩들을 접착한 후 불량 LED 칩을 선택하여 교체하거나, 추가적으로 더 배치할 수 있는 기술적 효과가 있다.
발명의 실시 예는 회로기판의 일면에 복수의 발광다이오드 칩을 접착층으로 접착시키고, 타면에 광 차단부, 형광체층 또는 투명한 커버 중 적어도 하나를 배치한 광원 모듈, 디스플레이 패널 또는 디스플레이 장치를 제공할 수 있다.
발명의 실시 예는 복수의 발광다이오드 칩을 갖는 광원 모듈, 디스플레이 패널 또는 디스플레이 장치의 공정 수율이 개선될 수 있는 기술적 효과가 있다.
발명의 실시 예에 따른 서로 동일한 컬러의 광을 발광하는 LED 칩들을 사용하거나, 적어도 2종류 또는 3종류의 광을 발광하는 LED 칩들을 배열한 광원 모듈, 디스플레이 패널 및 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있는 기술적 효과가 있다.
도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이다.
도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이다.
도 4 및 도 5는 발명의 실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이다.
도 6은 발명의 예로서, LED 칩의 예를 나타낸 단면도이다.
도 7은 발명의 실시 예에서 복수의 LED칩의 하면에 접착층을 대향시킨 공정을 나타낸 도면이다.
도 8은 발명의 실시 예에 따른 보조기판 상에 접착층이 코팅되는 과정을 나타낸 도면이다.
도 9는 발명의 실시 예에서 도전성 캐리어의 상세 구성도이다.
도 10의 (A)(B)는 비교 예의 정전척의 픽업 과정을 설명하기 위한 도면이다.
도 11은 발명의 실시 예에서 접착층이 접착된 LED 칩들을 배열한 도전성 캐리어층을 예를 나타낸 도면이다.
도 12는 발명의 실시 예에서 도전성 캐리어에 픽업된 LED칩들을 회로기판에 접합시킨 예를 나타낸 도면이다.
도 13은 발명의 실시 예에서 LED 칩들이 회로기판의 일면에 부착된 예이다.
도 14는 발명의 실시 예에서 회로기판 상에 제1 내지 제3LED 칩들이 배열된 예 예이다.
도 15a 및 도 15b는 발명의 실시 예에서 회로기판 상에 부착된 LED칩의 패키징 과정을 설명한 도면이다.
도 16은 발명의 실시 예에서 회로기판 상에 LED 칩의 전극을 노출하고 도전층을 형성한 예의 도면이다.
도 17의 (A)-(C)는 발명의 실시 예에서 LED 칩 상에 연결부를 형성하는 과정을 설명한 도면이다.
도 18은 발명의 실시 예에 따른 디스플레이 장치에서 회로기판 상에 제1내지 제3LED 칩에 의해 광이 방출된 예를 나타낸 도면이다.
도 19는 발명의 실시 예에서 회로기판의 일면에 배치된 박막트랜지스터부와 LED칩의 연결 예를 나타낸 도면이다.
도 20은 도 18의 발명의 실시 예에 따른 디스플레이 장치의 제1변형 예이다.
도 21은 발명의 다른 실시 예에 따른 디스플레이 장치의 예이다.
도 22 내지 도 26은 발명의 다른 디스플레이 장치의 변형 예들이다.
도 27는 도 18의 발명의 실시 예에 따른 디스플레이 장치의 제2변형 예이다.
도 28은 도 27의 투명 커버의 렌즈 어레이의 예이다.
도 29는 도 20의 회로기판 상에 구동 기판을 연결한 예이다.
도 30은 도 29의 평면도의 예이다.
도 31은 발명의 실시 예에서 회로기판의 에지 측을 설명한 예이다.
도 32은 발명의 실시 예에서 회로기판 상에서 LED 칩의 교체 예를 나타낸 도면이다.
도 33 및 도 34는 발명의 실시 예에서 회로기판 상에서 영역(P11)과 LED들의 배열 예이다.
도 35은 발명의 실시 예에 따른 투명 커버에서의 렌즈 어레이와 플랫한 면에서의 투과율을 비교한 그래프이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1 및 도 2는 발명의 실시 예에서 박막트랜지스터부를 갖는 회로기판을 패널 단위로 커팅한 예이며, 도 3은 발명의 실시 예에 따른 복수의 LED 칩을 갖는 디스플레이 장치의 예를 나타낸 도면이고, 도 4 및 도 5는 발명의 실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이며, 도 6은 발명의 예로서, LED 칩의 예를 나타낸 단면도이고, 도 7은 발명의 실시 예에서 복수의 LED칩의 하면에 접착층을 대향시킨 공정을 나타낸 도면이며, 도 8은 발명의 실시 예에 따른 보조기판 상에 접착층이 코팅되는 과정을 나타낸 도면이고, 도 9는 발명의 실시 예에서 도전성 캐리어의 상세 구성도이며, 도 10의 (A)(B)는 비교 예의 정전척의 픽업 과정을 설명하기 위한 도면이고, 도 11은 발명의 실시 예에서 접착층이 접착된 LED 칩들을 배열한 도전성 캐리어층을 예를 나타낸 도면이며, 도 12는 발명의 실시 예에서 도전성 캐리어에 픽업된 LED칩들을 회로기판에 접합시킨 예를 나타낸 도면이며, 도 13은 발명의 실시 예에서 LED 칩들이 회로기판의 일면에 부착된 예이고, 도 14는 발명의 실시 예에서 회로기판 상에 제1 내지 제3LED 칩들이 배열된 예 예이며, 도 15a 및 도 15b는 발명의 실시 예에서 회로기판 상에 부착된 LED칩의 패키징 과정을 설명한 도면이고, 도 16은 발명의 실시 예에서 회로기판 상에 LED 칩의 전극의 노출 및 도전층을 형성한 과정을 나타낸 도면이며, 도 17의 (A)-(C)는 발명의 실시 예에서 LED 칩 상에 연결부를 형성하는 과정을 설명한 도면이며, 도 18은 발명의 실시 예에서 회로기판 상에 제1내지 제3LED 칩에 의해 광이 방출된 예를 나타낸 도면이다.
도 1 내지 도 18을 참조하면, 지지부재(1)의 일면(또는 상면)에는 개별 발광 영역(A1)에 박막트랜지스터(TFT)와 LED 칩들을 탑재하고 이들의 구동을 위한 배선 패턴을 형성하며, 지지부재(1)의 타면(또는 배면)에는 상기 LED 칩들로부터 방출된 광들이 방출되는 발광 면이거나 디스플레이 표면일 수 있다. 상기 LED 칩들 각각은 미니 LED 또는 마이크로(예: 100㎛ 이하) 크기의 LED들일 수 있다. 여기서, 상기 LED 칩이나 TFT를 구동하기 위한 드라이버 IC나 각종 부품은 상기 지지부재(1)의 일면 상에 배치될 수 있다. 즉, 드라이버 IC나 각종 부품은 지지부재(1)의 타면에 배치하지 않고, 일면 상에 배치할 수 있다. 이에 따라 지지부재(1)의 투명한 재질을 통해 광이 방출될 수 있다. 상기 지지부재(1)는 커팅 라인(C1,C2)을 통해 단위 크기의 디스플레이 패널(11,12,13,14)로 커팅될 수 있다. 여기서, 상기 배선 패턴을 갖는 개별 지지부재(1)는 회로기판으로 정의될 수 있다.
상기 지지부재(1)는 회로기판의 지지 층을 포함하며, 투명한 재질로 형성될 수 있으며, 플라스틱 재질, 글라스 재질, 세라믹 재질, 또는 투명 절연 필름 중 적어도 하나를 포함할 수 있다. 상기 지지부재(1)는 상부에 패턴이 형성된 투명한 연성 기판이거나 비 연성의 기판일 수 있다. 여기서, 상기 지지부재(1)는 하부 패턴이 외곽 둘레에 형성되거나 형성되지 않을 수 있다.
상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 손목시계, 휴대폰 단말기, 혹은 타일링방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈는 2인치(inch) 이상이거나, 마이크로 LED를 갖는 디스플레이의 사이즈일 수 있으며, 이에 한정되는 것은 아니다.
여기서, 인접한 디스플레이 패널(11,12,13,14) 사이의 경계 부분은 지지부재(1)가 개별 패널 크기로 커팅되는 부분으로서, 상온에서 레이저 빔에 의해 커팅할 경우, 레이저 빔에서 나오는 고열에 의해 소자나 부품에 열 충격이 가해지거나 파괴되는 문제가 있으며, 또한 커팅 라인에 인접한 각종 배선이 열화되는 문제가 발생될 수 있다.
발명의 일 예는 저온진공챔버에서 레이저 빔에 의해 상기 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이에 따라 개별 지지부재(1)의 에지 영역(A2,A3)에 열 충격이 최소화되고 TFT와 각종 부품이나 배선의 열화를 줄여줄 수 있다. 여기서, 상기 저온진공챔버는 0도 내지 -50도의 범위의 환경의 챔버이며, 가스가 주입되면 레이저 빔을 조사하게 되며, 이때 국부적으로 플라즈마가 발생하여, 지지부재(1)의 커팅 라인(C1,C2)을 따라 커팅하게 된다. 이때 저온진공챔버 내에서 커팅 공정을 진행하게 되므로, 대기중의 산소와 같은 가스와의 반응으로 인한 문제를 줄여줄 수 있다. 상기 저온진공챔버에서 공급되는 가스는 선택되고 조절될 수 있으며, 불활성 가스 및 불소 가스 중 적어도 하나 또는 모두를 포함할 수 있다. 상기 가스는, 예컨대 N2, Ar, He, CF4, SF6, NH3, CF4/H2, CHF3, C2F6, H2, C2H4, CH4 중 적어도 하나와 O2를 포함할 수 있다. 여기서, 상기 가스에서 산소의 함유량은 0.1% 이상 예컨대, 0.1% 내지 10%의 범위로 제공될 수 있다. 또한 상기 가스는 합성부를 통해 가스 종류를 선택할 수 있고 그 함량도 조절할 수 있다.
이때 저온챔버 내의 환경에서 레이저 빔으로 플라즈마를 발생시켜 커팅하게 되므로, 지지부재(1)의 커팅에 따른 부품, 소자, 배선 등에 열화를 줄일 수 있다. 또한 커팅 시 고온으로 인한 주변의 열 손해(HAZ)를 최소화시켜 줄 수 있고, 상기 열 손해 영역을 커팅 라인(C1,C2)으로부터 20㎛ 이하의 영역으로 줄여줄 수 있다. 따라서, 디스플레이 패널이나 기판에 대해 열에 대한 신뢰성을 개선시켜 줄 수 있다. 또한 저온에서 공정을 진행하게 되므로, 가공속도를 높여줄 수 있다. 또한 기판에 열에 의한 손해가 줄어들어, 크랙이나 칩핑, 습도에 의한 결로 발생을 줄여줄 수 있다. 이에 따라 저온진공챔버에서 기판들을 정밀하게 커팅하게 되므로, 패널 간의 간격을 줄여줄 수 있고, 가공 공차를 최소화할 수 있다.
도 2의 (A)(B)와 같이, 커팅된 디스플레이 패널(11)은 중앙의 발광 영역(A1)과 비 발광 영역인 에지 영역(A2,A3)으로 구분될 수 있다. 상기 에지 영역은 상면(Sa)에 상부 패드 또는 에지 패턴(31)들이 배치되거나, 상부 및 하부의 에지 영역에 패드들이 배치될 수 있으며, 이 경우에는 표시 영역을 제외한 영역에 상기 패드들이 형성될 수 있다. 상기 상부 패드 또는 에지 패턴(31)들은 도전성 리드로서, 일부는 테스트 단자로 사용될 수 있다. 도 2의 (B)와 같이, 상부의 에지 패턴(31)은 단위 패널의 에지 부분을 지나는 커팅 라인 상에 배치될 수 있다.
종래의 지지부재(1) 또는 디스플레이 패널은 에지 영역에 상부에 LED 칩 및 상부 패드를 배치하고, 하부에 하부 패드 및 드라이버 IC 등을 배치하고 이들을 서로 연결해 주는 공정이 진행되며, 이때 상부 패드와 하부 패드를 연결하기 위해 패널의 측면(Sc)으로 연장되는 패턴 또는 패널을 관통하는 패턴을 형성해야 하는 문제가 있으며, 상기 패턴을 보호하기 위한 층을 별도로 더 형성하여야 하는 문제가 있다. 또한 상기 패턴을 형성할 때, 증착력이 낮고 증착된 후 경화 공정이 진행되므로 복잡할 수 있다. 또한 종래에는 관통 패턴을 형성할 때 각 에지 영역에서 수 백개 이상의 패드마다 비아 홀을 가공하고, 그 비아 홀들 각각에 금속 물질을 디스펜싱하고 경화하여, 비아를 형성하는 복잡한 문제가 있다.
도 3과 같이, 디스플레이 패널은 개별 지지부재(1)의 일면(또는 상면)(Sa)에 TFT부(50)와 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 여기서, 도 3의 (A)(B)(C)와 같이, 발명의 실시 예는 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3)을 제공하고, 상기 블록들(D1,D2,D3) 각각은 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있다. 상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 상기 제1 LED칩(2A)들은 적색 광을 발광하며, 제2 LED칩(2B)들은 녹색 광을 발광하며, 제3 LED칩(2C)들은 청색 광을 발광할 수 있다.
상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다.
이러한 각 블록(D1,D2,D3)별을 순차적으로, 지지부재(1) 상에 정해진 영역에 각각 접착시킨 후, 전기적으로 각 블록의 LED 칩들을 연결해 줌으로서, 지지부재(1) 상에 LED 칩(2A,2B,2C)들을 탑재할 수 있다. 상기 LED 칩들은 광이 출사되는 하면이 지지부재(1)의 일면(Sa)에 부착되며, LED 칩들의 상부에 전극들이 노출될 수 있다.
다른 예로서, 여기서, 상기 LED칩들이 동일한 컬러(예: 청색)를 발광한 경우, 각 컬러별 블록으로 구분하지 않고, 패널에 필요한 전체 LED 칩을 하나의 블록에 배열한 후, 지지부재(1)에 탑재할 수 있다.
여기서, 블록 상에 LED 칩들이 배치되면, 제1불량 칩 검사 공정을 수행하게 된다. 상기 제1불량 칩 검사 공정은 각 컬러 블록별 제1 내지 제3 LED 칩에 대해 수행하거나, 동일 컬러 블록별 LED 칩에 대해, 불량 LED 칩을 검사한 후, 이를 제거하고 재 탑재할 수 있다. 이는 LED 표시 장치의 단위 패널에 배열되는 LED칩들의 개수가 증가하면 증가할수록 불량 LED 칩의 개수는 증가될 수 있어, 미리 불량 LED 칩을 제거하고 교체할 수 있다. 상기 불량 LED 칩의 검사 공정은 (Probe) 장비로 진행하거나, 무선점등장비, 자동 광학 검사(AOI) 장비 등을 통해 진행될 수 있다. 이러한 검사 공정을 통해 불량 LED 칩을 추출해 줌으로써, 패널의 수율이 향상될 수 있다. 이후, 제1불량 칩 검사 공정에서 불량 LED칩을 교체한 다음, 재 검사 공정을 통해 패널의 수율을 더 높여줄 수 있다.
이때 상기 지지부재(1) 상에는 광을 흡수 또는 차단하는 수지부재(150)가 배치될 수 있어, 광이 상부 방향으로 누설되거나 방출되는 것을 차단하고, 지지부재(1)의 타면(Sb) 또는 하부 방향으로 방출되도록 할 수 있다. 상기 수지부재(150)는 후술되는 광 흡수, 또는 열 흡수 또는 방열 재질의 수지부재와 패시베이션층을 포함할 수 있다.
상기 지지부재(1) 상에 배치된 각 블록의 LED칩(2A,2B,2C)은 TFT부(50)에 전기적으로 연결되어 구동될 수 있으며, 상기 제1 내지 제3 LED칩(2A,2B,2C) 각각은 서브 픽셀일 수 있고, 적어도 하나의 제1 내지 제3 LED칩(2A,2B,2C)이 배치된 최소 영역은 단위 픽셀이라고 정의할 수 있다. 여기서, 상기 단위 픽셀은 서로 다른 컬러를 발광하는 3종류의 LED 칩(2A,2B,2C)을 이용하거나, 청색 LED 칩과 형광체층과 조합하여 픽셀 영역을 구현할 수 있다. 상기 단위 픽셀은 서로 다른 컬러 예컨대, 적어도 삼색 컬러를 발광하는 LED칩(2A,2B,2C)들로 구현되거나, 서로 동일한 컬러를 발광하는 LED칩과 양자점 또는 형광체와 같은 시트의 조합으로 구현될 수 있다. 상기 단위 픽셀은 적색, 녹색 및 청색의 광을 발광할 수 있으며, 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 예컨대 LED칩(2A,2B,2C)들은 모두 동일한 컬러를 발광하는 LED칩을 포함할 수 있다. 상기 LED칩(2A,2B,2C)은 서브 픽셀을 위해 마이크로 사이즈를 갖는 칩이며, 예컨대, 각 LED칩의 한 변의 길이는 10㎛ 내지 100㎛의 범위일 수 있다. 상기 LED칩(2A,2B,2C)의 사이즈는 LED칩의 미세제조 기술에 따라 한 변의 길이가 미세크기(≤1㎛, 또는 1㎛-50㎛)의 범위일 수도 있다. 예를 들어, 상기 LED칩(2A,2B,2C)의 사이즈는 1㎛ 내지 50㎛ Х1㎛ 내지 50㎛의 범위일 수 있으나, 이에 한정되는 것은 아니다.
또한 표시장치를 위해 여러 개의 디스플레이 패널들이 밀착될 경우, 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널들을 갖는 디스플레이 장치의 사이즈는 상기 디스플레이 패널의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치에서 각 패널들은 결합, 분리 또는 제거가 가능한 구조이다.
상기 디스플레이 패널의 회로기판은 복수의 LED칩(2A,2B,2C)을 구동할 수 있는 TFT 어레이 기판을 사용하게 된다. 즉, 회로기판은 복수의 LED칩(2A,2B,2C)을 구동하기 위한 박막트랜지스터(TFT)부(50)와 각종 배선들이 형성되어 있으며, 상기 박막트랜지스터가 턴-온되면, 배선을 통해 외부로부터 입력된 구동신호가 LED칩(2A,2B,2C)에 인가되고 각 LED칩이 발광하게 되어 화상을 구현하게 된다. 상기 회로기판은 각 픽셀 영역(2)에 배치된 서브 픽셀 예컨대, LED칩(2A,2B,2C)들이 각각 독립적으로 구동되도록 구성된 회로 예컨대, 박막 트랜지스터를 포함할 수 있다.
상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다.
패널의 커팅 전 또는 후에 복수의 LED칩(2A,2B,2C)은 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 박막트랜지스터와 각종 배선은 포토 공정에 의해 형성되지만, LED칩(2A,2B,2C)들은 별도의 본딩 공정이나 리플로우 공정을 통해 탑재될 수 있다. 여기서, 박막트랜지스터를 갖는 회로기판과 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판은 상기 LED칩(2A,2B,2C)과 이에 연결되는 박막트랜지스터부(50)를 포함할 수 있다. 상기 회로기판은 유리와 같은 투명한 지지부재(1)로 형성될 수 있으며, 상기 TFT부(50)는 상기 지지부재(1)의 일면(또는 상면)에 배치될 수 있다. 상기 LED칩(2A,2B,2C)으로부터 발생된 광은 상기 지지부재(1)의 타면(또는 하면)(Sb)을 통해 방출될 수 있어, 디스플레이 장치로 기능할 수 있다.
이하, 구체적으로 디스플레이 패널의 제조 공정 및 디스플레이 장치에 대해 설명하기로 한다.
도 4 및 도 5와 같이, 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3)을 준비하게 된다. 상기 블록들(D1,D2,D3) 각각은 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있으며, 서로 다른 위치 상에 배열될 수 있도록 정렬될 수 있다.
상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 상기 제1 LED칩(2A)들은 적색 광을 발광하며, 제2 LED칩(2B)들은 녹색 광을 발광하며, 제3 LED칩(2C)들은 청색 광을 발광할 수 있다. 상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다.
여기서, 제1 LED 칩(2A)를 부착 및 패키징하는 공정을 설명하기로 하며, 제2 및 제3 LED칩(2B,2C)의 설명은 생략하거나 제1 LED 칩(2A)의 설명을 참조하기로 한다.
상기 제1 LED칩(2A)들이 지지몸체(310)의 지지 프레임(312) 상에 배열되어 제1블록(D1)을 형성하면, 캐리어 몸체(250)의 지지 축(230)에 연결된 도전성 캐리어(210)를 상기 제1블록(D1) 상에 위치 정렬하게 된다. 여기서, 상기 제1 LED칩(2A)들의 상부에는 전극(K1,K2)들이 배치되며, 하부에는 광을 방출하는 부재 또는 시트가 배치될 수 있다. 여기서, 상기 광을 방출하는 부재는 투명한 재질의 층 또는 성장 기판일 수 있다. 다른 예로서, 3개의 컬러별 블록이 아닌, 동일 컬러의 LED 칩이 하나의 블록으로 배열될 수 있고, 이를 도전성 캐리어에 위치 정렬할 수 있다.
상기 도전성 캐리어(210)의 하면을 상기 제1블록(D1)의 상면에 수직 하 방향으로 이동시켜 위치시키면, 도 5와 같이 상기 도전성 캐리어(210)에 상기 제1 LED칩(2A)들이 부착될 수 있으며, 상기 제1블록(D1)이 부착된 상기 도전성 캐리어(210)를 수직 상 방향으로 이동시키거나 지지 몸체(310)를 다른 방향으로 이동시킬 수 있다. 여기서, 상기 도전성 캐리어(210)의 하부는 탄성부재(215)를 구비하고 있어, 상기 도전성 캐리어(210)가 수직 하 방향으로 이동될 때, 제1 LED칩(2A)에 전달되는 충격을 줄여줄 수 있고, 제1 LED칩(2A) 또는 다른 LED 칩들이 부착될 수 있다.
상기 도전성 캐리어(210)에는 제1 LED칩(2A)의 상부에 배치된 전극(K1,K2)들이 부착되며, 상기 전극(K1,K2)들은 적어도 2개의 전극을 포함할 수 있다. 상기 전극(K1,K2)들은 제1 LED칩(2A)의 패드일 수 있다. 상기 제1 LED칩(2A)의 하면은 노출될 수 있다.
여기서, 제2불량 칩 검사 공정을 수행하게 된다. 상기 도전성 캐리어(210)에 컬러별 제1 내지 제3 LED칩(2A,2B,2C)이 부착되거나, 단일 컬러의 LED 칩이 전 영역에 부착되면, 접착 불량 LED 칩 또는 미 부착 칩 영역을 검출하게 된다. 이러한 검사를 통해 부착 불량 LED 칩을 양면 테이프를 통해 제거할 수 있고, 불량 LED 칩이 제거되거나 미 부착 영역에 해당 LED 칩을 부착시켜 줄 수 있다. 이러한 제2불량 칩 검사 공정을 통해 공정 중에 발생될 수 있는 불량 율을 낮출 수 있고, 패널들의 수율을 개선시켜 줄 수 있다.
도 6을 참조하여, LED 칩의 일 예를 설명하기로 한다. LED 칩(2A,2B,2C) 중 적어도 하나 또는 모두는 투광성 기판(101), 상기 투광성 기판(101) 상에 발광 구조물(102,103,104), 상기 발광 구조물(102,103,104) 상부에 배치된 전극(K1,K2)을 포함할 수 있다. 상기 발광 구조물(102,103,104)의 최상층과 전극(K1,K2) 사이에 반사층(107)을 포함할 수 있다.
상기 투광성 기판(101)은 성장 기판이거나 투명한 층으로서, 절연성 재질 또는 반도체 재질로 형성될 수 있다. 상기 투광성 기판(101)은 예컨대, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있으며, 제거될 수 있다.
상기 발광 구조물(1021,103,104)은 화합물 반도체로 제공될 수 있다. 상기 발광 구조물(102,103,104)은, 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광 구조물(1021,103,104)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 발광 구조물(102,103,104)은 제1전극(K1)에 연결된 제1 도전형 반도체층(102)과, 상기 제2전극(K2)에 연결된 제2 도전형 반도체층(104), 상기 제1 및 제2도전형 반도체층(102,104) 사이에 배치된 활성층(103)을 포함할 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(102)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 상기 제2 도전형 반도체층(104)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 다른 예로서, 상기 제1 및 제2도전형 반도체층(102,104)은 p형 및 n형 반도체층일 수 있다.
상기 활성층(103)은 화합물 반도체로 구현될 수 있다. 상기 활성층(103)은 예로서, 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(103)이 다중 우물 구조로 구현된 경우, 상기 활성층(103)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있고, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 반사층(107)은 금속 또는 비 금속 재질로 형성될 수 있으며, 단층 또는 다층을 포함할 수 있다. 상기 반사층(107)은 다른 예로서, 서로 다른 굴절률을 갖는 DBR 구조를 포함할 수 있다.
상기 LED칩(2A,2B,2C) 각각은 상기 제1 및 제2전극(K1,K2)이 LED칩(2A,2B,2C)의 상부에 배치될 수 있다. 여기서, 상기 LED칩(2A,2B,2C)은 상기 제1 및 제2전극(K1,K2)의 위치에 따라 플립 칩, 수직형 칩, 또는 수평형 칩으로 제공될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh 중 적어도 하나 또는 둘 이상을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti/Ag 또는 Ti/ITO의 적층 구조를 포함하여, 상기 Ag 또는 ITO층은 Ti의 산화 방지를 위해 도포될 수 있으며, 열 공정에 따른 접착력이 증대될 수 있다. 상기 제1 및 제2전극(K1,K2) 사이의 영역 또는 발광 구조물의 표면에는 보호층, 절연층 또는 절연성 반사층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 이러한 LED칩(2A,2B,2C)의 구조는 일 예이며, 다른 반도체층들이 각 층 사이에 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 LED칩(2A,2B,2C)의 투광성 기판(101)의 하부에는 형광체와 같은 파장변환 물질을 갖는 층이나 필름이 배치될 수 있다. 상기 형광체는 황색, 녹색, 적색 또는 청색 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 형광체는 상기 LED칩(2A,2B,2C)에서 방출된 광을 적색, 녹색, 황색, 청색의 광으로 파장 변환할 수 있다. 상기 각 LED칩의 하면에 형광체층이 더 배치된 경우, 투명한 지지부재와 접착층으로 접착될 수 있다.
도 7을 참조하면, 상기 제1 LED칩(2A)들이 각각 부착된 상기 도전성 캐리어(210)는 보조기판(353) 상에 대응하거나 대면하게 된다. 여기서, 상기 보조기판(353)은 회전 축(350)에 의해 회전되는 상부 몸체(351) 상에 배치되며, 상기 상부 몸체(351)와 함께 회전될 수 있다.
상기 보조기판(353)의 표면 또는 상면에는 접착층(B0)이 형성될 수 있다. 상기 접착층(B0)은 투명한 재질을 포함할 수 있다. 상기 접착층(B0)는 투명한 접착 재질일 수 있다. 상기 접착층(B0)은 투명한 무기질 옥사이드계 재질일 수 있으며, 이 경우 광에 의한 변색을 줄여줄 수 있다. 상기 접착층(B0) 내에는 접착 재료, 열전도성 나노 파우더를 갖는 방열 재료 또는/및 산란 방지 재료가 포함할 수 있다. 상기 접착층(B0)은 열 전도성의 무기 필러를 포함하거나, 탄소 재료 또는 세라믹 소재를 포함할 수 있다. 상기 접착층(B0)은 다른 재질로서, 유기질 또는 무기질 재료의 투명한 재질일 수 있다. 상기 접착층(B0)의 두께는 2㎛ 이하 예컨대, 0.2㎛ 내지 2㎛의 범위일 수 있다. 상기 접착층(B0)은 보조기판(353) 상의 전 영역에서 균일한 두께로 제공될 수 있다. 상기 접착층(B0)의 투과율은 95% 이상 예컨대, 98% 이상일 수 있다. 상기 접착층(B0)은 Ag, Ti, Al, Mo 중 적어도 하나를 갖는 산화물 재질을 포함할 수 있다. 상기 접착층(B0)은 다층 구조 예컨대, Ti/Al/Ti 또는 Mo/Al/Mo와 같은 다층 산화물 구조를 포함할 수 있다.
여기서, 도 8을 참조하면, 보조기판(353) 상에 액상의 접착 재료를 디스펜싱한 다음, 스핀 코팅 형태로 형성해 줄 수 있다. 이때 상기 보조기판(353)이 회전하게 되므로, 접착층(B0)의 두께는 균일한 두께로 제공될 수 있다. LED 칩에 별도의 접착층을 형성할 경우, 두께 편차가 발생될 수 있고, 각 LED 칩과의 접착력 차이가 발생되는 문제가 있다. 상기 보조기판(353)의 재질은 유리 또는 플라스틱 재질일 수 있다. 상기 액상의 접착층(B0)은 보조기판(353) 상에 스프레이 방식으로 증착되거나, 디핑(Dipping), 슬릿(slit), 롤 코팅(roll coating), 또는 프린트 방식으로 형성될 수 있다. 상기 접착 재료는 1 CP 이상의 점성 예컨대, 1 내지 150 CP 정도의 점성을 가질 수 있다.
상기 접착층(B0)이 보조기판(353) 상에 코팅되면, 상기 보조기판(353) 상에 배치된 스템핑 영역(A5)에 상기 도전성 캐리어(210)의 하부에 배치된 제1블록(D1)에 배치된 LED 칩들의 하면이 대면할 수 있다.
도 7 및 도 11과 같이, 상기 도전성 캐리어(210)는 수직 하 방향 또는 상기 보조기판(353) 방향으로 이동되고, 상기 제1 LED칩(2A)을 상기 보조기판(353) 상에 접촉시킨 후, 수직 상 방향으로 이동하게 된다. 이때 상기 제1 LED칩(2A)의 하면에는 상기 접착층(B0)이 스템프 형태로 부착 또는 접착될 수 있다. 즉, 제1 LED칩(2A)을 스템핑 공정을 통해 상기 접착층(B0)을 각 제1 LED칩(2A)의 투명 기판에 형성해 줄 수 있다(도 11 참조).
도 11과 같이, 각 제1 LED칩(2A)의 하부에 배치된 투명 기판에는 접착층(B10)이 균일한 두께로 형성될 수 있다. 또한 상기 각 LED 칩(2A,2B,2C)의 하면에 배치된 접착층(B10)의 폭 또는 면적은 상기 LED 칩(2A,2B,2C)의 하면 폭 또는 하면 면적과 같거나, 상기 하면 폭 또는 하면 면적의 120% 이하일 수 있다. 이러한 접착층(B10)을 부착하는 공정 후에 제3불량 칩 검사 공정을 수행할 수 있다. 이때의 제3불량 칩 검사 공정을 통해 접착층(B10)이 부착된 컬러별 블록의 LED 칩을 제공하거나, 동일 컬러의 단일 블록의 LED 칩으로 제공할 수 있다.
도 9를 참조하여, 발명에서 도전성 캐리어를 이용한 LED 칩의 픽업 또는 분리시키는 공정에 대해 설명하기로 한다. 상기 도전성 캐리어(210)는 하부에 탄성부재(215)를 구비하며, 지지 플레이트(211)일 수 있다. 상기 탄성부재(215)는 전도성 탄성부재(212), 상기 지지 플레이트(211)와 전도성 탄성부재(212) 사이에 유전체층(214) 및 전극층(213)을 포함할 수 있다. 상기 지지 플레이트(211)의 하부에는 상기 유전체층(214)이 형성되며, 상기 유전체층(214)을 지지할 수 있다. 상기 지지 플레이트(211)는 금속 재질 또는 비 금속 재질이거나, 예컨대, 알루미늄 재질을 포함할 수 있다. 상기 유전체층(214)은 비금속 물질 예컨대, 폴리이미드, 폴리에스테르, 세라믹, 탄탈리움, 실리콘 필름 중 적어도 하나를 포함할 수 있다. 상기 세라믹 재질은 비정질상의 세라믹재인 Al2O3, Y2O3, ZrO2, AlC, TiN, AlN, TiC, MgO, CaO, CeO2, TiO2, BxCy, BN, SiO2, SiC, YAG, AlF3로 이루어진 군에서 1종 또는 2종 이상이 각각 혼합되어 사용되는 것이다. 상기 유전체층(214)의 두께는 1mm 이하 예컨대, 0.1 내지 1mm의 범위에 배치될 수 있다.
상기 전극층(213)은 상기 유전체층(214)과 상기 전도성 탄성부재(212) 사이에 배치될 수 있다. 상기 전극층(231)의 둘레에는 접착층(216)이 배치되어, 상기 유전체층(214)과 상기 탄성부재(212) 사이를 접착시켜 줄 수 있다. 상기 접착층(216)은 상기 유전체층(214)의 재질이거나 실리콘 또는 에폭시와 같은 재질일 수 있다.
상기 전극층(213)은 전극 라인(218)을 통해 전원을 공급받을 수 있으며, 도전성 금속 예컨대, 텅스텐, 몰리브덴, 타이타늄, 은 및 구리 중 적어도 하나 또는 둘 이상을 포함할 수 있다. 상기 전극층(213)은 메쉬 형태의 전극 패턴들이 배열되어 있으며, 전 영역에 균일한 분포로 배치될 수 있다. 상기 전극층(213)의 두께는 50 마이크로 미터 이하 예컨대, 15 내지 50 마이크로 미터의 범위로 제공될 수 있다. 상기 전극층(213)은 단층 또는 다층으로 형성될 수 있다.
상기 전도성 탄성부재(212)는 탄성을 갖는 전도성 재질을 포함할 수 있으며, 점성과 탄성을 갖는 중합체일 수 있다. 상기 전도성 탄성부재(212)는 고무, 열 가소성 중합체이거나 열 경화성 중합체일 수 있다. 상기 전도성 탄성부재(212)는 내부에 Ni, Cu, Ag, Al과 같은 금속 또는 금속 산화물 분말이나 카본 블랙와 같은 충전제를 포함할 수 있어, 전기 전도성 중합체로 기능할 수 있다.
도 9를 도 4 및 도 7을 참조하여 설명하면, 상기 도전성 캐리어(210)를 LED 칩(2A,2B,2C) 상에 접촉시킨 후, 전극 라인(218)을 통해 전원을 공급하게 된다. 상기 전극층(213)에 전원이 공급되면, 상기 유전체층(214)과 상기 LED 칩(2A,2B,2C) 또는 전도성 탄성부재(212) 사이에는 정전기적 인력이 발생되고, 시간이 경화함에 따라 전하량은 각각에 누적될 수 있다. 이에 따라 상기 도전성 캐리어(210)의 하면 또는 전도성 탄성부재(212)의 하면에는 별도의 접착제 없이 LED 칩(2A,2B,2C)이 픽업될 수 있고, 상기 픽업 과정에서 상기 전도성 탄성부재(212)는 LED 칩(2A,2B,2C)에 가해지는 압력을 낮추거나 완충시켜 줄 수 있다. 이러한 과정을 통해 도 4의 공정에서 픽업 공정을 수행할 수 있고, 픽업된 후, 도 11과 같이, 접착층(B0)을 각 LED 칩(2A,2B,2C)에 스템핑하는 공정을 수행할 수 있다. 상기 전원은 직류 전압일 수 있다.
도 11 및 도 12를 참조하면, 상기 도전성 캐리어(210)의 하부에 접착층(B10)이 배치된 제1 LED칩(2A)을 지지부재(1) 또는 회로기판 상에 대응시키거나 대면시켜 줄 수 있다. 이때 상기 회로기판(20) 상에서 상기 복수의 제1 LED칩(2A)들이 탑재될 위치가 미리 설정되어 있어, 상기 제1 LED칩(2A)이 픽업된 도전성 캐리어(210)를 상기 지지부재(1) 또는 회로기판 상에 위치 정렬시켜 줄 수 있다.
상기 도전성 캐리어(210)를 수직 하 방향으로 이동시켜 상기 회로기판(20) 상에 위치시킨 상태에서, 상기 도전성 캐리어(210)에 부착된 제1 LED칩(2A)들을 상기 지지부재(1) 상에 배치(Release)하고 접착층(B10)으로 접착시켜 줄 수 있다.
상기 지지부재(1)이 배치된 지지 프레임(BS)은 지지하는 부재로서, 상기 투명한 접착층(B10)의 경화가 용이하도록 소정의 온도 즉, 250도 이하 예컨대, 100 내지 250도의 온도를 유지하는 정전척일 수 있다. 이때의 온도 편차가 일정하게 제공하여, 후술되는 수지 형성 공정에서의 크랙 방지를 억제할 수 있다. 이러한 방식으로 상기 지지부재(1)의 상면에 컬러별 블록의 LED 칩(2A,2B,2C)들이 차례대로 배치되거나, 동일 컬러의 블록의 LED 칩이 한 번의 부착 공정을 통해 배치될 수 있다.
도 13과 같이, 상기 지지부재(1)는 상부에 컬러별 블록의 LED 칩(2A,2B,2C)들이 차례대로 배치되면, 상기 LED 칩들이 배치될 영역의 주변 또는 외측에 복수의 패드(61,63)들이 배열될 수 있다. 즉, 각 LED 칩(2A,2B,2C) 각각의 전극과 연결되기 위한 패드(61,63)들일 수 있다. 상기 복수의 패드(61,63)들과 상기 복수의 제1 LED칩(2A)과, 복수의 제2 LED칩(2B), 및 복수의 제3 LED칩(2C)들은 지지부재(1)의 상면 상에 배치될 수 있다. 상기 복수의 패드(61,63)는 제1패드(61) 및 제2패드(63)를 포함할 수 있으며, 교대로 반복될 수 있다.
이에 따라 도 13과 같이 지지부재(1) 또는 회로기판 상에 제1 LED칩(2A)들이 배열될 수 있다. 상기 지지부재(1)의 상면과 상기 제1 LED칩(2A) 사이 각각에는 상기 접착층(B10)이 각각 배치될 수 있다. 여기서, 발명은 지지부재(1) 상의 패드(61,63) 상에 별도의 솔더를 형성하는 공정을 수행하지 않고, LED 칩(2A,2B,2C)를 접착층(B10)으로 부착시켜 줄 수 있다. 여기서, 상기 LED 칩은 가압 방식이 아닌 자연적인 언로딩(Natural unloading) 방식으로 회로기판 또는 지지부재 상에 부착되므로, LED 칩의 손해가 없고 로딩 후 열처리로 접착층(B10)을 경화시켜 주어, 공정이 단순화될 수 있다. 또한 접착층(B10)의 일부는 상기 로딩 공정에 의해 LED 칩(2A,2B,2C)의 외 측면으로 연장될 수 있다.
상기한 공정을 반복적으로 수행하여, 도 4에 개시된 각 제2블록의 제2 LED칩(2B), 및 제3블록의 제3 LED칩(2C)을 각각 회로기판(20) 상에 더 정렬시켜 줄 수 있다. 즉, 도전성 캐리어(210)를 상기 지지부재(1) 상에 위치시킨 후 상기 블록별 LED 칩(2A,2B,2C)들을 지지부재(1)의 상면에 접착층(B10)으로 부착한 다음, 상기 전원의 공급을 차단하게 된다. 이때 소정의 압력에 의해 상기 접착층(B10)은 상기 지지부재(1)의 상면에 접착되어, 각 블록별 LED 칩들이 배치될 수 있고, 부착시 LED 칩들의 유동을 억제시켜 줄 수 있다. 상기 전원의 공급이 차단되면, 상기 전도성 탄성부재(212)에는 0V가 충전될 수 있다. 즉, 같은 전압을 인가한 후 차단할 경우, 전도성 탄성부재(212)의 전도성 재질로 인해 0V의 전압이 걸리게 되므로, 상기 LED 칩들은 상기 도전성 캐리어(210)로부터 분리될 수 있다. 이는 전도성 탄성부재(212)에 의해 잔류 전하의 방전이 용이하게 이루어지므로, 전압을 인가하면 흡착력이 증가될 수 있고 전원을 차단시키면 충전된 전하량이 LED 칩에 영향을 주지 않고 방전될 수 있다.
이와는 다르게, 도 10의 비교 예와 같이, 정전 캐리어(210A)를 이용한 픽업 또는 분리 방식은, 콘덴서와 원리가 유사하게 전하를 축적하는 장치로서, 평행한 두 금속판(210B, Electrode 1,2)을 마주보게 한 상태에서 전압을 가하게 되면 +전극이 걸린 전극 판은 +전하를 띠게 되고, -전극이 걸린 전극 판은 -전하를 띠게 된다. 이때 대전된 두 평행판 사이에는 전하에 의한 힘이 발생하는데 이를 정전력(Electrostatic Force)이라 하며, 정전 캐리어(210A)는 진공챔버 내부에 기판이 놓이는 곳으로, 정전기의 힘을 사용하여 기판을 하부전극(Electrode 1,Electrode 2)에 고정시켜주는 기능을 하게 되며, + 또는 - 전기를 인가시키면 대상물(101A)에는 반대의 전위가 대전되고, 대전된 전위에 의하여 서로 끌어당기는 힘이 발생하는 원리를 이용하게 된다. 하지만, LED 칩을 갖는 대상물(101A)과의 접촉면 전체에 걸친 고른 정전기 힘의 작용에 의해 대상물(101A)을 고착시키는 구조이다. 하지만, 전원을 차단할 경우, 두 유전체층에 걸리는 전하가 천천히 방전하게 되고, 방전 면적이 큰 이유로 LED 칩들에 영향을 주는 문제가 있다. 발명의 실시 예는 전도성 탄성부재(212)를 도전성 캐리어의 하부에 배치시켜, LED 칩을 보호하는 한편, 상기 LED 칩에 영향을 주는 잔류 전하의 문제를 차단할 수 있다.
도 14와 같이, 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다. 다른 예로서, 회로기판(20)의 각각의 픽셀 영역(2)은 동일 컬러의 복수의 LED 칩(예: 청색 LED칩)들이 배열될 수 있다. 상기 복수의 LED칩(2A,2B,2C)은 회로기판(20)의 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 회로기판(20) 상에 배치되는 LED칩(2A,2B,2C)들은 후술되는 공정을 통해 패키징되고 전기적으로 연결될 수 있다. 경계 영역(P10)에는 복수의 게이트라인과 데이터라인에 의해 정의된 영역일 수 있으며, 상기 복수의 LED 칩(2A,2B,2C)과 연결될 수 있다. 여기서, 상기 복수의 LED 칩(2A,2B,2C)의 두께는 서로 동일하거나, 상면 높이는 서로 동일할 수 있다. 상기 복수의 LED 칩(2A,2B,2C)의 두께 차이가 존재할 경우, 접착층(B10)을 이용하여 서로 다른 종류의 LED칩(2A,2B,2C)의 상면 높이를 같게 할 수 있다.
이하, 상기 LED 칩들의 패키징 공정 및 배선 공정은 설명하기로 한다.
도 15a의 (가) 및 (나)와 같이, 상기 지지부재(1) 상에 LED 칩(2A,2B,2C)가 접착층(B10)으로 부착되면, LED칩(2A,2B,2C)의 상부에는 전극(K1,K2)들이 배치될 수 있다. 상기 수지부재(151)는 지지부재(1)의 상부를 몰딩하게 된다. 상기 수지부재(151)는 제 1내지 제3 LED칩(2A,2B,2C)들을 몰딩하게 된다. 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)들과 패드(61,63)의 표면을 덮을 수 있다. 상기 수지부재(151)는 TFT부의 표면을 덮을 수 있다. 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)을 통해 방출된 광을 흡수, 반사 또는 차단하는 재질을 포함할 수 있다. 상기 수지부재(151)는 빛샘을 방지할 수 있다. 상기 수지부재(151)는 바인더 수지, 광중합 개시제, 블랙 안료, 용제 중 적어도 하나를 포함할 수 있으며, 예컨대, 바인더 수지는 에폭시계 수지, 아크릴계 수지, 폴리이미드 수지, 페널 수지, 실리콘계 수지, 또는 카도계 수지 재료를 포함할 수 있다. 상기 수지부재(151)는 레진계 또는 에폭시계의 블랙 재질일 수 있으며, 내부에 차광성, 반사성 또는 흡수성의 첨가제를 포함할 수 있다. 상기 수지부재(151)는 고굴절성 무기 분사체를 포함할 수 있으며, 예컨대 TiO2　졸, SrTiO3　졸, ZnS, ZnSe, 포타슘 브로마이드, AgCl, MgO, 세슘 아이오다이드, 세슘브로마이드, CaCO3, 포스포러스 트리브로마이드, 페닐트리클로라이드, 트리크로만-4-온(Triochroman-4-one), 티오닐 브로마이드, ZnO2, CeO2, ITO 졸, Ta2O5, Ti2O5, Ti2O3, ZrO2, Br2, CS2, ZrO2-TiO2　계 졸 및 SiO2-Fe2O3계 화합물 중에서 선택된 1종 이상을 포함할 수 있다. 상기 수지부재(151)는 광 흡수 재질, 또는 열 흡수 또는 방열 재질을 포함할 수 있다.
여기서, 상기 수지부재(151)의 외측 표면은 오목한 제1리세스(R0)를 포함할 수 있으며, 상기 제1리세스(R0)는 곡면 또는/및 경사면을 포함할 수 있다. 즉, 상기 제1리세스(R0)의 표면은 급격한 곡면이나 단차진 면으로 제공되지 않도록 형성될 수 있다.
상기 수지부재(151)는 LED칩(2A,2B,2C)들의 상부, LED칩(2A,2B,2C)의 측면, 인접한 LED칩(2A,2B,2C)들의 사이, LED칩(2A,2B,2C)과 패드(61,63)들 사이에, 전극(K1,K2) 사이에 각각 배치될 수 있다. 여기서, 상기 LED칩(2A,2B,2C)과 패드(61,63) 사이의 최소 간격은 2㎛ 이상 예컨대, 2㎛ 내지 5㎛의 범위로 제공될 수 있다.
도 15a의 (나)(다)와 같이, 상기 수지부재(151)가 형성되면, 상기 LED칩(2A,2B,2C)의 전극(K1,K2)와 패드(61,63)을 오픈시켜 주게 된다. 여기서, 상기 전극(K1,K2)와 패드(61,63)의 오픈 공정은 예컨대, 마스크를 이용한 노광(exposure) 공정, 현상(developing) 공정을 거쳐 하드 베이킹(Baking) 공정으로 진행될 수 있다. 상기 수지부재(151)이 제거된 영역(R1,R2,R3,R4)을 통해 상기 전극(K1,K2)과 패드(61,63)가 후 방향으로 노출될 수 있다.
도 15의 (다)(라)와 같이, 상기 전극(K1,K2)와 패드(61,63)가 노출되면, 상기 수지부재(151)의 표면 상에 액상의 도전층(160)을 형성하게 된다. 상기 도전층(160)은 상기 수지부재(151)의 상면, 전극(K1,K2)들과 패드(61,63)들의 상면에 형성될 수 있다. 이때 상기 도전층(160)은 스프레이 방식으로 액상의 도전층(160)을 상기 수지부재(151)의 상면 전체와 전극(K1,K2)와 패드(61,63) 상의 전 영역에 형성될 수 있다.
이때 상기 도전층(160)은 상기 전극(K1,K2)와 패드(61,63) 상에 단일 잉크 층으로 덮고 있다. 상기 도전층(160)은 금속 재질의 나노 파우더와 접착 바인더를 포함할 수 있다. 상기 도전층(160)은 광개시제, 금속 재질의 나노 파우더와 접착 바인더를 포함할 수 있다. 상기 도전층(160)은 그래핀 재질, 금속 재질의 나노 파우더, 접착 바인더, 및 광 개시제를 포함할 수 있다.
상기 광개시제는 잉크 조성물의 총 중량의 10중량% 이하 예컨대, 0.01 내지 10 중량%의 범위일 수 있다. 상기 광개시제는 자외선 감응형 재료로서, HP-8, TPO 및 DETX 3종을 선택적으로 조합하여 사용할 수 있다. 상기 광개시제는 1-히드록시-시클로헥실-페닐 케톤, 2-히드록시-2-메틸 -1-페닐-1-프로판온, 2-히드록시-1-[4-(2-히드록시에톡시)페닐]-2-메틸-1-프로판온, 메틸벤조일포르메이트, α디메톡시-α-페닐아세토페논, 2-벤조일-2-(디메틸아미노)-1-[4-(4-모포린일)페닐]-1-부타논, 2-메틸-1-[4-(메틸 씨오)페닐]-2-(4-몰포린일)-1-프로판온 디페닐(2,4,6-트리메틸벤조일)-포스핀옥사이드, 또는 비스(2,4,6-트리메 틸벤조일)-페닐포스핀옥사이드 등을 들 수 있으나, 반드시 이에 제한되지는 않는다.
상기 금속 나노 파우더는 Al, Si, Au, Ag, Pt, Cr, Mo, Ta, 및 Cu 중 적어도 하나를 포함할 수 있다. 상기 금속 나노 파우더는 잉크 조성물 중에서 가장 높은 비율을 가질 수 있으며, 예컨대 50 중량% 이상이거나 50 내지 80 중량% 범위일 수 있다. 상기 접착 바인더는 무기물 바인더 예컨대, SiO2계, Na2O계, Al2O3계, Fe2O3계, CaO계 재질 중 적어도 하나를 포함할 수 있다. 상기 접착 바인더는 잉크 조성물의 총 중량의 60 중량% 이하 예컨대, 20 내지 60중량%의 범위일 수 있다. 상기 그래핀 재질은 10중량% 이하 예컨대, 0.01 내지 10중량% 범위일 수 있다.
상기 도전층(160)의 형성 공정은 Ÿ‡(Wet) 공정으로 형성될 수 있다. 상기 도전층(160)의 형성 공정은 스퍼터링 공정으로 형성될 수 있으나, 상기 스퍼터링 공정은 Ÿ‡ 공정보다 복잡하고 도전층의 박막 두께가 얇은 문제가 있다.
도 15a의 (라), 도 15b의 (마)와 도 16 및 도 17과 같이, 상기 도전층(160) 상에 마스크(170)를 배치할 수 있다. 상기 마스크(170)의 개구부(OP1)는 제거하고자 하는 영역과 중첩되는 영역에 형성될 수 있다. 즉, 상기 마스크(170)는 연결부의 영역을 제외한 영역을 오픈시켜 줄 수 있다. 이러한 개구부(OP1)를 통해 노광 공정을 수행한 다음, 현상 공정을 진행하게 된다. 이때 도 15b의 (바)와 같이, 현상 공정은 상기 노광된 영역만을 제거하고, 노광되지 않는 영역은 남아있게 된다(도 17의 (B)(C) 참조). 이러한 현상 공정 후 열 처리후 연결부가 LED 칩의 전극(K1,K2)과 회로기판의 패드(61,63)들을 서로 연결시켜 줄 수 있다. 즉, 상기 제1연결부(161)는 제1전극(K1)과 제1패드(61)를 연결해 주며, 제2연결부(162)는 제2전극(K2)와 제2패드(63)를 연결해 줄 수 있다. 상기 각 LED 칩(2A,2B,2C)을 덮는 수지부재(151) 상에서 도전층 중에서 상기 제1 및 제2연결부(161,162)의 영역들이 서로 분리된 상태로 남아있을 수 있다.
도 15b의 (사)와 같이, 패시베이션층(155)를 형성하게 된다. 상기 패시베이션층(155)은 상기 제1 및 제2연결부(161,162)의 상면 및 노출된 수지부재(151)의 표면 상에 형성될 수 있다. 상기 패시베이션층(155)은 실리콘 또는 에폭시와 같은 재질의 층이거나, 방열 재질의 절연층일 수 있다.
도 16을 참조하면, 상기 수지부재(151)는 상기 LED칩(2A,2B,2C)의 측면에 접착될 수 있으며, 예컨대 발광구조물(105)의 측면, 투광성 기판(101)의 측면, 전극(K1,K2)의 측면에 접착될 수 있다. 또한 수지부재(151)는 LED칩(2A,2B,2C)의 상면에 접착될 수 있으며, 전극(K1,K2)의 상면보다 높게 배치될 수 있다. 상기 수지부재(151)는 상기 접착층(B10)의 돌출부(B11)에 접착될 수 있다. 상기 접착층(B10)은 최소 두께(T1)가 1㎛ 이하 예컨대, 0.2㎛ 내지 0.5㎛ 범위를 갖고, 지지부재(1)의 상면에 LED칩(2A,2B,2C)의 하면을 밀착시켜, 광 투과율이 저하되는 것을 방지할 수 있다.
상기 돌출부(B11)는 상기 투광성 기판(101)의 측면에 접착되며, 수지부재(151)과의 접착력이 증가될 수 있다. 이에 따라 상기 수지부재(151)는 LED칩(2A,2B,2C)의 주변에 접착되어, 지지하여 유동을 방지할 수 있다.
도 16 및 도 17의 (A)을 참조하면, 액상의 감광성 도전층(160)을 상기 수지부재(151)의 전체 표면에 형성해 주고, 노광 및 현상을 통해 연결부를 형성하게 된다. 즉, 감광성 도전층(160)은 PCI(Photosensitive conductive ink) 재질일 수 있다. 이러한 PCI를 이용한 연결부의 형성 공정은 포토 레지스트(PR) 공정 없이 코팅-노광-현상 후 열처리 공정으로 단순화할 수 있다. 만약, 스퍼터 방식으로 연결부를 형성하는 공정에 비해, 포토레지스터 코팅하고 이를 제거하는 공정, 포토 레지스트의 잔막을 제거하는 공정, 메탈 에칭 공정 등이 줄어들 수 있다.
또한 상기 연결부(161,162)의 두께는 Ÿ‡ 공정을 통해 진행됨으로써, 전 영역에 균일하고 스퍼터 방식에 비해 두꺼운 두께로 형성될 수 있다. 또한 상기 연결부(161,162)의 두께는 1.5㎛ 이상의 두께 예컨대, 1.5 내지 5㎛의 범위로 형성될 수 있다. 이에 따라 연결부(161,162)에서의 크랙이 방지될 수 있고, 벗겨짐(delamination) 현상이 줄어들 수 있다. 또한 연결부(161,162)에서의 저항은 50mΩ 이하로 낮아질 수 있다. 또한 PCI 공정은 예컨대, 패드측 재질인 ITO와 전극측 재질인 Au와의 접착력이 높고 별도의 범프를 형성하는 공정 없이 Ÿ‡ 코팅을 통해 공정을 단순화시켜 줄 수 있다. 이러한 Ÿ‡ 방식은 스프레이 코팅 방식, 딥 코팅(dip coating), 스핀 코팅(spin coating), 또는 프린트 방식(예: 스크린 프린팅, 잉크젯 프린팅) 중 적어도 하나로 형성될 수 있다.
여기서, 스퍼터 방식으로 연결부를 형성할 경우, 다층으로 진행 시 많은 시간이 필요하고, 스퍼터 방식에 의한 파티클로 인한 쇼트가 발생될 수 있고, 예컨대 패드측 재질인 ITO와 전극측 재질인 Au와의 접착력이 낮아 Ti 또는 TiW와 같은 접착층을 증착한 다음 Au 또는 Cu와 같은 연결층을 형성하고 있어, 복잡하고 다양한 문제들이 노출되고 있다. 또한 스퍼터 방식으로 인한 연결부를 형성할 때, 그 두께는 1㎛ 이하로 형성될 수 있어, 벗겨짐 현상이나 크랙이 발생될 수 있다. 또한 스퍼터로 인한 연결부의 두께가 얇기 때문에 수지부재(151) 중에서 단차지거나 각진 부분(A10)와 같은 영역 상에 연결된 부분(A12)의 저항 값이 상승하는 요인이 되고 발열 및 단락의 위험이 있는 문제가 있다.
따라서, 발명의 실시 예는 Ÿ‡ 방식으로 연결부(161,162)를 형성해 줌으로써, 수지부재(151)의 각진 부분이나 단차진 부분에서 액상이 쏠리는 현상이 없어, 고저항, 발열 및 단선 등의 문제는 제거할 수 있다. 또한 스퍼터 방식보다는 Ÿ‡ 방식으로 연결부(161,162)를 형성해 줌으로서, 연결부(161,162)과 수지부재(151) 사이의 접착력 및 전기적 특성이 개선될 수 있다.
도 18과 같이, 제1 내지 제3 LED칩(2A,2B,2C) 상에는 수지부재(151)이 밀봉되며, 각 LED칩(2A,2B,2C)의 제1 전극(K1)와 TFT부의 제1패드(61) 사이에는 제1연결부(161)가 연결되며, 제2 전극(K2)과 TFT부의 제2패드(63) 사이에는 제2연결부(162)가 연결될 수 있다. 이에 따라 제1 내지 제3 LED칩(2A,2B,2C)는 TFT부와 전기적으로 연결되어, 선택적으로 구동될 수 있다. 제1 내지 제3 LED칩(2A,2B,2C)는 서로 다른 컬러 예컨대, 적색, 녹색 및 청색의 광을 발광할 수 있다. 다른 예로서, 제1 내지 제3 LED칩(2A,2B,2C)은 동일 컬러 예컨대, 청색의 광을 발광할 수 있다.
상기 복수의 LED 칩(2A,2B,2C)이 선택적으로 구동되면, 방출된 광들은 투명한 지지부재(1)를 통해 타면으로 방출될 수 있다. 이때 상기 LED칩(2A,2B,2C)의 주변에 배치된 상기 수지부재(151)는 측면 노출 광들을 흡수되거나 차단하여, 광의 시인성을 높여줄 수 있다.
도 19를 참조하면, 박막트랜지스터를 갖는 회로기판(20)과 상기 회로기판(20) 상에 배치된 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 연결되는 박막트랜지스터부(50)를 포함할 수 있다. 상기 회로기판(20)은 유리와 같은 투명한 지지부재(1) 및 그 상부의 패드 또는 라인 패턴을 포함할 수 있다. 상기 박막트랜지스터부(50)는 상기 지지부재(1)의 일면 또는 상면에 배치될 수 있다.
상기 회로기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다.
상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.
소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.
제1절연층(41)의 하부에는 제2연결 전극(59)이 형성된다. 이때, 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 제2 연결전극(59)(즉, 박막트랜지스터(TFT)의 드레인 전극(57))과 동일한 공정에 의해 형성될 수 있다.
박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 발광영역의 제1 절연층(41)의 개구부에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.
상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다. 각 LED칩(2A,2B,2C)의 제1 전극(K1)와 TFT부의 제1패드(61)에는 제1연결부(161)의 양단(P2,P4)이 연결되며, 제2 전극(K2)과 TFT부의 제2패드(63)에는 제2연결부(162)의 양단(P1,P3)이 연결될 수 있다. 상기 제1 및 제2연결 전극(57,59)는 지지부재(1)의 상면에 형성될 수 있다. 다른 예로서, 지지부재(1)의 상면에 형성된 게이트 절연층(49)이 제거된 영역에 상기 수지부재(151) 및 접착층(B10)이 배치될 수 있다. 다른 예로서, 상기 게이트 절연층(49)는 수지부재(151) 및 접착층(B10)의 하면에 연장될 수 있다.
상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다. 이후, 디스플레이 패널 상에 각 컬러별 LED 칩들이 실장되면, 클리닝 공정을 수행할 수 있으며, 상기 클리닝 공정을 통해 플럭스와 같은 비정상적인 부분을 제거할 수 있다.
상기 수지부재(151) 및 패시베이션층(155) 중 적어도 하나 또는 모두는 상기 TFT부(50)의 표면 상에 더 연장되어 배치될 수 있어, TFT부(50)의 표면을 보호할 수 있다.
도 20을 참조하면, 회로기판의 투명한 지지부재(1) 상에 복수의 LED 칩(2A,2B,2C)이 배치되고, 수지부재(151)로 몰딩되고, 연결부(161,162)로 전기적으로 연결되며, 패시베이션층(155)에 의해 표면이 보호될 수 있다.
투명한 지지부재(1)의 타면(또는 하면)은 상기 LED 칩들(2A,2B,2C)을 통해 방출된 광이 출사되는 면일 수 있다.
투명 커버(1A)는 상기 지지부재(1)의 타면(또는 하면)에 배치될 수 있다. 상기 투명 커버(1A)는 플라스틱 재질, 글라스 재질, 세라믹 재질, 또는 투명 절연 필름 중 적어도 하나를 포함할 수 있다. 상기 투명한 커버(1A)는 투명한 연성 재질이거나 비 연성의 재질일 수 있다. 상기 투명한 커버(1A)는 상기 지지부재(1)의 타면에 접착제층(1B)으로 부착될 수 있다. 상기 투명한 커버(1A)는 상기 지지부재(1)와 동일한 재질일 수 있다. 상기 투명한 커버(1A)는 상기 지지부재(1)와 동일한 두께이거나 상기 지지부재(1)의 두께보다 ±30㎛의 범위 차이를 가지고, 표시장치 또는 패널에 결합될 수 있다.
상기 접착제층(1B)은 상기 투명한 커버(1A)와 상기 지지부재(1)의 타면 사이에 배치될 수 있다. 상기 접착제층(1B)은 투명한 무기질 옥사이드계 재질일 수 있으며, 예컨대 투명한 몰드 또는 광학적 클리어 몰드(optically clear resin)로 형성될 수 있다. 이러한 접착제층(1B)은 광(C1,C2,C3)에 의한 변색이 줄어들 수 있다. 상기 접착제층(1B) 내에는 접착 재료, 열전도성 나노 파우더를 갖는 방열 재료 또는/및 산란 방지 재료가 포함할 수 있다. 상기 접착제층(1B)은 열 전도성의 무기 필러를 포함하거나, 탄소 재료 또는 세라믹 소재를 포함할 수 있다. 상기 접착제층(1B)은 다른 재질로서, 유기질 또는 무기질 재료의 투명한 재질일 수 있다. 상기 접착제층(1B)의 두께는 60㎛ 이하, 예컨대, 2㎛ 내지 60㎛의 범위일 수 있다. 상기 접착제층(1B)은 전 영역에서 균일한 두께로 제공될 수 있다. 상기 접착제층(1B)의 투과율은 90% 이상 예컨대, 95% 이상일 수 있다. 상기 접착제층(1B)은 Ag, Ti, Al, Mo 중 적어도 하나를 갖는 산화물 재질을 포함할 수 있다. 상기 접착제층(1B)은 다층 구조 예컨대, Ti/Al/Ti 또는 Mo/Al/Mo와 같은 다층 산화물 구조를 포함할 수 있다.
광 차단층(M1)은 투명한 지지부재(1)와 투명한 커버(1A) 사이에 배치될 수 있다. 상기 광 차단층(M1)은 투명한 지지부재(1)의 하면과 투명한 커버(1A) 상면 사이에 접착될 수 있다. 상기 광 차단층(M1)은 상기 접착제층(1B)과 상기 지지부재(1)의 하면 사이에 배치될 수 있다. 다른 예로서, 상기 광 차단층(M1)은 상기 접착제층(1B)과 상기 투명한 커버(1A) 상면 사이에 배치될 수 있다. 상기 광 차단층(M1)은 레진계 블랙 재질일 수 있으며, 내부에 차광성, 반사성 또는 흡수성의 첨가제 중 적어도 하나를 포함할 수 있다. 상기 광 차단층(M1)는 고굴절성 무기 분사체를 포함할 수 있으며, 예컨대 TiO2　졸, SrTiO3　졸, ZnS, ZnSe, 포타슘 브로마이드, AgCl, MgO, 세슘 아이오다이드, 세슘브로마이드, CaCO3, 포스포러스 트리브로마이드, 페닐트리클로라이드, 트리크로만-4-온(Triochroman-4-one), 티오닐 브로마이드, ZnO2, CeO2, ITO 졸, Ta2O5, Ti2O5, Ti2O3, ZrO2, Br2, CS2, ZrO2-TiO2　계 졸 및 SiO2-Fe2O3계 화합물 중에서 선택된 1종 이상을 포함할 수 있다. 상기 광 차단층(M1)은 광 흡수 재질, 또는 열 흡수 또는 방열 재질을 포함할 수 있다.
상기 광 차단층(M1)의 두께는 광을 차단하거나 흡수할 수 있는 두께로 형성될 수 있으며, 예컨대 30㎛ 이하이거나 3㎛ 내지 30㎛의 범위일 수 있다. 또한 광 차단층(M1)은 상기한 두께 및 첨가제에 의해 방열 기능을 수행할 수 있다.
상기 광 차단층(M1)은 복수의 개구부(Ma,Mb,Mc)를 포함할 수 있다. 상기 각 개구부(Ma,Mb,Mc)는 각 LED 칩(2A,2B,2C)와 대면할 수 있다. 상기 복수의 개구부(Ma,Mb,Mc)는 서로 이격될 수 있으며, 개구부(Ma,Mb,Mc)들 간의 간격은 인접한 LED 칩 간의 간격과 동일할 수 있다. 상기 개구부(Ma,Mb,Mc) 각각의 폭(W2) 또는 길이는 상기 개구부(Ma,Mb,Mc) 각각에 대면하는 상기 LED 칩의 폭 또는 길이보다 클 수 있다. 즉, 상기 개구부(Ma,Mb,Mc)는 LED 칩(2A,2B,2C)로부터 방출된 광(C1,C2,C3)이 방출되는 출사 영역일 수 있다. 상기 광 차단층(M1)의 개구부(Ma,Mb,Mc)에는 상기 접착제층(1B)의 일부가 형성될 수 있다. 여기서, 상기 접착제층(1B)의 최소 두께는 상기 광 차단층(M1)과 투명한 커버(1A) 사이의 두께로서, 30㎛ 이하로 형성될 수 있으며, 최대 두께는 개구부(Ma,Mb,Mc)에서의 두께로서, 0.1㎛ 내지 60㎛의 범위일 수 있다.
이러한 광 차단층(M1)의 개구부(Ma,Mb,Mc)를 통해 각 LED 칩(2A,2B,2C)의 광들이 방출되며, 투명한 커버(1A)의 하면을 통해 서로 다른 컬러의 광들이 발광될 수 있다. 이러한 LED 칩들의 구동을 제어하여, 디스플레이 제어를 수행할 수 있다.
상기 지지부재(1)의 하부에 커버(1A), 접착제층(1B) 및 광 차단층(M1)을 형성하는 공정은 상기 연결부를 형성한 다음 형성하거나, 패시베이션층을 형성한 다음 형성될 수 있다. 또는 상기 지지부재(1)의 하부에 상기의 구성을 미리 형성한 다음 LED 칩들을 부착하는 공정을 진행할 수 있다.
도 21은 도 20의 다른 예로서, 지지부재(1)의 하부에 형광체층(PS1,PS2), 광 차단층(M1), 접착제층(1B), 및 투명 커버(1A)를 포함할 수 있다. 상기의 구성에서 도 20과 동일한 구성은 도 20의 설명을 참조하기로 한다.
형광체층(PS1,PS2)은 광 차단층(M1)의 개구부(Ma,Mb,Mb) 중 적어도 2개의 영역에 배치될 수 있으며, 투명한 커버(1A)와 지지부재(1)의 하면 사이에 배치될 수 있다. 상기 형광체층(PS1,PS2)은 접착제층(1B)과 지지부재(1)의 하면 사이에 배치될 수 있다. 상기 형광체층(PS1,PS2)은 개구부(Ma,Mb) 내부에 배치되거나, 개구부(Ma,Mb)의 상면 또는/및 하면에 배치될 수 있다. 상기 형광체층(PS1,PS2)은 상기 지지부재(1)의 하면, 또는/및 상기 투명 커버(1A)의 상면에 접착될 수 있다.
상기 형광체층(PS1,PS2)은 상기 제1 LED 칩(2A)과 대면하는 영역에 제1형광체층(PS1), 및 상기 제2 LED칩(2B)과 대면하는 영역에 제2 형광체층(PS2)을 포함할 수 있다. 상기 제3 LED칩(2C)과 대면하는 영역에는 투명한 접착제층(1B)의 일부가 형성될 수 있다. 상기 제1형광체층(PS1)은 광 차단층(M1)의 제1개구부(Ma)에 배치될 수 있고, 제2형광체층(PS2)은 상기 광 차단층(M1)의 제2개구부(Mb)에 배치될 수 있다. 동일한 컬러를 발광하는 LED 칩(2C)이 예컨대, 청색 광을 발광할 경우, 상기 제1 형광체층(PS1)은 청색 광을 파장 변환하여 적색 광을 발광하며, 제2 형광체층(PS2)은 청색 광을 파장 변환하여 녹색 광을 발광할 수 있다. 이에 따라 제1 내지 제3 개구부(Ma,Mb,Mc)를 통해 적색, 녹색 및 청색의 광이 발광될 수 있다. 다른 예로서, LED칩(2C)이 자외 광을 발광할 경우, 제3 개구부(Mc)에 청색 형광체층을 더 배치할 수 있다. 이러한 LED 칩에서 발광되는 광에 따라 형광체층을 이용하여 다른 컬러로 파장 변환하여 발광할 수 있다. 따라서, 디스플레이 패널 또는 장치에서 적어도 삼색 또는 삼색 이상의 다색 광을 발광하는 픽셀 영역을 각각 구현할 수 있다. 여기서, LED칩(2C)이 동일 컬러를 발광할 경우, 전체 LED칩을 최소 한 번에 지지부재(1)의 표면에 부착시켜 줄 수 있어, 공정은 단순화될 수 있다. 예컨대, 단위 픽셀이 서브픽셀이 적색, 녹색, 청색의 광과 같이 R/G/B로 이루어지거나, R/G/B/W(White) 등으로 구현할 수 있으며, 이에 대해 한정하지는 않는다.
도 22 내지 도 26은 도 21의 장치의 변형 예들이다.
도 22와 같이, 제1형광체층(PS1)은 상기 제1개구부(Ma)와 대면하는 투명한 접착층(B10)과 투명한 지지부재(1) 사이에 배치될 수 있다. 이러한 제1형광체층(PS1)은 제1개구부(Ma) 상의 LED칩(2C)의 하부에서 수지부재(151)와 접촉될 수 있다. 제1개구부(Ma) 상에 위치한 상기 제1형광체층(PS1)의 폭 또는 상면 면적은 상기 LED 칩(2C)에 접착된 접착층(B10)의 폭 또는 하면 면적보다 작을 수 있다. 제2형광체층(PS2)은 상기 제2개구부(Mb)와 대면하는 투명한 접착층(B10)과 투명한 지지부재(1) 사이에 배치될 수 있다. 이러한 제2형광체층(PS2)은 제2개구부(Mb) 상에 위치한 LED칩(2C)의 하부에서 수지부재(151)와 접촉될 수 있다. 제2개구부(Mb) 상에 위치한 상기 제1형광체층(PS2)의 폭 또는 상면 면적은 상기 제2개구부(Mb) 상의 LED 칩(2C)에 접착된 접착층(B10)의 폭 또는 하면 면적보다 작을 수 있다. 여기서, 제3개구부(Mc) 상에 위치한 LED칩(2C)는 접착층(B10)으로 지지부재(1)에 접착될 수 있다. 상기 광 차단층(M1)의 각 개구부(Ma,Mb,Mc)는 접착제층(1B)의 일부가 배치될 수 있다.
도 23과 같이, 제1 및 제2형광체층(PS1,PS2)은 접착제층(1B)와 투명 커버(1A) 사이에 각각 접착될 수 있다. 제1 및 제2형광체층(PS1,PS2) 각각은 광 차단층(M1)의 제1 및 제2개구부(Ma,Mb)와 대응되는 것으로서, 제1 및 제2개구부(Ma,Mb)의 폭 또는 면적보다 큰 폭 또는 면적으로 제공될 수 있다. 이에 따라 접착제층(1B)이 접착된 형광체층(PS1,PS2)의 외측으로 빛샘이 발생되는 것을 차단할 수 있다.
도 24과 같이, 제1 및 제2형광체층(PS1,PS2)은 접착제층(1B)와 투명한 지지부재(1) 사이에 각각 접착될 수 있다. 광 차단층(M1)은 접착제층(1B)과 투명 커버(1A) 사이에 배치될 수 있다. 상기 제1 및 제2형광체층(PS1,PS2) 각각은 광 차단층(M1)의 제1 및 제2개구부(Ma,Mb)의 상부에 이격되거나, 부분적으로 광 차단층(M1)에 접촉될 수 있다. 상기 제1 및 제2형광체층(PS1,PS2) 각각은 상기 제1 및 제2개구부(Ma,Mb)의 폭 또는 면적보다 큰 폭 또는 면적으로 제공될 수 있다. 이에 따라 접착제층(1B)이 접착된 형광체층(PS1,PS2)의 외측과 개구부(Ma,Mb)를 통해 빛샘이 발생되는 것을 차단할 수 있다.
도 25와 같이, 투명한 지지부재(1)의 하면에 접착제층(1B)/개구부(Ma,Mb,Mc)를 갖는 광 차단층(M1)이 배치되며, 상기 광 차단층(M1)의 하부에 투명 커버(1A)가 결합될 수 있다. 상기 개구부(Ma,Mb,Mc)는 투명 커버(1A)의 상면에서 각 LED 칩(1C)와 대응되는 영역에 배치될 수 있다. 제1개구부(Ma) 내에는 제1형광체층(PS1)이 배치되며, 제2개구부(Mb)에는 제2형광체층(PS2)가 배치될 수 있다. 이 경우, 제3개구부(Mc)에는 접착제층(1B)의 일부가 연장되어, 투명 커버(1A)와 접착될 수 있다.
도 26과 같이, 접착제층 없이 광 차단층(M1)으로 투명한 지지부재(1)와 투명 커버(1A)를 접착시켜 줄 수 있다. 상기 광 차단층(M1)은 양면 접착 기능을 갖거나, 압착되어 접착될 수 있다. 이때 광 차단층(M1)은 각 LED 칩(2C)에 대응되는 복수의 개구부(Ma,Mb,Mc)를 갖고, 제1개구부(Ma)에는 제1형광체층(PS1)이 배치되며, 제2개구부(Mb)에는 제2형광체층(PS2)이 배치될 수 있다. 제2개구부(Mc)에는 투명한 레진부(1C)가 배치되어, 광을 투과시켜 줄 수 있다.
이와 같이, 투명한 지지부재(1)와 투명커버(1A) 사이에 개구부(Ma,Mb,Mc)를 갖는 광 차단층(M1)과 형광체층(PS1,PS2)들 배치하여, 선택적인 파장 변환을 통해 픽섹 영역에 필요한 광들을 방출할 수 있다.
만약, 투명한 지지부재(1)에 광 차단층(M1)과 형광체층(PS1,PS2)을 코팅할 할 경우, TFT기판에 코팅불량이 생기면 불량단가가 클 수 있다. 이에 따라 투명 커버(1A)에 형광체층(PS1,PS2)와 광 차단층(M1)를 형성하여, 코팅 불량이 발생될 경우, 투명 커버만 교체할 수 있다. 또한 투명 커버의 교체나 수리(Rework)가 가능하여 경제적일 수 있다.
도 27 및 도 28을 참조하면, 투명한 커버(1A)의 하면에 렌즈 어레이(Rn)를 포함할 수 있다. 상기 렌즈 어레이(Rn)의 각 렌즈 형상은 볼록한 반구 형상으로 형성될 수 있으며, 각 LED칩(2A,2B,2C)의 하면 또는/및 형광체층의 하면에 복수개가 배열될 수 있다. 상기 렌즈 어레이(Rn)의 각 렌즈 크기는 너비(w1) 또는/및 높이(h1)가 나노미터(Nanometer) 크기로서, 500nm 이하 예컨대, 100nm 내지 500nm의 범위로 형성될 수 있다. 상기 각 렌즈의 너비(w1) 또는 높이(h1)은 동일하거나 다를 수 있다. 상기 투명한 커버(1A)의 렌즈 어레이(Rn)는 입사되는 광의 투과율을 높여줄 수 있고 광 감도와 광 효율을 증가시켜 줄 수 있다. 상기 투명한 커버(1A)의 렌즈 어레이(Rn)는 하면 전체에 형성될 수 있어, 비반사 기능과 햇빛 차단 기능을 제공할 수 있다. 도 34와 같이 투명한 커버(1A)의 하면이 플랫한 면인 경우와 렌즈(lens)를 형성한 경우, 렌즈 사이즈에 따른 파장별 투과율을 비교한 그래프이다. 이러한 그래프와 같이, 나노 사이즈인 경우, 광 투과율이 95% 이상임을 알 수 있다. 상기 투명한 커버(1A)의 렌즈 어레이(Rn)는 각 LED칩의 하면에 대응되는 영역에 렌즈 크기를 다르게 제공하여, 투과율을 더 높여줄 수 있다. 이러한 렌즈 어레이(Rn)는 습식 에칭 공정을 통해 형성될 수 있다. 도 28과 같이, 상기 패시베이션층(155)이 형성되면, LED칩(2A,2B,2C)들이 사이의 경계영역(P10)에는 금속층(192) 및 절연부재(194)를 형성한 다음, 절연부재(194)의 일부를 오픈시켜, 도전부(196)를 형성하게 된다. 이때 상기 도전부(196)는 이방성 도전 필름(ACF)을 포함할 수 있고, 상기 도전부(196)는 구동 기판(190)과 연결될 수 있다. 이러한 구동기판(190)은 각 LED칩(2A,2B,2C) 및 TFT부(도 19의 50)에 선택적으로 연결될 수 있고, 드라이버 IC와 같은 부품과 연결될 수 있다. 도 29와 같이, 상기 도전부(196)는 복수개가 서로 이격될 수 있고, 접촉부(192)를 통해 다른 배선이나 패턴에 연결될 수 있다. 상기 절연부(194)는 차광 재질, 반사 재질 또는 흡수 재질의 층일 수 있다. 구동 기판(190)은 수지 재질의 PCB 또는 FPCB를 포함할 수 있다. 상기 지지부재(1)의 상부에는 방열부재가 더 배치되어, 방열을 효과적으로 수행할 수 있다.
여기서, 상기 연결부의 형성 공정은 수지부재(151)를 형성한 후에 진행하지 않고, 상기 절연부(194)를 형성한 다음, 한 번의 공정으로 구동 기판을 위한 연결부와 접촉부(192)와 연결부(161,162)를 형성할 수 있다.
도 30의 (가)와 같이, 상기 패시베이션층(155) 및 수지부재(151) 중 적어도 하나는 지지부재(1)의 측면(Sc)에 인접한 상면까지 연장된 연장부(E10)를 포함할 수 있다. 이에 따라 상기 연장부(E10)은 에지 패턴(31)을 보호할 수 있다. 또한 (나)와 같이, 상기 지지부재(1)의 외곽 라인이 재 커팅될 때, 레이저 커팅 공정에 의해 측면 코팅층(C11)이 형성될 수 있으며, 상기 측면 코팅층(C11)은 상기 연장부(E10)과 접촉될 수 있다. 상기 에지 패턴(31)에서의 측면(Sc)까지의 간격(D11)은 15㎛ 이하 예컨대, 0.5㎛ 내지 15㎛ 사이의 범위일 수 있어, 에지 패턴(31)을 상기 연장부(E10)을 통해 보호할 수 있다.
도 31의 (가)와 같이, LED칩(2A,2B,2C)들 중에서 어느 하나의 불량 LED 칩(예, 2A)가 발생된 경우, 동일한 종류의 LED칩(2D)를 교체할 수 있다. 이때 포인트 레이저 공정을 통해 불량 LED 칩을 노출시키고 상기 접착층(B10)을 녹인 다음, 픽업을 통해 제거하고, 새로운 LED 칩(2D)로 탑재하게 된다. 이때 새로운 LED칩(2D)에는 상기의 공정에 의해 하면에 접착층이 배치되어 있으므로, 상기 지지부재(1) 상에 접착될 수 있다. 이후 상기에 개시된 공정을 통해 패키징하고 전기적으로 연결시켜 줄 수 있다. 이러한 교체 공정은 제3 불량 LED 칩 검사 및 교체 공정일 수 있다.
도 32의 (나)와 같이, 하나의 픽셀 영역 내에서 LED 칩의 불량이 발생되면, LED 칩들이 배치된 영역 주변에 더미 영역(A11,A12,A13)이 더 형성된 경우, 상기 더미 영역(A11,A12,A13)의 일부를 개방시키고, 상기의 공정과 같이 패키징 및 전기적인 연결 공정을 수행하여, 불량 LED칩을 새로운 LED칩(2D)로 대체할 수 있다. 이러한 교체 공정은 제3 불량 LED 칩 검사 및 교체 공정일 수 있다. 상기 불량 LED 칩의 제거 후 배선 공정은 상기에 개시된 전도성 잉크를 이용한 Ÿ‡ 공정을 통해 부분 연결부를 형성할 수 있다. 이때 감광성 전도성 잉크로 연결부를 형성해 줌으로써, 국부적인 영역에서 불량 LED칩이 제거된 영역에서 노광, 현상 및 열 처리 공정을 통해 국부적으로 연결부를 형성할 수 있다. 이때의 연결부의 폭은 조절될 수 있다.
도 32와 같이, 각 픽셀 영역는 한 쌍의 제1 내지 제3LED 칩(2A,2B,2C)을 갖고, 화소 경계영역(P11)들로 구분되며 지지부재(1)의 하부를 통해 광을 방출할 수 있다. 도 33과 같이, 각 픽셀 영역에는 두 쌍의 제1 내지 제3LED 칩(2A,2B,2C)의 그룹 또는 더미 LED 칩 영역(즉, 더미 패드들)이 더 배치될 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
1: 지지부재
1A: 투명 커버
1B: 접착제층
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
41: 제1절연층
50: 박막트랜지스터부
61,63: 패드
101: 투광성 기판
102: 제1도전형 반도체층
103: 활성층
104: 제2도전형 반도체층
210: 도전성 캐리어
351: 상부 몸체
353: 보조 기판
BO,B10: 접착층
D1,D2,D3: 블록
K1,K2: 전극
PS1, PS2: 형광체층
M1: 광 차단층
151: 수지부재
155: 패시베이션층
161,162: 연결부

Claims (20)

  1. 투명한 지지부재;
    상기 지지부재의 상면에 배치되며 패드들을 갖는 박막트랜지터(TFT)부;
    상기 지지부재의 상면에 배치되며 상부에 전극들을 갖는 복수의 LED칩;
    상기 복수의 LED칩 각각을 상기 지지부재의 상면에 접착하는 투명한 접착층;
    상기 복수의 LED 칩을 덮는 수지부재;
    상기 수지부재 상에 배치되며 상기 전극과 패드를 각각 연결하는 복수의 연결부; 및
    상기 지지부재의 하면에 상기 LED칩과 대면하는 영역 각각이 오픈된 복수의 개구부를 갖는 광 차단층을 포함하며,
    상기 LED칩들 각각에서 방출된 광은 상기 지지부재를 거쳐 상기 개구부들 각각으로 방출되는 디스플레이 패널.
  2. 제1항에 있어서,
    상기 복수의 연결부는 감광성 도전 재질을 포함하는 디스플레이 패널.
  3. 제1항에 있어서,
    상기 지지부재의 하면에 투명 커버; 및
    상기 투명 커버와 상기 지지부재의 하면 사이에 투명한 접착제층을 포함하는 디스플레이 패널.
  4. 제3항에 있어서,
    상기 복수의 LED 칩은 픽셀 영역을 형성하기 위해 적색, 녹색 및 청색의 광을 발광하며,
    상기 개구부들 각각에는 상기 접착체층의 일부가 배치되는 디스플레이 패널.
  5. 제3항에 있어서,
    상기 복수의 LED 칩은 청색 컬러의 광을 발광하며,
    픽셀 영역을 형성하는 복수의 LED 칩 중 제1 LED칩에 대면하는 제1개구부에 제1형광체층; 및 상기 복수의 LED 칩 중 제1 LED 칩에 대면하는 제2개구부에 제2형광체층; 및 상기 복수의 LED 칩 중 제3 LED 칩에 대면하는 제3개구부에 투명한 층이 형성되며,
    상기 청색 컬러의 광과 제1 및 제2형광체층에 의해 파장 변환된 광들을 갖고 단위 픽셀을 형성하는 디스플레이 패널.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 광 차단층은 상기 지지부재의 하면과 상기 접착제층 사이에 접착되는 디스플레이 패널.
  7. 제3항 내지 제5항 중 어느 한 항에 있어서,
    상기 광 차단층은 상기 접착제층과 상기 투명 커버의 상면 사이에 접착되는 디스플레이 패널.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 복수의 연결부, 상기 수지부재 및 상기 박막트랜지스터부의 상부를 보호하는 패시베이션층을 포함하는 디스플레이 패널.
  9. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 수지부재 및 상기 광 차단층는 광 또는 열 흡수 재질을 포함하는 디스플레이 패널.
  10. 제8항에 있어서,
    상기 접착층은 복수개가 상기 LED칩들 각각에 접착되며, 열 전도성의 무기 필러를 포함하는 디스플레이 패널.
  11. 제10항에 있어서,
    상기 접착층은 상기 지지부재의 상면에 접착되며,
    상기 수지부재는 상기 LED 칩들 각각의 측면 및 상면, 상기 접착층들 각각의 외면에 접착되는 디스플레이 패널.
  12. 제10항에 있어서,
    상기 접착층의 두께는 0.1㎛ 내지 50㎛의 범위이며,
    상기 투명 커버와 상기 지지부재는 글라스 재질인 디스플레이 패널.
  13. 제10항에 있어서,
    상기 LED 칩들 각각은 제1전극 및 제2전극을 포함하며,
    상기 박막트랜지스터는 각 LED칩의 주변에 제1패드 및 제2패드를 포함하며,
    상기 연결부는 상기 수지부재 상에서 제1전극과 상기 제1패드 사이에 연결된 제1연결부, 및 상기 제2전극과 상기 제2패드 사이에 연결된 제2연결부를 포함하며,
    상기 제1 및 제2연결부는 감광성 도전재질을 포함하는 디스플레이 패널.
  14. 도전성 캐리어의 하면에 상부 전극들이 배치된 복수의 LED칩을 픽업하는 제1단계;
    상기 도전성 캐리어를 투명한 접착층이 형성된 보조기판 상에 대향시키고, 상기 LED칩들의 하면 각각에 상기 접착층을 스템핑하는 제2단계;
    상기 LED 칩들 각각에 상기 접착층이 스템핑되면, 박막트랜지스터(TFT)부를 갖는 회로기판 상에 도전성 캐리어를 위치시키고, 상기 LED 칩들을 회로기판의 투명한 지지부재의 상면에 접착층으로 부착시키는 제3단계; 및
    상기 지지부재의 하면에 LED 칩과 대면하는 영역이 오픈된 복수의 개구부를 갖는 광 차단층을 형성하는 제4단계를 포함하며,
    상기 LED칩들 각각에서 방출된 광은 상기 지지부재를 거쳐 상기 개구부들 각각으로 방출되는, 디스플레이 패널의 제조방법.
  15. 제14항에 있어서,
    상기 회로기판 상부에 수지부재를 형성하여 상기 복수의 LED칩 및 박막트랜지스터부의 패드를 밀봉하는 단계;
    상기 복수의 LED 칩의 상부에 배치된 전극들과 상기 박막트랜지스터부의 패드들을 오픈시키는 단계; 및
    상기 수지부재 상에 감광성 도전층을 형성하는 단계;
    상기 감광성 도전층 상에 연결부 영역을 제외한 영역에 대해 노광하고 현상한 후 상기 패드와 전극들 각각에 연결된 감광성 재질의 연결부들을 각각 형성하는 단계를 포함하는, 디스플레이 패널의 제조방법.
  16. 제14항에 있어서,
    상기 수지부재, 및 상기 연결부들 상에 패시베이션층을 형성하는 단계를 포함하며,
    상기 수지부재 및 광 차단층은 광 또는 열 흡수 재질이며,
    상기 수지부재는 상기 접착층과 LED 칩의 측면에 접착되는, 디스플레이 패널의 제조방법.
  17. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 지지부재의 하면에 투명 커버를 투명한 재질의 접착제층으로 접착시키는 단계를 포함하며,
    상기 접착제층은 상기 투명 커버의 상면, 상기 지지부재의 하면, 및 상기 광 차단층의 상면 또는 하면 중 적어도 하나에 접착되는, 디스플레이 패널의 제조방법.
  18. 제17항에 있어서,
    상기 복수의 LED 칩은 픽셀 영역을 형성하기 위해 적색, 녹색 및 청색의 광을 발광하며,
    상기 개구부들 각각에는 상기 접착체층의 일부가 배치되는 디스플레이 패널의 제조방법.
  19. 제17항에 있어서,
    상기 복수의 LED 칩은 청색 컬러의 광을 발광하며,
    픽셀 영역을 형성하는 복수의 LED 칩 중 제1 LED칩에 대면하는 제1개구부에 제1형광체층; 및 상기 복수의 LED 칩 중 제1 LED 칩에 대면하는 제2개구부에 제2형광체층; 및 상기 복수의 LED 칩 중 제3 LED 칩에 대면하는 제3개구부에 투명한 층이 형성되며,
    상기 청색 컬러의 광과 제1 및 제2형광체층에 의해 파장 변환된 광들을 갖고 단위 픽셀을 형성하는 디스플레이 패널의 제조방법.
  20. 제14항 내지 제16항 중 어느 한 항에 있어서,
    상기 복수의 LED 칩을 픽업하기 전 및 픽업한 다음에 불량 LED 칩을 검사하여 교체하는 디스플레이 패널의 제조방법.
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