KR102313606B1 - 도전성 캐리어 및 디스플레이 패널의 제조방법 - Google Patents

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Abstract

발명의 실시 예에 개시된 디스플레이 패널의 제조방법은, 도전성 캐리어의 하면에 복수의 LED칩을 픽업하는 제1단계; 상기 도전성 캐리어를 보조기판 상에 배치된 접합층 상에 위치시키고, 상기 접합층에 상기 LED칩의 하부에 배치된 전극들을 스템핑하는 제2단계; 및 상기 LED 칩의 전극에 상기 접합층이 스템핑되면, 박막트랜지스터부를 갖는 회로기판 상의 패드들 상에 도전성 캐리어를 위치시키고 상기 LED 칩들을 배치시키는 제3단계를 포함하며, 상기 제3단계는, 상기 LED 칩들의 전극들 각각에 형성된 상기 접합층을 상기 회로기판의 패드들 각각에 부착시킬 수 있다.

Description

도전성 캐리어 및 디스플레이 패널의 제조방법{CONDUCITIVE CARRIER AND MANUFACTRUING METHOD OF A DISPLAY PANEL}
발명의 실시 예는 광원 모듈 및 디스플레이 패널에 관한 것이다. 발명의 실시 예는 광원 모듈, 또는 디스플레이 패널의 제조방법에 관한 것이다. 발명의 실시 예는 도전성 캐리어 및 이를 이용한 패널의 제조방법에 관한 것이다. 발명의 실시 예는 디스플레이 패널을 갖는 디스플레이 장치에 관한 것이다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 발광 다이오드(LED)와 같은 반도체 소자를 그대로 하나의 픽셀로서 사용하고 있다. 이러한 LED를 사용한 디스플레이 장치는 백라이트가 별도로 요구되지 않는 형태로 개발되고 있다. 또한 이러한 LED를 사용한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이를 구현될 수 있다. 또한, 디스플레이 화면의 종횡비를 자유롭게 바꾸고 대면적으로 구현할 수 있으므로 다양한 형태의 대형 디스플레이로 제공할 수 있다.
공공장소의 광고나, 화면표시에 있어서, 대형화면의 수요가 점점 늘고 있으며, 대형화면의 표시수단으로 LED를 사용하고 있다. 이는 종래의 액정 발광 패널을 이용한 표시수단에 비해 대형화가 용이하고, 전기 에너지의 소모가 적으며, 적은 유지보수비용으로 긴 수명을 가지기 때문이다. 최근 LED를 이용한 대형 표시수단은 TV, 모니터, 경기장용 전광판, 옥외광고, 옥내광고, 공공표지판, 및 정보표시판 등의 여러 곳에 사용되고 있으며, 그 구성방법 또한 다양하다.
발명의 실시 예는 복수의 발광다이오드 칩의 전극들에 접합층을 부착 또는 융착시킨 후 회로기판의 패드에 접합시킬 수 있는 광원 모듈, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 도전성 캐리어 상에 복수의 발광다이오드 칩을 픽업한 후, 상기 발광다이오드 칩의 전극에 보조기판에 코팅된 접합층을 부착시킨 후 상기 회로기판의 패드에 접합되도록 한 광원 모듈 또는 도전성 캐리어, 디스플레이 패널 및 그 제조방법을 제공한다.
발명의 실시 예는 발광다이오드 칩과 회로기판의 패드 간의 접합 부분에 대한 면 저항을 줄여줄 수 있는 광원 모듈, 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다.
발명의 실시 예는 회로기판의 패드 상부에 별도의 접합층을 미리 도포하지 않고, 발광다이오드 칩들의 전극들에 접합층을 부착 또는 융착시킨 후 상기 패드에 접합되도록 한 광원 모듈, 디스플레이 패널 및 디스플레이 장치를 제공할 수 있다.
발명의 실시 예에 따른 디스플레이 패널의 제조방법은, 도전성 캐리어의 하면에 복수의 LED칩을 픽업하는 제1단계; 상기 도전성 캐리어를 보조기판 상에 배치된 접합층 상에 위치시키고, 상기 접합층에 상기 LED칩의 하부에 배치된 전극들을 스템핑하는 제2단계; 및 상기 LED 칩의 전극에 상기 접합층이 스템핑되면, 박막트랜지스터부를 갖는 회로기판 상의 패드들 상에 도전성 캐리어를 위치시키고 상기 LED 칩들을 배치시키는 제3단계를 포함하며, 상기 제3단계는, 상기 LED 칩들의 전극들 각각에 형성된 상기 접합층을 상기 회로기판의 패드들 각각에 부착시킬 수 있다.
발명의 실시 예에 의하면, 상기 도전성 캐리어는 하부에 전도성 탄성부재가 배치되며, 상기 전도성 탄성부재를 갖는 도전성 캐리어는 전원이 공급되면, 상기 LED 칩들을 픽업하고, 전원이 차단되면, 상기 LED 칩을 회로기판 상에서 분리시킬 수 있다.
발명의 실시 예에 의하면, 상기 복수의 LED 칩은 적색, 녹색, 또는 청색 광을 발광하는 컬러별 LED 칩들을 포함하며, 컬러별 LED 칩들이 상기 회로기판 상에 순차적으로 부착될 수 있다.
발명의 실시 예에 의하면, 상기 복수의 패드는 상기 회로기판 상에 배치된 복수의 금속층을 포함하며, 상기 복수의 금속층 중 최 상층은 금속 재질로 상기 전극과 접합층으로 접합될 수 있다.
발명의 실시 예에 의하면, 상기 도전성 캐리어가 LED 칩으로부터 분리되고, 리플로우 또는 베이킹 공정을 통해 상기 LED 칩들을 상기 회로기판에 실장하는 단계를 포함할 수 있다.
발명의 실시 예에 의하면, 상기 패드의 최상층은 Ag 또는 Au, Cu, Ni 중 적어도 하나를 포함하며, 상기 패드와 상기 전극 사이에 배치된 상기 접합층은 일정한 두께를 가질 수 있다.
발명의 실시 예에 의하면, 상기 LED 칩의 각 전극에 형성된 상기 접합층의 상면 면적은 상기 각 전극의 하면 면적과 동일할 수 있다.
발명의 실시 예에 의하면, 상기 접합층은 AgSn, AgCu 또는 AuSn일 수 있다.
발명의 실시 예에 의하면, 상기 회로기판 상에 배치된 복수의 LED 칩 중에서 불량 LED 칩이 발생되면, 상기 불량 LED 칩에 레이저를 조사하여, 상기 접합층을 용해시키는 단계; 및 상기 도전성 캐리어로 상기 불량 LED 칩을 픽업하는 단계를 포함할 수 있다.
발명의 실시 예에 의하면, 상기 복수의 LED 칩이 각각 배치되는 상기 제1 및 제2패드의 둘레에는 상기 박막트랜지스터부를 덮는 제1절연층이 배치될 수 있다.
발명의 실시 예에 따른 도전성 캐리어는, 지지 플레이트; 상기 지지 플레이트의 하부에 전도성 탄성부재; 상기 지지 플레이트와 상기 전도성 탄성부재 사이에 유전체층; 상기 유전체층과 상기 전도성 탄성부재 사이에 전극층을 포함하며, 상기 전도성 탄성부재는 고무 또는 탄성 중합체 내부에 전도성 금속 재질의 충전제를 포함하며, 상기 전극층에 전원이 공급되면, 상기 유전체층과 전도성 탄성부재의 하부 대상물과 정전기적 인력이 발생되고, 전원이 차단되면, 상기 전도성 탄성부재를 통해 잔류 저하를 방전시킬 수 있다.
발명의 실시 예에 의하면, 상기 전도성 탄성부재는 상기 도전성 캐리어의 하면에 탄성을 제공할 수 있다.
발명의 실시 예는 복수의 발광다이오드 칩의 전극들에 접합층을 미리 스템핑 공정을 통해 부착 또는 융착한 후 회로기판에 접합시켜 줄 수 있어, 제조 공정이 간단해 질 수 있으며, 접합층의 두께를 균일하게 제공할 수 있는 기술적 효과가 있다.
발명의 실시 예는 스템핑 공정을 통해 발광다이오드 칩의 전극들에 접합층을 부착해 줌으로써, 회로기판 상에서의 접합 공정이 제거되는 기술적 효과가 있다.
발명의 실시 예는 탄성을 갖는 도전성 캐리어를 통해 접합층이 형성된 복수의 발광다이오드 칩들을 회로기판에 접합시켜 줄 수 있어, 발광다이오드 칩들을 보호할 수 있는 기술적 효과가 있다.
발명의 실시 예는 복수의 발광다이오드 칩들을 블록별 또는 컬러별로 회로기판에 접합시켜 줄 수 있는 기술적 효과가 있다.
발명의 실시 예는 회로기판에 접합된 복수의 발광다이오드 칩들 중 에러있는 칩을 선택하여 교체할 수 있는 기술적 효과가 있다.
발명의 실시 예는 복수의 발광다이오드 칩을 갖는 광원 모듈 또는 디스플레이 패널의 공정 수율이 개선될 수 있는 기술적 효과가 있다.
발명의 실시 예에 따른 광원 모듈, 디스플레이 패널 및 디스플레이 장치의 신뢰성을 개선시켜 줄 수 있는 기술적 효과가 있다.
도 1 내지 도 4는 발명의 실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이다.
도 5는 발명의 실시 예에 따른 보조기판 상에 접합층이 코팅되는 과정을 나타낸 도면이다.
도 6 내지 도 8은 발명의 실시 예에 따른 복수의 LED칩을 회로기판 상에 접합시키는 공정을 설명한 예이다.
도 9 및 도 10은 발명의 실시 예에 따른 각 LED칩의 전극에 접합층을 나타낸 평면도 및 측 단면도이다.
도 11은 발명의 실시 예에 따른 도전성 캐리어의 상세 구성도로서, 도전성 캐리어에 픽업된 LED칩들을 회로기판에 접합시킨 예를 나타낸 도면이다.
도 12의 (A)(B)는 비교 예의 정전척의 픽업 과정을 설명하기 위한 도면이다.
도 13은 발명의 실시 예에 따른 회로기판 상에 LED칩들이 배열된 디스플레이 패널의 평면도의 예이다.
도 14는 도 13의 디스플레이 패널의 측 단면도이다.
도 15는 도 14에서 LED칩과 회로기판의 TFT의 예를 설명한 도면이다.
도 16은 도 13의 회로기판 상에 각 픽셀에 배열된 LED칩들의 예이다.
도 17은 도 13의 회로기판 상에 각 픽셀에 배열된 LED칩들의 다른 예이다.
도 18은 도 16 또는 도 17에서 LED칩의 전극과 회로기판의 패드의 상세 구성도이다.
도 19는 도 18에서 LED칩의 전극과 회로기판의 패드의 접합 예를 나타낸 도면이다.
도 20은 도 18에서 회로기판의 패드의 금속층들의 다른 예이다.
도 21 및 22는 발명의 실시 예에 따른 복수의 LED칩 중 에러 칩들을 분리한 고정을 나타낸 예이다.
도 23은 도 13의 디스플레이 패널이 복수로 배열된 예이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. 구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다. 위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다. 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 1 내지 도 4는 발명의 실시 예에 따른 복수의 LED칩을 도전성 캐리어에 픽업하는 과정을 설명한 도면이며, 도 5는 발명의 실시 예에 따른 보조기판 상에 접합층이 코팅되는 과정을 나타낸 도면이고, 도 6 내지 도 8은 발명의 실시 예에 따른 복수의 LED칩을 회로기판(1) 상에 접합시키는 공정을 설명한 예이며, 도 9 및 도 10은 발명의 실시 예에 따른 각 LED칩의 전극에 접합층을 나타낸 평면도 및 측 단면도이고, 도 11은 발명의 실시 예에 따른 도전성 캐리어의 상세 구성도로서, 도전성 캐리어에 픽업된 LED칩들을 회로기판(20)에 접합시킨 예를 나타낸 도면이다.
도 1 내지 도 11을 참조하면, 발명의 실시 예는 미리 제공된 LED칩들(2A,2B,2C)을 갖는 블록(D1,D2,D3)을 준비하게 된다. 상기 블록들(D1,D2,D3) 각각은 10개 이상 또는 100개 이상의 LED 칩들이 미리 설정된 간격으로 배열될 수 있다. 여기서, 미리 설정된 간격은 디스플레이 패널에 LED칩들이 탑재되기 위한 간격일 수 있다.
상기 블록들(D1,D2,D3) 각각은 예컨대, 제1 LED칩(2A)들이 배열된 제1블록(D1), 제2 LED칩(2B)들이 배열된 제2블록(D2), 제3 LED칩(2C)들이 배열된 제3블록(D3)을 포함할 수 있다. 상기 제1 LED칩(2A)들은 적색 광을 발광하며, 제2 LED칩(2B)들은 녹색 광을 발광하며, 제3 LED칩(2C)들은 청색 광을 발광할 수 있다. 상기 제1 내지 제3블록(D1,D2,D3) 각각에는 복수의 제1 내지 제3 LED칩(2A,2B,2C)들이 가로 및 세로 방향으로 미리 설정된 간격으로 배열될 수 있다. 상기 제1 내지 제3 LED칩(2A,2B,2C) 각각은 서브 픽셀일 수 있고, 적어도 하나의 제1 내지 제3 LED칩(2A,2B,2C)이 배치된 최소 영역은 단위 픽셀이라고 정의할 수 있다. 여기서, 상기 단위 픽셀은 서로 다른 컬러를 발광하는 3종류의 LED 칩(2A,2B,2C)을 이용하거나, 청색 LED 칩과 형광체층과 조합하여 픽셀 영역을 구현할 수 있다.
만약, 동일한 LED 칩으로 단위 픽셀을 구성할 경우, 상기 블록은 컬러별 블록에 적색, 녹색, 청색 광을 발광하는 소자들로 배열되거나, 하나의 블록 내에 적색, 녹색, 청색 광을 발광하는 소자들로 배열될 수 있다.
상기 LED칩(2A,2B,2C) 각각은 서브 픽셀을 위해 마이크로 사이즈를 갖는 칩이며, 예컨대, 한 변의 길이는 10㎛ 내지 100㎛의 범위일 수 있다. 상기 LED칩(2A,2B,2C)의 사이즈는 LED칩의 미세제조 기술에 따라 한변의 길이가 미세크기(≤1㎛ 또는 10㎛ 등)의 범위일 수도 있다. 예를 들어, 상기 LED칩(2A,2B,2C)의 사이즈는 (1㎛ 내지 50㎛) × (1㎛ 내지 50㎛)의 범위일 수 있으나 이에 한정되는 것은 아니다.
도 1 및 도 2와 같이, 제1 LED칩(2A)들이 지지몸체(310)의 지지 프레임(312) 상에 배열되어 제1블록(D1)을 형성하면, 캐리어 몸체(250)의 지지 축(230)에 연결된 도전성 캐리어(210)를 상기 제1블록(D1) 상에 위치 정렬하게 된다. 여기서, 상기 제1 LED칩(2A)들의 하부에는 전극(K1,K2)들이 상기 지지 프레임(312) 상에 놓여진 상태이며, 상부에는 광을 방출하는 부재 또는 시트가 배치될 수 있다.
상기 도전성 캐리어(210)의 하면을 상기 제1블록(D1)의 상면에 수직 하 방향으로 이동시켜 위치시키면, 상기 도전성 캐리어(210)에 상기 제1 LED칩(2A)들이 부착될 수 있으며, 상기 제1블록(D1)이 부착된 상기 도전성 캐리어(210)를 수직 상 방향으로 이동시키거나 지지 몸체(310)를 다른 방향으로 이동시킬 수 있다. 여기서, 상기 도전성 캐리어(210)의 하부는 탄성을 갖고 있어, 상기 도전성 캐리어(210)가 수직 하 방향으로 이동될 때, 제1 LED칩(2A)에 전달되는 영향을 줄여줄 수 있어, 제1 LED칩(2A) 또는 다른 LED 칩들을 보호할 수 있다.
상기 도전성 캐리어(210)에 부착된 제1 LED칩(2A)들은 하부에 전극(K1,K2)들이 노출되며, 상기 전극(K1,K2)들은 적어도 2개의 전극을 포함할 수 있다. 상기 전극(K1,K2)들은 제1 LED칩(2A)의 패드일 수 있다.
도 2 및 도 3을 참조하면, 상기 제1 LED칩(2A)들이 부착된 상기 도전성 캐리어(210)는 보조기판(353) 상에 대응하거나 대면하게 된다. 여기서, 상기 보조기판(353)은 회전 축(350)에 의해 회전되는 상부 몸체(351) 상에 배치되며, 상기 상부 몸체(351)와 함께 회전될 수 있다.
상기 보조기판(353)의 표면 또는 상면에는 접합층(B0: B1,B2)이 형성될 수 있다. 상기 접합층(B0: B1,B2)은 도전성 페이스트 또는 도전성 화합물을 포함할 수 있다. 상기 접합층(B0: B1,B2)은 예컨대, 납(Pb) 또는 주석(Sn) 중 적어도 하나와 플럭스를 포함할 수 있다. 상기 보조기판 상에 배치된 접합층(B0)은 액상 또는 반액상의 재질로 제공될 수 있다. 상기 접합층(B0: B1,B2)의 두께는 5 마이크로 미터 이하 예컨대, 3 내지 5 마이크로 미터의 범위로 제공될 수 있다. 상기 접합층(B0: B1,B2)은 보조기판(353) 상의 전 영역에서 균일한 두께로 제공될 수 있다.
상기 접합층(B0: B1,B2)이 SnPb인 경우, 예컨대 Sn 63%의 함량, Pb는 37%의 함량일 수 있으며, Sn > Pb의 함량 관계를 가질 수 있다. 이러한 재질은 단위 면적당 입자수가 증가될 수 있고, 단위 면저항이 낮고 접합력도 개선될 수 있다.
도 3 및 도 4를 참조하면, 상기 도전성 캐리어(210)는 수직 하 방향 또는 상기 보조기판(353) 방향으로 이동되고, 상기 제1 LED칩(2A)을 상기 보조기판(353) 상에 접촉시킨 후, 수직 상 방향으로 이동하게 된다. 이때 상기 제1 LED칩(2A)의 전극(K1,K2)들에는 상기 접합층(B1,B2)이 스템프 형태로 부착 또는 융착될 수 있다. 즉, 제1 LED칩(2A)을 스템핑 공정을 통해 상기 접합층(B1,B2)을 제1 LED칩(2A)의 전극(K1,K2)들에 형성해 줄 수 있다(도 4 참조).
이때 상기 제1 LED칩(2A)의 하부에 배치된 전극(K1,K2)들은 접합층(B1,B2)이 균일한 두께로 형성될 수 있다. 상기 전극(K1,K2)들의 각 하면에 배치된 접합층(B1,B2)은 5마이크로 미터 이하의 두께로 제공될 수 있다. 또한 접합층(B1,B2)은 제1전극(K1)의 하면에 배치된 제1접합층(B1), 및 제2전극(K2)의 하면에 배치된 제2접합층(B2)을 포함할 수 있다.
여기서, 도 5를 참조하면, 보조기판(353) 상에 액상의 접합층(B0)을 디스펜싱한 다음, 스핀 코팅 형태로 형성해 줄 수 있다. 이때 상기 보조기판(353)이 회전하게 되므로, 상기 접합층(B0)의 두께는 균일한 두께로 제공될 수 있다. 종래의 접합층은 회로기판 상에 도포된 영역에 따라 균일하지 않아 상대적으로 두껍게 형성될 수 있으며, 예컨대 6 마이크로 미터 이상의 두께로 도포될 수 있다. 즉, 종래에는 접합층 예컨대, 솔더 페이스트와 같은 재질이 불균일한 두께를 갖고 있어, LED 칩의 표면에 영향을 주거나 박리되는 문제가 발생될 수 있다. 상기 보조기판(353)의 재질은 유리 또는 플라스틱 재질일 수 있다. 상기 액상의 접합층(B0)은 보조기판(353) 상에 스프레이 방식으로 증착되거나, 디핑(Dipping), 슬릿(slit), 롤 코팅(roll coating), 또는 프린트 방식으로 형성될 수 있다.
상기 접합층(B0)가 보조기판(353) 상에 코팅되면, 상기 보조기판(353) 상에 배치된 스템핑 영역(A5)에 상기 도전성 캐리어(210)의 하부에 배치된 제1블록(D1)을 대응시켜 줄 수 있다.
도 6 및 도 7을 참조하면, 상기 도전성 캐리어(210)의 하부에 접합층(B1,B2)이 배치된 제1 LED칩(2A)을 회로기판(20) 상에 대응시키거나 대면시켜 줄 수 있다. 이때 상기 회로기판(20) 상에서 상기 복수의 제1 LED칩(2A)들이 탑재될 위치가 미리 설정되어 있어, 상기 제1 LED칩(2A)이 픽업된 도전성 캐리어(210)를 상기 회로기판(20) 상에 위치 정렬시켜 줄 수 있다.
상기 회로기판(20)은 상부에 제1절연층(41) 및 상기 제1절연층(41)을 통해 노출되는 복수의 패드(61,63)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다. 상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 복수의 패드(61,63)들은 상기 복수의 제1 LED칩(2A)과, 복수의 제2 LED칩(2B), 및 복수의 제3 LED칩(2C)이 탑재될 수 있도록 제1절연층(41)의 표면에 노출될 수 있다. 상기 복수의 패드(61,63)는 제1패드(61) 및 제2패드(63)를 포함할 수 있으며, 교대로 반복될 수 있다.
상기 도전성 캐리어(210)를 수직 하 방향으로 이동시켜 상기 회로기판(20) 상에 위치시킨 상태에서, 상기 도전성 캐리어(210)에 부착된 제1 LED칩(2A)들을 상기 회로기판(20)의 각 패드(61,63) 상에 배치(Release) 또는 부착시켜 줄 수 있다. 이에 따라 도 7과 같이 회로기판(20) 상에 제1 LED칩(2A)들이 배열될 수 있다. 상기 회로기판(20)의 패드(61,63)와 상기 제1 LED칩(2A)의 전극(K1,K2) 사이 각각에는 상기 접합층(B1,B2)이 각각 배치될 수 있다. 여기서, 발명은 회로기판(20)의 패드(61,63) 상에 별도의 솔더를 형성하는 공정을 수행하지 않을 수 있다. 또한 발명은 별도의 솔더를 패드 상에 형성하지 않게 되므로, 접합층 두께가 균일하지 않는 문제를 해결할 수 있다.
여기서, 상기 LED 칩은 가압 방식이 아닌 자연적인 언로딩(Natural unloading) 방식으로 회로기판 상에 배치하게 되므로, LED 칩의 손해가 없고 로딩 후 열처리로 접합층을 경화시켜 주어, 공정이 단순화될 수 있다. 또한 패드와 접합층 간의 얼라인이 다소 차이가 발생되더라도, 플럭스의 물성 상 메탈 친화적이므로, 외부로 흘러 나가지 않고 패드의 Ag 또는 전극의 Au로 이동하는 경향이 있어, 쇼트 방지 및 접착력 강화를 개선시키고, 균일도를 향상시켜 줄 수 있다.
도 8과 같이, 상기한 공정을 반복적으로 수행하여, 도 1에 개시된 각 제2블록(D2)의 제2 LED칩(2B), 및 제3블록(D3)의 제3 LED칩(2C)을 각각 회로기판(20) 상에 더 정렬시켜 줄 수 있다. 상기 제1 LED칩(2A)의 전극(K1,K2)에 배치된 접합층(B1,B2)의 공정은 제2 LED칩(2B) 및 제3 LED칩(2C)에도 동일한 공정으로 이루어질 수 있다.
이후, 리플로우(reflow) 공정 또는 베이킹(Baking) 공정을 통해 상기 회로기판(20) 상에 배치된 제1 내지 제3 LED칩(2A,2B,2C)의 전극(K1,K2)에 배치된 접합층(B1,B2)을 이용하여, 상기 전극(K1,K2)과 상기 패드(61,63) 사이를 접합시켜 줄 수 있다. 이러한 열 처리 공정을 통해 회로기판(20) 상에 각 LED 칩(2A,2B,2C)들을 탑재시켜 줄 수 있다. 상기 열 처리 공정은 100 내지 300℃에서 진행될 수 있다. 상기 리플로우 또는 베이킹 공정을 수행하더라도, 접합층(B1,B2)의 두께가 일정하여, LED 칩에 영향을 주는 문제가 억제될 수 있고, 패드(61,63)와 전극(K1,K2) 간의 접착력 저하를 방지할 수 있다. 또한 전체 접합층(B1,B2) 간의 높이 편차는 2마이크로 미터 이하로 제공할 수 있어, 평탄도 측면에서 LED 칩의 신뢰성을 높여줄 수 있다. 상기 높이 편차는 각 접합층들의 상면 높이들 간의 차이일 수 있다.
도 9 및 도 10을 참조하면, LED 칩(2A,2B,2C) 중 적어도 하나 또는 모두는 상기 발광 구조물(102,103,104), 상기 발광 구조물(102,103,104) 상에 투광성 기판(101)을 포함할 수 있다. 상기 투광성 기판(101)은 성장 기판이거나 투명한 층으로서, 절연성 재질 또는 반도체 재질로 형성될 수 있다. 상기 투광성 기판(101)은 예컨대, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge을 포함하는 그룹 중에서 선택될 수 있으며, 제거될 수 있다.
상기 발광 구조물(1021,103,104)은 화합물 반도체로 제공될 수 있다. 상기 발광 구조물(102,103,104)은, 예로서 2족-6족 또는 3족-5족 화합물 반도체로 제공될 수 있다. 예로서, 상기 발광 구조물(1021,103,104)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)로부터 선택된 적어도 두 개 이상의 원소를 포함하여 제공될 수 있다.
상기 발광 구조물(102,103,104)은 제1전극(K1)에 연결된 제1 도전형 반도체층(102)과, 상기 제2전극(K2)에 연결된 제2 도전형 반도체층(104), 상기 제1 및 제2도전형 반도체층(102,104) 사이에 배치된 활성층(103)을 포함할 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 및 제2 도전형 반도체층(102,104)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(102)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 상기 제2 도전형 반도체층(104)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 다른 예로서, 상기 제1 및 제2도전형 반도체층(102,104)은 p형 및 n형 반도체층일 수 있다.
상기 활성층(103)은 화합물 반도체로 구현될 수 있다. 상기 활성층(103)은 예로서, 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(103)이 다중 우물 구조로 구현된 경우, 상기 활성층(103)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있고, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs을 포함하는 그룹 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 발광 구조물(102,103,104)의 하부에는 광을 반사하기 위한 반사 재질의 층(미도시)이 배치될 수 있다. 상기 반사 재질의 층은 금속 또는 비 금속 재질로 형성될 수 있으며, 단층 또는 다층을 포함할 수 있다.
상기 LED칩(2A,2B,2C) 각각은 상기 제1 및 제2전극(K1,K2)이 LED칩(2A,2B,2C)의 하부에 배치될 수 있으며, 다른 예로서 두 전극이 각 LED 칩의 서로 반대측에 배치되거나, 서로 수평한 위치에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 상기 제1 및 제2전극(K1,K2)의 위치에 따라 플립 칩, 수직형 칩, 또는 수평형 칩으로 제공될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh 중 적어도 하나 또는 둘 이상을 포함하며, 단층 또는 다층으로 형성될 수 있다. 상기 제1 및 제2전극(K1,K2)은 Ti/Ag의 적층 구조를 포함하여, 상기 Ag층은 Ti의 산화 방지를 위해 도포될 수 있으며, 열 공정에 따른 접착력이 증대될 수 있다.
상기 제1 및 제2전극(K1,K2) 사이의 영역 또는 발광 구조물의 표면에는 보호층(도 9의 109)이나 절연층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 LED칩(2A,2B,2C)의 상부에서 상기 투광성 기판(101)은 제거되거나 분리될 수 있다. 상기 LED칩(2A,2B,2C) 중 적어도 하나 또는 둘의 상부는 형광체와 같은 파장변환 물질을 갖는 층이나 필름이 배치될 수 있다. 상기 각 LED칩(2A,2B,2C) 위에 배치된 층 또는 필름에 배치된 형광체는 황색, 녹색, 적색 또는 청색 중 적어도 하나를 포함할 수 있다. 예컨대, 상기 형광체는 상기 LED칩(2A,2B,2C)에서 방출된 광을 적색, 녹색, 황색, 청색의 광으로 파장 변환할 수 있다.
상기 제1전극(K1)의 하면에 배치된 제1접합층(B1), 및 상기 제2전극(K2)의 하면에 배치된 제2접합층(B2)은 서로 동일한 두께로 제공될 수 있다. 이 경우, 상기 제1 및 제2전극(K1,K2)의 하면 위치가 같은 높이인 경우이며, 서로 다른 높이인 경우, 제1 및 제2접합층(B1,B2)은 상기 전극(K1,K2)들의 높이 차이를 보상하는 두께 차이를 가질 수 있다. 상기 제1 및 제2접합층(B1,B2)은 Sn 또는/및 Pb을 포함할 수 있으며, 예컨대 PbSn, AgSn, AuSn, SnAgCu 중 적어도 하나를 갖는 금속간 화합물을 포함할 수 있다. 상기 제1 및 제2접합층(B1,B2)은 도전성 페이스트를 위한 금속간 화합물을 포함할 수 있으며, 상기의 물질로 한정하지는 않는다.
상기 제1접합층(B1)은 상기 제1전극(K1)의 하면 면적과 같거나 상기 제1전극(K1)의 하면 면적의 100% 내지 120%의 범위일 수 있다. 상기 제2접합층(B2)은 상기 제2전극(K2)의 하면 면적과 같거나 상기 제2전극(K2)의 하면 면적의 100% 내지 120%의 범위일 수 있다. 즉, 상기 제1 및 제2접합층(B1,B2)은 스템핑 공정을 통해 상기 제1 및 제2전극(K1,K2) 각각에 형성됨으로써, 실질적으로 각 전극(K1,K2)의 하면 면적과 동일한 상면 면적을 가질 수 있다.
도 11을 참조하여, 발명에서 도전성 캐리어를 이용한 LED 칩의 픽업 또는 분리시키는 공정에 대해 설명하기로 한다.
상기 도전성 캐리어(210)는 지지 플레이트(211), 전도성 탄성부재(212), 상기 지지 플레이트(211)과 전도성 탄성부재(212) 사이에 유전체층(214) 및 전극층(213)을 포함할 수 있다. 상기 지지 플레이트(211)는 상기 유전체층(214)이 형성되며, 상기 유전체층(214)을 지지할 수 있다. 상기 지지 플레이트(211)는 금속 재질 또는 비 금속 재질이거나, 예컨대, 알루미늄 재질을 포함할 수 있다. 상기 유전체층(214)은 비금속 물질 예컨대, 폴리이미드, 폴리에스테르, 세라믹, 탄탈리움, 실리콘 필름 중 적어도 하나를 포함할 수 있다. 상기 세라믹 재질은 비정질상의 세라믹재인 Al2O3, Y2O3, ZrO2, AlC, TiN, AlN, TiC, MgO, CaO, CeO2, TiO2, BxCy, BN, SiO2, SiC, YAG, AlF3로 이루어진 군에서 1종 또는 2종 이상이 각각 혼합되어 사용되는 것이다. 상기 유전체층(214)의 두께는 1mm 이하 예컨대, 0.1 내지 1mm의 범위에 배치될 수 있다.
상기 전극층(213)은 상기 유전체층(214)과 상기 전도성 탄성부재(212) 사이에 배치될 수 있다. 상기 전극층(231)의 둘레에는 접착층(216)이 배치되어, 상기 유전체층(214)과 상기 탄성부재(212) 사이를 접착시켜 줄 수 있다. 상기 접착층(216)은 상기 유전체층(214)의 재질이거나 실리콘 또는 에폭시와 같은 재질일 수 있다.
상기 전극층(213)은 전극 라인(218)을 통해 전원을 공급받을 수 있으며, 도전성 금속 예컨대, 텅스텐, 몰리브덴, 타이타늄, 은 및 구리 중 적어도 하나 또는 둘 이상을 포함할 수 있다. 상기 전극층(213)은 메쉬 형태의 전극 패턴들이 배열되어 있으며, 전 영역에 균일한 분포로 배치될 수 있다. 상기 전극층(213)의 두께는 50 마이크로 미터 이하 예컨대, 15 내지 50 마이크로 미터의 범위로 제공될 수 있다. 상기 전극층(213)은 단층 또는 다층으로 형성될 수 있다.
상기 전도성 탄성부재(212)는 탄성을 갖는 전도성 재질을 포함할 수 있으며, 점성과 탄성을 갖는 중합체일 수 있다. 상기 전도성 탄성부재(212)는 고무, 열 가소성 중합체이거나 열 경화성 중합체일 수 있다. 상기 전도성 탄성부재(212)는 내부에 Ni, Cu, Ag, Al과 같은 금속 또는 금속 산화물 분말이나 카본 블랙와 같은 충전제를 포함할 수 있어, 전기 전도성 중합체로 기능할 수 있다.
상기 도전성 캐리어(210)를 LED 칩(2A,2B,2C) 상에 접촉시킨 후, 전극 라인(218)을 통해 전원을 공급하게 된다. 상기 전극층(213)에 전원이 공급되면, 상기 유전체층(214)과 상기 LED 칩(2A,2B,2C) 또는 전도성 탄성부재(212) 사이에는 정전기적 인력이 발생되고, 시간이 경화함에 따라 전하량은 각각에 누적될 수 있다. 이에 따라 상기 도전성 캐리어(210)의 하면 또는 전도성 탄성부재(212)의 하면에는 LED 칩(2A,2B,2C)이 픽업될 수 있고, 상기 픽업 과정에서 상기 전도성 탄성부재(212)는 LED 칩(2A,2B,2C)에 가해지는 압력을 낮추거나 완충시켜 줄 수 있다. 이러한 과정을 통해 도 1의 공정에서 픽업 공정을 수행할 수 있고, 픽업된 후 접합층(B1,B2)을 각 LED 칩(2A,2B,2C)에 스템핑하는 공정을 수행할 수 있다. 상기 전원은 직류전압이어야 한다.
이후, 도전성 캐리어(210)를 상기 회로기판(20) 상에 위치시킨 후 상기 LED 칩(2A,2B,2C)들을 회로기판(20)의 패드(61,63) 상에 배치한 다음, 상기 전원의 공급을 차단하게 된다. 이때 소정의 압력에 의해 상기 접합층(B1,B2)은 상기 패드(61,63)와 전극(K1,K2) 사이에 접착되어, LED 칩들의 유동을 억제시켜 줄 수 있다. 상기 전원의 공급이 차단되면, 상기 전도성 탄성부재(212)에는 0V가 충전될 수 있다. 즉, 같은 전압을 인가한 후 차단할 경우, 전도성 탄성부재(212)의 전도성 재질로 인해 0V의 전압이 걸리게 되므로, 상기 LED 칩들은 상기 도전성 캐리어(210)로부터 분리될 수 있다. 이는 전도성 탄성부재(212)에 의해 잔류 전하의 방전이 용이하게 이루어지므로, 전압을 인가하면 흡착력이 증가될 수 있고 전원을 차단시키면 충전된 전하량이 LED 칩에 영향을 주지 않고 방전될 수 있다.
이와는 다르게, 도 12의 비교 예와 같이, 정전 캐리어(210A)를 이용한 픽업 또는 분리 방식은, 콘덴서와 원리가 유사하게 전하를 축적하는 장치로서, 평행한 두 금속판(210B, Electrode 1,2)을 마주보게 한 상태에서 전압을 가하게 되면 +전극이 걸린 전극 판은 +전하를 띠게 되고, -전극이 걸린 전극 판은 -전하를 띠게 된다. 이때 대전된 두 평행판 사이에는 전하에 의한 힘이 발생하는데 이를 정전력(Electrostatic Force)이라 하며, 정전 캐리어(210A)는 진공챔버 내부에 기판이 놓이는 곳으로, 정전기의 힘을 사용하여 기판을 하부전극(Electrode1,Electrode2)에 고정시켜주는 기능을 하게 되며, + 또는 - 전기를 인가시키면 대상물(101A)에는 반대의 전위가 대전되고, 대전된 전위에 의하여 서로 끌어당기는 힘이 발생하는 원리를 이용하게 된다. 하지만, LED 칩을 갖는 대상물(101A)과의 접촉면 전체에 걸친 고른 정전기 힘의 작용에 의해 대상물(101A)을 고착시키는 구조이다. 하지만, 전원을 차단할 경우, 두 유전체층에 걸리는 전하가 천천히 방전하게 되고, 방전 면적이 큰 이유로 LED 칩들에 영향을 주는 문제가 있다. 발명의 실시 예는 전도성 탄성부재(212)를 도전성 캐리어의 하부에 배치시켜, LED 칩을 보호하는 한편, 상기 LED 칩에 영향을 주는 잔류 전하의 문제를 차단할 수 있다.
도 13 및 도 14와 같이, 상기 회로기판(20)의 각각의 픽셀 영역(2)은 적색, 녹색 및 청색의 단색 광을 발광하는 적어도 3개의 LED칩(2A,2B,2C)들이 배열되며, 외부로부터 인가되는 신호에 의해 LED칩으로부터 적색, 녹색 및 청색 컬러의 광이 발광되어 화상을 표시할 수 있게 된다. 복수의 LED칩(2A,2B,2C)은 회로기판(20)의 TFT 어레이 공정과는 별도의 공정으로 탑재될 수 있다. 즉, 회로기판(20) 상에 배치되는 박막트랜지스터와 각종 배선은 포토 공정에 의해 형성될 수 있고, 상기 LED칩(2A,2B,2C)들은 상기 리플로우 공정을 통해 탑재될 수 있다. 여기서, 상기 리플로우 공정은 각 블록별 LED 칩이 배치되면 진행되거나, 모든 블록별 LED 칩이 배치되면 수행될 수 있다.
여기서, 박막트랜지스터를 갖는 회로기판(20)과 상기 회로기판(20) 상에 배치된 복수의 LED칩(2A,2B,2C)의 구성은 광원 모듈로 정의될 수 있다. 상기 회로기판(20)은 상기 LED칩(2A,2B,2C)과 연결되는 박막트랜지스터부(50)를 포함할 수 있다. 상기 회로기판(20)은 유리와 같은 투명한 지지부재(1)로 형성될 수 있으며, 상기 박막트랜지스터부(50)는 상기 지지부재(1)의 전면에 배치될 수 있다. 상기 LED칩(2A,2B,2C)은 광을 발생하는 발광 구조물(도 10의 102,103,104), 및 제1 및 제2전극(K1,K2)을 포함할 수 있다. 상기 회로기판(20)의 배면에는 드라이버 IC(도 6의 19) 및 이에 연결된 하부 패드 등이 배치될 수 있다.
도 15 및 도 13을 참조하면, 상기 LED칩(2A,2B,2C)이 배치된 회로기판(20)의 상부에는 투광성 커버(7)가 배치될 수 있으며, 상기 투광성 커버(7)는 상기 LED칩(2A,2B,2C)으로부터 방출된 광이 방출될 수 있다. 상기 투과성 커버(7)는 글라스 재질 또는 연성 혹은 강성의 플라스틱 재질일 수 있으며, 보호층 또는 보호 커버일 수 있다. 상기 LED칩(2A,2B,2C)과 상기 투광성 커버(7) 사이에는 투명한 층(7A)이 배치될 수 있으며, 상기 투명한 층(7A)은 실리콘 또는 에폭시와 같은 투명한 수지 재질이 배치되거나, 에어 갭일 수 있다.
상기 회로기판(20)에서 상기 박막트랜지스터부(50)는 게이트 전극(51), 반도체층(53), 소스 전극(55) 및 드레인 전극(57)으로 구성된다. 회로기판(20) 상에 게이트 전극(51)이 형성되고, 게이트 절연층(49)이 회로기판(110)의 전체 영역에 걸쳐 형성되어 게이트 전극(51)을 덮고, 반도체층(53)이 게이트 절연층(49) 위에 형성되며, 소스 전극(55) 및 드레인 전극(57)이 반도체층(53) 위에 형성된다.
상기 게이트 전극(51)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 게이트 절연층(49)은 SiOx 또는 SiNx와 같은 무기 절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 복수의 층으로 이루어질 수 있다. 반도체층(53)은 비정질 실리콘과 같은 비정질 반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물 반도체로 구성될 수 있다. 산화물 반도체로 반도체층(53)을 형성하는 경우, 박막트랜지스터(TFT)의 크기를 감소시킬 수 있고 구동 전력을 감소시킬 수 있고 전기 이동도를 향상시킬 수 있게 된다. 물론, 본 발명에서는 박막트랜지스터의 반도체층이 특정 물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.
소스 전극(55) 및 드레인 전극(57)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어질 수 있다. 이때, 드레인 전극(57)은 LED칩(2A,2B,2C)에 신호를 인가하는 제1 연결전극으로 활용될 수 있다. 한편, 도면에서는 박막트랜지스터부(50)가 바텀 게이트(bottom gate)방식 박막트랜지스터지만, 본 발명이 이러한 특정 구조의 박막트랜지스터에 한정되는 것이 아니라 탑 게이트(top gate)방식 박막트랜지스터와 같이 다양한 구조의 박막트랜지터가 적용될 수 있을 것이다.
도 15와 같이, 표시영역(A1)의 제1절연층(41) 위에는 제2연결 전극(59)이 형성된다. 이때, 제2연결전극(59)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있으며, 제2 연결전극(59)(즉, 박막트랜지스터(TFT)의 드레인 전극(57))과 동일한 공정에 의해 형성될 수 있다.
박막트랜지스터부(50)가 형성된 회로기판(20) 위에는 제1 절연층(41)이 형성되며, 표시영역의 제1 절연층(41) 위에 LED칩(2A,2B,2C)이 배치된다. 이때, 도면에서는 제1 절연층(114)의 일부가 제거되고 제거된 영역 상에 LED칩(2A,2B,2C)들이 배열될 수 있다. 상기 제1 절연층(41)은 폴리 이미드(PI) 필름, 포토아크릴과 같은 유기층으로 구성될 수도 있고, 무기층/유기층 또는 무기층/유기층/무기층 등의 복층 구조로 구성될 수도 있다.
상기 제1절연층(41)이 오픈된 영역에는 제1 및 제2패드(61,63)가 배치될 수 있다. 상기 제1패드(61)는 상기 제1연결 전극(57) 상에 배치되거나, 상기 제1연결 전극(57)의 일부 물질일 수 있다. 상기 제2패드(63)는 상기 제2연결 전극(59) 상에 배치되거나, 상기 제2연결 전극(59)의 일부 물질일 수 있다.
상기 LED칩(2A,2B,2C) 각각의 제1전극(K1) 및 제1접합층(B1)은 상기 회로기판(20)의 제1패드(61) 상에 배치되며, 제2전극(K2) 및 제2접합층(B2)은 상기 제2패드(63) 상에 배치될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 제1 및 제2연결 전극(57,59)을 통해 박막트랜지스터와 전기적으로 연결되며, 상기 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)과 접합층(B1,B2)을 통해 전기적으로 연결될 수 있다. 여기서, 상기 제1 및 제2패드(61,63)는 비 금속 물질을 포함하지 않을 수 있다. 상기 제1 및 제2패드(61,63)는 Ti, Ni, Pt, TiN, Mo, Al, W, Cu, Ag, Au 중 적어도 둘 이상을 포함할 수 있다. 상기 제1 및 제2패드(61,63)는 다층으로 형성될 수 있다.
이후, 디스플레이 패널 상에 각 컬러별 LED 칩들이 실장되면, 클리닝 공정을 수행할 수 있으며, 상기 클리닝 공정을 통해 플럭스와 같은 비정상적인 부분을 제거할 수 있다.
도 13 및 도 14와 같이, 상기 회로기판(20)의 배면에는 드라이버 IC(19) 및 이에 연결된 하부 패드 등이 배치될 수 있다. 상기 회로기판(20)의 전면과 배면은 에지 영역 또는 비표시 영역(A2)에 에지 패턴(31)이 배치되어, 전면의 상부 패드와 하면의 하부 패드와 같은 배선을 서로 연결해 줄 수 있다. 상기 에지 패턴(31)은 보호층(33)에 의해 보호될 수 있다. 상기 회로기판(20)의 외측 둘레에 도전성 재질의 에지 패턴(31)을 통해 상부 패드와 하부 패드를 서로 연결시켜 줌으로써, 회로기판(20)을 관통하는 홀들을 형성하지 않아도 된다.
도 16 및 도 15와 같이, 픽셀 영역(2)은 각각의 LED칩(2A,2B,2C)들이 행 또는 열 방향으로 배열될 수 있다. 상기 LED칩(2A,2B,2C)들이 배열되는 방향에는 제2패드(63A,63B,63C)들과 제1패드(61)이 각각 배치되고, 상기 제1패드(61)는 복수의 제2패드(63A,63B,63C)와 대면하는 영역에 단일 개가 배치될 수 있다. 상기 제1패드(61)는 공통 전극으로 기능할 수 있다.
도 17 및 도 16와 같이, 픽셀 영역(2)은 각각의 LED칩(2A,2B,2C)들이 제 1및 제2패드(61,63) 각각의 위에 배치될 수 있다. 상기 픽셀 영역(2)을 구성하는 LED칩(2A,2B,2C)들은 삼각형 형상 예컨대, 직각 삼각형 형상 또는 정 삼각형 형상으로 배치될 수 있다. 이때 각 제1패드(61)들은 연결 패턴(65)을 통해 공통 전극(69)과 전기적으로 연결될 수 있다. 상기 제1 및 제2패드(61,63)는 상기 각 LED칩(2A,2B,2C)의 제1 및 제2전극(K1,K2)의 사이즈보다 큰 사이즈로 제공되어, LED칩들이 용이하게 탑재될 수 있다.
발명의 실시 예는 LED칩(2A,2B,2C)의 하부에서 상기 LED칩(2A,2B,2C)과 전기적으로 연결되는 패드(61,63)의 물질을 금속 물질 또는 면 저항이 낮은 물질로 제공할 수 있다. 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)에 접합된 패드(61,63)의 물질이 금속 접합을 제공함으로써, LED칩(2A,2B,2C)과 연결되는 층에서의 면 저항 값이 낮추고, 발열 문제를 개선시켜 줄 수 있다.
기존에는 회로기판이 유리와 같은 투명한 유리 재질을 갖고, 상기 회로기판의 각 패드에는 ITO와 같은 투명 도전층을 사용하게 된다. 이러한 회로기판은 액정표시장치와 같은 구성에서 백라이트 유닛을 통해 방출된 광을 투과시켜 주는 기능을 갖고 있다. 상기 회로기판에 배치된 패드 또는 투명한 도전층은 액정의 개폐를 위한 전극으로 사용하게 된다. 기존의 투명 도전층은 면 저항을 낮추거나 발열의 저감보다는 광의 투과와 액정의 개폐를 위한 전극으로 사용되었다. 이러한 회로기판의 투명 도전층이 패드 상에 배치되고 LED칩과 접합될 경우, 투명 도전층의 면 저항 값은 증가하게 되고, LED칩으로부터 전도된 열을 방열하는 데 한계가 있다. 즉, 투명 도전층을 사용하는 경우, 면 저항은 150Ω이상 예컨대, 200Ω내지 300Ω의 범위로 높은 문제와, LED칩의 발열을 증가시키는 원인이 될 수 있다. 이로 인해 LED칩의 발열로 인해 LED칩이 손상되거나 배선이 오픈되는 문제가 발생될 수 있다.
또한 기존에는 LED칩과 회로기판 사이에는 접착 및 통전을 위해 이방성 도전 필름(ACF: Anisotropic conductive film)을 사용하게 된다. 이때 상기 이방성 도전막이 상기 패드 상에 열로 압착하여 부착하게 되며, LED칩과 패드 사이를 연결해 줄 수 있다. 그러나, 상기 이방성 도전막을 열로 부착할 때, LED칩을 연결하기 위한 솔더 볼(Solder ball)이 녹는 문제가 발생될 수 있다. 또한 장시간 사용할 때, 회로기판 상에 배치된 투명 도전층과 이방성 도전 필름이 분리되는 문제가 발생될 수 있고, 상기 패드의 하부 금속층(Ti)도 상기 필름과 함께 박리가 될 수 있다. 상기 이방성 도전 필름을 부착할 경우, LED칩의 리페어 공정이 어려울 수 있다. 또한 패널을 제조하는 공정 상에서 ACF와 ITO에 의한 정전기의 발생으로 인해 다수의 LED칩의 불량의 원인이 될 수 있다.
따라서, 발명의 실시 예에서 회로기판(20)의 패드(61,63)는 LED칩(2A,2B,2C)과 본딩되는 최상 층이 금속 재질으로 제공될 수 있다. 상기 금속 재질의 최 상층은 상기 패드(61,63)를 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 접합층(B1,B2)을 통해 접합될 수 있다. 이에 따라 LED칩(2A,2B,2C)과 연결되는 패드와 전극 사이의 접합 면의 면 저항은 낮출 수 있고, 전기 전도 및 열 전도는 개선시켜 줄 수 있다. 또한 상기 금속 재질의 최상층은 ITO에 비해 배선 기능을 수행할 수 있다. 또한 상기 금속 재질의 최상층은 범프 없이 접합 공정/리플로우 공정을 통해 LED칩(2A,2B,2C)과 연결될 수 있다. 상기 금속 재질의 최상층을 구비함으로써, 이방성 도전막을 제거할 수 있다. 또한 LED칩(2A,2B,2C)을 리페어할 때, 상기 접합층(B1,B2)을 분리시켜 LED칩(2A,2B,2C)을 분리하거나 제거할 수 있다.
한편, 도 18 내지 도 20과 같이, 상기 회로기판(20)의 제1 및 제2패드(61,63)는 적어도 2층 이상 또는 3층이상일 수 있다. 상기 회로기판(20)의 제1 및 제2패드(61,63)는 지지부재(1) 상에 제1금속층(L1), 상기 제1금속층(L1) 상에 제2금속층(L2), 상기 제2금속층(L2) 상에 제3금속층(L3) 및 상기 제3금속층(L3) 상에 제4금속층(L4)을 포함할 수 있다. 상기 제1금속층(L1)은 상기 지지부재(1)의 표면에 접착된 접착층이며, Ti, Ni, TiN, Mo, Pt 중 적어도 하나 또는 상기 금속을 갖는 합금을 포함할 수 있다. 상기 제2금속층(L2)은 상기 제1금속층(L1)과 상기 제3금속층(L3) 사이에 배치되며 열 전도 및 전기 전도를 위한 재질로 형성될 수 있으며, 예컨대 Al, Cu, W 중에서 적어도 하나 또는 선택된 금속을 갖는 합금으로 형성될 수 있다. 상기 제3금속층(L3)은 상기 제2금속층(L2)과 상기 제4금속층(L4)을 접합시켜 주기 위한 층일 수 있다. 상기 제3금속층(L3)은 상기 제1금속층(L1)과 동일한 재질이거나 Ti, Ni, TiN, Mo, Pt 중에서 적어도 하나로 형성될 수 있다.
상기 제4금속층(L4)은 본딩 층으로서, 본딩 물질 예컨대, 접합층(B1,B2)와 본딩되는 재질일 수 있다. 상기 제4금속층(L4)은 Ag, 또는 Au 중 적어도 하나 또는 상기 금속을 갖는 합금 중에서 선택될 수 있다. 상기 제4금속층(L4)은 산화 방지를 위한 층일 수 있다.
상기 제4금속층(L4)은 상기 LED칩(2A,2B,2C)의 제1전극(K1) 및 제2전극(K2)과 접합되거나 접합층(B1,B2)과 접합되는 층이며, 금속 재질에 의해 면 저항을 낮출 수 있고 전기 및 열 전도율을 개선시켜 줄 수 있다. 상기 제4금속층(L4)의 면 저항 값은 1Ω이하로서, 50mΩ이하이거나 10mΩ내지 30mΩ의 범위일 수 있다. 즉, 상기 제4금속층(L4)은 LED칩(2A,2B,2C)의 각 전극과 접합되며, 기존 ITO층에 비해 적은 면 저항을 값을 갖고 높은 열 전도 및 전기 전도 특성을 제공할 수 있다. 상기 제4금속층(L4)의 두께는 10nm 내지 2㎛ 범위일 수 있다. 예를 들어, 상기 제4금속층(L4)의 두께는 50nm 이상 예컨대, 50 내지 100nm의 범위로 제공될 수 있다. 상기 제4금속층(L4)의 두께가 상기 범위보다 낮은 경우, 열 전도 및 전기 전도 특성이 낮을 수 있다. 상기 제4금속층(L4)을 갖는 패드(61,63)는 ITO층의 낮은 전기 전도에 비해 배선으로서 기능을 수행할 수 있다. 또한 상기 제1 내지 제4금속층(L1,L2,L3,L4)은 스퍼터 방식으로 증착될 수 있다.
상기 제1 내지 제4금속층(L1,L2,L3,L4)의 외측에는 제1절연층(41)이 배치될 수 있다. 즉, 제1절연층(41)의 오픈 영역에는 상기 제1 내지 제4금속층(L1,L2,L3,L4)을 갖는 패드(61,63)들이 각각 배치될 수 있다.
도 19와 같이, 상기 LED칩(2A,2B,2C)의 각 전극(K1,K2)과 각 패드(61,63)은 접합층(B1,B2)에 의해 접합될 수 있다. 상기 제1전극(K1)과 상기 제1패드(61)는 제1접합층(B1)에 의해 접합될 수 있다. 상기 제2전극(K2)과 제2패드(63)는 제2접합층(B2)에 의해 접합될 수 있다. 상기 제1 및 제2접합층(B1,B2)은 Sn을 포함할 수 있으며, 예컨대 AgSn 또는 AuSn를 갖는 금속간 화합물을 포함할 수 있다.
상기 제1 내지 제4금속층(L1-L4)은 상기 연결 전극과 별도로 배치된 패드이거나, 상기 연결 전극에 포함된 층일 수 있다. 다른 예로서, 도 20과 같이, 상기 제1 내지 제4금속층(L1-L4) 중에서 제1 내지 제3금속층(L1-L3)은 상기 제4금속층(L4)의 면적보다 큰 면적 또는 더 긴 길이를 갖는 연결 전극일 수 있으며, 상기 제4금속층(L4)은 패드 층일 수 있다. 도 20과 같이 제1절연층(41)은 상기 제3금속층(L3)의 상면에 배치되고 제4금속층(L4)의 외측에 배치될 수 있다. 상기 제1 내지 제3금속층(L1-L3)은 하부 패드로서, 상기 연결 전극일 수 있다.
도 21 및 도 22는 발명의 실시 예에서 디스플레이 패널 상에 배치된 LED 칩 중에서 불량 LED 칩을 분리하는 예를 설명한 도면이다. 불량 LED 칩(이하, 제4LED 칩)에 대해 레이저를 조사할 경우, 접합층(B1,B2)이 액상으로 녹거나 용해되며, 이때 상기 도전성 캐리어(210)를 상기 디스플레이 패널 상에 위치시킨 후, 전원을 공급하게 되면, 접합력이 약해진 제4LED 칩은 상기 도전성 캐리어(210)에 접착될 수 있다. 이러한 공정을 통해 불량인 제4LED칩을 분리시키고, 교체할 수 있다. 상기 도전성 캐리어(210)에는 위치 인식 수단이 배치되어 있어, 각 LED칩의 배열 위치에 따라 파악할 수 있고, 불량 LED 칩의 위치를 검출하고 새로운 LED 칩으로 교체할 수 있다.
여기서, 상기 제4LED 칩의 전극과 상기 패드에는 접합층(B1,B2)의 일부가 남아있을 수 있다. 상기 새로운 LED 칩을 하나 또는 2개 이상을 교체할 경우, 상기의 스템핑 공정을 통해 진행될 수 있다.
도 23은 발명의 실시 예에 따른 디스플레이 장치로서, 복수의 디스플레이 패널이 결합된 예이다.
도 23 및 도 13을 참조하면, 디스플레이 장치는 하나 또는 복수의 디스플레이 패널(11,12,13,14)을 포함할 수 있다. 상기 디스플레이 패널(11,12,13,14)은 동일 평면 상에 배열될 수 있으며, 상기 패널(11,12,13,14)들 중 적어도 하나는 다른 평면 상에 배치되거나 틸트될 수 있다. 상기 디스플레이 패널(11,12,13,14)은 복수의 LED칩(2A,2B,2C)을 갖는 단위 픽셀들이 매트릭스 형태로 배열될 수 있다. 상기 단위 픽셀들의 각 서브 픽셀은 LED칩(2A,2B,2C)이 각각 배치될 수 있다. 상기 단위 픽셀은 서로 다른 컬러 예컨대, 적어도 삼색 컬러를 발광하는 LED칩(2A,2B,2C)들로 구현되거나, 서로 동일한 컬러를 발광하는 LED칩과 형광체층의 조합으로 구현될 수 있다. 상기 단위 픽셀은 적색, 녹색 및 청색의 광을 발광할 수 있으며, 예컨대 LED칩(2A,2B,2C)들은 적색(R), 녹색(G) 및 청색(B)의 LED칩을 포함할 수 있다. 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3×Y3)는 손목시계, 휴대폰 단말기, 혹은 타일링방식의 모니터나 TV, 혹은 대형 TV, 광고판의 단일패널 등 다양한 응용분야에 맞는 사이즈로 구현될 수 있다. 예를 들어, 상기 각 디스플레이 패널(11,12,13,14)의 사이즈(X3×Y3)는 2inch 이상일 수 있으나 이에 한정되는 것은 아니다.
상기 디스플레이 패널(2A,2B,2C)들이 결합되는 경계 부분은 외부에서 구분되지 않도록 밀착 결합될 수 있다. 즉, 디스플레이 패널(2A,2B,2C)들은 경계 부분에서의 암선이 발생되지 않는 배치 구조 또는 결합 구조를 가질 수 있다. 상기 디스플레이 패널(2A,2B,2C)들을 갖는 디스플레이 장치의 사이즈는 상기 디스플레이 패널(2A,2B,2C)의 결합 개수와 각 패널의 사이즈에 따라 달라질 수 있다. 또한 디스플레이 장치에서 각 패널들은 결합, 분리 또는 제거가 가능한 구조이다.
또한 인접한 LED 칩들 사이에는 광 차단부가 배치되거나, 일부 LED칩의 기판 상부에 파장 변환층이 배치될 수 있다. 디스플레이 패널은 복수의 LED칩을 갖는 픽셀에 스위칭 소자를 일체형으로 설치하여 TFT 기능을 수행할 수 있으며, LED칩과 접합되는 본딩 층에서의 면 저항을 낮추고 전기 전도 및 열 전도를 개선시켜 줄 수 있다.
상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있으며, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
1: 지지부재
2: 픽셀 영역
2A,2B,2C: LED칩
11,12,13,14: 디스플레이 패널
20: 회로기판
41: 제1절연층
50: 박막트랜지스터부
61,63: 패드
101: 투광성 기판
102: 제1도전형 반도체층
103: 활성층
104: 제2도전형 반도체층
210: 도전성 캐리어
351: 상부 몸체
353: 보조 기판
BO,B1,B2: 접합층
D1,D2,D3: 블록
K1,K2: 전극
L1: 제1금속층
L2: 제2금속층
L3: 제3금속층
L4: 제4금속층

Claims (12)

  1. 도전성 캐리어의 하면에 복수의 LED 칩들을 픽업하는 제1단계;
    상기 도전성 캐리어를 보조기판 상에 배치된 접합층 상에 위치시키고, 상기 접합층에 상기 LED 칩들의 하부에 배치된 전극들을 스템핑하는 제2단계; 및
    상기 LED 칩들의 전극에 상기 접합층이 스템핑되면, 박막트랜지스터부를 갖는 회로기판 상의 패드들 상에 상기 도전성 캐리어를 위치시키고 상기 LED 칩들을 배치시키는 제3단계를 포함하며,
    상기 제3단계는, 상기 LED 칩들의 전극들 각각에 형성된 상기 접합층을 상기 회로기판의 패드들 각각에 부착시키며,
    상기 도전성 캐리어는,
    지지 플레이트;
    상기 지지 플레이트의 하부에 배치되는 전도성 탄성부재;
    상기 지지 플레이트와 상기 전도성 탄성부재 사이에 배치되는 유전체층; 및
    상기 유전체층과 상기 전도성 탄성부재 사이에 배치되는 전극층;을 포함하며,
    상기 전도성 탄성부재는 탄성 중합체 내부에 전도성 금속 재질의 충전제를 포함하며,
    상기 전도성 탄성부재를 갖는 도전성 캐리어는 전원이 공급되면 상기 전도성 탄성부재가 상기 LED 칩들과 직접 접하며 상기 LED 칩들을 픽업하는, 디스플레이 패널의 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 LED 칩들은 적색, 녹색, 또는 청색 광을 발광하는 컬러별 LED 칩들을 포함하며, 컬러별 LED 칩들이 상기 회로기판 상에 순차적으로 부착되는, 디스플레이 패널의 제조방법.
  4. 제1항에 있어서,
    상기 복수의 패드들은 상기 회로기판 상에 배치된 복수의 금속층을 포함하며, 상기 복수의 금속층 중 최 상층은 금속 재질로 상기 전극과 접합층으로 접합되는, 디스플레이 패널의 제조방법.
  5. 제1항에 있어서,
    상기 도전성 캐리어가 상기 LED 칩들으로부터 분리되고, 리플로우 또는 베이킹 공정을 통해 상기 LED 칩들을 상기 회로기판에 실장하는 단계를 포함하는, 디스플레이 패널의 제조방법.
  6. 제5항에 있어서,
    상기 패드들의 최상층은 Ag 또는 Au, Cu, Ni 중 적어도 하나를 포함하며,
    상기 패드들과 상기 전극 사이에 배치된 상기 접합층은 일정한 두께를 갖는, 디스플레이 패널의 제조방법.
  7. 제1항에 있어서,
    상기 LED 칩들의 각 전극에 형성된 상기 접합층의 상면 면적은 상기 각 전극의 하면 면적과 동일한, 디스플레이 패널의 제조방법.
  8. 제1항에 있어서,
    상기 접합층은 AgSn, AgCu 또는 AuSn인, 디스플레이 패널의 제조방법.
  9. 제5항에 있어서,
    상기 회로기판 상에 배치된 복수의 LED 칩들 중에서 불량 LED 칩이 발생되면,
    상기 불량 LED 칩에 레이저를 조사하여, 상기 접합층을 용해시키는 단계; 및
    상기 도전성 캐리어로 상기 불량 LED 칩을 픽업하는 단계를 포함하는, 디스플레이 패널의 제조방법.
  10. 제1항에 있어서,
    상기 복수의 LED 칩들이 각각 배치되는 상기 패드들의 둘레에는 상기 박막트랜지스터부를 덮는 제1절연층이 배치되는 디스플레이 패널의 제조방법.
  11. 복수의 LED 칩들을 픽업하여 디스플레이 패널 제조에 사용되는 도전성 캐리어에 있어서,
    지지 플레이트;
    상기 지지 플레이트의 하부에 배치되는 전도성 탄성부재;
    상기 지지 플레이트와 상기 전도성 탄성부재 사이에 배치되는 유전체층;
    상기 유전체층과 상기 전도성 탄성부재 사이에 배치되는 전극층;을 포함하며,
    상기 전도성 탄성부재는 탄성 중합체 내부에 전도성 금속 재질의 충전제를 포함하며,
    상기 전극층에 전원이 공급되면, 상기 유전체층과 상기 전도성 탄성부재의 하부에 배치된 상기 LED 칩들과 정전기적 인력이 발생되어 상기 전도성 탄성부재가 상기 LED 칩들과 직접 접하여 상기 LED 칩들이 픽업되는, 도전성 캐리어.
  12. 제11항에 있어서,
    상기 전도성 탄성부재는 상기 도전성 캐리어의 하면에 탄성을 제공하는, 도전성 캐리어.
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