KR20230167350A - 디스플레이용 발광 소자의 전사 방법 및 전사 장치 - Google Patents

디스플레이용 발광 소자의 전사 방법 및 전사 장치 Download PDF

Info

Publication number
KR20230167350A
KR20230167350A KR1020237030407A KR20237030407A KR20230167350A KR 20230167350 A KR20230167350 A KR 20230167350A KR 1020237030407 A KR1020237030407 A KR 1020237030407A KR 20237030407 A KR20237030407 A KR 20237030407A KR 20230167350 A KR20230167350 A KR 20230167350A
Authority
KR
South Korea
Prior art keywords
unit
light
unit pixels
emitting device
substrate
Prior art date
Application number
KR1020237030407A
Other languages
English (en)
Inventor
유익규
양진석
Original Assignee
서울바이오시스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울바이오시스 주식회사 filed Critical 서울바이오시스 주식회사
Publication of KR20230167350A publication Critical patent/KR20230167350A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67144—Apparatus for mounting on conductive members, e.g. leadframes or conductors on insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67132—Apparatus for placing on an insulating substrate, e.g. tape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75—Apparatus for connecting with bump connectors or layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/13—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L33/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525—Means for applying energy, e.g. heating means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/759—Means for monitoring the connection process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0756—Stacked arrangements of devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Led Device Packages (AREA)
  • Led Devices (AREA)

Abstract

본 개시의 하나 이상의 실시예들에 따른 디스플레이용 발광 소자의 전사 방법은, 유닛 픽셀들을 갖는 웨이퍼를 제작하고, 임시 기판 상에서 상기 웨이퍼를 절단하여 상기 유닛 픽셀들을 단일화하고, 상기 단일화된 유닛 픽셀들의 전기적 또는 광학적 특성을 측정하고, 상기 전기적 또는 광학적 특성에 따라 선택된 유닛 픽셀들을 캐리어 기판으로 전사하는 것을 포함하되, 상기 선택된 유닛 픽셀들은 복수의 유닛 픽셀들을 포괄하는 미리 정해진 면적 단위로 캐리어 기판으로 전사된다.

Description

디스플레이용 발광 소자의 전사 방법 및 전사 장치
본 개시는 디스플레이용 발광 소자의 전사 방법 및 전사 장치에 관한 것이다. 위한 장치에 관한 것이다.
최근 미니 LED 및 마이크로 LED와 같은 초소형 발광 소자를 이용한 디스플레이가 개발되고 있다. 미니 LED는 종래의 백라이트 광원을 대체하고 있으며, 마이크로 LED는 액정을 사용하지 않고 LED들을 이용하여 직접 이미지를 구현할 수 있다.
디스플레이 장치는 일반적으로 청색, 녹색 및 적색의 혼합 색을 이용하여 다양한 색상을 구현한다. 디스플레이 장치는 다양한 이미지를 구현하기 위해 복수의 픽셀을 포함하고, 각 픽셀은 청색, 녹색 및 적색의 서브 픽셀을 구비하며, 이들 서브 픽셀들의 색상을 통해 특정 픽셀의 색상이 정해지고, 이들 픽셀들의 조합에 의해 이미지가 구현된다.
이러한 디스플레이 장치를 제조하기 위해서는 초소형 발광 소자들이 제작된 웨이퍼로부터 회로 기판으로 발광 소자들을 전사하는 공정을 거친다. 일반적으로, 초소형 발광 소자들이 웨이퍼에서 개별화된 후, 전사 공정을 거쳐 캐리어 기판으로 전사된다. 발광 소자들은 캐리어 기판 상에 매트릭스 형상으로 배열되며, 캐리어 기판 상의 발광 소자들이 최종적으로 회로 기판에 전사되어 디스플레이 장치가 제조된다.
그런데, 웨이퍼 상에서 제작된 발광 소자들 중 일부는 요구되는 전기적 및 광학적 특성을 충족하지 못하며, 따라서, 이들 불량품은 회로 기판으로 전사되기 전에 미리 제거될 필요가 있다. 불량품의 존재는 웨이퍼에서 제작된 발광 소자들을 집단으로 캐리어 기판으로 전사하는 것을 곤란하게 만든다. 이에 따라, 웨이퍼에서 개별화된 발광 소자들 중 양품 발광 소자들을 픽 앤 플레이스와 같은 픽업 장치를 이용하여 개별적으로 캐리어 기판으로 전사할 수 있다. 그런데 미니 LED나 마이크로 LED의 경우, 전사되어야 할 발광 소자들의 개수가 과도하게 많다. 이에 따라, 개별적으로 발광 소자들을 캐리어 기판으로 전사하는 공정은 시간 소모가 너무 많은 단점이 있다.
한편, 동일 웨이퍼에서 함께 제작된 발광 소자들은 양품의 경우에도 전기적 및 광학적 특성에서 다양한 분포를 나타낸다. 특히, 웨이퍼 상의 영역들에 따라 발광 소자들의 전기적 및 광학적 특성에 차이가 생길 수 있다. 예를 들어, 웨이퍼의 중앙 영역에서 제작된 발광 소자들은 웨이퍼의 주변 영역에서 제작된 발광 소자들에 비해 더 높거나 더 낮은 휘도를 가질 수 있으며, 더 짧은 파장 또는 더 긴 파장의 광을 방출할 수 있다. 웨이퍼에서 개별화된 발광 소자들은 대체로 웨이퍼 내에서의 상대적인 위치관계를 유지하면서 회로 기판으로 전사될 수 있다. 이에 따라, 동일 웨이퍼에서 함께 제작된 발광 소자들을 이용하여 디스플레이 장치를 제작할 경우, 더 높은 휘도 영역과 더 낮은 휘도 영역이 형성될 수 있으며, 결국 디스플레이 되는 이미지에 얼룩이 발생된다.
본 개시가 해결하고자 하는 과제는, 공정시간을 단축할 수 있는 디스플레이용 발광 소자의 새로운 전사 방법 및 새로운 전사 장치를 제공하는 것이다.
본 개시가 해결하고자 하는 과제는, 디스플레이되는 이미지에 얼룩이 생기는 것을 방지할 수 있는 디스플레이용 발광 소자의 전사 방법 및 전사 장치를 제공하는 것이다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이용 발광 소자의 전사 방법은, 유닛 픽셀들을 갖는 웨이퍼를 제작하고, 임시 기판 상에서 상기 웨이퍼를 절단하여 상기 유닛 픽셀들을 단일화하고, 상기 단일화된 유닛 픽셀들의 전기적 또는 광학적 특성을 측정하고, 상기 전기적 또는 광학적 특성에 따라 선택된 유닛 픽셀들을 캐리어 기판으로 전사하는 것을 포함하되, 상기 선택된 유닛 픽셀들은 복수의 유닛 픽셀들을 포괄하는 미리 정해진 면적 단위로 캐리어 기판으로 전사된다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이용 발광 소자의 전사 장치는, 단일화된 유닛 픽셀들이 부착된 임시 기판을 공급하는 로딩 유닛; 상기 로딩 유닛으로부터 공급된 임시 기판이 안착되는 웨이퍼 스테이지; 상기 웨이퍼 스테이지의 하부에서 상기 임시 기판 상의 유닛 픽셀에 자외선을 조사하는 광원 유닛; 상기 임시 기판 상에서 자외선이 조사된 유닛 픽셀을 픽업하여 이송하는 픽커 유닛; 및 상기 픽커 유닛에 의해 이송된 유닛 픽셀들이 배치되는 캐리어 기판이 안착되는 빈 스테이지를 포함하고, 상기 광원 유닛은 전기적 또는 광학적 측정 데이터를 기초로 선택된 유닛 픽셀들에 미리 정해진 면적 단위로 자외선을 조사한다.
도 1은 일 실시예에 따른 디스플레이 장치를 설명하기 위한 개략적인 평면도이다.
도 2는 일 실시예에 따른 픽셀 모듈을 설명하기 위한 개략적인 평면도이다.
도 3A는 일 실시예에 따른 발광 소자를 설명하기 위한 개략적인 평면도이다.
도 3B는 도 3A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다.
도 4A는 일 실시예에 따른 유닛 픽셀을 설명하기 위한 개략적인 평면도이다.
도 4B는 도 4A의 절취선 B-B'를 따라 취해진 개략적인 단면도이다.
도 4C는 도 4A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 5A는 일 실시예에 따른 픽셀 모듈을 설명하기 위해 도 2의 절취선 D-D'를 따라 취해진 개략적인 부분 단면도이다.
도 5B는 일 실시예에 따른 픽셀 모듈을 설명하기 위해 도 2의 절취선 E-E'를 따라 취해진 개략적인 부분 단면도이다.
도 6A 및 도 6B는 또 다른 실시예에 따른 픽셀 모듈을 설명하기 위해 도 2의 절취선 D-D' 및 E-E'를 따라 취해진 개략적인 부분 단면도들이다.
도 7은 일 실시예에 따른 디스플레이 장치 제조 공정을 설명하기 위한 개략적인 순서도이다.
도 8은 유닛 픽셀을 캐리어 기판에 전사하는 전사 장치를 설명하기 위한 개략적인 평면도이다.
도 9 내지 도 12는 도 8의 전사 장치를 이용하여 유닛 픽셀들을 캐리어 기판으로 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 13은 캐리어 기판으로 전사하기 전 유닛 픽셀들을 설명하기 위한 개략적인 평면도이다.
도 14A 내지 도 14D는 캐리어 기판으로 전사되는 유닛 픽셀들을 설명하기 위한 개략적인 평면도이다.
도 15는 일 실시예에 따라 유닛 픽셀들을 전사하는 도중의 캐리어 기판을 설명하기 위한 개략적인 평면도이다.
도 16은 일 실시예에 따라 유닛 픽셀들의 전사가 완료된 캐리어 기판을 설명하기 위한 개략적인 평면도이다.
도 17은 다른 실시예에 따라 유닛 픽셀들의 전사가 완료된 캐리어 기판을 설명하기 위한 개략적인 평면도이다.
도 18은 또 다른 실시예에 따라 유닛 픽셀들의 전사가 완료된 캐리어 기판을 설명하기 위한 개략적인 평면도이다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 본 개시가 속하는 기술분야의 통상의 기술자에게 본 개시의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서 본 개시는 이하 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 또한, 하나의 구성요소가 다른 구성요소의 "상부에" 또는 "상에" 있다고 기재된 경우 각 부분에 다른 부분의 "바로 상부" 또는 "바로 상에" 있는 경우뿐만 아니라 각 구성요소와 다른 구성요소 사이에 또 다른 구성요소가 개재된 경우도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이용 발광 소자의 전사 방법은, 유닛 픽셀들을 갖는 웨이퍼를 제작하고, 임시 기판 상에서 상기 웨이퍼를 절단하여 상기 유닛 픽셀들을 단일화하고, 상기 단일화된 유닛 픽셀들의 전기적 또는 광학적 특성을 측정하고, 상기 전기적 또는 광학적 특성에 따라 선택된 유닛 픽셀들을 캐리어 기판으로 전사하는 것을 포함하되, 상기 선택된 유닛 픽셀들은 복수의 유닛 픽셀들을 포괄하는 미리 정해진 면적 단위로 캐리어 기판으로 전사된다.
상기 임시 기판은 자외선 조사에 의해 경화되는 자외선 테이프를 포함할 수 있다.
상기 선택된 유닛 픽셀들은 상기 임시 기판으로부터 분리될 수 있도록 자외선이 조사될 수 있다.
상기 자외선은 상기 미리 정해진 면적 단위로 조사될 수 있다.
상기 유닛 픽셀은 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 동일 평면 상에 배열될 수 있다.
다른 실시예에 있어서, 상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 서로 적층될 수 있다.
상기 방법은 상기 임시 기판 상에서 단일화된 유닛 픽셀들을 자외선 테이프로 전사하는 것을 더 포함할 수 있으며, 상기 선택된 유닛 픽셀들은 상기 자외선 테이프로부터 상기 캐리어 기판으로 전사될 수 있다.
상기 미리 정해진 면적 내에서 선택된 유닛 픽셀들은 접착 테이프를 포함하는 픽업 헤드에 부착되어 상기 캐리어 기판으로 전사될 수 있다.
하나의 웨이퍼에서 제작된 유닛 픽셀들이 복수의 캐리어 기판에 나뉘어 전사될 수 있다.
본 개시의 하나 이상의 실시예들에 따른 디스플레이용 발광 소자의 전사 장치는, 단일화된 유닛 픽셀들이 부착된 임시 기판을 공급하는 로딩 유닛; 상기 로딩 유닛으로부터 공급된 임시 기판이 안착되는 웨이퍼 스테이지; 상기 웨이퍼 스테이지의 하부에서 상기 임시 기판 상의 유닛 픽셀에 자외선을 조사하는 광원 유닛; 상기 임시 기판 상에서 자외선이 조사된 유닛 픽셀을 픽업하여 이송하는 픽커 유닛; 및 상기 픽커 유닛에 의해 이송된 유닛 픽셀들이 배치되는 캐리어 기판이 안착되는 빈 스테이지를 포함하고, 상기 광원 유닛은 전기적 또는 광학적 측정 데이터를 기초로 선택된 유닛 픽셀들에 미리 정해진 면적 단위로 자외선을 조사한다.
상기 픽커 유닛은 상기 미리 정해진 면적 단위로 자외선이 조사된 유닛 픽셀들을 픽업하여 이송할 수 있다.
상기 픽커 유닛은 접착 테이프를 갖는 픽업 헤드를 포함할 수 있으며, 상기 픽업 헤드는 상기 접착 테이프를 이용하여 상기 유닛 픽셀들을 픽업할 수 있다.
상기 장치는 상기 픽업 헤드에 대면하여 상기 임시 기판을 가압하는 이젝터 유닛을 더 포함할 수 있다.
상기 장치는 상기 로딩 유닛으로부터 임시 기판을 그립하여 상기 웨이퍼 스테이지로 전달하는 그립퍼 유닛을 더 포함할 수 있다.
상기 장치는, 상기 임시 기판 상의 유닛 픽셀들을 확인하기 위한 제1 비전 유닛; 상기 픽커 유닛에 의해 픽업된 유닛 픽셀들을 확인하기 위한 제2 비전 유닛; 및 상기 캐리어 기판 상의 유닛 픽셀들을 확인하기 위한 제3 비전 유닛을 더 포함할 수 있다.
상기 장치는, 상기 캐리어 기판을 로딩 및 언로딩하기 위한 언로딩 유닛; 및 캐리어 기판을 상기 언로딩 유닛에서 상기 빈 스테이지로 이동하고, 상기 유닛 픽셀들이 전사된 캐리어 기판을 상기 빈 스테이지에서 상기 언로딩 유닛으로 이동하는 트랜스퍼 로봇을 더 포함할 수 있다.
상기 미리 정해진 면적은 20개 이상의 유닛 픽셀들을 포괄할 수 있다.
상기 유닛 픽셀들은 각각 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자를 포함할 수 있다.
일 실시예에 있어서, 상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 동일 평면 상에 배열될 수 있다.
다른 실시예에 있어서, 상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 서로 적층될 수 있다.
이하, 첨부한 도면들을 참조하여 본 개시의 실시예를 보다 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른 디스플레이 장치(10000)를 설명하기 위한 개략적인 평면도이고, 도 2는 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위한 개략적인 평면도이다.
도 1 및 도 2를 참조하면, 디스플레이 장치(10000)는 패널 기판(2100) 및 복수의 픽셀 모듈(1000)을 포함할 수 있다.
디스플레이 장치(10000)는, 특별히 한정되는 것은 아니나, 마이크로 LED TV, 스마트 워치, VR 헤드셋과 같은 VR 디스플레이 장치, 또는 증강 현실 안경과 같은 AR 디스플레이 장치를 포함할 수 있다.
패널 기판(2100)은 수동 매트릭스 구동 또는 능동 매트릭스 구동을 위한 회로를 포함할 수 있다. 일 실시예에서, 패널 기판(2100)은 내부에 배선 및 저항을 포함할 수 있으며, 다른 실시예에서, 패널 기판(2100)은 배선, 트랜지스터 및 커패시터들을 포함할 수 있다. 패널 기판(2100)은 또한 배치된 회로에 전기적으로 접속할 수 있는 패드들을 상면에 가질 수 있다.
일 실시예에 있어서, 복수의 픽셀 모듈들(1000)이 패널 기판(2100) 상에 정렬된다. 각 픽셀 모듈(1000)은 회로 기판(1001), 회로 기판(1001) 상에 배치된 복수의 유닛 픽셀들(100), 및 유닛 픽셀들(100)을 덮는 몰딩부(200)를 포함할 수 있다. 다른 실시예에 있어서, 복수의 유닛 픽셀들(100)이 직접 패널 기판(2100) 상에 배열되고, 몰딩부(200)가 유닛 픽셀들(100)을 덮을 수도 있다.
각 유닛 픽셀(100)은 복수의 발광 소자들(10a, 10b, 10c)을 포함한다. 발광소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출할 수 있다. 각 유닛 픽셀(100) 내의 발광 소자들(10a, 10b, 10c)은 도 2에 도시한 바와 같이 일렬로 배열될 수 있다. 일 실시예에 있어서, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수직 방향으로 배열될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 발광소자들(10a, 10b, 10c)은 이미지가 구현되는 디스플레이 화면에 대해 수평 방향으로 배열될 수도 있다.
발광 소자들(10a, 10b, 10c)을 패널 기판(2100) 상에 직접 실장할 경우, 핸들링이 어려운 발광 소자들의 실장 불량이 발생하기 쉽다. 이 경우, 패널 기판(2100)과 함게 발광 소자들을 모두 폐기하게 되어 비용 손실이 크게 발생할 수 있다. 이에 반해, 발광 소자들(10a, 10b, 10c)이 실장된 유닛 픽셀(100)을 먼저 제조하고 양호한 유닛 픽셀들(100)을 선별하여 패널 기판(2100) 상에 실장함으로써 발광 소자 실장 불량에 따른 비용 손실을 줄일 수 있다.
이하에서, 디스플레이 장치(10000) 내에 배치된 발광 소자들(10a, 10b, 10c), 유닛 픽셀(100) 및 픽셀 모듈(1000)의 순서로 디스플레이 장치(10000)의 각 구성 요소를 상세히 설명한다.
우선, 도 3A는 본 개시의 일 실시예에 따른 발광 소자(10a)를 설명하기 위한 개략적인 평면도이고, 도 3B는 도 2A의 절취선 A-A'를 따라 취해진 개략적인 단면도이다. 여기서 발광 소자(10a)를 예를 들어 설명하지만, 발광 소자들(10b, 10c)도 대체로 유사한 구조를 가지므로, 서로 중복되는 설명은 생략한다.
도 3A 및 도 3B를 참조하면, 발광 소자(10a)는 제1 도전형 반도체층(21), 활성층(23), 및 제2 도전형 반도체층(25)을 포함하는 발광 구조체, 오믹 콘택층(27), 제1 콘택 패드(53), 제2 콘택 패드(55), 절연층(59), 제1 전극 패드(61), 및 제2 전극 패드(63)를 포함할 수 있다.
발광 소자(10a)는 평면도에서 보아 장축 및 단축을 갖는 직사각형 형상의 외형을 가질 수 있다. 예를 들어 장축 길이는 100um 이하의 크기를 가질 수 있으며, 단축 길이는 70um 이하의 크기를 가질 수 있다. 발광 소자들(10a, 10b, 10c)은 대체로 유사한 외형 및 크기를 가질 수 있다.
발광 구조체, 즉, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 기판 상에 성장될 수 있다. 상기 기판은 질화갈륨 기판, GaAs 기판, Si 기판, 사파이어 기판, 특히 패터닝된 사파이어 기판 등 반도체 성장용으로 사용될 수 있는 다양한 기판일 수 있다. 성장 기판은 반도체층들로부터 기계적 연마, 레이저 리프트 오프, 케미컬 리프트 오프 등의 기술을 이용하여 분리될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 기판의 일부가 잔류하여 제1 도전형 반도체층(21)의 적어도 일부를 구성할 수도 있다.
일 실시예에서, 적색 광을 방출하는 발광 소자(10a)의 경우, 반도체층들은 알루미늄 갈륨 비소(aluminum gallium arsenide, AlGaAs), 갈륨 비소 인화물(gallium arsenide phosphide, GaAsP), 알루미늄 갈륨 인듐 인화물(aluminum gallium indium phosphide, AlGaInP), 또는 갈륨 인화물(gallium phosphide, GaP)을 포함할 수 있다.
녹색 광을 방출하는 발광 소자(10b)의 경우, 반도체층들은 인듐 갈륨 질화물(InGaN), 갈륨 질화물(GaN), 갈륨 인화물(GaP), 알루미늄 갈륨 인듐 인화물(AlGaInP), 또는 알루미늄 갈륨 인화물(AlGaP)을 포함할 수 있다.
일 실시예에서, 청색 광을 방출하는 발광 소자(10c)의 경우, 반도체층은 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN), 또는 아연 셀렌화물(zinc selenide, ZnSe)을 포함할 수 있다.
제1 도전형과 제2 도전형은 서로 반대 극성으로서, 제1 도전형이 n형인 경우, 제2 도전형은 p이며, 제1 도전형이 p형인 경우, 제2 도전형은 n형이 된다.
제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)은 금속유기화학 기상 성장법(MOCVD)과 같은 공지의 방법을 이용하여 챔버 내에서 기판 상에 성장될 수 있다. 또한, 제1 도전형 반도체층(21)은 n형 불순물 (예를 들어, Si, Ge, Sn)을 포함하고, 제2 도전형 반도체층(25)은 p형 불순물(예를 들어, Mg, Sr, Ba)을 포함한다. 녹색광 또는 청색광을 방출하는 발광 소자(10b 또는 10c)의 경우, 제1 도전형 반도체층(21)은 도펀트로서 Si를 포함하는 GaN 또는 AlGaN을 포함할 수 있고, 제2 도전형 반도체층(25)은 도펀트로서 Mg을 포함하는 GaN 또는 AlGaN을 포함할 수 있다.
도면에서 제1 도전형 반도체층(21) 및 제2 도전형 반도체층(25)이 각각 단일층인 것으로 도시하지만, 이들 층들은 다중층일 수 있으며, 또한 초격자층을 포함할 수도 있다. 활성층(23)은 단일양자우물 구조 또는 다중양자우물 구조를 포함할 수 있고, 원하는 파장을 방출하도록 화합물 반도체의 조성비가 조절된다. 예를 들어, 활성층(23)은 청색광, 녹색광, 적색광 또는 자외선을 방출할 수 있다.
제2 도전형 반도체층(25) 및 활성층(23)은 메사(M) 구조를 가지고 제1 도전형 반도체층(21) 상에 배치될 수 있다. 메사(M)는 제2 도전형 반도체층(25) 및 활성층(23)을 포함하며, 도 3B에 도시한 바와 같이, 제1 도전형 반도체층(21)의 일부를 포함할 수도 있다. 메사(M)는 제1 도전형 반도체층(21)의 일부 영역 상에 위치하며, 메사(M) 주위에 제1 도전형 반도체층(21)의 상면이 노출될 수 있다.
본 실시예에 있어서, 메사(M)는 그 주변에 제1 도전형 반도체층(21)을 노출시키도록 형성된다. 다른 실시예에서, 메사(M)를 관통하여 제1 도전형 반도체층(21)을 노출시키는 관통홀이 형성될 수도 있다.
일 실시예에 있어서, 상기 제1 도전형 반도체층(21)은 평평한 광 방출면을 가질 수 있다. 다른 실시예에 있어서, 상기 제1 도전형 반도체층(21)은 광 방출면 측에 표면 텍스쳐링에 의한 요철 패턴을 가질 수 있다. 표면 텍스쳐링은 예를 들어 건식 또는 습식 식각 공정을 이용한 패터닝에 의해 수행될 수 있다. 예를 들어, 제1 도전형 반도체층(21)의 광 방출면에 콘 형상의 돌출부들이 형성될 수 있으며, 콘의 높이는 2 내지 3um, 콘 간격은 1.5 내지 2um, 콘의 바닥 직경은 약 3um 내지 5um 일 수 있다. 콘은 또한 절두형일 수 있으며, 이 경우, 콘의 상면 직경은 약 2 내지 3um 일 수 있다.
다른 실시예에 있어서, 요철 패턴은 제1 요철 패턴과 제1 요철 패턴 상에 추가로 형성된 제2 요철 패턴을 포함할 수 있다.
제1 도전형 반도체층(21)의 표면에 요철 패턴을 형성함으로써 내부 전반사를 줄여 광 추출 효율을 증가시킬 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 모두 제1 도전형 반도체층에 표면 텍스쳐링이 수행될 수 있으며, 이에 따라, 제1 내지 제3 발광 소자들(10a, 10b, 10c)에서 방출되는 광의 지향각을 균일화할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 발광 소자들(10a, 10b, 10c) 중 적어도 하나는 요철 패턴을 포함하지 않고 평탄한 면을 가질 수도 있다.
오믹 콘택층(27)은 제2 도전형 반도체층(25) 상에 배치되어 제2 도전형 반도체층(25)에 오믹 콘택한다. 오믹 콘택층(27)은 단일 층, 또는 다중 층으로 형성될 수 있으며, 투명 도전성 산화막 또는 금속막으로 형성될 수 있다. 투명 도전성 산화막은 예를 들어 ITO 또는 ZnO 등을 예로 들 수 있으며, 금속막으로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금을 예로 들 수 있다.
제1 콘택 패드(53)는 노출된 제1 도전형 반도체층(21) 상에 배치된다. 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택할 수 있다. 예를 들어, 제1 콘택 패드(53)는 제1 도전형 반도체층(21)에 오믹 콘택하는 오믹 금속층으로 형성될 수 있다. 제1 콘택 패드(53)의 오믹 금속층은 제1 도전형 반도체층(21)의 반도체 재료에 따라 적합하게 선정될 수 있다. 제1 콘택 패드(53)는 생략될 수도 있다.
제2 콘택 패드(55)는 오믹 콘택층(27) 상에 배치될 수 있다. 제2 콘택 패드(55)는 오믹 콘택층(27)에 전기적으로 접속한다. 제2 콘택 패드(55)는 생략될 수도 있다.
절연층(59)은 메사(M), 오믹 콘택층(27), 제1 콘택 패드(53), 및 제2 콘택 패드(55)를 덮는다. 절연층(59)은 제1 콘택 패드(53) 및 제2 콘택 패드(55)를 노출시키는 개구부들(59a, 59b)을 갖는다. 절연층(59)은 단일층 또는 다중층으로 형성될 수 있다. 나아가, 절연층(59)은 굴절률이 서로 다른 절연층들을 적층한 분포 브래그 반사기를 포함할 수도 있다. 예를 들어, 분포 브래그 반사기는 SiO2, Si3N4, SiON, TiO2, Ta2O5, Nb2O5에서 선택된 적어도 2 종류의 절연층을 포함할 수 있다.
분포 브래그 반사기는 활성층(23)에서 방출되는 광을 반사한다. 분포 브래그 반사기는 활성층(23)에서 방출되는 광의 피크 파장을 포함하여 상대적으로 넓은 파장 범위에 걸쳐 높은 반사율을 나타낼 수 있으며, 광의 입사각을 고려하여 설계될 수 있다. 일 실시예에 있어서, 분포 브래그 반사기는 다른 입사각으로 입사되는 광에 비해 입사각 0도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 다른 실시예에 있어서, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 다른 특정 입사각으로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다. 예를 들어, 분포 브래그 반사기는 입사각 0도로 입사되는 광에 비해 입사각 10도로 입사되는 광에 대해 더 높은 반사율을 가질 수 있다.
한편, 청색 발광 소자(10c)의 발광 구조체는 적색 발광 소자(10a) 및 녹색 발광 소자(10b)의 발광 구조체들에 비해 높은 내부 양자 효율을 갖는다. 이에 따라, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 높은 광 추출 효율을 나타낼 수 있다. 이에 따라, 적색광, 녹색광, 및 청색광의 색 혼합 비율을 적정하게 유지하는 것이 어려울 수 있다.
적색광, 녹색광, 및 청색광의 색 혼합 비율을 조절하기 위해, 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들이 서로 다른 반사율을 갖도록 형성될 수 있다. 예를 들어, 청색 발광 소자(10c)는 적색 및 녹색 발광 소자들(10a, 10b)에 비해 상대적으로 낮은 반사율을 갖는 분포 브래그 반사기를 가질 수 있다. 예를 들어, 청색 발광 소자(10c)에 형성되는 분포 브래그 반사기는 활성층(23)에서 생성되는 청색광에 대해 입사각 0도에서 약 95% 미만, 나아가 90% 미만의 반사율을 가질 수 있으며, 녹색 발광 소자(10b)는 녹색광에 대해 입사각 0도에서 약 95% 이상 99% 이하의 반사율을 가질 수 있으며, 적색 발광 소자(10a)는 적색광에 대해 입사각 0도에서 99% 이상의 반사율을 가질 수 있다.
일 실시예에 있어서, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 두께를 가질 수 있다. 예를 들어, 이들 발광 소자들(10a, 10b, 10c)에 적용된 분포 브래그 반사기들 사이의 두께 차이는 가장 두꺼운 분포 브래그 반사기 두께의 10% 미만일 수 있다. 분포 브래그 반사기들의 두께 차이를 작게 함으로서 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 공정 조건, 예를 들어, 절연층(59)을 패터닝하는 공정을 유사하게 설정할 수 있으며, 나아가, 유닛 픽셀 제조 공정이 복잡해지는 것을 방지할 수 있다. 나아가, 적색, 녹색, 및 청색 발광 소자들(10a, 10b, 10c)에 적용되는 분포 브래그 반사기들은 대체로 유사한 적층 수를 가질 수도 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
제1 전극 패드(61) 및 제2 전극 패드(63)는 절연층(59) 상에 배치된다. 제1 전극 패드(61)는 제1 콘택 패드(53)의 상부로부터 메사(M)의 상부로 연장될 수 있으며, 제2 전극 패드(63)는 메사(M) 상부 영역 내에 배치될 수 있다. 제1 전극 패드(61)는 개구부(59a)를 통해 제1 콘택 패드(53)에 접속할 수 있으며, 제2 전극 패드(63)는 제2 콘택 패드(55)에 전기적으로 접속될 수 있다. 제1 전극 패드(61)가 직접 제1 도전형 반도체층(21)에 오믹 콘택할 수도 있으며, 이 경우, 제1 콘택 패드(53)은 생략될 수 있다. 또한, 제2 콘택 패드(55)가 생략된 경우, 제2 전극 패드(63)는 오믹 콘택층(27)에 직접 접속할 수 있다.
제1 및/또는 제2 전극 패드들(61, 63)은 단일 층, 또는 다중층 금속으로 형성될 수 있다. 제1 및/또는 제2 전극 패드들(61, 63)의 재료로는 Al, Ti, Cr, Ni, Au 등의 금속 및 이들의 합금 등이 사용될 수 있다. 예를 들어, 제1 및 제2 전극 패드들(61, 63)은 최상단에 Ti층 또는 Cr층을 포함하고, 그 아래에 Au층을 포함할 수 있다.
본 개시의 일 실시예에 따른 발광 소자(10a)가 도면과 함께 간략하게 설명되었으나, 발광 소자(10a)는 상술한 층 이외에도 부가적인 기능을 갖는 층을 더 포함할 수 있다. 예를 들어, 광을 반사하는 반사층, 특정 구성 요소를 절연하기 위한 추가 절연층, 솔더의 확산을 방지하는 솔더 방지층 등 다양한 층이 더 포함될 수 있다.
또한, 플립칩 타입의 발광 소자를 형성함에 있어, 다양한 형태로 메사를 형성할 수 있으며, 제1 및 제2 전극 패드들(61, 63)의 위치나 형상 또한 다양하게 변경될 수 있다. 또한, 오믹 콘택층(27)은 생략될 수도 있으며, 제2 콘택 패드(55) 또는 제2 전극 패드(63)가 제2 도전형 반도체층(25)에 직접 접촉할 수도 있다.
도 4A는 본 개시의 일 실시예에 따른 유닛 픽셀(100)을 설명하기 위한 개략적인 평면도이고, 도 4B는 도 4A의 절취선 B-B'를 따라 취해진 개략적인 단면도이며, 도 4C는 도 4A의 절취선 C-C'를 따라 취해진 개략적인 단면도이다.
도 4A, 도 4B, 도 4C를 참조하면, 유닛 픽셀(100)은 투명 기판(121), 제1 내지 제3 발광 소자들(10a, 10b, 10c), 표면층(122), 광 차단층(123), 접착층(125), 단차 조절층(127), 접속층들(129a, 129b, 129c, 129d), 및 절연 물질층(131)을 포함할 수 있다.
유닛 픽셀(100)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)을 포함하여 하나의 픽셀을 제공한다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 서로 다른 색상의 광을 방출하며, 이들은 각각 서브 픽셀에 대응한다.
투명 기판(121)은 PET, 유리 기판, 쿼츠, 사파이어 기판 등 광 투과성 기판이다. 투명 기판(121)은 디스플레이 장치(도 1의 10000)의 광 방출면에 배치되며, 발광 소자들(10a, 10b, 10c)에서 방출된 광은 투명 기판(121)을 통해 외부로 방출된다. 투명 기판(121)은 상면 및 하면을 가질 수 있다. 투명 기판(121)은 발광 소자들(10a, 10b, 10c)을 대면하는 면, 즉 상면에 요철 패턴(121p)을 포함할 수 있다. 요철 패턴(121p)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 산란시켜 지향각을 증가시킨다. 또한, 서로 다른 지향각 특성을 갖는 발광 소자들(10a, 10b, 10c)에서 방출된 광이 상기 요철 패턴(121p)에 의해 균일한 지향각으로 방출되도록 할 수 있다. 이에 따라, 보는 각도에 따라 색차가 발생하는 것을 방지할 수 있다.
요철 패턴(121p)은 규칙적일 수도 있고 불규칙적일 수도 있다. 요철 패턴(121P)은 예를 들어 3um의 피치, 2.8um의 직경, 및 1.8um의 높이를 가질 수 있다. 요철 패턴(121p)은 일반적으로 패터닝된 사파이어 기판에 적용되는 패턴일 수 있으나, 이에 한정되지 않는다.
투명 기판(121)은 또한 반사방지 코팅을 포함할 수 있으며, 또는 글래어 방지층을 포함하거나 글래어 방지 처리될 수 있다. 투명 기판(121)은, 예를 들어, 50um ~ 300um의 두께를 가질 수 있다.
투명 기판(121)이 광 방출면에 배치되므로, 투명 기판(121)은 회로를 포함하지 않는다. 그러나 본 개시가 이에 한정되는 것은 아니며, 회로를 포함할 수도 있다.
한편, 하나의 투명 기판(121)에 하나의 유닛 픽셀(100)이 형성된 것을 도시하지만, 하나의 투명 기판(121)에 복수의 유닛 픽셀들(100)이 형성될 수도 있다.
표면층(122)은 투명 기판(121)의 요철 패턴(121p)을 덮는다. 표면층(122)은 요철 패턴(121p)의 형상을 따라 형성될 수 있다. 표면층(122)은 그 위에 형성되는 광 차단층(123)의 접착력을 향상시킬 수 있다. 예를 들어, 표면층(122)은 실리콘 산화막으로 형성될 수 있다. 표면층(122)은 투명 기판(121)의 종류에 따라 생략될 수도 있다.
광 차단층(123)은 투명 기판(121)의 상면 상에 형성된다. 광 차단층(123)은 표면층(122)에 접할 수 있다. 광 차단층(123)은 카본 블랙과 같이 광을 흡수하는 흡수 물질을 포함할 수 있다. 광 흡수 물질은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)과 발광소자들(10a, 10b, 10c) 사이의 영역에서 측면측으로 누설되는 것을 방지하며, 디스플레이 장치의 콘트라스트를 향상시킨다.
광 차단층(123)은 발광 소자들(10a, 10b, 10c)에서 생성된 광이 투명 기판(121)으로 입사되도록 광 진행 경로를 위한 창(123a, 123b, 123c)을 가질 수 있으며, 이를 위해 투명 기판(121) 상에서 투명 기판(121)을 노출하도록 패터닝될 수 있다. 창(123a, 123b, 123c)의 폭은 발광 소자의 폭보다 좁을 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 창(123a, 123b, 123c)의 폭은 발광 소자(10a, 10b, 10c)의 폭보다 클 수 있으며, 이에 따라, 발광 소자(10a)와 광 차단층(123) 사이에 갭이 형성될 수 있다.
접착층(125)은 투명 기판(121) 상에 부착된다. 접착층(125)은 광 차단층(123)을 덮을 수 있다. 접착층(125)은 투명 기판(121)의 전면 상에 부착될 수 있으나, 이에 한정되는 것은 아니며, 투명 기판(121)의 가장자리 근처 영역을 노출하도록 일부 영역에 부착될 수도 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)을 투명 기판(121)에 부착하기 위해 사용된다. 접착층(125)은 광 차단층(123)에 형성된 창(123a, 123b, 123c)을 채울 수 있다.
접착층(125)은 광 투과성 층으로 형성될 수 있으며, 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시킨다. 접착층(125)은 유기 접착제를 이용하여 형성될 수 있다. 예를 들어, 접착층(125)은 투명 에폭시를 이용하여 형성될 수 있다. 또한, 접착층(125)은 광을 확산시키기 위해, SiO2, TiO2, ZnO 등의 확산 물질(diffuser)을 포함할 수 있다. 광 확산 물질은 발광 소자들(10a, 10b, 10c)이 광 방출면으로부터 관찰되는 것을 방지한다.
한편, 제1 내지 제3 발광 소자들(10a, 10b, 10c)이 투명 기판(121) 상에 배치된다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 접착층(125)에 의해 투명 기판(121)에 부착될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 광 차단층(123)의 창들(123a, 123b, 123c)에 대응하여 배치될 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 4B 및 도 4C에 도시된 바와 같이 접착층(125)의 평평한 면 상에 배치될 수 있다. 접착층(125)은 발광 소자들(10a, 10b, 10c)의 하면 아래에 배치될 수 있다. 다른 실시예에서, 접착층(125)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 측면을 부분적으로 덮을 수도 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 예컨대, 적색 발광 소자, 녹색 발광 소자, 청색 발광 소자일 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c) 각각의 구체적인 구성은 앞서 도 3A 및 도 3B를 참조하여 설명한 바와 같으므로, 상세한 설명을 생략한다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 도 4A에 도시한 바와 같이, 일렬 로 배열될 수 있다. 특히, 투명 기판(121)이 사파이어 기판인 경우, 사파이어 기판은 절단 방향에 따라 결정면에 의해 깨끗한 절단면들(예컨대, m면)과 그렇지 않은 절단면들(예컨대, a면)을 포함할 수 있다. 예를 들어, 4각형 형상으로 절단될 경우, 양측 두 개의 절단면들(예컨대, m면)은 결정면을 따라 깨끗하게 절단될 수 있으며, 이들 절단면들에 수직하게 배치된 다른 두 개의 절단면들(예컨대, a면)은 그렇지 않을 수 있다. 이 경우, 사파이어 기판(121)의 깨끗한 절단면들이 발광 소자들(10a, 10b, 10c)의 정렬 방향에 나란할 수 있다. 예를 들어, 도 4A에서는 깨끗한 절단면들(예컨대, m면)이 상하에 배치되고, 다른 두 개의 절단면들(예컨대, a면)이 좌우에 배치될 수 있다.
또한, 제1 내지 제3 발광 소자들(10a, 10b, 10c)은 각각 장축 방향이 서로 평행하게 배열될 수 있다. 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 단축 방향은 이들 발광 소자들의 정렬 방향과 일치할 수 있다.
제1 내지 제3 발광 소자들(10a, 10b, 10c)은 앞서 도 3A 및 도 3B를 참조하여 설명한 것일 수 있으나, 이에 한정되는 것은 아니며, 수평형 또는 플립칩 구조의 다양한 발광 소자들이 사용될 수 있다.
단차 조절층(127)은 제1 내지 제3 발광 소자들(10a, 10b, 10c) 및 접착층(125)을 덮는다. 단차 조절층(127)은 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(31, 33)을 노출시키는 개구부들(127a)을 갖는다. 단차 조절층(127)은 접속층들(129a, 129b, 129c, 129d)이 형성되는 면의 높이를 일정하게 조절하여 접촉층들을 안전하게 형성할 수 있도록 돕는다. 단차 조절층(127)은 예컨대 감광성 폴리이미드로 형성될 수 있다.
단차 조절층(127)은 접착층(125)의 가장자리로 둘러싸인 영역 내에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 단차 조절층(127)은 접착층(125)의 가장자리를 부분적으로 노출시키도록 형성될 수도 있다.
단차 조절층(127)의 측면은 접착층(125)의 상면에 대해 90도 미만의 각도로 경사질 수 있다. 예를 들어, 단차 조절층(127)의 측면은 접착층(125)의 상면에 대해 약 60도의 경사각을 가질 수 있다.
제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 형성된다. 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127)의 개구부들(127a)을 통해 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 및 제2 전극 패드들(61, 63)에 접속할 수 있다.
일 실시예에서, 도 4A 및 도 4B에 도시한 바와 같이, 제1 접속층(129a)은 제1 발광 소자(10a)의 제2 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제2 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제2 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제1 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있으며, 예컨대, Au를 포함할 수 있다.
다른 실시예에서, 제1 접속층(129a)은 제1 발광 소자(10a)의 제1 도전형 반도체층에 전기적으로 접속하고, 제2 접속층(129b)은 제2 발광 소자(10b)의 제1 도전형 반도체층에 전기적으로 접속하고, 제3 접속층(129c)은 제3 발광 소자(10c)의 제1 도전형 반도체층에 전기적으로 접속할 수 있으며, 제4 접속층(129d)은 제1 내지 제3 발광 소자들(10a, 10b, 10c)의 제2 도전형 반도체층들에 전기적으로 공통 접속할 수 있다. 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)은 단차 조절층(127) 상에 함께 형성될 수 있다.
절연 물질층(131)은 단차 조절층(127)보다 얇은 두께로 형성될 수 있다. 절연 물질층(131)과 단차 조절층(127)의 두께의 합은 1um 이상 50um 이하일 수 있으나, 이에 한정되는 것은 아니다. 한편, 절연 물질층(131)의 측면은 접착층(125)의 상면에 대해 90도 미만의 경사각, 예를 들어, 약 60도의 경사각을 가질 수 있다.
절연 물질층(131)은 단차 조절층(127)의 측면 및 접속층들(129a, 129b, 129c, 129d)을 덮는다. 또한, 절연 물질층(131)은 접착층(125)의 일부를 덮을 수 있다. 절연 물질층(131)은 접속층들(129a, 129b, 129c, 129d)을 노출시키는 개구부들(131a, 131b, 131c, 131d)을 가지며, 이에 따라 유닛 픽셀(100)의 패드 영역들이 정의될 수 있다.
일 실시예에 있어서, 절연 물질층(131)은 반투명 물질일 수 있으며, 유기 또는 무기 물질로 형성될 수 있다. 절연 물질층(131)은 예를 들어, 폴리이미드로 형성될 수 있다. 단차 조절층(127)과 함께 절연 물질층(131)이 폴리이미드로 형성된 경우, 접속층들(129a, 129b, 129c, 129d)은, 패드 영역들을 제외하고, 하부면, 측면, 및 상부면이 모두 폴리이미드로 둘러싸일 수 있다.
한편, 유닛 픽셀(100)은 솔더 등의 본딩재를 이용하여 회로 기판에 실장될 수 있으며, 본딩재는 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)에 노출된 접속층들(129a, 129b, 129c, 129d)과 회로 기판 상의 패드들을 본딩할 수 있다.
본 실시예에 따르면, 유닛 픽셀(100)은 별도의 범프들을 포함하지 않으며, 접속층들(129a, 129b, 129c, 129d)이 본딩 패드로 사용된다. 그러나 본 발명이 이에 한정되는 것은 아니며, 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)을 덮는 본딩 패드들이 형성될 수도 있다. 일 실시예에 있어서, 본딩 패드들은 제1 내지 제4 접속층들(129a, 129b, 129c, 129d)의 상부 영역을 벗어나 발광 소자들(10a, 10b, 10c)을 부분적으로 덮도록 형성될 수 있다.
본 실시예에 있어서, 발광 소자들(10a, 10b, 10c)이 접착층(125)에 의해 투명 기판(121)에 부착된 것으로 설명하지만, 접착층(125) 대신 다른 결합기(coupler)를 이용하여 발광 소자들(10a, 10b, 10c)이 투명 기판(121)에 결합될 수도 있다. 예를 들어, 발광 소자들(10a, 10b, 10c)을 스페이서들을 이용하여 투명 기판(121)에 결합시킬 수 있으며, 따라서, 발광 소자들(10a, 10b, 10c)과 투명 기판(121) 사이의 영역에 기체 또는 액체가 채워질 수 있다. 이들 기체 또는 액체에 의해 발광 소자들(10a, 10b, 10c)에서 방출된 광을 투과시키는 광학층이 형성될 수 있다. 앞서 설명한 접착층(125)도 광학층의 일 예이다. 여기서, 광학층은 발광 소자들(10a, 10b, 10c)과는 다른 재료, 예컨대, 기체, 액체, 또는 고체로 형성되며, 따라서, 발광 소자들(10a, 10b, 10c) 내의 반도체층들의 재료와 구별된다.
도 5A는 본 개시의 일 실시예에 따른 픽셀 모듈(1000)을 설명하기 위해 도 2의 절취선 D-D'를 따라 취해진 개략적인 부분 단면도이고, 도 5B는 도 2의 절취선 E-E'를 따라 취해진 개략적인 부분 단면도이다.
도 5A 및 도 5B를 참조하면, 픽셀 모듈(1000)은 회로 기판(1001) 및 회로 기판(1001) 상에 배열된 유닛 픽셀들(100)을 포함한다. 나아가, 픽셀 모듈(1000)은 유닛 픽셀들(100)을 덮는 몰딩부(200)을 더 포함할 수 있다.
회로 기판(1001)은 패널 기판(2100)과 발광 소자들(10a, 10b, 10c)을 전기적으로 연결하기 위한 회로를 가질 수 있다. 회로 기판(1001) 내의 회로는 다층 구조로 형성될 수 있다. 회로 기판(1001)은 또한 발광 소자들(10a, 10b, 10c)을 수동 매트릭스 구동 방식으로 구동하기 위한 수동 회로 또는 능동 매트릭스 구동 방식으로 구동하기 위한 능동 회로를 포함할 수도 있다. 회로 기판(1001)은 표면에 노출된 패드들(1003)을 포함할 수 있다.
유닛 픽셀들(100)의 구체적인 구성은 도 4A, 도 4B 및 도 4C를 참조하여 설명한 바와 같으므로, 중복을 피하기 위해 상세한 설명은 생략한다. 유닛 픽셀들(100)은 회로 기판(1001) 상에 정렬될 수 있다. 유닛 픽셀들(100)은 2×2, 2×3, 3×3, 4×4, 5×5 등 다양한 행렬로 배열될 수 있다.
유닛 픽셀들(100)은 본딩재(1005)에 의해 회로 기판(1001)에 본딩될 수 있다. 예를 들어, 본딩재(1005)는 도 4A, 도 4B 및 도 4C를 참조하여 설명한 절연 물질층(131)의 개구부들(131a, 131b, 131c, 131d)을 통해 노출된 접속층들(129a, 129b, 129c, 129d)을 회로 기판(1001) 상의 패드들(1003)에 본딩한다. 본딩재(250)는 예를 들어 솔더일 수 있으며, 솔더 페이스트를 패드들(1003) 상에 스크린 프린팅 등의 기술을 이용하여 배치한 후 리플로우 공정을 통해 유닛 픽셀(100)과 회로 기판(1001)을 본딩할 수 있다. 회로 기판(1001) 상의 패드들(1003)은 회로 기판(1001)의 상면 위로 돌출될 수도 있으나, 회로기판(1001)의 상면보다 아래에 배치될 수도 있다.
본 실시예에 따르면, 접속층들(129a, 129b, 129c, 129d)과 패드들(1003) 사이에 단일 구조의 본딩재(1005)가 배치되며, 본딩재(1005)가 접속층들(129a, 129b, 129c, 129d)과 패드들(1003)을 직접 연결할 수 있다.
몰딩부(200)는 복수의 유닛 픽셀들(100)을 덮는다. 몰딩부(200)의 전체 두께는 약 150um 내지 350um 범위 내일 수 있다. 몰딩부(200)는 광 확산층(230) 및 블랙몰딩층(250)을 포함할 수 있다. 광 확산층(230)은 에폭시 몰딩 컴파운드와 같은 투명 매트릭스 및 투명 매트릭스 내에 분산된 광 확산 입자를 포함할 수 있다. 광 확산 입자는 예를 들어 실리카 또는 TiO2 등일 수 있으며, 이에 한정되는 것은 아니다. 몰딩부(200)는 예를 들어 약 50um 내지 약 200um 범위 내의 두께를 가질 수 있으며, 광 확산 입자는 몰딩부(200) 전체 중량에 대해 예를 들어 약 0.2 중량% 내지 10 중량% 범위 내에서 몰딩부(200) 내에 포함될 수 있다. 광 확산층(230)은 발광 소자들(10a, 10b, 10c)에서 방출된 광을 확산시킨다. 광 확산층(230)은 유닛 픽셀(100)에서 방출되는 서로 다른 색상의 광을 균일하게 혼합하도록 도우며, 또한, 유닛 픽셀(100)의 측면으로 방출된 광이 외부로 방출되는 것을 방해한다.
블랙몰딩층(250)은 매트릭스 내에 광을 흡수하는 물질을 포함한다. 매트릭스는 예컨대 DFSR(dry-Film type solder resist), PSR(photoimageable solder resist), 또는 에폭시 몰딩 컴파운드(EMC) 등일 수 있으나, 이에 한정되는 것은 아니다. 광 흡수 물질은 카본 블랙과 같은 광 흡수 염료를 포함할 수 있다. 광 흡수 염료는 매트릭스 내에 직접 분산될 수도 있고, 유기 또는 무기 입자의 표면에 코팅되어 매트릭스 내에 분산될 수도 있다. 다양한 종류의 유기 또는 무기 입자가 광 흡수 물질을 코팅하기 위해 사용될 수 있다. 예를 들어, TiO2나 실리카 입자를 카본 블랙으로 코팅한 입자들이 사용될 수 있다. 블랙 몰딩층(250)은 약 50um 내지 200um 범위 내의 두께로 형성될 수 있다. 블랙몰딩층(250) 내에 함유되는 광 흡수 몰질의 농도를 조절하여 블랙몰딩층(250)의 광 투과율을 조절할 수 있다. 전체 매트릭스에 대해 광 흡수 물질은 약 0.05 중량% 내지 약 10 중량% 범위 내일 수 있다.
블랙 몰딩층(250)은 광 흡수 물질이 균일하게 분산된 단일층으로 형성될 수 있으나, 본 개시가 이에 한정되는 것은 아니다. 블랙 몰딩층(250)은 광 흡수 물질의 농도가 서로 다른 복수층으로 형성될 수도 있다. 예를 들어, 블랙 몰딩층(250)은 광 흡수 물질의 농도가 서로 다른 2개의 층을 포함할 수 있다. 이 경우, 광 확산층(230)에 가까운 제1층이 제2층에 비해 광 흡수 물질을 더 많이 함유할 수 있다. 제1층의 광 흡수율을 제2층의 광 흡수율보다 높게 함으로써 유닛 픽셀(100)에서 상부로 방출되는 광의 전체 흡수량을 감소시킬 수 있으며, 이에 따라, 픽셀 모듈(1000)의 휘도를 증가시킬 수 있다.
일 실시예에 있어서, 블랙 몰딩층(250)이 복수층으로 형성된 경우, 이들 층들은 서로 경계가 뚜렷하게 구분될 수 있다. 예를 들어, 광 흡수 물질의 농도가 서로 다른 층들이 각각 개별적으로 필름으로 제조된 후, 필름들을 협지함으로써 블랙 몰딩층(250)이 제조될 수 있다. 또는, 광 흡수 물질의 농도가 서로 다른 층들을 연속적으로 프린팅하여 블랙 몰딩층(250)이 형성될 수도 있다. 다른 실시예에 있어서, 블랙 몰딩층(250)은 그 두께 방향으로 광 흡수 물질의 농도가 점진적으로 감소하도록 형성될 수도 있다.
유닛 픽셀들(100)에서 수직하게 입사하는 광은 블랙 몰딩층(250)을 통과하는 경로가 짧아 블랙 몰딩층(250)을 쉽게 투과하지만, 경사각을 가지고 입사하는 광은 블랙 몰딩층(250)을 통과하는 경로가 길어 블랙 몰딩층(250)에 대부분 흡수된다. 따라서, 블랙 몰딩층(250)에 의해 유닛 픽셀들(100) 사이의 광 간섭을 방지하여 디스플레이 장치의 콘트라스트를 향상시킬 수 있으며, 더욱이, 색 편차를 줄일 수 있다.
몰딩부(200)는 예를 들어, 라미네이션, 스핀 코팅, 슬릿 코팅, 프린팅 등의 기술을 이용하여 형성될 수 있다. 일 예로, 몰딩부(200)는 광 확산층(230)과 블랙 몰딩층(250)을 협착한 후 진공 라미네이션 기술로 유닛 픽셀들(100) 상에 형성될 수 있다.
도 5A 및 도 5B에 도시된 픽셀 모듈들(1000)을 도 1의 패널 기판(2100) 상에 실장함으로써 디스플레이 장치(10000)가 제공될 수 있다. 회로 기판(1001)은 패드들(1003)에 연결된 바닥 패드들을 가진다. 바닥 패드들은 패드들(1003)에 일대일 대응하도록 배치될 수 있으나, 공통 접속을 통해 바닥 패드들의 개수를 감소시킬 수 있다.
본 실시예에 있어서, 유닛 픽셀들(100)이 픽셀 모듈(1000)로 형성되고, 픽셀 모듈들(1000)을 패널 기판(2100) 상에 실장됨으로써 디스플레이 장치(10000)가 제공될 수 있으며, 이에 따라, 디스플레이 장치의 공정 수율을 향상시킬 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 유닛 픽셀들(100)을 직접 패널 기판(2100) 상에 실장할 수도 있다.
도 6A는 또 다른 실시예에 따른 유닛 픽셀(100a)을 설명하기 위한 개략적인 단면도이고, 도 6B는 상기 유닛 픽셀(100a)을 설명하기 위한 개략적인 평면도이다.
도 6A 및 도 6B를 참조하면, 유닛 픽셀(100a)은, 도 4A, 도 4B, 및 도 4C를 참조하여 설명한 유닛 픽셀(100)과 달리, 제1, 제2 및 제3 발광 스택들(320, 330, 340)이 적층된 구조를 갖는다.
유닛 픽셀(100a)은 발광 스택 구조체, 상기 발광 스택 구조체 상에 형성된 제1 연결 전극(350a), 제2 연결 전극(350b), 제3 연결 전극(350c), 및 제4 연결 전극(350d), 및 상기 연결 전극들(350a, 350b, 350c, 350d)을 둘러싸는 보호층(390)을 포함한다. 유닛 픽셀(100a)은 또한 기판(311)을 포함할 수 있다. 한편, 발광 스택 구조체는 제1 발광 스택(320), 제2 발광 스택(330), 및 제3 발광 스택(340)을 포함할 수 있다. 상기 발광 스택 구조체가 세개의 발광 스택들(320, 330, 340)로 구성된 것을 도시하지만, 본 개시가 특정 개수의 발광 스택들에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예들에 있어서, 발광 스택 구조체는 두 개 또는 더 많은 수의 발광 스택들을 포함할 수 있다. 여기서는 유닛 픽셀(100a)이 일 실시예에 따라 세 개의 발광 스택들(320, 330, 340)을 포함하는 것으로 설명할 것이다.
기판(311)은 광 투과 절연성 기판일 수 있다. 그러나 몇몇 실시예들에 있어서, 기판(311)은 특정 파장의 광만을 투과하거나 특정 파장의 광의 일부만을 투과하도록 반투명 또는 부분적으로 투명하게 형성될 수도 있다. 기판(311)은 제1 발광 스택(320)을 에피택셜 성장할 수 있는 성장 기판, 예를 들어 사파이어 기판일 수 있다. 다만, 기판(311)은 사파이어 기판에 한정되는 것은 아니며, 다른 다양한 투명 절연 물질을 포함할 수 있다. 예를 들어, 기판(311)은 글래스, 쿼츠, 실리콘, 유기 폴리머, 또는 유기-무기 복합 재료를 포함할 수 있으며, 예를 들어, 탄화실리콘(SiC), 질화갈륨(GaN), 질화인디움갈륨(InGaN), 질화알루미늄갈륨(AlGaN), 질화알루미늄(AlN), 산화갈륨(Ga2O3), 또는 실리콘 기판일 수 있다. 또한, 기판(311)은 상면에 요철을 포함할 수 있으며, 예를 들어, 패터닝된 사파이어 기판일 수 있다. 상면에 요철을 포함함으로써 기판(311)에 접한 제1 발광 스택(320)에서 생성된 광의 추출 효율을 증가시킬 수 있다. 기판(311)의 요철은 제2 발광 스택(330) 및 제3 발광 스택(340)에 비해 제1 발광 스택(320)의 광도를 선택적으로 증가시키기 위해 채택될 수 있다.
제1, 제2 및 제3 발광 스택들(320, 330, 340)은 기판(311)을 향해 광을 방출하도록 구성된다. 따라서, 제3 발광 스택(340)에서 방출된 광은 제1 및 제2 발광 스택들(320, 330)을 통과할 수 있다. 일 실시예에 따르면, 제1, 제2, 및 제3 발광 스택들(320, 330, 340)은 서로 다른 피크 파장의 광을 방출할 수 있다. 일반적으로, 기판(311)으로부터 멀리 떨어진 발광 스택이 기판(311)에 가까운 발광 스택에 비해 더 장 파장의 광을 방출함으로써 광 손실을 줄일 수 있다. 그러나 본 개시는 제1, 제2 및 제3 발광 스택(320, 330, 340)의 색 혼합 비율을 조절하기 위해, 제2 발광 스택(330)이 제1 발광 스택(320)보다 단파장의 광을 방출할 수 있다. 이에 따라, 제2 발광 스택(330)의 광도를 줄이고, 제1 발광 스택(320)의 광도를 증가시킬 수 있으며, 따라서, 제1, 제2 및 제3 발광 스택에서 방출되는 광의 광도 비율을 극적으로 변경할 수 있다. 예를 들어, 제1 발광 스택(320)은 녹색광을 방출하고, 제2 발광 스택(330)은 청색광을 방출하고, 제3 발광 스택(340)은 적색광을 방출하도록 구성될 수 있다. 이에 따라, 청색광의 광도를 상대적으로 줄이고, 녹색광의 광도를 상대적으로 증가시킬 수 있으며, 따라서, 적색, 녹색 및 청색의 광도 비율을 3:6:1에 가까워지도록 쉽게 조절할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택(320, 330, 340)의 발광 면적은 약 10,000 um2 이하일 수 있으며, 나아가, 4,000 um2, 더 나아가, 2,500 um2 이하일 수 있다. 또한, 기판(311)에 가까울수록 발광 면적이 더 클 수 있으며, 녹색광을 방출하는 제1 발광 스택(320)을 기판(311)에 가장 가깝게 배치함으로써 녹색광의 광도를 더욱 증가시킬 수 있다.
제1 내지 제3 발광 스택(320, 330, 340)은 각각 도 3A 및 도 3B를 참조하여 설명한 바와 같이, 제1 도전형 반도체층(21), 활성층(23) 및 제2 도전형 반도체층(25)을 포함한다. 일 실시예에 따르면, 제1 발광 스택(320)은 GaN, InGaN, GaP, AlGaInP, AlGaP 등과 같은 녹색광을 방출하는 반도체 물질을 포함할 수 있다. 제2 발광 스택(330)은 GaN, InGaN, ZnSe 등과 같은 청색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 제한되지 않는다. 일 실시예에 따르면, 제3 발광 스택(340)은 예를 들어, AlGaAs, GaAsP, AlGaInP, 및 GaP와 같은 적색광을 방출하는 반도체 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택들(320, 330, 340)의 제1 도전형 반도체층들(21) 및 제2 도전형 반도체층들(25) 각각은 단일층 구조 또는 다중층 구조를 가질 수 있으며, 몇몇 실시예들에 있어서, 초격자층을 포함할 수 있다. 더욱이, 제1, 제2 및 제3 발광 스택들(320, 330, 340)의 활성층들(23)은 단일 양자우물 구조 또는 다중 양자우물 구조를 가질 수 있다.
제1 접착층(325)은 제1 발광 스택(320) 및 제2 발광 스택(330) 사이에 배치되며, 제2 접착층(335)은 제2 발광 스택(330)과 제3 발광 스택(340) 사이에 배치된다. 제1 및 제2 접착층들(325, 335)은 광을 투과시키는 비도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 접착층들(325, 335)은 광학적으로 투명한 접착제(OCA)를 포함할 수 있는데, 이는 에폭시, 폴리이미드, SU8, 스핀-온-글래스(SOG), 벤조시클로부텐(BCB)을 포함할 수 있으며, 이에 제한되지 않는다.
일 실시예에 따르면, 제1, 제2 및 제3 발광 스택(320, 330 및 340) 각각은 독립적으로 구동될 수 있다. 보다 구체적으로, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 하나에 공통 전압이 인가될 수 있고, 각각의 발광 스택의 제1 및 제2 도전형 반도체층 중 다른 하나에 개별 발광 신호가 인가될 수 있다. 본 개시의 일 실시예에 따르면, 각 발광 스택의 제1 도전형 반도체층(21)은 n형일 수 있고, 제2 도전형 반도체층(25)은 p형일 수 있다. 제1 발광 스택(320), 제2 발광 스택(330), 및 제3 발광 스택(340)은 n형 반도체층과 p형 반도체층이 동일한 시퀀스로 배열될 수 있으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 제1 발광 스택(320)은 제2 발광 스택(330) 및 제3 발광 스택(340)과 비교하여 반대로 적층된 시퀀스를 가질 수도 있다. 제1, 제2 및 제3 발광 스택(320, 330, 340)은 p형 반도체층들이 공통으로 전기적으로 연결된 공통 p형 발광 스택 구조체를 가지거나, 또는 n형 반도체층들이 공통으로 전기적으로 연결된 공통 n형 발광 스택 구조체를 가질 수 있다.
도시 된 실시예에 따르면, 각 연결 전극(350a, 350b, 350c 및 350d)은 기판(311)으로부터 상향으로 실질적으로 긴 형상을 가질 수 있다. 연결 전극(350a, 350b, 350c 및 350d)은 Cu, Ni, Ti, Sb, Zn, Mo, Co, Sn, Ag 또는 이들의 합금과 같은 금속을 포함할 수 있으나, 이에 제한되지는 않는다. 예를 들어, 연결 전극들(350a, 350b, 350c, 350d) 각각은 연결 전극들(350a, 350b, 350c, 및 350d)의 기다란 형상으로부터 응력을 감소시키기 위해 둘 이상의 금속 또는 복수의 상이한 금속층들을 포함할 수 있다. 다른 실시예에서, 연결 전극(350a, 350b, 350c 및 350d)이 Cu를 포함하는 경우, Cu의 산화를 억제하기 위해 추가적인 금속이 증착되거나 도금될 수 있다. 일부 실시예에서, 연결 전극(350a, 350b, 350c 및 350d)이 Cu/Ni/Sn을 포함하는 경우, Cu는 Sn이 발광 스택 구조로 침투하는 것을 방지할 수있다. 일부 실시예에서, 연결 전극(350a, 350b, 350c, 350d)은 도금 과정에서 금속층을 형성하기 위한 시드층을 포함할 수 있으며, 이에 대해서는 후술한다.
도면에 도시된 바와 같이, 각각의 연결 전극(350a, 350b, 350c 및 350d)은 실질적으로 평탄한 상부 표면을 가질 수 있어서, 후술할 외부 라인 또는 전극과 발광 스택 구조물 사이의 전기적 연결을 용이하게 할 수 있다. 본 개시의 일 실시예에 따르면, 유닛 픽셀(100a)가 당업계에 알려진 바와 같이 표면적이 약 10,000 μm2 미만, 또는 다른 실시예에서 약 4,000 μm2 또는 2,500 μm2 미만인 마이크로 LED의 경우, 연결 전극(350a, 350b, 350c, 350d)은 도면에 도시된 바와 같이 제1, 제2 및 제3 발광 스택(320, 330, 340) 중 적어도 하나의 일부와 중첩될 수 있다. 본 실시예에서, 연결 전극들(350a, 350b, 350c 및 350d)이 사각 기둥 형상을 갖는 것으로 도시하지만, 본 개시는 이에 한정되는 것은 아니며, 원통형 형상일 수도 있다. 나아가, 연결 전극들(350a, 350b, 350c 및 350d)은 하면의 면적이 상면의 면적보다 클 수도 있다. 예를 들어, 제1 내지 제3 발광 스택들(320, 330, 340)이 전극 형성을 위해 패터닝될 경우, 연결 전극들(350a, 350b, 350c 및 350d)은 제1 내지 제3 발광 스택(320, 330, 340)의 측면을 덮을 수 있다.
일반적으로, 제조 동안, 복수의 유닛 픽셀(100a) 어레이가 기판(311) 상에 형성된다. 기판(311)은 스크라이빙 라인을 따라 절단되어 각각의 유닛 픽셀(100a)로 개별화(분리)되고, 유닛 픽셀(100a)은 다양한 이송 기술을 사용하여 다른 기판 또는 테이프로 이송될 수 있다. 이 경우, 유닛 픽셀(100a)이 바깥쪽으로 돌출된 금속 범프 또는 기둥과 같은 연결 전극들(350a, 350b, 350c, 350d)을 포함하는 경우, 상기 연결 전극들(350a, 350b, 350c, 350d)을 외부로 노출시키는 구조에 기인하여, 후속 공정 동안, 예를 들어 전사 단계에서, 다양한 문제가 발생할 수 있다. 또한, 유닛 픽셀(100a)이 적용 분야에 따라 약 10,000 μm2 미만, 또는 약 4,000 μm2 미만 또는 약 2,500 μm2 미만의 표면적을 갖는 마이크로-LED를 포함하는 경우, 유닛 픽셀(100a)의 취급은 작은 폼 팩터로 인해 더 어려워질 수 있다.
예를 들어, 연결 전극(350a, 350b, 350c, 350d)이 막대와 같은 실질적으로 길쭉한 형상을 갖는 경우, 종래의 진공 방법을 사용하여 유닛 픽셀(100a)을 전사하는 것은 연결 전극의 돌출 구조로 인해 불충분한 흡입 면적에 기인하여 어려워진다. 또한, 노출된 연결 전극은 연결 전극이 제조 장치와 접촉할 때와 같은 후속 공정 동안 다양한 응력으로 직접 영향을 받을 수 있으며, 이는 유닛 픽셀(100a) 구조를 손상시킬 수 있다. 다른 예로서, 유닛 픽셀(100a)의 상부 표면(예를 들어, 기판(311)과 대향하는 표면) 상에 접착 테이프를 부착함으로써 유닛 픽셀(100a)이 전사 될 때, 유닛 픽셀(100a)와 접착 테이프 사이의 접촉 면적이 연결 전극들(350a, 350b, 350c, 350d)의 상단 표면에 제한될 수 있다. 이 경우, 접착 테이프가 기판의 하부 표면에 부착될 때와 반대로, 유닛 픽셀(100a)의 접착 테이프에 대한 접착력이 약해질 수 있고, 전사하는 동안 유닛 픽셀(100a)dl 접착 테이프에서 바람직하지 않게 분리될 수 있다. 다른 예로서, 종래의 픽 앤 플레이스(pick-and-place) 방법을 이용하여 유닛 픽셀(100a)을 전사할 때, 유닛 픽셀(100a)의 일부에 토출 핀이 직접 접촉하여 발광 구조물의 상부 구조가 손상될 수 있다. 특히, 토출 핀은 유닛 픽셀(100a)의 중심에 부딪칠 수 있고, 유닛 픽셀(100a)의 상부 발광 스택에 물리적 손상을 야기할 수 있다.
본 개시의 일 실시예에 따르면, 상기 보호층(390)은 상기 발광 스택 구조체 상에 형성될 수 있다. 보다 구체적으로, 도 7A에 도시된 바와 같이, 보호층(390)은 연결 전극(350a, 350b, 350c, 350d) 사이에 형성되어 연결 전극(350a, 350b, 350c, 350d)의 측면을 덮을 수 있다. 나아가, 도면에 보호층(390)이 발광 스택 구조체 상에 배치된 것으로 설명하지만, 보호층(390)은 제1 내지 제3 발광 스택(320, 330, 340)의 측면을 적어도 부분적으로 덮을 수도 있으며, 제1 내지 제3 발광 스택(320, 330, 340)의 측면은 보호층(390) 및 다른 절연층으로 덮여 유닛 픽셀(100a)의 외부에 노출되지 않을 수 있다.
보호층(390)은 연결 전극(350a, 350b, 350c 및 350d)의 상면과 실질적으로 나란하게 형성될 수 있다. 보호층(390)은 에폭시 몰딩 컴파운드(EMC)를 포함할 수 있으며, 이는 흑색, 백색 또는 투명과 같이 다양한 색상으로 형성될 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 일부 실시예에서, 보호층(390)은 폴리이미드(PID)를 포함할 수 있으며, 이 경우 폴리이미드(PID)는 발광 스택 구조체에 적용될 때 평탄도를 증가시키기 위해 액체형이 아닌 드라이 필름으로 제공될 수 있다. 일부 실시예에서, 보호층(390)은 감광성을 갖는 물질을 포함할 수 있다. 이러한 방식으로, 보호층(390)은 후속 프로세스 동안 인가될 수 있는 외부 충격으로부터 발광 스택 구조체를 보호할 뿐만 아니라 후속 전사 단계 동안의 취급을 용이하게 하도록 유닛 픽셀(100a)에 충분한 접촉 면적을 제공할 수 있다. 또한, 보호층(390)은 유닛 픽셀(100a)의 측면으로의 빛샘을 방지하여 인접한 유닛 픽셀(100a)에서 방출되는 빛의 간섭을 방지하거나 적어도 억제할 수 있다.
앞서 유닛 픽셀들(100, 100a), 픽셀 모듈(1000) 및 디스플레이 장치(10000)에 대해 설명하였다. 하나의 웨이퍼에서 제작된 복수의 유닛 픽셀들(100 또는 100a)은 단일화 공정을 통해 개별 유닛 픽셀들로 분리되고, 개별 유닛 픽셀들(100 또는 100a)이 회로 기판 또는 디스플레이 패널 상으로 전사되어 픽셀 모듈(1000) 또는 디스플레이 장치(10000)가 제작된다. 픽셀 모듈(1000) 또는 디스플레이 장치(10000) 내에 배열된 유닛 픽셀들(100 또는 100a)은 서로 동일한 웨이퍼에서 제작된 것일 수도 있고, 서로 다른 웨이퍼에서 제작된 것일 수도 있다. 일반적으로 서로 다른 웨이퍼에서 제작된 유닛 픽셀들(100 또는 100a)이 하나의 디스플레이 장치(10000) 상에 배치된다. 디스플레이 장치(10000)에서 표시되는 이미지에 얼룩이 생기는 것을 방지하기 위해 유닛 픽셀들(100 또는 100a)의 성능은 엄격하게 제어될 필요가 있다. 본 실시예에 따른 픽셀 모듈(1000) 또는 디스플레이 장치(10000)는 종래 기술과 달리 균일한 성능을 갖는 유닛 픽셀들(100 또는 100a)을 배열하거나 또는 성능에 차이가 있더라도 픽셀 모듈(1000) 또는 디스플레이 장치(10000)에서 국부적으로 더 밝거나 어두운 현상이 발생하지 않도록 성능이 다른 유닛 픽셀들(100 또는 100a)을 균일하게 혼합하여 배열한다.
이하에서는 본 개시의 일 실시예에 따른 웨이퍼에서 제작된 유닛 픽셀들(100)을 픽셀 모듈(1000)에 배치하기 위한 공정을 설명하기로 한다.
도 7은 일 실시예에 따른 디스플레이 장치 제조 공정을 설명하기 위한 개략적인 순서도이다.
도 7을 참조하면, 단계(101)에서, 복수의 유닛 픽셀들(100)을 갖는 웨이퍼가 제작된다. 예를 들어, 도 4A 및 도 4B를 참조하여 설명한 유닛 픽셀(100)을 포함하여 복수의 픽셀들이 하나의 기판(121) 상에 형성된다. 기판(121)은 4인치, 6인치 또는 그보다 더 큰 크기를 가질 수 있으며, 기판(121) 상에 발광 소자들(10a, 10b, 10b)을 배치하여 복수의 픽셀들이 형성될 수 있다.
단계(102)에서, 복수의 픽셀들이 개별 유닛 픽셀들(100)로 단일화된다. 기판(121)은 예를 들어 웨이퍼 단일화를 위한 임시 기판, 예컨대 접착 테이프에 부착될 수 있으며, 임시 기판 상에서 기판(121)이 개별 유닛 픽셀들(100)로 분리될 수 있다. 레이저 스크라이빙 및 브레이킹 공정을 이용하여 웨이퍼가 개별 유닛 픽셀들(100)로 분리될 수 있다. 또한, 접착 테이프 상에 부착된 유닛 픽셀들(100)은 접착 테이프의 팽창(expansion)을 통해 서로 멀어질 수 있다.
임시 기판은 예를 들어 자외선(UV) 테이프일 수 있다. 자외선 테이프는 UV 조사에 의해 경화될 수 있으며, 접착력은 경화에 의해 약 1/100 이하, 나아가 약 1/200 이하로 감소될 수 있다. 예를 들어, 접착 테이프의 접착력은 경화 전에 약 100 gf/mm 일 수 있으며, 경화 후에 약 0.5 gf/mm일 수 있다.
본 실시예에서, 유닛 픽셀들(100)이 자외선 테이프 상에서 단일화되는 것으로 설명하지만, 다른 접착 테이프 상에서 단일화된 후 자외선 테이프로 전사될 수도 있다.
단계(103)에서, 단일화된 유닛 픽셀들(100)에 대해 특성 검사가 수행된다. 유닛 픽셀들(100)에 대한 특성 검사는 검사 장치를 이용하여 수행될 수 있다. 예를 들어, 각 유닛 픽셀(100)의 전기적 특성 및 광학 특성이 검사될 수 있다. 이를 통해, 각 유닛 픽셀(100)의 순방향 전압, 휘도, 방출 파장, 지향각 등의 데이터를 얻을 수 있다. 또한, 특성 검사를 통해 유닛 픽셀들(100)을 분류할 수 있다. 예를 들어, 요구되는 성능을 만족하지 못하는 불량(No Good; NG) 유닛 픽셀, 요구되는 성능을 만족하지만 휘도가 상대적으로 낮은 하급 유닛 픽셀, 및 요구되는 성능을 만족하며 휘도도 상대적으로 높은 상급 유닛 픽셀 등으로 분류할 수 있다. 유닛 픽셀들(100)을 분류하는 기준은 다양할 수 있으며, 휘도를 기준으로 2개의 등급 또는 그 이상의 등급으로 분류할 수 있다.
단계(104)에서, 유닛 픽셀들(100)을 임시 기판으부터 선택적으로 분리한다. 본 개시의 실시예에 따르면 정해진 면적 내의 유닛 픽셀들(100)이 함께 임시 기판으로부터 분리될 수 있으며, 상기 미리 정해진 면적 내의 복수의 유닛 픽셀들(100) 중에서 선택된 유닛 픽셀들(100)이 분리될 수 있다. 미리 정해진 면적은 유닛 픽셀들을 이송하는 픽커의 크기에 대응하여 결정될 수 있다. 예를 들어, 미리 정해진 면적 내에는 10개 이상, 20개 이상, 나아가 30개 이상의 유닛 픽셀들(100)이 배치되어 있을 수 있다. 한편, 임시 기판 상의 유닛 픽셀들(100) 중 임시기판으로부터 분리할 유닛 픽셀들을 선택하는 방식은 다양하게 설정될 수 있다.
일 실시예에 있어서, 임시기판으로부터 분리할 유닉 픽셀들은 유닛 픽셀들의 특성 검사 데이터를 기초로 선택될 수 있다. 정해진 면적 내 전체 유닛 픽셀들이 선택될 수도 있고, 일부 유닛 픽셀들이 선택될 수도 있으며, 하나의 유닛 픽셀이 선택될 수도 있다. 예를 들어, 정해진 면적 내의 유닛 픽셀들 중 불량 유닛 픽셀들은 선택에서 제외될 수 있다. 또한, 정해진 면적 내의 유닛 픽셀들이 모두 동등한 휘도를 갖는 경우, 전체 유닛 픽셀들이 함께 선택될 수 있다. 또한, 등급이 다른 유닛 픽셀들을 제외하고 동일한 등급의 유닛 픽셀들이 함께 선택될 수 있다. 또한, 미리 설정된 프로그램을 이용하여 등급이 서로 다른 유닛 픽셀들이 함께 선택될 수도 있다. 예를 들어, 하급 유닛 픽셀들과 상급 유닛 픽셀들이 일정 비율로 함께 선택될 수 있다. 본 개시의 실시예들은 미리 정해진 면적 내의 전체 유닛 픽셀들 중 특정 유닛 픽셀 또는 특정 유닛 픽셀들을 선택하여 임시 기판으로부터 분리하는 것을 포함한다.
단계(105)에서, 선택적으로 분리된 유닛 픽셀(들)이 캐리어 기판에 전사된다. 캐리어 기판은 블루 테이프와 같은 접착 테이프를 포함할 수 있다. 임시 기판 상의 유닛 픽셀들 중 캐리어 기판으로 이동될 유닛 픽셀들은 여러 번의 반복되는 선택적 분리(단계 104) 및 전사(단계 105)를 통해 캐리어 기판으로 이동된다. 동일한 임시 기판 상의 유닛 픽셀들은 하나의 캐리어 기판으로 이동될 수 있지만, 본 개시가 이에 한정되는 것은 아니다. 예를 들어, 동일한 임시 기판 상의 유닛 픽셀들이 2개 이상의 캐리어 기판으로 나뉘어 이동될 수도 있다.
한편, 캐리어 기판 상에 배열되는 유닛 픽셀들은 하나의 웨이퍼에서 제작된 유닛 픽셀들보다 더 많을 수 있다. 따라서, 다수의 웨이퍼에서 제작된 유닛 픽셀들이 하나의 캐리어 기판 상에 배열될 수 있다.
단계(106)에서, 캐리어 기판 상의 유닛 픽셀들이 회로 기판에 전사된다. 회로 기판은 도 1을 참조하여 설명한 패널 기판(2100)일 수도 있고, 도 2를 참조하여 설명한 회로 기판(1001)일 수도 있다. 유닛 픽셀들이 회로 기판(1001) 상에 전사되어 픽셀 모듈(1000)이 제작될 수 있으며, 직접 패널 기판(2100) 상에 전사되어 디스플레이 장치(10000)가 제작될 수도 있다.
단계(107)에서, 회로 기판 상에 전사된 유닛 픽셀들을 덮는 몰딩부가 형성된다. 몰딩부는 도 5A 및 도 5B를 참조하여 설명한 바와 같으므로, 상세한 설명은 생략한다. 몰딩부를 형성하여 제작된 복수의 픽셀 모듈(1000)이 패널 기판(2100) 상에 실장되어 디스플레이 장치(10000)가 완성될 수 있다. 유닛 픽셀들이 직접 패널 기판(2100) 상에 전사된 경우, 몰딩부는 패널 기판(2100) 상에 형성되며, 이에 따라, 디스플레이 장치(10000)가 완성될 수 있다.
하나의 웨이퍼에서 제작된 유닛 픽셀들은 웨이퍼 상의 위치에 따라 성능에 차이가 발생할 수 있다. 본 개시의 실시예들에 따르면, 하나의 웨이퍼에서 제작된 유닛 픽셀들 중 원하는 유닛 픽셀들을 선택적으로 분리하여 캐리어 기판에 전사할 수 있으며, 상기 캐리어 기판 상의 유닛 픽셀들을 이용하여 디스플레이 장치를 제작할 수 있다. 따라서, 표시되는 이미지에 얼룩이 생기는 것을 방지할 수 있다.
단계(104) 및 단계(105)는 여러 번 반복해서 수행되며, 이를 위한 전사 장치에 대해 도 8을 참조하여 이하에서 설명한다. 도 8은 유닛 픽셀을 캐리어 기판에 전사하는 전사 장치(2000)를 설명하기 위한 개략적인 평면도이다.
도 8을 참조하면, 전사 장치(2000)는 로딩 유닛(2010), 그립퍼 유닛(2030), 웨이퍼 스테이지(2040), 광원 유닛(2050), 픽커 유닛(2060), 이젝터 유닛(2070), 빈(bin) 스테이지(2080), 트랜스퍼 로봇(2310), 및 언로딩 유닛(2330)을 포함할 수 있다. 전사 장치(2000)는 또한 각종 비전 유닛을 포함하는데, 예를 들어, 제1 비전 유닛(2210), 제2 비전 유닛(2230), 및 제3 비전 유닛(2250)을 포함할 수 있다.
로딩 유닛(2010)은 개별로 절단된 유닛 픽셀들이 부착된 임시 기판(2020)을 웨이퍼 스테이지(2040)로 공급하기 위한 장치이다. 복수매의 임시 기판(2020)이 카세트에 넣어져 로딩 유닛(2010)에 로딩될 수 있다. 임시 기판(2020)은 유닛 픽셀들(100)이 임시 기판(2020)의 상면에 부착된 상태로 수평하게 로딩된다. 로딩 유닛(2010)은 그립퍼가 임시 기판(2020)을 그립할 수 있도록 카세트를 수직 방향(z 방향)으로 이동할 수 있다.
그립퍼 유닛(2030)은 로딩 유닛(2010)으로부터 임시 기판(2020)을 그립하여 웨이퍼 스테이지(2040)로 이송한다. 그립퍼 유닛(2030)은 임시 기판(2020)을 그립하는 그립퍼를 구비하며, y축 방향으로 설치된 그립퍼 레일(2110)을 따라 이동할 수 있다. 그립퍼 유닛(2030)은 또한 웨이퍼 스테이지(2040) 상에서 유닛 픽셀들(100)의 선택적 분리가 모두 수행된 임시 기판(2020)을 다시 로딩 유닛(2010)의 카세트로 이송할 수 있다. 도시하지는 않았지만, 로딩 유닛(2010)과 웨이퍼 스테이지(2040) 사이에 가이드 레일이 배치될 수 있으며, 임시 기판(2020)은 가이드 레일에 의해 로딩 유닛(2010)과 웨이퍼 스테이지(2040) 사이에서 안내될 수 있다.
웨이퍼 스테이지(2040)는 임시 기판(2020)에 부착된 유닛 픽셀들(100)을 선택적으로 분리하기 위한 작업 테이블이다. 그립퍼 유닛(2030)에 의해 이송된 임시 기판(2020)이 웨이퍼 스테이지(2040) 상에 안착된다. 웨이퍼 스테이지(2040)는 임시 기판(2020)을 고정할 수 있는 고정 장치, 예컨대 클램핑 장치를 구비할 수 있다.
웨이퍼 스테이지(2040)는 그립퍼 유닛(2030)으로부터 임시 기판(2020)을 받거나 웨이퍼 스테이지(2040)의 상의 임시 기판(2020)을 그립퍼가 그립할 수 있도록 z 방향으로 이동할 수 있다. 또한, 웨이퍼 스테이지(2040)는 임시 기판(2020)을 수평 방향으로 이동할 수 있도록 x 및 y 방향으로 이동할 수 있다.
웨이퍼 스테이지(2040)는 스테이지 하부로부터 레이저를 조사할 수 있도록, 또한, 이젝터 유닛(2070)이 스테이지 하부로부터 임시 기판(2020)에 접촉할 수 있도록 중공부를 가질 수 있다.
제1 비전 유닛(2210)은 웨이퍼 스테이지(2040) 상부에 설치되며, 유닛 픽셀들(100)의 외관을 확인하기 위해 사용된다. 제1 비전 유닛(2210)을 통해 임시 기판(2020) 상에 배치된 유닛 픽셀들의 위치 및 외관을 확인할 수 있다. 일 실시예에 있어서, 제1 비전 유닛(2210)에 의해 유닛 픽셀들을 스캔하기 위해 웨이퍼 스테이지(2040)가 x 및 y 방향으로 이동할 수 있다. 다른 실시예에 있어서, 제1 비전 유닛(2210)이 x 및 y 방향으로 이동하며 유닛 픽셀들을 스캔할 수도 있다.
광원 유닛(2050)은 임시 기판(2020)을 경화하기 위한 자외선을 조사한다. 광원 유닛(2050)은 레이저 발생 장치 및 레이저 조사를 위한 광 케이블을 포함할 수 있다. 광원 유닛(2050)은 임시 기판(2020)의 하부에서 선택된 유닛 픽셀들(100)을 향해 자외선을 조사하여 임시 기판(2020)을 경화시킬 수 있으며, 임시 기판(2020)의 경화를 통해 접착력을 감소시킬 수 있다. 미리 정해진 면적 내에서 선택된 유닛 픽셀들에 개별적으로 자외선이 조사될 수 있다. 또한 광원 유닛(2050)은 유닛 픽셀의 크기에 따라 레이저가 조사되는 면적의 크기를 변경하는 것이 가능하다.
픽커 유닛(2060)은 웨이퍼 스테이지(2040)에서 유닛 픽셀들(100)을 픽업하여 빈 스테이지(2080) 상의 캐리어 기판(2090)으로 이송한다. 픽커 유닛(2060)은 유닛 픽셀들(100)을 픽업하기 위한 픽업 헤드를 포함한다. 픽커 유닛(2060)은 유닛 픽셀들(100)을 픽업하기 위해 x, y, 및 z 방향으로 이동할 수 있으며, 또한, 픽커 레일(2130)을 따라 x 방향으로 이동할 수 있다. 픽업 헤드는 예를 들어 헤드 말단에 부착된 접착 테이프를 포함할 수 있으며, 접착 테이프의 접착력을 이용하여 유닛 픽셀들(100)을 픽업할 수 있다. 그러나 본 개시가 이에 한정되는 것은 아니며, 진공 흡착 기술을 이용하여 유닛 픽셀들(100)을 픽업할 수도 있다. 픽업 헤드는 수십 또는 수백개의 유닛 픽셀들을 한번에 픽업할 수 있도록 소정 면적을 갖는다. 한편, 도시하지는 않았지만, 픽커 유닛(2060)에 의해 픽업된 유닛 픽셀들(100)을 확인하기 위해 비전 유닛이 추가될 수 있다.
이젝터 유닛(2070)은 임시 기판(2020)의 하부에서 임시 기판(2020)에 대해 압력을 가할 수 있다. 픽커 유닛(2060)이 임시 기판(2020) 상의 유닛 픽셀들(100)에 접촉할 때, 이젝터 유닛(2070)은 픽커 유닛(2060)의 픽업 헤드를 향해 임시 기판(2020)에 압력을 가하며, 이에 따라, 임시 기판(2020) 상의 유닛 픽셀들이 쉽게 픽커 유닛(2060)으로 전달될 수 있다.
이젝터 유닛(2070)은 이젝터 레일(2150)을 따라 y 방향으로 이동할 수 있으며, 또한, x 및 z 방향으로 이동할 수 있다.
제2 비전 유닛(2230)은 픽커 유닛(2060)의 이동 경로 하부에 배치되어 픽커 유닛(2060)에 부착된 유닛 픽셀들(100)의 외관 상태를 확인한다. 제2 비전 유닛(2230)이 픽업 헤드에 부착된 유닛 픽셀들(100)을 촬영할 수 있도록 픽커 유닛(2060)은 제2 비전 유닛(2230) 상에서 잠시 정지할 수 있다.
빈(bin) 스테이지(2080)는 캐리어 기판(2090)이 놓이는 작업 테이블이다. 픽커 유닛(2060)에 의해 이송된 유닛 픽셀들(100)은 빈(bin) 스테이지(2080) 상의 캐리어 기판(2090)에 전사된다. 캐리어 기판(2090)은 예컨대 블루 테이프를 포함할 수 있다. 픽커 유닛(2060)은 여러 번에 왕복하여 유닛 픽셀들(100)을 임시 기판(2020)으로부터 캐리어 기판(2090)으로 전사한다.
제3 비전 유닛(2250)은 빈(bin) 스테이지(2080) 상부에 배치되어 캐리어 기판(2090) 상에 전사되는 유닛 픽셀들의 외관 상태를 확인한다. 제3 비전 유닛(2250) 또는 빈 스테이지(2080)가 x 및 y 방향으로 이동하여 제3 비전 유닛(2250)이 캐리어 기판(2090) 상에 배치된 유닛 픽셀들(100)을 스캔할 수 있다.
트랜스퍼 로봇(2310)은 언로딩 유닛(2330)으로부터 빈(empty) 캐리어 기판(2090)을 빈(bin) 스테이지(2080)로 이송하고, 유닛 픽셀들(100)이 부착된 캐리어 기판(2090)을 빈(bin) 스테이지(2080)로부터 언로딩 유닛(2330)으로 이송할 수 있다.
언로딩 유닛(2330)은 유닛 픽셀들(100)이 부착된 캐리어 기판(2080)을 언로딩하기 위한 장치로, 트랜스퍼 로봇(2310)에 의해 캐리어 기판(2080)이 언로딩 유닛(2330) 내의 캐리어 카세트로 이송된다. 한편, 캐리어 카세트에는 빈(empty) 캐리어 기판들(2090)이 세팅되어 언로딩 유닛(2330)에 제공될 수 있으며, 트랜스퍼 로봇(2310)은 캐리어 카세트로부터 빈(empty) 캐리어 기판(2090)을 빈(bin) 스테이지(2080)로 이송할 수 있다.
도 8에 도시한 바와 같이, 복수의 언로딩 유닛(2330)이 설치될 수 있다. 각각의 언로딩 유닛(2330)에 캐리어 기판(2090)이 언로딩될 수 있다. 일 실시예에서, 각 언로딩 유닛(2330)에 등급을 구분하여 캐리어 기판들(2090)이 적재될 수 있다.
이하에서, 본 실시예에 따른 전사 장치(2000)의 동작에 대해 설명한다.
도 9 내지 도 12는 도 8의 전사 장치를 이용하여 유닛 픽셀들(100)을 캐리어 기판(2090)으로 전사하는 방법을 설명하기 위한 개략적인 단면도들이다.
도 8을 참조하면, 개별화된 유닛 픽셀들(100)이 부착된 임시 기판(2020)이 로딩 유닛(2010)에 로딩된다. 임시 기판(2020)은 웨이퍼 카세트에 담겨 로딩 유닛(2010)에 로딩될 수 있다. 웨이퍼 카세트에는 복수매의 임시 기판들(2020)이 적재될 수 있다.
한편, 언로딩 유닛(2330)에 유닛 픽셀들(100)을 전사하기 위한 캐리어 기판(2090)이 로딩될 수 있다. 복수매의 캐리어 기판들(2090)이 캐리어 카세트에 적재되어 언로딩 유닛(2330)에 로딩될 수 있다.
그립퍼 유닛(2030)이 로딩 유닛(2010)으로부터 임시 기판(2020)을 그립하여 웨이퍼 스테이지(2040)로 이송한다. 도시하지는 않았지만, 로딩 유닛(2010)과 웨이퍼 스테이지(2040) 사이에 가이드 레일이 배치될 수 있으며, 임시 기판(2020)은 가이드 레일에 의해 로딩 유닛(2010)으로부터 웨이퍼 스테이지(2040)로 안내될 수 있다.
웨이퍼 스테이지(2040)에 임시 기판(2020)이 배치되면, 제1 비전 유닛(2210)이 유닛 픽셀들(100)의 외관 상태를 확인한다. 제1 비전 유닛(2210)은 임시 기판(2020) 상의 유닛 픽셀들(100)을 스캔하여 유닛 픽셀들의 위치 및 외관을 확인할 수 있다.
한편, 임시 기판(2020) 상의 유닛 픽셀들에 대한 특성 검사는 이전 단계에서 수행되며, 검사 결과에 대한 데이터는 전사 장치(2000)로 전달된다. 전사 장치(2000)는 상기 데이터를 처리하는 제어부를 포함하며, 제어부를 이용하여 임시 기판(2020) 상의 유닛 픽셀들을 선택적으로 분리하게 된다.
도 8 및 도 9를 참조하면, 미리 정해진 면적 내에서 임시 기판(2020)의 베이스(2020a)로부터 분리할 유닛 픽셀들(100p)에 자외선이 조사된다. 베이스(2020a)은 자외선 테이프일 수 있다. 자외선은 광원 유닛(2050)을 이용하여 순차적으로 유닛 픽셀들(100p)에 조사될 수 있다. 자외선 조사에 의해 베이스(2020a)가 경화되며, 유닛 픽셀들(100p)의 접착력이 약해진다.
도 8 및 도 10을 참조하면, 이어서, 픽커 유닛(2060)이 자외선이 조사된 유닛 픽셀들(100p) 상으로 이동하고 픽업 헤드(2060a)가 유닛 픽셀들에 접촉한다. 또한, 이젝터 유닛(2070)이 이동하여 이젝터가 픽업 헤드(2060a)에 대해 임시 기판(2020)에 압력을 가한다. 이에 따라, 미리 정해진 면적 내의 유닛 픽셀들(100p)이 픽업 헤드(2060a)에 부착된다.
도 8 및 도 11을 참조하면, 픽업 헤드(2060a)가 z 방향으로 이동하면, 자외선이 조사된 유닛 픽셀들(100p)이 임시 기판(2020a)으로부터 분리된다. 자외선이 조사되지 않은 유닛 픽셀들(100)은 임시 기판(2020a)에 강하게 접착되어 있어 픽업 헤드(2060a)가 z 방향으로 이동할 때, 픽업 헤드(2060a)로부터 분리되어 임시 기판(2020a) 상에 잔류한다.
도 8 및 도 12를 참조하면, 픽커 유닛(2060)은 유닛 픽셀들(100)을 빈(bin) 스테이지(2080) 상의 캐리어 기판(2090)에 전사한다. 픽커 유닛(2060)이 이동하는 경로의 하부에 배치된 제2 비전 유닛(2230)은 픽커 유닛(2060)에 부착된 유닛 픽셀들의 외관 상태를 확인한다. 한편, 캐리어 기판(2090)은 예컨대 블루 테이프를 포함할 수 있으며, 블루 테이프는 유닛 픽셀들에 대한 접착력이 픽업 헤드(2060a)보다 더 강하다. 따라서, 블루 테이프의 접착력을 이용하여 픽커 유닛(2060)에 의해 이동된 유닛 픽셀들(100p)이 캐리어 기판(2090)에 전사될 수 있다.
픽커 유닛(2060)이 유닛 픽셀들(100p)을 캐리어 기판(2090)으로 전사하는 동안, 광원 유닛(2050)은 다른 영역의 유닛 픽셀들(100p)에 자외선을 조사할 수 있다. 픽커 유닛(2060)은 유닛 픽셀들(100p)을 캐리어 기판(2090)에 전사한 후, 다시 웨이퍼 스테이지(2040)로 이동한다. 앞서 설명한 것과 같은 동작을 반복하여 픽커 유닛(2060)은 임시 기판(2020) 상의 대상 유닛 픽셀들(100p)을 캐리어 기판(2090)으로 전사한다. 임시 기판(2020) 상의 유닛 픽셀들(100p)에 대한 전사가 완료되면, 그립퍼 유닛(2030)은 임시 기판(2020)을 로딩 유닛(2010) 내의 웨이퍼 카세트로 이송하고, 다른 임시 기판(2020)을 로딩 유닛(2010)으로부터 웨이퍼 스테이지(2040)로 이송한다.
한편, 캐리어 기판(2090)이 유닛 픽셀들(100p)로 채워지면, 트랜스퍼 로봇(2310)은 캐리어 기판(2090)을 언로딩 유닛(2330)으로 이송한다. 그 후, 트랜스퍼 로봇(2310)은 다시 언로딩 유닛(2030) 내의 캐리어 카세트로부터 빈(empty) 캐리어 기판(2090)을 빈(bin) 스테이지(2080)로 이송한다. 트랜스퍼 로봇(2310)은 듀얼 구조를 가질 수 있으며, 각각의 트랜스퍼 로봇(2310)이 각각의 언로딩 유닛(2330)에 대응하여 동작할 수 있다. 이에 따라, 캐리어 기판(2090)의 언로딩 및 세팅을 정체 없이 수행할 수 있다.
이하에서는 임시 기판(2020) 상의 유닛 픽셀들 중 특정 유닛 픽셀들(100p)을 선택적으로 분리하여 캐리어 기판(2090)으로 전사하는 방법의 일 실시예에 대해 설명한다.
도 13은 예시적인 실시예에 따라 캐리어 기판(2090)으로 전사하기 전 유닛 픽셀들을 설명하기 위한 임시 기판(2020)의 개략적인 평면도이고, 도 14A 내지 도 14D는 캐리어 기판(2090)으로 전사되는 유닛 픽셀들을 설명하기 위한 개략적인 평면도이며, 도 15는 일 실시예에 따라 유닛 픽셀들을 전사하는 도중의 캐리어 기판(2090)을 설명하기 위한 개략적인 평면도이고, 도 16은 일 실시예에 따라 유닛 픽셀들의 전사가 완료된 캐리어 기판(2090)을 설명하기 위한 개략적인 평면도이다.
우선, 도 13을 참조하면, 임시 기판(2020)은 베이스(2020a) 및 베이스 상에 부착된 유닛 픽셀들(NG, R1, R2)을 포함한다. 베이스(2020a)는 자외선 조사에 의해 경화되는 자외선 테이프일 수 있다.
유닛 픽셀들은 성능이 불량인 불량 유닛 픽셀(NG), 성능이 요구되는 스펙의 상측에 랭크되는 상급 유닛 픽셀(R1), 및 성능이 요구되는 스펙의 하측에 랭크되는 하급 유닛 픽셀(R2)을 포함할 수 있다. 도 13에서, 상급 유닛 픽셀들(R1)은 해칭 없는 사각형으로 표시되고, 하급 유닛 픽셀들(R2)은 x자 해칭으로 표시되며, 불량 유닛 픽셀들(NG)은 점 해칭으로 표시되어 있다. 상급 및 하급 유닛 픽셀(R1, R2)을 구분하는 성능은 순방향 전압, 휘도, 또는 지향각 등일 수 있다.
하나의 웨이퍼로 제작된 유닛 픽셀들은 불량 유닛 픽셀(NG)을 포함하며, 또한 하급 유닛 픽셀들(R2)과 상급 유닛 픽셀들(R1)이 특정 위치에 밀집되어 분포될 수 있다. 불량 유닛 픽셀들(NG)을 제거하더라도, 하급 및 상급 유닛 픽셀들(R1, R2)을 동일한 위치 관계를 유지하면서 전사하여 디스플레이 장치를 제조할 경우, 상급 유닛 픽셀들(R1)이 밀집된 영역과 하급 유닛 픽셀들(R2)이 밀집된 영역에서 예컨대 휘도가 서로 다를 수 있으며, 이에 따라 이미지에 얼룩이 생길 수 있다. 따라서, 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)을 동일한 캐리어 기판(2090)으로 이송하지 않고 같은 등급의 유닛 픽셀들만을 하나의 캐리어 기판으로 이송한다.
도 13에서, 점선으로 표시한 영역들(PA1, PA2, PA3, PA4)은 픽커 유닛(2060)에 의해 이송되는 영역들을 표시한다. 일 예로, 픽커 유닛(2060)의 픽업 헤드(2060a)는 예를 들어 5×5 유닛 픽셀들에 해당하는 면적을 갖는다. 즉, 픽업 헤드(2060a)는 최대 25개의 유닛 픽셀들을 픽업할 수 있다. 픽업 헤드(2060a)의 면적을 조절하여 25개보다 더 많은 유닛 픽셀들 또는 더 적은 유닛 픽셀들을 한 번에 픽업할 수 있다.
픽업 헤드(2060a)는 우선 제1 영역(PA1)에서 상급 유닛 픽셀들(R1)을 선택적으로 픽업하여 캐리어 기판(2090)으로 이송한다. 광원 유닛(2050)은 제1 영역(PA1) 내에서 상급 유닛 픽셀들(R1)에 자외선을 조사하며, 따라서, 픽업 헤드(2060a)에 의해 상급 유닛 픽셀들(R1)만이 임시 기판(2020a)으로부터 분리된다. 도 14A는 제1 영역(PA1)에서 선택적으로 분리된 유닛 픽셀들(R1)을 도시한다.
캐리어 기판(2090)으로 제1 영역(PA1)의 상급 유닛 픽셀들(R1)을 이송한 후, 픽업 헤드(2060a)는 제2 영역(PA2)에서 상급 유닛 픽셀들(R1)을 선택적으로 픽업하여 캐리어 기판(2090)으로 이송한다. 도 14B는 제2 영역(PA2)에서 선택적으로 분리된 유닛 픽셀들(R1)을 도시한다. 이와 같이, 도 14C는 제3 영역(PA3)에서 선택적으로 분리된 유닛 픽셀들(R1)을 도시하며, 도 14D는 제4 영역(PA4)에서 선택적으로 분리된 유닛 픽셀들(R1)을 도시한다.
한편, 도 15는 상기 제1 내지 제4 영역들(PA1, PA2, PA3, PA4)에서 선택적으로 분리된 유닛 픽셀들(R1)이 캐리어 기판(2090) 상에 전사된 상태를 나타낸다. 임시 기판(2020) 상의 유닛 픽셀들(R1)은 계속해서 픽업 헤드(2060a)를 이용하여 캐리어 기판(2090)으로 전사될 수 있으며, 각 영역들(PA1, PA2, PA3, PA4)에서 유닛 픽셀들이 비어 있는 부분들도 픽업 헤드(2060a)에 의해 유닛 픽셀들(R1)이 전사되어 도 16에 도시된 바와 같이, 캐리어 기판(2090)이 유닛 픽셀들(R1)로 완전히 채워질 수 있다.
본 실시예에 따르면, 상급 유닛 픽셀들(R1)만을 캐리어 기판(2090)으로 전사하기 때문에, 캐리어 기판(2090) 상의 유닛 픽셀들을 이용하여 디스플레이 장치를 제작할 경우, 이미지에 얼룩이 생기는 것을 방지할 수 있다. 본 실시예에서, 상급 유닛 픽셀들(R1)을 캐리어 기판(2090)에 전사하는 것을 설명하지만, 하급 유닛 픽셀들(R2)을 같은 방식으로 다른 캐리어 기판(2090)에 전사할 수 있다. 따라서, 하급 유닛 픽셀들(R2)만을 이용하여 디스플레이 장치가 제작될 수 있다.
도 17은 다른 실시예에 따라 유닛 픽셀들의 전사가 완료된 캐리어 기판(2090)을 설명하기 위한 개략적인 평면도이다.
도 17을 참조하면, 앞서 설명한 실시예에서 상급 유닛 픽셀들(R1)이 캐리어 기판(2090)에 전사되는 것을 설명하였지만, 본 실시예에서는 상급 유닛 픽셀들(R1)과 함께 하급 유닛 픽셀들(R2)이 캐리어 기판(2090)에 전사된다.
픽업 헤드(2060a)의 면적에 해당되는 단위 면적(UA) 내에 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)이 함께 배치된다. 각 단위 면적(UA) 내에 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)이 동일한 비율로 배치될 수 있으며, 나아가, 각 단위 면적(UA) 내에 배치되는 상급 및 하급 유닛 픽셀들(R1, R2)의 위치도 동일할 수 있다. 본 실시예에서, 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)는 13:12의 비율로 배치된 것을 예시하지만, 이에 한정되는 것은 아니다. 다만, 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)의 개수는 각 단위 면적(UA)마다 동일할 수 있다.
상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)을 함께 배치하되, 각 단위 영역이 동일한 비율의 상급 및 하급 유닛 픽셀들(R1, R2)을 포함하기 때문에 표시되는 이미지에 얼룩이 생기는 것을 방지할 수 있다.
도 18은 또 다른 실시예에 따라 유닛 픽셀들(R1, R2)의 전사가 완료된 캐리어 기판(2090)을 설명하기 위한 개략적인 평면도이다.
앞의 실시예(도 17)에서는 동일하게 배열된 유닛 픽셀들(R1, R2)이 서로 이웃하여 배치된 것을 예시한다. 이에 따라, 각 단위 면적 내에서 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)이 서로 교대로 배치되지만, 인접한 단위 면적들 간에는 상급 유닛 픽셀들(R1) 또는 하급 유닛 픽셀들(R2)이 서로 이웃하여 배치될 수 있다. 이에 반해, 본 실시예에서는 제1 단위 면적(UA1)과 제2 단위 면적(UA2) 내에서 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)의 배열을 조절하여, 이웃하는 단위 면적들(UA1, UA2)간에도 상급 유닛 픽셀들(R1) 또는 하급 유닛 픽셀들(R2)이 서로 이웃하지 않도록 배치될 수 있다.
앞의 실시예들에서, 단위 면적(UA, UA1, UA2) 내에 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)이 대체로 유사한 개수로 규칙적으로 배치된 것을 예로 설명하지만, 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)의 개수가 유사할 필요는 없다. 상급 유닛 픽셀들(R1)이 하급 유닛 픽셀들(R2)보다 월등히 더 많을 수도 있고, 그 반대일 수도 있다. 또한, 단위 면적(UA, UA1, UA2) 내에 유닛 픽셀들(R1, R2)이 반드시 규칙적으로 배치되는 것은 아니다. 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)의 비율이 대체로 일정하다면, 이들이 불규칙하게 배열될 수도 있다. 비록 상급 유닛 픽셀들(R1)과 하급 유닛 픽셀들(R2)이 불규칙하게 배열되어도 단위 면적(UA, UA1, UA2) 전체의 휘도는 대체로 균일할 것이며, 따라서, 얼룩이 발생하는 것을 방지할 수 있다.
앞의 실시예들에서, 유닛 픽셀들을 전사하는 방법 및 장치에 대해 설명하였으나, 본 개시의 전사 방법 및 전사 장치는 유닛 픽셀들을 전사하는 것에 한정되는 것은 아니다. 예를 들어, 본 개시의 전사 방법 및 전사 장치는 각각의 서브 픽셀을 전사하기 위해 사용될 수 있으며, 따라서, 개별적인 발광 소자들, 예컨대, 청색 발광 소자들, 녹색 발광 소자들, 또는 적색 발광 소자들을 전사하기 위해 사용될 수도 있다.
이상에서, 본 개시의 다양한 실시예들에 대해 설명하였으나, 본 개시는 이들 실시예들에 한정되는 것은 아니다. 또한, 하나의 실시예에 대해서 설명한 사항이나 구성요소는 본 개시의 기술적 사상을 벗어나지 않는 한, 다른 실시예에도 적용될 수 있다.

Claims (20)

  1. 디스플레이용 발광 소자의 전사 방법에 있어서,
    유닛 픽셀들을 갖는 웨이퍼를 제작하고,
    임시 기판 상에서 상기 웨이퍼를 절단하여 상기 유닛 픽셀들을 단일화하고,
    상기 단일화된 유닛 픽셀들의 전기적 또는 광학적 특성을 측정하고,
    상기 전기적 또는 광학적 특성에 따라 선택된 유닛 픽셀들을 캐리어 기판으로 전사하는 것을 포함하되,
    상기 선택된 유닛 픽셀들은 복수의 유닛 픽셀들을 포괄하는 미리 정해진 면적 단위로 캐리어 기판으로 전사되는 디스플레이용 발광 소자의 전사 방법.
  2. 청구항 1에 있어서,
    상기 임시 기판은 자외선 조사에 의해 경화되는 자외선 테이프를 포함하는 디스플레이용 발광 소자의 전사 방법.
  3. 청구항 2에 있어서,
    상기 선택된 유닛 픽셀들은 상기 임시 기판으로부터 분리될 수 있도록 자외선이 조사되는 디스플레이용 발광 소자의 전사 방법.
  4. 청구항 3에 있어서,
    상기 자외선은 상기 미리 정해진 면적 단위로 조사되는 디스플레이용 발광 소자의 전사 방법.
  5. 청구항 1에 있어서,
    상기 유닛 픽셀은 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자를 포함하는 디스플레이용 발광 소자의 전사 방법.
  6. 청구항 5에 있어서,
    상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 동일 평면 상에 배열된 디스플레이용 발광 소자의 전사 방법.
  7. 청구항 5에 있어서,
    상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 서로 적층된 디스플레이용 발광 소자의 전사 방법.
  8. 청구항 1에 있어서,
    상기 임시 기판 상에서 단일화된 유닛 픽셀들을 자외선 테이프로 전사하는 것을 더 포함하고,
    상기 선택된 유닛 픽셀들은 상기 자외선 테이프로부터 상기 캐리어 기판으로 전사되는 디스플레이용 발광 소자의 전사 방법.
  9. 청구항 1에 있어서,
    상기 미리 정해진 면적 내에서 선택된 유닛 픽셀들은 접착 테이프를 포함하는 픽업 헤드에 부착되어 상기 캐리어 기판으로 전사되는 디스플레이용 발광 소자의 전사 방법.
  10. 청구항 1에 있어서,
    하나의 웨이퍼에서 제작된 유닛 픽셀들이 복수의 캐리어 기판에 나뉘어 전사되는 디스플레이용 발광 소자의 전사 방법.
  11. 디스플레이용 발광 소자의 전사 장치에 있어서,
    단일화된 유닛 픽셀들이 부착된 임시 기판을 공급하는 로딩 유닛;
    상기 로딩 유닛으로부터 공급된 임시 기판이 안착되는 웨이퍼 스테이지;
    상기 웨이퍼 스테이지의 하부에서 상기 임시 기판 상의 유닛 픽셀에 자외선을 조사하는 광원 유닛;
    상기 임시 기판 상에서 자외선이 조사된 유닛 픽셀을 픽업하여 이송하는 픽커 유닛; 및
    상기 픽커 유닛에 의해 이송된 유닛 픽셀들이 배치되는 캐리어 기판이 안착되는 빈 스테이지를 포함하고,
    상기 광원 유닛은 전기적 또는 광학적 측정 데이터를 기초로 선택된 유닛 픽셀들에 미리 정해진 면적 단위로 자외선을 조사하는 디스플레이용 발광 소자의 전사 장치.
  12. 청구항 11에 있어서,
    상기 픽커 유닛은 상기 미리 정해진 면적 단위로 자외선이 조사된 유닛 픽셀들을 픽업하여 이송하는 디스플레이용 발광 소자의 전사 장치.
  13. 청구항 12에 있어서,
    상기 픽커 유닛은 접착 테이프를 갖는 픽업 헤드를 포함하고,
    상기 픽업 헤드는 상기 접착 테이프를 이용하여 상기 유닛 픽셀들을 픽업하는 디스플레이용 발광 소자의 전사 장치.
  14. 청구항 13에 있어서,
    상기 픽업 헤드에 대면하여 상기 임시 기판을 가압하는 이젝터 유닛을 더 포함하는 디스플레이용 발광 소자의 전사 장치.
  15. 청구항 11에 있어서,
    상기 로딩 유닛으로부터 임시 기판을 그립하여 상기 웨이퍼 스테이지로 전달하는 그립퍼 유닛을 더 포함하는 디스플레이용 발광 소자의 전사 장치.
  16. 청구항 11에 있어서,
    상기 임시 기판 상의 유닛 픽셀들을 확인하기 위한 제1 비전 유닛;
    상기 픽커 유닛에 의해 픽업된 유닛 픽셀들을 확인하기 위한 제2 비전 유닛; 및
    상기 캐리어 기판 상의 유닛 픽셀들을 확인하기 위한 제3 비전 유닛을 더 포함하는 디스플레이용 발광 소자의 전사 장치.
  17. 청구항 11에 있어서,
    상기 캐리어 기판을 로딩 및 언로딩하기 위한 언로딩 유닛;
    빈 캐리어 기판을 상기 언로딩 유닛에서 상기 빈 스테이지로 이동하고, 상기 유닛 픽셀들이 전사된 캐리어 기판을 상기 빈 스테이지에서 상기 언로딩 유닛으로 이동하는 트랜스퍼 로봇을 더 포함하는 디스플레이용 발광 소자의 전사 방법.
  18. 청구항 11에 있어서,
    상기 미리 정해진 면적은 20개 이상의 유닛 픽셀들을 포괄하는 디스플레이용 발광 소자의 전사 방법.
  19. 청구항 11에 있어서,
    상기 유닛 픽셀들은 각각 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자를 포함하는 디스플레이용 발광 소자의 전사 방법.
  20. 청구항 19에 있어서,
    상기 청색 발광 소자, 녹색 발광 소자, 및 적색 발광 소자는 서로 적층된 디스플레이용 발광 소자의 전사 방법.
KR1020237030407A 2021-03-25 2022-03-11 디스플레이용 발광 소자의 전사 방법 및 전사 장치 KR20230167350A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163166166P 2021-03-25 2021-03-25
US63/166,166 2021-03-25
PCT/KR2022/003411 WO2022203250A1 (ko) 2021-03-25 2022-03-11 디스플레이용 발광 소자의 전사 방법 및 전사 장치

Publications (1)

Publication Number Publication Date
KR20230167350A true KR20230167350A (ko) 2023-12-08

Family

ID=83397618

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020237030407A KR20230167350A (ko) 2021-03-25 2022-03-11 디스플레이용 발광 소자의 전사 방법 및 전사 장치

Country Status (3)

Country Link
US (1) US20240178017A1 (ko)
KR (1) KR20230167350A (ko)
WO (1) WO2022203250A1 (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058663B2 (en) * 2007-09-26 2011-11-15 Iii-N Technology, Inc. Micro-emitter array based full-color micro-display
KR102458050B1 (ko) * 2018-05-31 2022-10-24 한미반도체 주식회사 마이크로 led 소자용 본딩장치 및 마이크로 led 소자용 본딩 방법
KR20200104060A (ko) * 2019-02-26 2020-09-03 (주)포인트엔지니어링 마이크로 led 전사 방법 및 이를 이용한 디스플레이 장치
KR20200128325A (ko) * 2019-05-03 2020-11-12 한미반도체 주식회사 마이크로 led 소자용 본딩장치 및 마이크로 led 소자용 본딩 방법
KR20200135069A (ko) * 2019-05-24 2020-12-02 (주)포인트엔지니어링 마이크로 led 디스플레이 제작 방법 및 이를 이용한 마이크로 led 디스플레이

Also Published As

Publication number Publication date
WO2022203250A1 (ko) 2022-09-29
US20240178017A1 (en) 2024-05-30

Similar Documents

Publication Publication Date Title
EP3951896B1 (en) Unit pixel comprising light emitting diodes, unit pixel module, and display device
US11837625B2 (en) LED display apparatus
KR20220088675A (ko) Led 디스플레이 장치
US11658275B2 (en) Light emitting device for display and LED display apparatus having the same
US20210376188A1 (en) Method for transferring a light emitting device for display
US11949055B2 (en) Unit pixel having light emitting device and displaying apparatus
KR20230167350A (ko) 디스플레이용 발광 소자의 전사 방법 및 전사 장치
CN214625074U (zh) 单元像素及具有该单元像素的显示装置
JP2023528076A (ja) 発光素子を有するユニットピクセル及びディスプレイ装置
CN217641390U (zh) 像素模块及显示装置
US20220285599A1 (en) Circuit board having multiple solder resists and displaying apparatus having the same
CN215896385U (zh) 单元像素制造用晶圆
EP4318615A1 (en) Light-emitting device and light-emitting module comprising same
US20230352619A1 (en) Light emitting device and light emitting module having the same
EP4207321A1 (en) Unit pixel having light-emitting elements, and display apparatus
US20240113150A1 (en) Light emitting device and light emitting module having the same
US20220328719A1 (en) Light emitting device and light emitting module having the same
KR102610626B1 (ko) 솔더 범프를 갖는 발광 다이오드
US20220123184A1 (en) Unit pixel having light emitting device, method of fabricating the same, and displaying apparatus having the same
KR20220093085A (ko) 디스플레이용 발광 소자 및 그것을 갖는 led 디스플레이 장치
CN116918465A (zh) 具有多层阻焊剂的电路板及具有该电路板的显示装置