KR102317585B1 - 자기 터널 접합 디바이스 및 그 형성 방법 - Google Patents

자기 터널 접합 디바이스 및 그 형성 방법 Download PDF

Info

Publication number
KR102317585B1
KR102317585B1 KR1020190151608A KR20190151608A KR102317585B1 KR 102317585 B1 KR102317585 B1 KR 102317585B1 KR 1020190151608 A KR1020190151608 A KR 1020190151608A KR 20190151608 A KR20190151608 A KR 20190151608A KR 102317585 B1 KR102317585 B1 KR 102317585B1
Authority
KR
South Korea
Prior art keywords
layer
mtj
magnetic
lower electrode
electrode layer
Prior art date
Application number
KR1020190151608A
Other languages
English (en)
Other versions
KR20200066559A (ko
Inventor
보지 선
쿠앙이 리우
중웨이 리어우
진퀘이 리앙
이웨이 치우
친싱 린
리떠 쉬
한팅 차이
청이 우
시호 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20200066559A publication Critical patent/KR20200066559A/ko
Application granted granted Critical
Publication of KR102317585B1 publication Critical patent/KR102317585B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment
    • H01L43/12—
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • H01L43/02—
    • H01L43/08—
    • H01L43/10—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R33/00—Arrangements or instruments for measuring magnetic variables
    • G01R33/02—Measuring direction or magnitude of magnetic fields or magnetic flux
    • G01R33/06—Measuring direction or magnitude of magnetic fields or magnetic flux using galvano-magnetic devices
    • G01R33/09—Magnetoresistive devices
    • G01R33/098—Magnetoresistive devices comprising tunnel junctions, e.g. tunnel magnetoresistance sensors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
    • G11B5/127—Structure or manufacture of heads, e.g. inductive
    • G11B5/33—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only
    • G11B5/39—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects
    • G11B5/3903—Structure or manufacture of flux-sensitive heads, i.e. for reproduction only; Combination of such heads with means for recording or erasing only using magneto-resistive devices or effects using magnetic thin film layers or their effects, the films being part of integrated structures
    • G11B5/3906—Details related to the use of magnetic thin film layers or to their effects
    • G11B5/3909—Arrangements using a magnetic tunnel junction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/561—Multilevel memory cell aspects
    • G11C2211/5615—Multilevel magnetic memory cell using non-magnetic non-conducting interlayer, e.g. MTJ

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체 디바이스 및 그 형성 방법이 제공된다. 방법은 기판 위에 하부 전극층을 형성하는 단계를 포함한다. 하부 전극층 위에 자기 터널 접합(MTJ) 층이 형성된다. MTJ 층 위에 상부 전극층이 형성된다. 상부 전극층이 패턴화된다. 상부 전극층을 패턴화한 후, MTJ 층 및 하부 전극층에 대해 하나 이상의 공정 사이클이 수행된다. 패턴화된 상부 전극층, 패턴화된 MTJ 층 및 패턴화된 하부 전극층은 MTJ 구조체를 형성한다. 하나 이상의 공정 사이클 각각은 MTJ 층 및 하부 전극층에 대해 제1 지속 시간 동안 에칭 공정을 수행하는 단계와 MTJ 층 및 하부 전극층에 대해 제2 지속 시간 동안 자기 처리를 수행하는 단계를 포함한다.

Description

자기 터널 접합 디바이스 및 그 형성 방법{MAGNETIC TUNNEL JUNCTION DEVICE AND METHOD OF FORMING SAME}
본 출원은 2018년 11월 30일자 출원된 미국 가출원 제62/773,398호의 이익을 주장하며, 이 출원은 본원에 참조로 포함된다.
[2] 반도체 메모리는 예로서, 라디오, 텔레비전, 휴대폰 및 개인용 컴퓨팅 디바이스를 포함한 전자적 용도의 집적 회로에서 사용된다. 반도체 메모리 디바이스의 하나의 유형은 자기-저항성 랜덤 액세스 메모리(Magneto-Resistive Random Access Memory; MRAM)이며, 이 메모리는 반도체 기술과 자기 재료 및 디바이스를 결합한 스핀 전자 장치를 포함한다. 전자의 전하가 아닌 전자의 자기 모멘트를 통한 전자의 스핀은 비트 값을 나타내는 데 사용된다.
[2] 전형적인 MRAM 셀은 피닝층(pinning layer), 피닝층 위의 고정층(pinned layer), 고정층 위의 터널층, 및 터널층 위의 자유층(free layer)을 포함하는 자기 터널 접합(Magnetic Tunnel Junction; MTJ) 스택을 포함할 수 있다. MRAM 셀의 형성 중에, 복수의 블랭킷 층이 먼저 증착된다. 이어서, 블랭킷 층을 포토 에칭을 통해 패턴화하여 MTJ 스택을 형성한다. 이어서, 캡 유전체 층이 MTJ 스택의 측벽 상의 일부분 및 가능하다면, 최상면 위의 추가 부분을 포함하도록 형성된다. MTJ 스택은 캡 유전체 층에 의해 보호된다.
[4] 본 개시 내용의 여러 양태들은 첨부 도면을 함께 파악시 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 관행에 따라 다양한 특징부들은 비율대로 작성된 것은 아님을 알아야 한다. 실제, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증감될 수 있다.
[5] 도 1 내지 도 9는 일부 실시예에 따른 반도체 디바이스의 형성에서의 중간 단계의 단면도이다.
[6] 도 10은 일부 실시예에 따른 반도체 디바이스의 다양한 형성 단계에서 사용되는 시스템을 예시한다.
[7] 도 11은 일부 실시예에 따른 에칭 단계 중의 에칭/자기 처리(etching/magnetic treatment) 챔버를 예시한다.
[8] 도 12는 일부 실시예에 따른 자기 처리 단계 중의 에칭/자기 처리 챔버를 예시한다.
[9] 도 13은 일부 실시예에 따른 에칭/자기 처리 공정의 공정 흐름을 예시한다.
[10] 도 14는 일부 실시예에서 반도체 디바이스를 형성하는 방법의 공정 흐름을 예시한다.
[11] 다음의 설명은 본 발명의 여러 가지 다른 피처의 구현을 위한 다수의 상이한 실시예 또는 실례를 제공한다. 본 개시 내용을 단순화하기 위해 구성 성분 및 배열의 특정 예들을 아래에 설명한다. 이들은 물론 단지 여러 가지 예일 뿐이고 한정하고자 의도된 것이 아니다. 예를 들면, 이어지는 설명에서 제2 피처 상에 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉되게 형성되는 실시예를 포함할 수 있고 제1 및 제2 피처가 직접 접촉되지 않을 수 있게 추가의 피처가 제1 및 제2 피처 사이에 형성될 수 있는 실시예도 포함할 수 있다. 추가로, 본 개시 내용은 여러 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순 및 명료를 위한 것으로 그 자체가 논의되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
[12] 또한, "아래", "위" 등의 공간 관계 용어는 여기서 도면에 예시되는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 기술하는 설명의 용이성을 위해 사용될 수 있다. 공간 관계 용어는 도면에 표현된 배향 외에도 사용 중 또는 작동 중인 디바이스의 다른 배향을 포함하도록 의도된 것이다. 장치는 달리 배향될 수 있으며(90도 회전 또는 다른 배향), 여기 사용되는 공간 관계 기술어도 그에 따라 유사하게 해석될 수 있다.
[13] 본 발명의 실시예는 지가 터널 접합(MTJ) 디바이스와 같은 반도체 디바이스 및 그 형성 방법과 관련하여 논의된다. 일부 실시예에서, MTJ 디바이스는 자기-저항성 랜덤 액세스 메모리(MRAM) 디바이스일 수 있다. MTJ 디바이스를 형성하는 중간 단계가 일부 실시예에 따라 예시된다. 일부 실시예에 따르면, MTJ 층을 패턴화하도록 에칭 공정을 수행하는 동안 MTJ 층에 대해 자기 처리를 수행함으로써 에칭 공정 중에 패턴화된 MTJ 층의 측벽 상에서의 금속 엘리먼트의 재스퍼터링에 의해 야기되는 전기적 단락이 회피된다. 일부 실시예에 따르면, 다양한 층이 패턴화된 MTJ 층의 측벽 상에 형성되므로, 패턴화된 MTJ 층의 측벽을 따른 전자 흐름이 감소되거나 회피되어 패턴화된 MTJ 층 내로의 수분(H2O) 확산이 감소되거나 회피된다.
[14] 도 1 내지 도 9는 일부 실시예에 따른 반도체 디바이스(100)의 형성에서의 중간 단계의 단면도이다. 도 1을 참조하면, 반도체 디바이스(100)는 동일한 기판(101) 위에 메모리 영역(100A) 및 논리 영역(100B)을 포함하고, 여기서 메모리 영역(100A)에는 하나 이상의 메모리 디바이스(예, MRAM 디바이스)가 형성되고 논리 영역(100B)에는 하나 이상의 논리 디바이스(예, 논리 회로)가 형성된다. 일부 실시예에서, 전기 컴포넌트(103A, 103B)가 기판(101) 내에 또는 기판 상에 형성되고, 복수의 유전체 층 및 유전체 층 내에 형성된 전기도전성 피처들(예, 금속 라인 및 비아)를 포함하는 상호 접속 구조체가 기판(101) 위에 형성되어 전기적 컴포넌트들(103A, 103B)을 연결함으로써 반도체 디바이스(100)의 기능 회로를 형성한다.
[15] 기판(101)은 도핑되거나 또는 도핑되지 않은 실리콘과 같은 반도체 기판 또는 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판의 활성층일 수 있다. 반도체 기판은 게르마늄과 같은 다른 반도체 재료; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 갈륨 질화물, 인듐 인화물, 인듐 비소화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP를 포함하는 합금 반도체; 및/또는 이들의 조합을 포함할 수 있다. 다층 또는 구배 기판과 같은 다른 기판도 사용될 수 있다. 전기 컴포넌트(103A, 103B)은 예컨대, 임의의 적절한 형성 방법에 의해 형성된 트랜지스터, 다이오드, 커패시터, 저항기 등일 수 있다.
[16] 일부 실시예에서, 상호 접속 구조체는 기판(101) 및 전기 컴포넌트(103A, 103B) 위에 형성된 복수의 금속화층을 포함한다. 금속화층은 Mx로 표시되며, 여기서 x = 0, 1, 2, ...이고, 여기서 M0은 최하부(예, 기판(101)에 가장 가까운) 금속화층을 나타내고, 지수 x는 각각의 추가 금속화층마다 1씩 증가한다. 금속화층(M0)은 하나 이상의 층간 유전체(ILD) 층과, 전기 컴포넌트(103A, 103B)에 전기적으로 접속되도록 ILD 층(들) 내에 있는 접촉 플러그와 같은, 전기도전성 피처를 포함한다. 금속화층(Mx)(x는 1 이상)은 금속간 유전체(IMD) 층, 및 IMD 층 내의 전기도전성 피처(예, 금속 라인 및 비아)를 포함한다. 일부 실시예에서, 도전성 라인 및 비아와 같은 전기도전성 피처는 아래에 있는 도전성 피처에 대한 전기적 접속을 제공한다.
[17] ILD 층(들) 및 IMD 층은 임의의 적절한 유전체 재료, 예를 들어 실리콘 질화물과 같은 질화물; 실리콘 산화물, 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소 도핑된 포스포실리케이트 유리(BPSG) 등과 같은 산화물; 등으로 형성될 수 있다. ILD 층(들) 및 IMD 층은 스핀 코팅, 물리적 기상 증착(PVD), 화학적 기상 증착(CVD) 등 또는 이들의 조합과 같은 임의의 허용 가능한 증착 공정에 의해 형성될 수 있다. ILD 층(들) 및 IMD 층 내의 전기도전성 피처는 증착, 다마신, 듀얼 다마신 등등 또는 이들의 조합과 같은 임의의 적절한 공정을 통해 형성될 수 있다.
[18] 도 1은 기판(101) 위의 금속화층(Mx, Mx+1)을 예시한다. 일부 실시예에서, 금속화층(Mx)은 금속화층(M0)일 수 있고, 기판(101)과 접촉할 수 있다. 다른 실시예에서, 다른 금속화층이 금속화층(Mx)과 기판(101) 사이에 개재될 수 있다. 간결성을 위해, 후속 도면에서 기판(101) 및 전기 컴포넌트(103A, 103B)은 예시되지 않을 수 있다.
[19] 일부 실시예에서, 금속화층(Mx)은 유전체 층(105) 및 유전체 층(105) 내의 도전성 피처(107)를 포함한다. 일부 실시예에서, 유전체 층(105)은 예를 들어 약 3.0보다 낮은 k값을 가지는 로우 k 유전체 층이다. 유전체 층(105)은 실리콘 산화물, 실리콘 질화물, PSG, BSG, BPSG 등과 같은 다른 유전체 재료로 형성될 수 있다. 도전성 피처(107)는 구리, 알루미늄, 텅스텐, 코발트, 이들의 금속 합금 등과 같은 금속으로 형성될 수 있다. 금속화층(Mx)이 금속화층(M0)인 일부 실시예에서, 도전성 피처(107)는 접촉 플러그이다. 금속화층(Mx)이 1보다 큰 x값의 금속화층인 다른 실시예에서, 도전성 피처(107)는 금속 라인(예, 워드 라인 또는 비트 라인), 금속 비아, 도핑된 반도체 스트립 등일 수 있다.
[20] 일부 실시예에서, 금속화층(Mx+1)은 유전체 층(111) 및 유전체 층(111) 내에 있는 도전성 비아(113)와 같은 도전성 피처(113)를 포함한다. 일부 실시예에서, 유전체 층(111)은 TEOS 산화물(예를 들어, 테트라 에틸 오르소 실리케이트(TEOS)를 전구체로서 사용하여 화학적 기상 증착(CVD) 방법을 이용하여 증착된 실리콘 산화물)로 형성될 수 있다. 다른 실시예에서, 유전체 층(111)은 PSG, BSG, BPSG, 도핑되지 않은 실리케이트 유리(USG), FSG, SiOCH, 유동성 산화물, 다공성 산화물 등등 또는 이들의 조합을 사용하여 형성될 수 있다. 유전체 층(111)은 예를 들어 약 3.0보다 낮은 k 값을 가지는 로우 k 유전체 재료로 형성될 수도 있다.
[21] 일부 실시예에서, 도전성 비아(113)는 도전성 영역(117) 및 도전성 영역(117)의 측벽 및 하부면을 라이닝하는 도전성 장벽층(115)을 포함한다. 도전성 장벽층(115)은 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물, 코발트, 이들의 조합 등으로 형성될 수 있다. 도전성 영역(117)은 구리, 알루미늄, 텅스텐, 코발트, 이들의 합금 등과 같은 금속으로 형성될 수 있다. 비아(113)의 형성은 비아 개구를 형성하기 위해 유전체 층(111)을 에칭하는 단계, 비아 개구 내로 연장되는 블랭킷 도전성 장벽층을 형성하는 단계, 블랭킷 도전성 장벽층 위에 금속 재료를 증착하는 단계 및 블랭킷 도전성 장벽층과 금속 재료의 잉여 부분을 제거하기 위해 화학적 기계적 연마(CMP) 공정 또는 기계적 분쇄 공정과 같은 평탄화 공정을 수행하는 단계를 포함할 수 있다.
[22] 일부 실시예에서, 에칭 정지층(109)이 유전체 층(105)과 유전체 층(111) 사이에 형성된다. 일부 실시예에서, 에칭 정지층(109)은 위에 있는 유전체 층(111)과는 다른 유전체 층으로 형성된다. 예를 들어, 에칭 정지층(109)은 알루미늄 질화물, 알루미늄 산화물, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 이들의 조합 등으로 형성될 수 있다. 에칭 정지층(109)은 또한 복수의 유전체 층으로 형성된 복합층일 수 있다. 예를 들어, 에칭 정지층(109)은 금속 산화물 층, 금속 산화물 층 위의 금속 질화물 층을 포함할 수 있고, 금속 질화물 층 위의 금속 산질화물 층 또는 금속 탄질화물 층을 포함하거나 포함하지 않을 수 있다. 이러한 실시예에서, 비아(113)의 형성은 비아 개구를 형성하면서 에칭 정지층(109)을 에칭하는 단계를 더 포함한다.
[23] 도 1을 더 참조하면, 하부 전극(BE) 층(119)이 유전체 층(111) 및 비아(113) 위에 형성되고, 자기 터널 접합(MTJ) 층(127)이 BE 층(119) 위에 형성되고, 상부 전극(TE) 층(129)이 MTJ 층(127) 위에 형성된다. 일부 실시예에서, BE 층(119)은 블랭킷 층으로서 형성되며, CVD, 물리적 기상 증착(PVD), 전기 화학 도금(ECP), 무전해 도금 등을 이용하여 형성될 수 있다. BE 층(119)의 재료는 Cu, Al, Ti, Ta, W, Pt, Ni, Cr, Ru, TiN, TaN, 이들의 조합, 이들의 다층 등을 포함할 수 있다. BE 층(119)이 다층을 포함하는 실시예에서, BE 층(119)은 제1 층(119A)과 제1 층(119A) 위의 제2 층(119B)을 포함하고, 제1 층(119A)은 TaN으로 형성되고, 제2 층(119B)은 TiN으로 형성된다. 일부 실시예에서, 제1 층(119A)은 약 20Å 내지 약 150Å의 두께를 가진다. 일부 실시예에서, 제2 층(119B)은 약 30Å 내지 약 150Å의 두께를 가진다. 일부 실시예에서, BE 층(119)은 약 50Å 내지 약 300Å의 두께를 가진다.
[24] 일부 실시예에서, MTJ 층(127)은 하부 자기 전극층(121), 하부 자기 전극층(121) 위의 터널 장벽층(123) 및 터널 장벽층(123) 위의 상부 자기 전극층(125)을 포함한다. 하부 자기 전극층(121)은 피닝층(121A) 및 피닝층(121A) 위에 있고 피닝층(121A)과 접촉하는 고정층(121B)을 포함할 수 있다. 상부 자기 전극층(125)은 자유층을 포함할 수 있다. 하부 자기 전극층(121), 터널 장벽층(123) 및 상부 자기 전극층(125)은 CVD, PVD, ALD, 이들의 조합 등과 같은 하나 이상의 증착 방법을 이용하여 증착될 수 있다.
[25] 피닝층(121A)은 망간(Mn) 및 다른 금속(들), 예컨대, 백금(Pt), 이리듐(Ir), 로듐(Rh), 니켈(Ni), 팔라듐(Pd), 철(Fe), 오스뮴(Os) 등을 포함하는 금속 합금으로 형성될 수 있다. 따라서, 피닝층(121A)은 PtMn, IrMn, RhMn, NiMn, PdPtMn, FeMn, Os, Mn 등으로 형성될 수 있다. 피닝층(121A)은 약 50Å 내지 약 200Å 범위의 두께를 가질 수 있다.
[26] 고정층(121B)은 상부 자기 전극층(125)보다 더 큰 보자력 장(coercivity field)을 갖는 강자성 재료로 형성될 수 있으며, 코발트 철(CoFe), 코발트 철 붕소(CoFeB), 이들의 조합 등의 재료로 형성될 수 있다. 고정층(121B)은 약 50Å 내지 약 200Å 범위의 두께를 가질 수 있다. 일부 실시예에서, 고정층(121B)은 자기층들 간의 결합이 강자성 결합인 합성 강자성(synthetic ferromagnetic; SFM) 구조를 가진다. 하부 자기 전극층(121)은 또한 복수의 비자기 스페이서 층에 의해 분리된 복수의 자기 금속층을 포함하는 합성 반강자성(SAF) 구조를 채용할 수 있다. 자기 금속층은 Co, Fe, Ni 등으로 형성될 수 있다. 비자기 스페이서 층은 Cu, Ru, Ir, Pt, W, Ta, Mg 등으로 형성될 수 있다. 예를 들어, 하부 자기 전극층(121)은 Co 층 및 Co 층 위에 반복되는 (Pt/Co)x 층들을 가질 수 있는 데, 여기서 x는 반복 횟수를 나타내고 1 이상의 임의의 정수일 수 있다.
[27] 터널 장벽층(123)은 MgO, AlO, AlN, 이들의 조합 등과 같은 유전체 재료로 형성될 수 있다. 터널 장벽층(123)은 약 1 nm 내지 약 10 nm 범위의 두께를 가질 수 있다.
[28] 상부 자기 전극층(125)은 CoFe, NiFe, CoFeB, CoFeBW, 이들의 조합 등과 같은 강자성 재료로 형성될 수 있다. 상부 자기 전극층(125)은 SAF 구조와 유사한 합성 강자성 구조를 채택할 수 있으며, 스페이서 층의 두께는 분리된 자기 금속들 간의 강자성 결합을 달성하도록, 즉 자기 모멘트가 동일한 방향으로 결합되게 하도록 조정된다. 상부 자기 전극층(125)의 자기 모멘트는 프로그램화 가능하고, 그에 따라 결과적인 MTJ 구조체의 저항은 고 저항과 저 저항 사이에서 변화된다. MTJ 층(127)의 재료 및 구조는 본 개시의 범위 내에 있는 많은 변형을 가질 수 있다는 것이 이해된다. 예를 들어, 층(121A, 121B, 123, 125)은 도 1에 예시된 것과 반대 순서로 형성될 수 있다. 따라서, 자유층은 MTJ 층(127)의 하부층일 수 있고, 피닝층은 상부층일 수 있다.
[29] 도 1을 더 참조하면, TE 층(129)이 MTJ 층(127) 위에 형성된다. 일부 실시예에서, TE 층(129)은 블랭킷 층으로서 형성되며, CVD, PVD, ECP, 무전해 도금 등을 이용하여 형성될 수 있다. TE 층(129)의 재료는 알루미늄, 티타늄, 탄탈, 텅스텐, 이들의 합금, 이들의 다층 등을 포함할 수 있다. 일부 실시예에서, TE 층(129)은 MTJ 층(127)의 후속 패턴화에서 하드 마스크로서 사용될 수 있고, TiN, Ta, TaN, Ti, Ru, W, Si, 이들의 합금, 이들의 다층 등으로 형성된 도전층을 포함할 수 있다.
[30] TE 층(129)이 다층을 포함하는 실시예에서, TE 층(129)은 제1 층(129A), 제1 층(129A) 위의 제2 층(129B) 및 제2 층(129B) 위의 제3 층(129C)을 포함할 수 있으며, 제1 층(129A)은 Ta로 형성되고, 제2 층(129B)은 TaN으로 형성되며, 제3 층(129C)은 Ta로 형성된다. 일부 실시예에서, 제1 층(129A)은 약 50Å 내지 약 200Å의 두께를 가진다. 일부 실시예에서, 제2 층(129B)은 약 50Å 내지 약 200Å의 두께를 가진다. 일부 실시예에서, 제3 층(129C)은 약 50Å 내지 약 200Å의 두께를 가진다. 일부 실시예에서, TE 층(129)은 약 100Å 내지 약 600Å의 두께를 가진다. 일부 실시예에서, TE 층(129)의 두께는 BE 층(119)의 두께보다 두껍다.
[31] TE 층(129)을 형성한 후, TE 층(129) 위에 하나 이상의 마스크가 형성된다. 일부 실시예에서, 하나 이상의 마스크는 하나 이상의 하드 마스크, 3-층 마스크, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 하드 마스크 층(131)이 TE 층(129) 위에 형성되고, 3층 마스크(133)가 하드 마스크 층(131) 위에 형성된다. 일부 실시예에서, 하드 마스크 층(131)은 TiO, TEOS 산화물, 이들의 조합 등을 포함할 수 있다. 일부 실시예에서, 하드 마스크 층(131)은 약 50Å 내지 약 300Å의 두께를 가진다.
[32] 3-층 마스크(133)는 하부층(133A), 하부층(133A) 위의 중간층(133B) 및 중간층(133B) 위의 상부층(133C)을 포함한다. 일부 실시예에서, 하부층(133A)은 포토레지스트로 형성된다. 일부 실시예에서, 하부층(133A)은 가교 결합되어 있고, 따라서 노광에 사용되는 전형적인 포토레지스트와는 상이하다. 다른 실시예에서, 하부층(133A)은 비정질 탄소(a-C)를 포함한다. 하부층(133A)은 상부층(133C)이 노광될 때 하부 반사 방지 코팅(BARC)으로서 기능할 수 있다. 중간층(133B)은 실리콘과 산소를 포함하는 재료, 예컨대 SiON일 수 있는 재료를 포함할 수 있으며, 다른 유사한 재료도 사용할 수 있다. 상부층(133C)은 포토레지스트를 포함할 수 있다. 일부 실시예에서, 상부층(133C)은 블랭킷 층으로서 코팅되고, 그런 후, 포토리소그래피 마스크를 사용하여 포토리소그래피 공정에서 패턴화된다. 반도체 디바이스(100)의 평면도에서, 상부층(133C)의 남아있는 부분은 어레이로서 배열될 수 있다.
[33] 도 2를 참조하면, 패턴화된 상부층(133C)(도 1 참조)은 3-층 마스크(133)의 중간층(133B) 및 하부층(133A)을 에칭 및 패턴화하기 위한 에칭 마스크로서 사용된다. 일부 실시예에서, 패턴화된 상부층(133C)(도 1 참조)은 에칭 공정에서 소모될 수 있다. 일부 실시예에서, 에칭 공정은 반응성 이온 에칭(RIE) 공정, 이온 빔 에칭(IBE) 공정, 이들의 조합 등과 같은 이방성 건식 에칭 공정을 포함할 수 있다.
[34] 도 3을 참조하면, 패턴화된 중간층(133B)(도 2 참조) 및 패턴화된 하부층(133A)은 하드 마스크 층(131) 및 TE 층(129)을 에칭하기 위한 에칭 마스크로서 사용되어 상부 전극(TE)(129')을 형성한다. 상기 에칭 방법은 반응성 이온 빔 에칭(IBE)을 포함할 수 있는 플라즈마 에칭 방법을 포함할 수 있다. 에칭은 글로우 방전 플라즈마(GDP), 용량 결합 플라즈마(CCP), 유도 결합 플라즈마(ICP) 등을 이용하여 구현될 수 있다. 패턴화된 중간층(133B)(도 2 참조)은 에칭 공정에서 소모될 수 있다. 일부 실시예에서, 에칭 공정은 TE 층(129)의 제1 층(129A)을 완전히 에칭하지 않을 수 있다. 이러한 실시예에서, 에칭 공정을 수행한 후에, TE 층(129)의 제1 층(129A)의 일부는 남겨져서 MTJ 층(127)을 덮는다. 일부 실시예에서, MTJ 층(127) 위에 남아있는 TE 층(129)의 제1 층(129A)의 부분은 약 10Å 내지 약 50Å의 두께를 가진다.
[35] 도 4를 참조하면, MTJ 층(127) 및 BE 층(119)이 상기 패턴화된 하부층(133A)(도 3 참조), 패턴화된 하드 마스크 층(131)(도 3 참조) 및 TE(129')을 에칭 마스크로서 사용하면서 하나 이상의 에칭 공정을 이용하여 패턴화된다. 패턴화 공정은 MTJ(127') 및 BE(119')을 형성한다. 일부 실시예에서, 패턴화 공정은 유전체 층(111)을 부분적으로 에칭할 수 있다. 이러한 실시예에서, 유전체 층(111)은 에칭 부분(111A) 및 비에칭 부분(111B)을 포함한다. 일부 실시예에서, 에칭 부분(111A)의 최상면은 에칭되지 않은 부분(111B)의 최상면 위에 있다. 일부 실시예에서, 에칭 부분(111A)은 경사진 측벽을 가진다. 일부 실시예에서, 에칭 부분(111A)은 예시된 단면에서 사다리꼴 형상을 가진다. 일부 실시예에서, 패턴화 공정 중에 패턴화된 하부층(133A)(도 3 참조) 및 패턴화된 하드 마스크 층(131)(도 3 참조)이 소모될 수 있다. 다른 실시예에서, 패턴화 공정을 수행한 후에 남아있는 패턴화된 하부층(133A)(도 3 참조) 및 패턴화된 하드 마스크 층(131)(도 3 참조)의 부분들은 예를 들어, 적절한 에칭 공정과 같은 적절한 제거 공정을 이용하여 제거된다. TE(129'), MTJ(127') 및 BE(119')는 기판(101) 위에 MTJ 구조체(401)를 형성한다. 일부 실시예에서, TE(129'), MTJ(127') 및 BE(119')은 경사진 측벽을 가지기 때문에, MTJ 구조체(401)는 경사진 측벽을 가진다. 일부 실시예에서, TE(129')의 폭은 BE(119')의 폭보다 작다.
[36] 일부 실시예에서, 하나 이상의 에칭 공정은 IBE 공정과 같은 플라즈마 에칭 방법을 포함할 수 있다. 일부 실시예에서, IBE 공정은 IBE 공정 중에 MTJ(127')의 측벽 상에서의 금속 엘리먼트의 재스퍼터링에 의해 야기되는 전기적 단락을 회피할 수 있게 하는 자기 처리와 함께 수행될 수 있다. 일부 실시예에서, 자기 처리는 MTJ(127')의 측벽으로부터 금속 입자를 제거한다. 일부 실시예에서, IBE 공정 및 자기 처리 공정은 도 10 내지 도 12를 참조로 후술되는 시스템(1000)을 사용하여 수행되며, 이 때 IBE 공정 및 자기 처리의 상세한 설명이 제공된다.
[37] 도 5를 참조하면, IBE 공정 및 자기 처리 공정을 수행한 후, 다양한 보호층이 MTJ 구조체(401)의 측벽 및 최상면 상에 형성된다. 일부 실시예에서, 산화물 층(501)이 MTJ(127')의 측벽 상에 형성된다. 일부 실시예에서, 산화물 층(501)은 MTJ(127')를 형성하는 금속 엘리먼트들의 산화물을 포함하고, 산화 공정을 이용하여 형성될 수 있다. 일부 실시예에서, 산화물 층(501)은 MTJ(127')의 자기 성능에 악영향을 줄 수 있는 MTJ(127')의 측벽을 따른 전자 흐름을 방지한다. 일부 실시예에서, 산화물 층(501)은 약 5Å 내지 약 15Å의 두께를 가질 수 있다.
[38] 산화물 층(501)을 형성한 후에, 패시베이션 층(503)이 MTJ 구조체(401) 위에 블랭킷 형성된다. 일부 실시예에서, 패시베이션 층(503)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄화물, 실리콘 탄질화물, 이들의 조합 등을 포함할 수 있으며, CVD, PECVD, ALD, PELAD, PVD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 패시베이션 층(503)은 MTJ 구조체(401) 내로의 수분(H2O) 확산을 감소시키거나 방지할 수 있다. 일부 실시예에서, 패시베이션 층(503)은 약 100Å 내지 약 800Å의 두께를 가질 수 있다. 산화물 층(501) 및 패시베이션 층(503)을 형성하는 공정은 도 10을 참조로 후술되는 시스템(1000)을 사용하여 수행되며, 이 때 이들 공정의 상세한 설명이 제공된다.
[39] 도 6을 참조하면, 패시베이션 층(503)을 에칭하고 MTJ 구조체(401)의 윗부분(예, TE(129')의 윗부분)을 노출시키도록 건식 에칭 공정이 수행된다. 일부 실시예에서, 건식 에칭 공정은 이방성 에칭 공정이고, 패시베이션 층(503)의 수평 부분을 제거한다. 이어서, 패시베이션 층(601)이 MTJ 구조체(401) 위에 형성되고, 이어서 패시베이션 층(601) 위에 산화물 층(603)이 형성된다. 일부 실시예에서, 패시베이션 층(601)은 도 5를 참조로 전술된 패시베이션 층(503)과 유사한 재료 및 방법을 사용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 산화물 층(603)은 실리콘 산화물 등을 포함할 수 있고, CVD, PECVD, ALD, PELAD, 이들의 조합 등을 이용하여 형성될 수 있다. 후속하여, 패시베이션 층(601) 및 산화물 층(603)을 에칭하고 MTJ 구조체(401)의 윗부분(예, TE(129')의 부분)을 노출시키도록 하나 이상의 건식 에칭 공정이 수행된다. 일부 실시예에서, 하나 이상의 건식 에칭 공정은 이방성 에칭 공정이고, 패시베이션 층(601) 및 산화물 층(603)의 수평 부분을 제거한다. 패시베이션 층(503), 패시베이션 층(601) 및 산화물 층(603)의 남아있는 부분은 MTJ 구조체(401)의 측벽 상에 스페이서(605)를 형성한다.
[40] 도 6을 더 참조하면, 유전체 층(607)이 MTJ 구조체(401) 및 스페이서(605) 위에 형성되고, 무질소 반사 방지층(NFARL)(609)이 유전체 층(607) 위에 형성된다. 일부 실시예에서, 유전체 층(607)은 TEOS 산화물(예, TEOS를 전구체로 사용하여 예컨대 CVD 법을 이용하여 증착된 실리콘 산화물) 등과 같은 로우 k 산화물을 포함한다. 이어서, 유전체 층(607) 및 NFARL(609)은 반도체 디바이스(100)의 논리 영역(100B)에서 에칭 정지층(109)을 노출시키도록 패턴화된다. 일부 실시예에서, 패턴화 공정은 적절한 포토리소그래피 및 에칭 공정을 포함할 수 있다.
[41] 도 7을 참조하면, 반도체 디바이스(100)의 논리 영역(100B)에서 에칭 정지층(109) 위에 유전체 층(701)이 형성되고, 유전체 층(701) 위에 무질소 반사 방지 층(NFARL)(703)이 형성된다. 일부 실시예에서, 유전체 층(701)은 도 1을 참조로 전술한 유전체 층(105)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 반도체 디바이스(100)의 논리 영역(100B)에 유전체 층(701) 및 NFARL(703)을 형성하는 동안 반도체 디바이스(100)의 메모리 영역(100A)은 마스크에 의해 보호될 수 있다. 이어서, 마스크 층(705)은 반도체 디바이스(100) 위에 블랭킷 형성된다. 일부 실시예에서, 마스크 층(705)은 TiN, TaN 등을 포함할 수 있다.
[42] 도 8을 참조하면, 도전성 피처(801)가 유전체 층(701) 내에 형성된다. 도전성 피처(801)는 다마신, 듀얼 다마신, 증착, 도금, 이들의 조합 등과 같은 적절한 형성 방법을 이용하여 형성된 도전성 라인(801L) 및 비아(801V)를 포함할 수 있다. 일부 실시예에서, 마스크 층(705) 및 NFARL(703)(도 7 참조)은 유전체 층(701) 및 에칭 정지층(109) 내에서의 도전성 피처 개구의 형성을 돕는다. 일부 실시예에서, 도전성 피처 개구는 비아 퍼스트(via-first) 공정에 의해 형성된다. 다른 실시예에서, 도전성 피처 개구는 트렌치 퍼스트(trench-first) 공정에 의해 형성된다. 이후, 도전성 피처 개구는 적절한 도전성 재료로 채워진다. 다음으로, CMP 공정과 같은 평탄화 공정을 수행하여 MTJ 구조체(401) 위의 과잉의 재료를 제거하고 MTJ 구조체(401)의 최상면을 노출시킨다. 일부 실시예에서, MTJ 구조체(401)의 최상면은 도전성 피처(801)의 최상면과 동일 평면을 이룬다. 일부 실시예에서, 평탄화 공정에 의해 마스크 층(705) 및 NFARL(703)(도 7 참조)이 완전히 제거된다.
[43] 도 9를 참조하면, 도전성 피처(801)를 형성한 후, MTJ 구조체(401), 유전체 층(701) 및 도전성 피처(801) 위에 금속화층(Mx+2)이 형성된다. 일부 실시예에서, 금속화층(Mx+2)의 형성은 MTJ 구조체(401), 유전체 층(701) 및 도전성 피처(801) 위에 에칭 정지층(901)을 형성하는 것을 포함한다. 이어서, 에칭 정지층(901) 위에 유전체 층(903)이 형성된다. 일부 실시예에서, 에칭 정지층(901)이 도 1을 참조로 전술한 에칭 정지층(109)과 유사한 재료 및 방법을 이용하여 형성될 수 있고, 그 설명은 여기에서 반복되지 않는다. 일부 실시예에서, 유전체 층(903)은 도 1을 참조로 전술한 유전체 층(105)과 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 후속으로, 도전성 피처(905)(예, 도전성 라인(905L) 및 비아(905V))가 유전체 층(903) 내에 형성된다. 도전성 피처(905)는 에칭 정지층(901)을 통해 연장되고 도전성 피처(801) 및 MTJ 구조체(401)에 전기적으로 결합된다. 일부 실시예에서, 도전성 피처(905)는 도 8을 참조로 전술한 도전성 피처(801)와 유사한 재료 및 방법을 이용하여 형성될 수 있으며, 그 설명은 여기에서 반복되지 않는다. 도 9에 예시된 특정 개수의 MTJ 구조체(401) 및 도전성 피처(801, 905)는 예시의 목적으로만 제공된다. 다른 개수의 MTJ 구조체(401) 및 도전성 피처(801, 905)도 가능하며, 전적으로 본 개시 내용의 범위 내에 포함되도록 의도된 것이다.
[44] 당업자라면 쉽게 이해할 수 있는 바와 같이, 반도체 디바이스(100)의 제조를 완료하기 위해 추가 처리가 도 9에 예시된 처리에 뒤따를 수 있으며, 따라서 세부 사항은 여기서 논의되지 않는다. 예를 들어, 상호 접속 구조체의 형성이 완료될 때까지 금속화층(Mx+2) 위에 하나 이상의 추가적인 금속화층이 형성될 수 있다.
[45] 도 10은 일부 실시예에 따른 반도체 디바이스(100)의 다양한 형성 단계에 사용되는 시스템(1000)을 예시하고 있다. 일부 실시예에서, 도 4 및 도 5를 참조로 설명된 공정 단계는 시스템(1000)을 사용하여 수행될 수 있다. 일부 실시예에서, 시스템(1000)은 에칭/자기 처리 스테이션(1001), 산화/증착 스테이션(1003), 로드락(loadlock) 챔버(1005) 및 이송 챔버(1007)를 포함한다. 일부 실시예에서,도 4를 참조로 설명된 공정 단계는 에칭/자기 처리 스테이션(1001)을 사용하여 수행된다. 일부 실시예에서, 도 5를 참조로 설명된 공정 단계는 산화/증착 스테이션(1003)을 사용하여 수행된다. 일부 실시예에서, 도 3에 예시된 반도체 디바이스(100)는 도 4 및 도 5를 참조로 전술한 공정 단계를 수행하기 위해 시스템(1000) 내에 로딩된다.
[46] 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 하나 이상의 공정 사이클을 수행함으로써 IBE 공정과 함께 자기 처리 공정을 수행하도록 구성된다. 일부 실시예에서, 각각의 사이클은 IBE 단계 및 그 뒤를 이어서 자기 처리 단계를 포함한다. 일부 실시예에서, 하나 이상의 공정 사이클은 1회 내지 6회 사이클을 포함할 수 있다. 일부 실시예에서, 산화/증착 스테이션(1003)은 산화 공정 및 증착 공정을 수행하도록 구성된다.
[47] 일부 실시예에서, 로드락 챔버(1005)는 외부 대기로 개방되어 있고 도 3에 예시된 반도체 디바이스(100)를 수용한다. 반도체 디바이스(100)가 로드락 챔버(1005) 내에 배치되면, 로드락 챔버(1005)는 폐쇄되어 반도체 디바이스(100)를 외부 대기로부터 격리시킬 수 있다. 일단 격리되면, 로드락 챔버(1005)는 반도체 디바이스(100)를 예를 들어 이송 챔버(1007)를 통해 시스템(1000)의 나머지 부분으로 이동시키기 위한 준비로, 남아있던 외부 대기를 비울 수 있다. 이송 챔버(1007)는 반도체 디바이스(100)를 로드락 챔버(1005)로부터 예컨대, 에칭/자기 처리 스테이션(100)으로 파지, 이동 및 이송시킬 수 있는 하나 이상의 로봇 아암(1009)을 포함할 수 있다. 일부 실시예에서, 로봇 아암(1009)은 로드락 챔버(1005) 내로 연장되어, 반도체 디바이스(100)를 파지하고, 반도체 디바이스(100)를 이송 챔버(1007)로 이송시킬 수 있다. 일단 내부로 들어가면, 이송 챔버(1007)를 로드락 챔버(1005)로부터 격리시키도록 폐쇄되는 도어를 이송 챔버(1007)가 가질 수 있어서, 로드락 챔버(1005)는 시스템(100)의 나머지 부분을 오염시키지 않고 외부 대기로 다시 개방될 수 있다. 일단 로드락 챔버(1005)로부터 격리되면, 이송 챔버(1007)는 에칭/자기 처리 스테이션(1001)으로 개방될 수 있고, 반도체 디바이스(100)를 여전히 홀딩하고 있는 로봇 아암(1009)은 에칭/자기 처리 스테이션(1001) 내로 연장되어 추가 처리를 위해 반도체 디바이스(100)를 배치한다. 일단 반도체 디바이스(100)가 에칭/자기 처리 스테이션(1001)에 배치되면, 도 4를 참조로 전술한 공정 단계가 에칭/자기 처리 스테이션(1001)에 의해 수행된다. 이어서, 반도체 디바이스(100)는 이송 챔버(1007)를 통해 산화/증착 스테이션(1003)으로 이송된다. 일단 반도체 디바이스(100)가 산화/증착 스테이션(1003)에 배치되면, 도 5를 참조로 전술한 공정 단계가 에칭/자기 처리 스테이션(1001)에 의해 수행된다.
[48] 도 11은 일부 실시예에 따른 에칭 단계 중의 에칭/자기 처리 스테이션(1001)을 예시한다. 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 플라즈마 챔버(1101)를 포함한다. 플라즈마 챔버(1101)는 방전 챔버로도 지칭될 수 있다. 가스 유입구(1103)는 플라즈마 챔버(1101)에 적절한 공정 가스를 제공한다. 일부 실시예에서, 적절한 공정 가스는 He, Ne, Ar, Kr, Xe, Ra, 이들의 조합 등과 같은 불활성 가스를 포함한다. 플라즈마 발생기(1105)는 공정 가스로부터 플라즈마(1107)를 발생시킨다. 일부 실시예에서, 플라즈마 발생기(1105)는 고주파(RF) 전원(미도시)에 결합된다. 일부 실시예에서, 플라즈마 발생기(1105)는 변압기-결합된 플라즈마 발생기, 유도 결합 플라즈마 시스템, 자기적으로 강화된 반응성 이온 에칭 시스템, 전자 사이클로트론 공명 시스템, 원격 플라즈마 발생기 등일 수 있다. 일부 실시예에서, 고주파 전원은 약 50 W 내지 약 500 W의 전력에서 작동된다.
[49] 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 그리드 광학계(1109)를 추가로 포함한다. 일부 실시예에서, 그리드 광학계(1109)는 플라즈마(1107)로부터의 이온이 추출되고 이온 빔(1113)이 형성되는 정전 어퍼처를 포함한다. 일부 실시예에서, 그리드 광학계(1109)는 하나 이상의 그리드를 포함한다. 일부 실시예에서, 각각의 그리드는 복수의 어퍼처를 가지는 전극을 포함한다. 상이한 그리드들에서의 복수의 어퍼처들은 플라즈마(1107)의 이온의 추출을 허용하도록 정렬된다. 일부 실시예에서, 그리드 광학계(1109)는 스크린(S) 그리드(1109A), 가속기(A) 그리드(1109B) 및 감속기(D) 그리드(1109C)를 포함한다. S 그리드(1109A)는 플라즈마 챔버(1101)에 가장 근접하게 배치된다. A 그리드(1109B)는 S 그리드(1109A)와 D 그리드(1109C) 사이에 개재된다. S 그리드(1109A)는 접지에 대해 양의 전압(빔 전압)에 의해 바이어스된다. 일부 실시예에서, 빔 전압은 약 100 V와 약 1000 V 사이일 수 있다. A 그리드(1109B)는 접지에 대해 음의 전압에 의해 바이어스된다. D 그리드(1109C)는 접지에 결합된다. 플라즈마 챔버(1101)에서 생성된 이온은 그리드 광학계(1109)로 고속으로 가속되어 이온 빔(1113)을 형성한다. 일부 실시예에서, 플라즈마(1107)로부터 하류에 중화기(neutralizer)(1115)가 배치된다. 중화기(1115)는 이온 빔(1113) 내의 이온들의 개수와 균형을 이루도록 전자들(1117)을 방출시킨다. 전자들(1117)은 이온 빔(1113) 내의 이온들에 대한 전하 균형을 제공하여, 에칭 공정 중에 발생할 수 있는 공간 또는 표면 대전을 최소화하거나 제거할 수 있게 한다.
[50] 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 다양한 공정 단계를 수행하면서 반도체 디바이스(100)를 홀딩하도록 구성된 척(1119)을 더 포함한다. 일부 실시예에서, 척(1119)은 진공 척, 정전 척 등이다. 일부 실시예에서, 척(1119)은 축(1123)을 중심으로 회전하고(도 11의 화살표(1121)로 지시됨), 반도체 디바이스(100)에 충돌하는 이온 빔(1113)의 방향에 대해 틸팅하도록(도 11의 화살표(1125)로 지시됨) 구성된다. 일부 실시예에서, 척(1119)의 틸팅 각도(θ)(이온 빔(1113)의 방향과 척(1119)에 대한 법선 간의 각도)는 약 90° 내지 약 -70°이다. 일부 실시예에서, 척(1119)의 회전 속도는 약 5 rpm 내지 약 100 rpm이다. 일부 실시예에서, 기계식 셔터(1111)가 그리드 광학계(1109)와 척(1119) 사이에 배치된다. 일부 실시예에서, 기계식 셔터(1111)는 폐쇄됨으로써 이온 빔(1113)이 척(1119) 상에 배치된 반도체 디바이스(100)에 충돌하는 것을 방지할 수 있다. IBE 스테이지 중에, 기계적 셔터(1111)는 개방된다. 자기 처리 단계 중에, 기계적 셔터(1111)는 폐쇄된다.
[51] 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 IBE 공정의 부산물(도 11의 화살표(1129)로 표시됨)을 검출하고 원하는 부산물이 검출시 IBE 공정을 정지시키도록 구성된 종단점 검출 시스템(1127)을 더 포함한다. 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 에칭/자기 처리 스테이션(1001)으로부터 IBE 공정의 부산물을 배출하도록 구성된 펌프(1131)를 추가로 포함한다. 일부 실시예에서, 에칭/자기 처리 스테이션(1001)은 자기 처리 단계 중에 자기장을 발생시키도록 구성된 자기 시스템(1133)을 더 포함한다.
[52] 일부 실시예에서, 자기 시스템(1133)은 척(1119) 및 척(1119) 상에 배치된 반도체 디바이스(100)를 둘러싸는 에칭/자기 처리 스테이션(1001)의 도전층 라이닝 벽을 포함한다. 다른 실시예에서, 자기 시스템(1133)은 코일, 솔레노이드, 전자석, 또는 자기장을 생성하기 위한 다른 컴포넌트를 포함한다. 일부 실시예에서, 도전층은 알루미늄, 철, 니켈, 이들의 조합 등의 하나 이상의 층을 포함할 수 있다. 일부 실시예에서, 자기 시스템(1133)은 자기 시스템(1133)에 전류가 흐르게함으로써 자기장을 생성한다.
[53] 도 11을 더 참조하면, IBE 단계 중에, 기계적 셔터(1111)가 개방되고 플라즈마 발생기(1105)에 의해 발생된 플라즈마(1107)로부터의 이온 빔(1113)이 척(1119) 상에 배치된 반도체 디바이스(100)와 충돌한다. 일부 실시예에서, 이온 빔(1113)의 에칭 속도는 척(1119)의 틸팅 각도(θ)를 변화시키는 것에 의해 변경될 수 있다. 일부 실시예에서, IBE 단계는 약 10초 내지 500초의 지속 시간 동안 수행될 수 있다.
[54] 도 12는 일부 실시예에 따른 자기 처리 단계 중의 에칭/자기 처리 스테이션(1001)을 예시한다. 일부 실시예에서, 자기 처리 단계 동안, 기계적 셔터(1111)가 폐쇄되어 이온 빔(1113)(도 11 참조)이 척(1119) 상에 배치된 반도체 디바이스(100)와 충돌하는 것이 방지된다. 다른 실시예에서, 플라즈마(1107) 및 이온 빔(1113)(도 11 참조)이 생성되지 않도록 플라즈마 발생기(1105)가 턴 오프 될 수 있다. 일부 실시예에서, 자기 처리 단계 중에 자기 시스템(1133)에 의해 반도체 디바이스(100) 주위에 자기장이 생성된다. 일부 실시예에서, 자기 시스템(1133)은 자기 시스템(1133)에 전류가 흐르게함으로써 자기장을 생성한다. 일부 실시예에서, 전류는 약 100 mA 내지 2000 mA이다. 일부 실시예에서, 자기 처리 단계는 He, Ne, Ar, Kr, Xe, Ra, 이들의 조합 등을 포함하는 불활성 가스 분위기에서 수행될 수 있다. 일부 실시예에서, 자기 처리 단계는 약 10초 내지 100초의 지속 시간 동안 수행될 수 있다. 일부 실시예에서, IBE 단계의 지속 시간 대 자기 처리 단계의 지속 시간의 비는 약 5:1 내지 약 1:3이다. 일부 실시예에서, 자기 처리는 IBE 단계 중에 MTJ(127')의 측벽 상에서 재스퍼터링되는 금속 입자를 제거한다. 일부 실시예에서, 자기 처리 단계 중에, 자기 시스템(1133)은 자기장을 생성하고, 생성된 자기장은 재스퍼터링된 금속 입자를 끌어 당겨서 이들을 MTJ(127')의 측벽으로부터 제거한다. 따라서, 금속 입자에 의해 야기되는 전기적 단락이 감소되거나 회피된다.
[55] 도 5 및 도 10을 더 참조하면, 도 3 및 도 10 내지 도 12를 참조로 전술한 바와 같은 IBE 및 자기 처리 공정을 수행한 후, 반도체 디바이스(100)는 산화/증착 스테이션(1003)으로 이송된다. 일부 실시예에서, 반도체 디바이스(100)를 산화/증착 스테이션(1003)에 배치한 후에, 산화물 층(501)이 MTJ(127')의 측벽 상에 형성된다. 일부 실시예에서, 산화물 층(501)은 열 산화, PECVD, 이들의 조합 등을 포함하는 산화 공정을 이용하여 형성될 수 있다. 산화물 층(501)을 형성하는 데 PECVD가 이용되는 일부 실시예에서, N2O가 산소 공급원으로서 사용될 수 있다. 일부 실시예에서, PECVD는 약 10 W 내지 약 100 W의 RF 전력으로 수행될 수 있다. RF 전력이 약 10 W 미만인 일부 실시예에서, 산화 공정이 효과적이지 않을 수 있어서 산화층(501)의 원하는 두께가 달성되지 않을 수 있다. RF 전력이 약 100 W보다 큰 일부 실시예에서, 산화 공정은 MTJ(127')을 손상시킬 수 있다. 일부 실시예에서, 산화 공정은 20℃ 내지 약 200℃의 온도에서 수행된다. 일부 실시예에서, 산화 공정은 약 0 Torr 내지 약 10 Torr의 압력에서 수행된다. 일부 실시예에서, 산화 공정은 약 5초 내지 약 50초의 지속 시간 동안 수행된다. 지속 시간이 약 50초를 초과하는 일부 실시예에서, 산화물 층(501)은 너무 두꺼워서 MTJ(127')가 산화 공정에 의해 손상될 수 있다. 지속 시간이 약 5초 미만인 일부 실시예에서, 산화물 층(501)은 너무 얇아서 전자가 MTJ(127')의 측벽을 따라 흐를수 있어서 디바이스 성능에 악영향을 줄 수 있다. 일부 실시예에서, 산화물 층(501)의 두께는 약 5Å 내지 약 15Å이다. 산화물 층(501)의 두께가 약 15Å보다 큰 일부 실시예에서, MTJ(127')는 산화 공정에 의해 손상될 수 있다. 산화물 층(501)의 두께가 약 5Å 미만인 일부 실시예에서, 전자가 MTJ(127')의 측벽을 따라 흐를 수 있어서 디바이스 성능에 악영향을 미칠 수 있다.
[56] 도 5 및 도 10을 더 참조하면, 산화물 층(501)을 형성한 후, 산화/증착 스테이션(1003)은 MTJ 구조체(401) 위에 패시베이션 층(503)을 형성한다. 일부 실시예에서, 패시베이션 층(503)은 PECVD, PVD, ALD, PEALD, 이들의 조합 등을 사용하여 형성될 수 있다. 일부 실시예에서, 실리콘 질화물을 포함하는 패시베이션 층(503)은 실리콘 및 질소 전구체로서 SiH4 및 NH3를 각각 사용하여 PECVD에 의해 형성된다. 일부 실시예에서, SiH4의 유량은 약 1 sccm 내지 약 1000 sccm 일 수 있다. 일부 실시예에서, NH3의 유량은 약 1 sccm 내지 약 100 sccm 일 수 있다. 일부 실시예에서, 실리콘 및 질소 전구체 외에, 캐리어 가스도 사용될 수 있다. 캐리어 가스는 He, N2, Ar, 또는 이들의 조합 등일 수 있다. 일부 실시예에서, PECVD는 약 50℃ 내지 약 250℃의 온도에서 수행될 수 있다. 일부 실시예에서, PECVD는 약 0 Torr 내지 약 10 Torr의 압력에서 수행될 수 있다. 일부 실시예에서, PECVD의 RF 전력은 약 50 W 내지 약 600 W 일 수 있다. 온도가 약 250℃보다 높고 MTJ(127')이 Mg를 포함하는 일부 실시예에서, Mg 이온이 확산될 수 있어서 MTJ(127')의 자성이 영향을 받을 수 있다. 온도가 약 50℃ 미만인 일부 실시예에서, MTJ(127')의 자성은 수분(H2O)의 영향을 받을 수 있다. 일부 실시예에서, 패시베이션 층(503)은 약 100Å 내지 약 800Å의 두께를 가질 수 있다. 일부 실시예에서, 패시베이션 층(503)은 약 2.0 내지 약 2.3의 굴절률(RI)을 가질 수 있다.
[57] 일부 실시예에서, 실리콘 질화물을 포함하는 패시베이션 층(503)은 PVD를 이용하여 형성된다. 이러한 실시예에서, Si 타겟은 Ar/N2 분위기에서 스퍼터링된다. 일부 실시예에서, PVD는 약 50℃ 내지 약 400℃의 온도에서 수행된다. 일부 실시예에서, PVD의 RF 전력은 약 100 W 내지 약 500 W 이다.
[58] 일부 실시예에서, 실리콘 질화물을 포함하는 패시베이션 층(503)은 실리콘 및 질소 전구체로서 SiH4 및 N2를 각각 사용하여 PEALD에 의해 형성된다. 일부 실시예에서, PEALD의 RF 전력은 약 20 W 내지 약 300 W이다. 일부 실시예에서, PEALD는 약 100℃ 내지 약 400℃의 온도에서 수행된다.
[59] 도 13은 일부 실시예에 따른 에칭/자기 처리 공정(1300)의 공정 흐름을 예시한다. 일부 실시예에서, 에칭/자기 처리 공정(1300)은 웨이퍼(예, 도 3에 예시된 반도체 디바이스(100))가 공정 챔버(예, 도 10 및 도 11에 예시된 에칭/자기 처리 스테이션(1001)) 내로 도입되는 1301 단계로 시작한다. 1303 단계에서, 공정 챔버는 도 4, 도 10 및 도 11을 참조로 전술한 바와 같이 웨이퍼에 대해 IBE 공정을 수행한다. 1305 단계에서, 공정 챔버는 도 4, 도 10 및 도 12를 참조로 전술한 바와 같이 웨이퍼에 대해 자기 처리를 수행한다. 일부 실시예에서, 1303 단계 및 그 뒤를 따르는 1305 단계를 포함하는 사이클은 N번 반복될 수 있다. 일부 실시예에서, N은 1 내지 6일 수 있다.
[60] 도 14는 일부 실시예에서 반도체 디바이스를 형성하는 방법(1400)의 공정 흐름을 예시한다. 일부 실시예에서, 방법(1400)은 하부 전극층(예, 도 1에 예시된 BE 층(119))이 도 1을 참조로 전술된 바와 같이 기판 위에 형성되는 1401 단계로 시작한다. 1403 단계에서, 자기 터널 접합(MTJ) 층(예, 도 1에 예시된 MTJ 층(127))이 도 1을 참조로 전술한 바와 같이 하부 전극층 위에 형성된다. 1405 단계에서, 상부 전극층(예, 도 1에 예시된 TE 층(129))이 도 1을 참조로 전술한 바와 같이 MTJ 층 위에 형성된다. 1407 단계에서, 상부 전극층이 도 2 및 도 3을 참조로 전술한 바와 같이 패턴화된다. 1409 단계에서, MTJ 층 및 하부 전극층이 도 4 및 도 10~12를 참조로 전술한 바와 같이 MTJ 구조체(예, 도 4에 예시된 MTJ 구조체(401))를 형성하도록 패턴화된다. 일부 실시예에서, 1409 단계를 수행하는 단계는 도 13을 참조로 전술한 에칭/자기 처리 공정(1300)을 수행하는 단계를 포함한다. 1411 단계에서, 도 5 및 도 10을 참조로 전술한 바와 같이 패턴화된 MTJ 층의 측벽(예, MTJ(127')의 측벽)에 대해 산화 공정이 수행된다. 1413 단계에서, 패시베이션 층(예, 도 5에 예시된 패시베이션 층(503))이 도 5 및 도 10을 참조로 전술한 바와 같이 MTJ 구조체의 측벽 및 최상면 상에 형성된다.
[61] 실시예에서, 방법은, 기판 위에 하부 전극층을 형성하는 단계; 상기 하부 전극층 위에 자기 터널 접합(MTJ) 층을 형성하는 단계; 상기 MTJ 층 위에 상부 전극층을 형성하는 단계; 상기 상부 전극층을 패턴화하는 단계; 및 상기 상부 전극층을 패턴화한 후, 상기 MTJ 층 및 상기 하부 전극층에 대해 하나 이상의 공정 사이클을 수행하는 단계 - 상기 패턴화된 상부 전극층, 상기 패턴화된 MTJ 층 및 상기 패턴화된 하부 전극층은 MTJ 구조체를 형성함 - 를 포함하고, 상기 하나 이상의 공정 사이클 각각은: 상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 에칭 공정을 수행하는 단계; 및 상기 MTJ 층 및 상기 하부 전극층에 대해 제2 지속 시간 동안 자기 처리를 수행하는 단계를 포함한다. 일 실시예에서, 상기 에칭 공정을 수행하는 단계는 이온 빔 에칭 공정을 수행하는 단계를 포함한다. 일 실시예에서, 방법은 상기 MTJ 구조체에 대해 산화 공정을 수행하는 단계를 더 포함하며, 상기 산화 공정은 패턴화된 MTJ 층의 측벽 상에 산화물 층을 형성한다. 일 실시예에서, 방법은 상기 MTJ 구조체의 측벽 및 최상면을 따라 패시베이션 층을 형성하는 단계를 더 포함한다. 일 실시예에서, 상기 산화물 층 및 상기 패시베이션 층은 동일한 공정 챔버 내에서 형성된다. 일 실시예에서, 상기 에칭 공정 및 상기 자기 처리는 동일한 공정 챔버 내에서 수행된다. 일 실시예에서, 상기 제1 지속 시간 대 상기 제2 지속 시간의 비율은 약 5:1 내지 약 1:3이다.
[62] 다른 실시예에서, 방법은: 공정 챔버 내에 웨이퍼를 도입하는 단계 - 상기 웨이퍼는: 기판 위의 하부 전극층; 상기 하부 전극층 위의 자기 터널 접합(MTJ) 층; 및 상기 MTJ 층 위에 패턴화된 상부 전극층을 포함함 -; 상기 웨이퍼가 상기 공정 챔버 내에 있는 동안 상기 웨이퍼에 대해 하나 이상의 공정 사이클을 수행하는 단계를 포함하고, 상기 하나 이상의 공정 사이클 각각은: 상기 공정 챔버의 이온 빔 에칭(IBE) 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 IBE 공정을 수행하는 단계; 및 상기 공정 챔버의 자기 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층에 대해 제2 지속 시간 동안 자기 처리를 수행하는 단계를 포함한다. 일 실시예에서, 상기 제1 지속 시간 대 상기 제2 지속 시간의 비율은 약 5:1 내지 약 1:3이다. 일 실시예에서, 상기 자기 시스템은 상기 웨이퍼 주위에 자기장을 생성한다. 일 실시예에서, 상기 자기 처리는 패턴화된 MTJ 층의 측벽으로부터 금속 입자를 제거한다. 일 실시예에서, 상기 하나 이상의 공정 사이클은 1회 내지 6회의 공정 사이클을 포함한다. 일 실시예에서, 방법은 상기 IBE 공정을 수행한 후, 상기 IBE 시스템과 상기 자기 시스템 사이에 배치된 기계적 셔터를 폐쇄하는 단계를 더 포함한다. 일 실시예에서, 상기 자기 처리를 수행하는 단계는 자기장을 생성하도록 상기 자기 시스템에 전류가 흐르게하는 단계를 포함한다.
[63] 또 다른 실시예에서, 디바이스는: 기판; 상기 기판 위의 자기 터널 접합(MTJ) 구조체 - 상기 MTJ 구조체는: 하부 전극; 상기 하부 전극 위의 MTJ 스택; 및 상기 MTJ 스택 위의 상부 전극을 포함함 -; 상기 MTJ 스택의 측벽 상의 산화물 층; 및 상기 MTJ 구조체의 측벽 상의 스페이서 - 상기 스페이서는 상기 하부 전극의 측벽, 상기 상부 전극의 측벽 및 상기 산화물 층과 물리적으로 접촉함 - 를 포함한다. 일 실시예에서, 디바이스는 상기 기판과 상기 MTJ 구조체 사이에 있는 금속화층을 더 포함하며, 상기 MTJ 구조체의 하부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된다. 일 실시예에서, 디바이스는 상기 MTJ 구조체 위에 있는 금속화층을 더 포함하며, 상기 MTJ 구조체의 상부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된다. 일 실시예에서, 상기 하부 전극의 폭은 상기 상부 전극의 폭보다 크다. 일 실시예에서, 상기 MTJ 스택은 경사진 측벽을 가진다. 일 실시예에서, 상기 상부 전극의 두께는 상기 하부 전극의 두께보다 두껍다.
[64] 이상의 설명은 당업자가 본 개시 내용의 여러 측면들을 잘 이해할 수 있도록 여러 실시예의 특징들의 개요를 설명한 것이다. 당업자들은 자신들이 여기 도입된 실시예와 동일한 목적을 수행하거나 및/또는 동일한 장점을 달성하기 위해 다른 공정 또는 구조를 설계 또는 변형하기 위한 기초로서 본 개시 내용을 용이하게 이용할 수 있음을 알아야 한다. 또한, 당업자들은 균등적인 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며 그리고 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 방법에 있어서,
기판 위에 하부 전극층을 형성하는 단계;
상기 하부 전극층 위에 자기 터널 접합(magnetic tunnel junction; MTJ) 층을 형성하는 단계;
상기 MTJ 층 위에 상부 전극층을 형성하는 단계;
상기 상부 전극층을 패턴화하는 단계; 및
상기 상부 전극층을 패턴화한 후, 상기 MTJ 층 및 상기 하부 전극층에 대해 하나 이상의 공정 사이클을 수행하는 단계 - 패턴화된 상부 전극층, 패턴화된 MTJ 층 및 패턴화된 하부 전극층은 MTJ 구조체를 형성함 -
를 포함하고,
상기 하나 이상의 공정 사이클 각각은,
상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 에칭 공정을 수행하는 단계; 및
상기 MTJ 층 및 상기 하부 전극층에 대해 제2 지속 시간 동안 자기 처리(magnetic treatment)를 수행하는 단계
를 포함한 것인 방법.
실시예 2. 실시예 1에 있어서,
상기 에칭 공정을 수행하는 단계는 이온 빔 에칭 공정을 수행하는 단계를 포함한 것인 방법.
실시예 3. 실시예 1에 있어서,
상기 MTJ 구조체에 대해 산화 공정을 수행하는 단계
를 더 포함하며,
상기 산화 공정은 패턴화된 MTJ 층의 측벽 상에 산화물 층을 형성하는 것인 방법.
실시예 4. 실시예 3에 있어서,
상기 MTJ 구조체의 측벽 및 최상면을 따라 패시베이션 층을 형성하는 단계
를 더 포함하는 방법.
실시예 5. 실시예 4에 있어서,
상기 산화물 층과 상기 패시베이션 층은 동일한 공정 챔버 내에서 형성되는 것인 방법.
실시예 6. 실시예 1에 있어서,
상기 에칭 공정과 상기 자기 처리는 동일한 공정 챔버 내에서 수행되는 것인 방법.
실시예 7. 실시예 1에 있어서,
상기 제1 지속 시간 대 상기 제2 지속 시간의 비율은 약 5:1 내지 약 1:3인 것인 방법.
실시예 8. 방법에 있어서,
공정 챔버 내에 웨이퍼를 도입하는 단계 -
상기 웨이퍼는,
기판 위의 하부 전극층;
상기 하부 전극층 위의 자기 터널 접합(MTJ) 층; 및
상기 MTJ 층 위의 패턴화된 상부 전극층
을 포함함 -;
상기 웨이퍼가 상기 공정 챔버 내에 있는 동안 상기 웨이퍼에 대해 하나 이상의 공정 사이클을 수행하는 단계
를 포함하고,
상기 하나 이상의 공정 사이클 각각은,
상기 공정 챔버의 이온 빔 에칭(ion beam etching; IBE) 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 IBE 공정을 수행하는 단계; 및
상기 공정 챔버의 자기 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층의 자기 처리를 제2 지속 시간 동안 수행하는 단계
를 포함한 것인 방법.
실시예 9. 실시예 8에 있어서,
상기 제1 지속 시간 대 상기 제2 지속 시간의 비율은 약 5:1 내지 약 1:3인 것인 방법.
실시예 10. 실시예 8에 있어서,
상기 자기 시스템은 상기 웨이퍼 주위에 자기장을 생성하는 것인 방법.
실시예 11. 실시예 8에 있어서,
상기 자기 처리는 패턴화된 MTJ 층의 측벽으로부터 금속 입자를 제거하는 것인 방법.
실시예 12. 실시예 8에 있어서,
상기 하나 이상의 공정 사이클은 1회 내지 6회의 공정 사이클을 포함한 것인 방법.
실시예 13. 실시예 8에 있어서,
상기 IBE 공정을 수행한 후, 상기 IBE 시스템과 상기 자기 시스템 사이에 배치된 기계적 셔터를 폐쇄하는 단계
를 더 포함하는 방법.
실시예 14. 실시예 8에 있어서,
상기 자기 처리를 수행하는 단계는 자기장을 생성하도록 상기 자기 시스템에 전류가 흐르게 하는 단계를 포함한 것인 방법.
실시예 15. 디바이스에 있어서,
기판;
상기 기판 위의 자기 터널 접합(MTJ) 구조체 -
상기 MTJ 구조체는,
하부 전극;
상기 하부 전극 위의 MTJ 스택; 및
상기 MTJ 스택 위의 상부 전극
을 포함함 -;
상기 MTJ 스택의 측벽 상의 산화물 층; 및
상기 MTJ 구조체의 측벽 상의 스페이서 - 상기 스페이서는 상기 하부 전극의 측벽, 상기 상부 전극의 측벽 및 상기 산화물 층과 물리적으로 접촉함 -
를 포함하는 디바이스.
실시예 16. 실시예 15에 있어서,
상기 기판과 상기 MTJ 구조체 사이에 있는 금속화층
을 더 포함하며, 상기 MTJ 구조체의 하부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된 것인 디바이스.
실시예 17. 실시예 15에 있어서,
상기 MTJ 구조체 위에 있는 금속화층
을 더 포함하며, 상기 MTJ 구조체의 상부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된 것인 디바이스.
실시예 18. 실시예 15에 있어서,
상기 하부 전극의 폭은 상기 상부 전극의 폭보다 큰 것인 디바이스.
실시예 19. 실시예 15에 있어서,
상기 MTJ 스택은 경사진 측벽을 갖는 것인 디바이스.
실시예 20. 실시예 15에 있어서,
상기 상부 전극의 두께는 상기 하부 전극의 두께보다 큰 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판 위에 하부 전극층을 형성하는 단계;
    상기 하부 전극층 위에 자기 터널 접합(magnetic tunnel junction; MTJ) 층을 형성하는 단계;
    상기 MTJ 층 위에 상부 전극층을 형성하는 단계;
    상기 상부 전극층을 패턴화하는 단계; 및
    상기 상부 전극층을 패턴화한 후, 상기 MTJ 층 및 상기 하부 전극층에 대해 하나 이상의 공정 사이클을 수행하는 단계 - 패턴화된 상부 전극층, 패턴화된 MTJ 층 및 패턴화된 하부 전극층은 MTJ 구조체를 형성함 -
    를 포함하고,
    상기 하나 이상의 공정 사이클 각각은,
    상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 에칭 공정을 수행하는 단계; 및
    상기 MTJ 층 및 상기 하부 전극층에 대해 제2 지속 시간 동안 자기 처리(magnetic treatment)를 수행하는 단계
    를 포함한 것인 방법.
  2. 제1항에 있어서,
    상기 MTJ 구조체에 대해 산화 공정을 수행하는 단계
    를 더 포함하며,
    상기 산화 공정은 패턴화된 MTJ 층의 측벽 상에 산화물 층을 형성하는 것인 방법.
  3. 방법에 있어서,
    공정 챔버 내에 웨이퍼를 도입하는 단계 -
    상기 웨이퍼는,
    기판 위의 하부 전극층;
    상기 하부 전극층 위의 자기 터널 접합(MTJ) 층; 및
    상기 MTJ 층 위의 패턴화된 상부 전극층
    을 포함함 -;
    상기 웨이퍼가 상기 공정 챔버 내에 있는 동안 상기 웨이퍼에 대해 하나 이상의 공정 사이클을 수행하는 단계
    를 포함하고,
    상기 하나 이상의 공정 사이클 각각은,
    상기 공정 챔버의 이온 빔 에칭(ion beam etching; IBE) 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층에 대해 제1 지속 시간 동안 IBE 공정을 수행하는 단계; 및
    상기 공정 챔버의 자기 시스템을 사용하여, 상기 MTJ 층 및 상기 하부 전극층의 자기 처리를 제2 지속 시간 동안 수행하는 단계
    를 포함한 것인 방법.
  4. 제3항에 있어서,
    상기 자기 처리는 패턴화된 MTJ 층의 측벽으로부터 금속 입자를 제거하는 것인 방법.
  5. 디바이스에 있어서,
    기판;
    상기 기판 위의 자기 터널 접합(MTJ) 구조체 -
    상기 MTJ 구조체는,
    하부 전극;
    상기 하부 전극 위의 MTJ 스택; 및
    상기 MTJ 스택 위의 상부 전극
    을 포함함 -;
    상기 MTJ 스택의 측벽 상의 산화물 층; 및
    상기 MTJ 구조체의 측벽 상의 스페이서 - 상기 스페이서는 상기 하부 전극의 측벽, 상기 상부 전극의 측벽 및 상기 산화물 층과 물리적으로 접촉함 -
    를 포함하는 디바이스.
  6. 제5항에 있어서,
    상기 기판과 상기 MTJ 구조체 사이에 있는 금속화층
    을 더 포함하며, 상기 MTJ 구조체의 하부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된 것인 디바이스.
  7. 제5항에 있어서,
    상기 MTJ 구조체 위에 있는 금속화층
    을 더 포함하며, 상기 MTJ 구조체의 상부 전극은 상기 금속화층의 도전성 피처에 전기적으로 결합된 것인 디바이스.
  8. 제5항에 있어서,
    상기 하부 전극의 폭은 상기 상부 전극의 폭보다 큰 것인 디바이스.
  9. 제5항에 있어서,
    상기 MTJ 스택은 경사진 측벽을 갖는 것인 디바이스.
  10. 제5항에 있어서,
    상기 상부 전극의 두께는 상기 하부 전극의 두께보다 큰 것인 디바이스.
KR1020190151608A 2018-11-30 2019-11-22 자기 터널 접합 디바이스 및 그 형성 방법 KR102317585B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862773398P 2018-11-30 2018-11-30
US62/773,398 2018-11-30
US16/565,640 US11043251B2 (en) 2018-11-30 2019-09-10 Magnetic tunnel junction device and method of forming same
US16/565,640 2019-09-10

Publications (2)

Publication Number Publication Date
KR20200066559A KR20200066559A (ko) 2020-06-10
KR102317585B1 true KR102317585B1 (ko) 2021-10-28

Family

ID=70848901

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190151608A KR102317585B1 (ko) 2018-11-30 2019-11-22 자기 터널 접합 디바이스 및 그 형성 방법

Country Status (5)

Country Link
US (3) US11043251B2 (ko)
KR (1) KR102317585B1 (ko)
CN (2) CN111261660B (ko)
DE (1) DE102019126464A1 (ko)
TW (1) TWI742460B (ko)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043251B2 (en) * 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
US11121174B2 (en) * 2019-11-21 2021-09-14 International Business Machines Corporation MRAM integration into the MOL for fast 1T1M cells
US11387406B2 (en) 2020-01-17 2022-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic of forming magnetic tunnel junction device using protective mask
US11723284B2 (en) 2020-06-16 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Top-interconnection metal lines for a memory array device and methods for forming the same
US20220020920A1 (en) 2020-07-16 2022-01-20 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
US11991932B2 (en) * 2020-07-17 2024-05-21 Taiwan Semiconductor Manufacturing Company Limited Post-treatment processes for ion beam etching of magnetic tunnel junction and structures formed by the same
US11545619B2 (en) * 2020-07-21 2023-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device structure and method for forming the same
US20220044717A1 (en) * 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and Method for MRAM Devices with a Slot Via
US11672180B2 (en) * 2020-08-11 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices and methods of manufacturing
US11698423B2 (en) * 2020-08-12 2023-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction device and method
US11778921B2 (en) * 2020-12-21 2023-10-03 International Business Machines Corporation Double magnetic tunnel junction device
KR20220115645A (ko) * 2021-02-08 2022-08-18 삼성전자주식회사 반도체 소자 및 그 제조방법
US12010924B2 (en) * 2021-03-18 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor structure with memory device
KR20220148630A (ko) * 2021-04-29 2022-11-07 삼성전자주식회사 반도체 메모리 소자
US20220393101A1 (en) * 2021-06-03 2022-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Doped sidewall spacer/etch stop layer for memory

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170033282A1 (en) * 2015-07-30 2017-02-02 Headway Technologies, Inc. Physical Cleaning with In-situ Dielectric Encapsulation Layer for Spintronic Device Application

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169623B2 (en) * 2004-09-09 2007-01-30 Tegal Corporation System and method for processing a wafer including stop-on-aluminum processing
US7781231B2 (en) * 2008-03-07 2010-08-24 Qualcomm Incorporated Method of forming a magnetic tunnel junction device
US8482966B2 (en) 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
JP5451895B2 (ja) * 2010-10-07 2014-03-26 キヤノンアネルバ株式会社 基板処理装置
US8313960B1 (en) * 2011-05-03 2012-11-20 Avalanche Technology, Inc. Magnetic tunnel junction (MTJ) formation using multiple etching processes
KR101870873B1 (ko) * 2011-08-04 2018-07-20 에스케이하이닉스 주식회사 반도체 소자의 제조방법
JP2013110275A (ja) * 2011-11-21 2013-06-06 Toshiba Corp 半導体記憶装置及びその製造方法
US9093149B2 (en) * 2012-09-04 2015-07-28 Qualcomm Incorporated Low cost programmable multi-state device
US9130156B2 (en) 2013-02-08 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Process to remove film from semiconductor devices
US9172033B2 (en) 2013-07-03 2015-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. MRAM device and fabrication method thereof
US9595661B2 (en) 2013-07-18 2017-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetoresistive random access memory structure and method of forming the same
KR20150015920A (ko) * 2013-08-02 2015-02-11 삼성전자주식회사 자기 메모리 장치 및 그 제조 방법
KR20150036987A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR20150075602A (ko) 2013-12-26 2015-07-06 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US9269893B2 (en) * 2014-04-02 2016-02-23 Qualcomm Incorporated Replacement conductive hard mask for multi-step magnetic tunnel junction (MTJ) etch
KR102259870B1 (ko) 2014-07-30 2021-06-04 삼성전자주식회사 자기 메모리 장치 및 그의 형성방법
US9559294B2 (en) 2015-01-29 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned magnetoresistive random-access memory (MRAM) structure for process damage minimization
US9806252B2 (en) * 2015-04-20 2017-10-31 Lam Research Corporation Dry plasma etch method to pattern MRAM stack
US9818935B2 (en) 2015-06-25 2017-11-14 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM MTJ top electrode connection
US9666790B2 (en) 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
KR102458921B1 (ko) * 2016-03-10 2022-10-25 삼성전자주식회사 메모리 소자 제조 방법
US10270026B2 (en) * 2017-02-24 2019-04-23 Taiwan Semiconductor Manufacturing Company Ltd. Multilayered spacer structure for a magnetic tunneling junction and method of manufacturing
US10103322B1 (en) * 2017-03-22 2018-10-16 Headway Technologies Inc. Method to remove sidewall damage after MTJ etching
US10516100B2 (en) * 2017-06-12 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Silicon oxynitride based encapsulation layer for magnetic tunnel junctions
US11043251B2 (en) * 2018-11-30 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic tunnel junction device and method of forming same
US10770652B2 (en) * 2019-01-03 2020-09-08 International Business Machines Corporation Magnetic tunnel junction (MTJ) bilayer hard mask to prevent redeposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170033282A1 (en) * 2015-07-30 2017-02-02 Headway Technologies, Inc. Physical Cleaning with In-situ Dielectric Encapsulation Layer for Spintronic Device Application

Also Published As

Publication number Publication date
CN111261660B (zh) 2022-11-29
US11990167B2 (en) 2024-05-21
US11043251B2 (en) 2021-06-22
US20210312965A1 (en) 2021-10-07
KR20200066559A (ko) 2020-06-10
CN111261660A (zh) 2020-06-09
US20240021230A1 (en) 2024-01-18
DE102019126464A1 (de) 2020-06-04
TWI742460B (zh) 2021-10-11
US20200176041A1 (en) 2020-06-04
CN115589765A (zh) 2023-01-10
TW202105782A (zh) 2021-02-01

Similar Documents

Publication Publication Date Title
KR102317585B1 (ko) 자기 터널 접합 디바이스 및 그 형성 방법
US11101429B2 (en) Metal etching stop layer in magnetic tunnel junction memory cells
US11856865B2 (en) Gradient protection layer in MTJ manufacturing
US11864467B2 (en) MRAM fabrication and device
US20210098693A1 (en) Memory device and method for manufacturing the same
US20230296701A1 (en) Magnetic Tunnel Junction Devices
CN111613719B (zh) 一种制作磁性随机存储器单元阵列的方法
US20230098576A1 (en) Dual layer top contact for magnetic tunnel junction stack
US20230144157A1 (en) Etching of magnetic tunnel junction (mtj) stack for magnetoresistive random-access memory (mram)
CN111668366A (zh) 一种磁性随机存储器顶电极接触及其制备方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant