CN115589765A - 半导体器件及其形成方法 - Google Patents

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梁晋魁
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许立德
蔡瀚霆
吴正一
林世和
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Abstract

本发明提供了一种半导体器件及其形成方法。所述方法包括在衬底上方形成底部电极层。在所述底部电极层上方形成磁隧道结(MTJ)层。在所述MTJ层上方形成顶部电极层。图案化所述顶部电极层。在图案化所述顶部电极层之后，在所述MTJ层和所述底部电极层上实施一个或者多个工艺周期。图案化的顶部电极层、图案化的MTJ层、以及图案化的底部电极层形成MTJ结构。所述一个或者多个工艺周期的每一个包括：在所述MTJ层和所述底部电极层上以第一持续时间实施蚀刻工艺，以及在所述MTJ层和所述底部电极层上以第二持续时间实施磁处理。

Description

半导体器件及其形成方法
本申请是2019年11月29日提交的标题为“半导体器件及其形成方法”、专利申请号为201911205480.4的分案申请。
技术领域
本申请的实施例涉及半导体领域，并且更具体地，涉及半导体器件及其形成方法。
背景技术
作为示例，半导体存储器在用于电子应用的集成电路中使用，该电子应用包括无线电、电视、手机、以及个人计算设备。一种类型的半导体存储器件是磁阻随机存取存储器(MRAM)，其涉及将半导体技术与磁性材料和器件相结合的自旋电子学。电子通过其磁矩而非其电荷自旋，电子的自旋用于指示位值。
典型的MRAM单元可以包括磁隧道结(MTJ)堆叠件，该堆叠件包括钉扎层、位于钉扎层上方的被钉扎层、位于被钉扎层上方的隧道层、以及位于隧道层上方的自由层。在MRAM单元的形成期间，首先沉积多层覆盖层。然后，通过光刻对覆盖层进行图案化，以形成MTJ堆叠件。然后形成盖介电层，以包括MTJ堆叠件的侧壁上的一些部分和可能位于顶面上方的其他部分。盖介电层保护MTJ堆叠件。
发明内容
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成底部电极层；在底部电极层上方形成磁隧道结层；在磁隧道结层上方形成顶部电极层；图案化顶部电极层；以及在图案化顶部电极层之后，在磁隧道结层和底部电极层上实施一个或者多个工艺周期，其中，图案化的顶部电极层、图案化的磁隧道结层、以及图案化的底部电极层形成磁隧道结结构，并且其中，一个或者多个工艺周期中的每个包括：在磁隧道结层和底部电极层上以第一持续时间实施蚀刻工艺；以及在磁隧道结层和底部电极层上以第二持续时间实施磁处理。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：将晶圆引入工艺室，晶圆包括：位于衬底上方的底部电极层；位于底部电极层上方的磁隧道结层；以及位于磁隧道结层上方的图案化的顶部电极层；当晶圆位于工艺室中时，在晶圆上实施一个或者多个工艺周期，其中，一个或者多个工艺周期中的每个包括：使用工艺室的离子束蚀刻系统，在磁隧道结层和底部电极层上以第一持续时间实施离子束蚀刻工艺；以及使用工艺室的磁系统，以第二持续时间实施磁隧道结层和底部电极层的磁处理。
根据本申请的实施例，提供了一种半导体器件，包括：衬底；磁隧道结结构，位于衬底上方，其中，磁隧道结结构包括：底部电极；磁隧道结堆叠件，位于底部电极上方；以及顶部电极，位于磁隧道结堆叠件上方；氧化物层，位于磁隧道结堆叠件的侧壁上；以及间隔件，位于磁隧道结结构的侧壁上，其中，间隔件与底部电极的侧壁、顶部电极的侧壁、以及氧化物层物理接触。
本申请提供了磁隧道结器件及其形成方法
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图9是根据一些实施例的半导体器件的形成中的中间阶段的横截面图；
图10示出了根据一些实施例的在半导体器件的形成的各个阶段中使用的系统；
图11示出了根据一些实施例的在蚀刻阶段期间的蚀刻/磁处理室；
图12示出了根据一些实施例的在磁处理阶段期间的蚀刻/磁处理室；
图13示出了根据一些实施例的蚀刻/磁处理工艺的工艺流程；
图14示出了在一些实施例中形成半导体器件的方法的工艺流程。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在诸如磁隧道结(MTJ)器件的半导体器件及其形成方法的背景下讨论本发明的实施例。在一些实施例中，MTJ器件可以是磁阻随机存取存储器(MRAM)器件。根据一些实施例，示出了形成MTJ器件的中间阶段。根据一些实施例，在实施蚀刻工艺以图案化MTJ层时，在MTJ层上实施磁处理，从而避免由于在蚀刻工艺期间发生的在图案化的MTJ层的侧壁上的金属元素的再溅射而引起的电短路。根据一些实施例，在图案化的MTJ层的侧壁上形成各种层，从而减少或者避免沿着图案化的MTJ层的侧壁的电子流动，并且减少或者避免水分(H2O)扩散到图案化的MTJ层。
图1至图9是根据一些实施例的半导体器件100的形成中的中间阶段的横截面图。参考图1，半导体器件100包括位于同一衬底101上方的存储区100A和逻辑区100B，其中在存储区100A中形成一个或者多个存储器件(例如，MRAM器件)，在逻辑区100B中形成一个或者多个逻辑器件(例如，逻辑电路)。在一些实施例中，在衬底101中或者衬底101上形成电气元件103A和电气元件103B，并且在衬底101上方形成包括有多层介电层和在介电层中形成的导电部件(例如，金属线和通孔)的互联结构，以连接电气元件103A和电气元件103B，从而形成半导体器件100的功能电路。
衬底101可以是半导体衬底，例如掺杂的或者未掺杂的硅、或者绝缘体上半导体(SOI)衬底的有源层。半导体衬底可以包括其他半导体材料，例如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、氮化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或其组合。也可以使用其他衬底，例如多层衬底或者梯度衬底。电气元件103A和电气元件103B可以是通过任何合适的形成方法形成的例如晶体管、二极管、电容器、电阻器等。
在一些实施例中，互连结构包括在衬底101和电气元件103A和电气元件103B上方形成的多个金属化层。金属化层表示为Mx，其中x＝0、1、2，...，其中M0表示最低(例如，最接近衬底101)金属化层，并且每增加一层金属化层，指数x增加1。金属化层M0包括一层或者多层层间介电(ILD)层，和(一些)ILD层内的用以电连接到电气元件103A和电气元件103B的诸如接触插塞的导电部件。金属化层Mx(x大于或者等于1)包括金属间介电(IMD)层和IMD层内的导电部件(例如金属线和通孔)。在一些实施例中，诸如导电线和通孔的导电部件提供与下面的导电部件的电连接。
可以通过任何合适的介电材料形成(一些)ILD层和IMD层，介电材料例如可以是氮化物，例如氮化硅；氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等；或类似物。可以通过诸如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合的任何可接受的沉积工艺形成(一些)ILD层和IMD层。可以通过诸如沉积、镶嵌、双重镶嵌等、或其组合的任何合适的工艺形成(一些)ILD层和IMD层中的导电部件。
图1示出了衬底101上方的金属化层Mx和金属化层Mx+1。在一些实施例中，金属化层Mx可以是金属化层M0，并且可以接触衬底101。在其他实施例中，其他金属化层可以插入到金属化层Mx和衬底101之间。为简单起见，在随后的附图中，可以不示出衬底101以及电气元件103A和电气元件103B。
在一些实施例中，金属化层Mx包括介电层105和介电层105内的导电部件107。在一些实施例中，例如，介电层105是低k介电层，其所具有的k值低于约3.0。也可以通过诸如氧化硅、氮化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)等的另一介电材料形成介电层105。可以通过诸如铜、铝、钨、钴、其金属合金等的金属形成导电部件107。在一些实施例中，其中金属化层Mx是金属化层M0，导电部件107是接触插塞。在其他实施例中，其中金属化层Mx是x大于1的金属化层，导电部件107可以是金属线(例如字线或者位线)、金属通孔、掺杂的半导体带等。
在一些实施例中，金属化层Mx+1包括介电层111和介电层111内的导电部件113，例如导电通孔113。在一些实施例中，可以通过TEOS氧化物(使用例如利用原硅酸四乙酯(TEOS)作为前体的化学气相沉积(CVD)方法沉积的硅氧化物)形成介电层111。在其他实施例中，可以使用PSG、BSG、BPSG、未掺杂的硅酸盐玻璃(USG)、氟硅酸盐玻璃(FSG)、SiOCH、可流动的氧化物、多孔的氧化物等、或其组合形成介电层111。也可以通过例如k值小于约3.0的低k介电材料形成介电层111。
在一些实施例中，导电通孔113包括导电区117，以及用作导电区117的内衬侧壁和底面的导电阻挡层115。可以通过钛、氮化钛、钽、氮化钽、钴、其组合等形成导电阻挡层115。可以通过诸如铜、铝、钨、钴、其合金等的金属形成导电区117。通孔113的形成可以包括：蚀刻介电层111以形成通孔开口，形成延伸到通孔开口中的覆盖的导电阻挡层，在覆盖的导电阻挡层上方沉积金属材料，实施诸如化学机械抛光(CMP)工艺或者机械研磨工艺的平坦化工艺，以去除覆盖的导电阻挡层和金属材料的多余部分。
在一些实施例中，在介电层105和介电层111之间形成蚀刻停止层109。在一些实施例中，通过不同于上面的介电层111的介电层形成蚀刻停止层109。例如，可以通过氮化铝、氧化铝、氧化硅、氮化硅、氮氧化硅、碳化硅、其组合等形成蚀刻停止层109。蚀刻停止层109也可以是通过多层介电层形成的复合层。例如，蚀刻停止层109可以包括金属氧化物层、位于金属氧化物层上方的金属氮化物层，并且可以包括或者可以不包括金属氮化物层上方的金属氧氮化物层或者金属碳氮化物层。在这些实施例中，通孔113的形成还包括在形成通孔开口时对蚀刻停止层109进行蚀刻。
进一步参考图1，在介电层111和通孔113上方形成底部电极(BE)层119，在BE层119上方形成磁隧道结(MTJ)层127，在MTJ层127上方形成顶部电极(TE)层129。在一些实施例中，BE层119形成为覆盖层，并且可以使用CVD、物理气相沉积(PVD)、电化学镀(ECP)、化学镀等形成。BE层119的材料可以包括Cu、Al、Ti、Ta、W、Pt、Ni、Cr、Ru、TiN、TaN、其组合、其多层等。在BE层119包括多层的实施例中，BE层119包括第一层119A和位于第一层119A上方的第二层119B，第一层119A通过TaN制成，第二层119B通过TiN制成。在一些实施例中，第一层119A具有在约20埃和约150埃之间的厚度。在一些实施例中，第二层119B具有在约30埃和约150埃之间的厚度。在一些实施例中，BE层119具有在约50埃和约300埃之间的厚度。
在一些实施例中，MTJ层127包括底部磁电极层121、位于底部磁电极层121上方的隧道势垒层123、以及位于隧道势垒层123上方的顶部磁电极层125。底部磁电极层121可以包括钉扎层121A，和位于钉扎层121A上方并且与钉扎层121A接触的被钉扎层121B。顶部磁电极层125可以包括自由层。可以使用诸如CVD、PVD、ALD、其组合等的一种或者多种沉积方法来沉积底部磁电极层121、隧道势垒层123、以及顶部磁电极层125。
可以通过金属合金形成钉扎层121A，该金属合金包括锰(Mn)和诸如铂(Pt)、铱(Ir)、铑(Rh)、镍(Ni)、钯(Pd)、铁(Fe)、锇(Os)等的另一种(或另一些)金属。因此，可以通过PtMn、IrMn、RhMn、NiMn、PdPtMn、FeMn、Os、Mn等形成钉扎层121A。钉扎层121A可以具有在约50埃和约200埃之间的范围内的厚度。
被钉扎层121B可以通过比顶部磁电极层125具有更大的矫顽力场的铁磁材料形成，可以通过诸如钴铁(CoFe)、钴铁硼(CoFeB)、其组合等的材料形成。被钉扎层121B可以具有在约50埃和约200埃之间的范围内的厚度。在一些实施例中，被钉扎层121B具有合成铁磁(SFM)结构，其中磁性层之间的耦合是铁磁耦合。底部磁电极层121还可以采用合成反铁磁(SAF)结构，该结构包括被多个非磁性间隔件层间隔开的多个磁性金属层。可以通过Co、Fe、Ni等形成磁性金属层。可以通过Cu、Ru、Ir、Pt、W、Ta、Mg等形成非磁性间隔件层。例如，底部磁电极层121可以具有Co层，和位于Co层上方的重复的(Pt/Co)x层，其中x表示重复数，并且可以是等于或者大于1的任何整数。
可以通过诸如MgO、AlO、AlN、其组合等的介电材料形成隧道势垒层123。隧道势垒层123可以具有在约1nm和约10nm之间的范围内的厚度。
可以通过诸如CoF、NiFe、CoFeB、CoFeBW、其组合等的铁磁材料形成顶部磁电极层125。顶部磁电极层125也可以采用类似于SAF结构的合成铁磁结构，其中调整间隔件层的厚度以实现间隔开的磁性金属之间的铁磁耦合，即，沿着同一方向引起磁矩耦合。顶部磁电极层125的磁矩是可编程的，因此所得MTJ结构的电阻可以在高电阻和低电阻之间改变。已经认识到，MTJ层127的材料和结构可以具有许多变化，这也在本发明的范围内。例如，钉扎层121A、被钉扎层121B、隧道势垒层123、以及顶部磁电极层125可以以与图1所示相反的顺序形成。因此，自由层可以是MTJ层127的底层，而钉扎层可以是顶层。
进一步参考图1，在MTJ层127上方形成TE层129。在一些实施例中，TE层129形成为覆盖层，并且可以使用CVD、PVD、ECP、化学镀等形成。TE层129的材料可以包括铝、钛、钽、钨、其合金、其多层等。在一些实施例中，TE层129可以在MTJ层127的后续图案化中用作硬掩模，并且可以包括通过TiN、Ta、TaN、Ti、Ru、W、Si、其合金、其多层等形成的导电层。
在TE层129包括多层的实施例中，TE层129可以包括第一层129A、位于第一层129A上方的第二层129B、以及位于第二层129B上方的第三层129C，其中第一层129A通过Ta制成，第二层129B通过TaN制成，第三层129C通过Ta制成。在一些实施例中，第一层129A具有在约50埃和约200埃之间的厚度。在一些实施例中，第二层129B具有在约50埃与约200埃之间的厚度。在一些实施例中，第三层129C具有在约50埃和约200埃之间的厚度。在一些实施例中，TE层129具有在约100埃和约600埃之间的厚度。在一些实施例中，TE层129的厚度大于BE层119的厚度。
在形成TE层129之后，在TE层129上方形成一层或者多层掩模。在一些实施例中，一层或者多层掩模可以包括一层或者多层硬掩模、三层掩模、其组合等。在一些实施例中，在TE层129上方形成硬掩模层131，并且在硬掩模层131上方形成三层掩模133。在一些实施例中，硬掩模层131可以包括TiO、TEOS氧化物、其组合等。在一些实施例中，硬掩模层131具有在约50埃和约300埃之间的厚度。
三层掩模133包括底层133A、位于底层133A上方的中间层133B、以及位于中间层133B上方的顶层133C。在一些实施例中，底层133A通过光刻胶形成。在一些实施例中，底层133A是交联的，因此不同于用于曝光的平常的光刻胶。在其他实施例中，底层133A包括非晶碳(a-C)。当顶层133C曝光时，底层133A可以用作底部抗反射涂层(BARC)。中间层133B可以包括例如包含硅和氧的材料，其可以是SiON，不过也可以使用其他类似的材料。顶层133C可以包括光刻胶。在一些实施例中，将顶层133C涂覆为覆盖层，然后在使用光刻掩模的光刻工艺中将其图案化。在半导体器件100的俯视图中，顶层133C的所剩部分可以布置为阵列。
参考图2，图案化的顶层133C(参见图1)用作蚀刻掩模，以蚀刻和图案化三层掩模133的中间层133B和底层133A。在一些实施例中，在蚀刻工艺中可以消耗图案化的顶层133C(参见图1)。在一些实施例中，蚀刻工艺可以包括各向异性干蚀刻工艺，例如反应离子蚀刻(RIE)工艺、离子束蚀刻(IBE)工艺、其组合等。
参考图3，图案化的中间层133B(参见图2)和图案化的底层133A用作蚀刻掩模，以蚀刻硬掩模层131和TE层129，从而形成顶部电极(TE)129’。蚀刻方法可以包括等离子体蚀刻方法，其可以包括反应离子束蚀刻(IBE)。可以使用辉光放电等离子体(GDP)、电容耦合等离子体(CCP)、电感耦合等离子体(ICP)等来实施蚀刻。在蚀刻工艺中可以消耗图案化的中间层133B(参见图2)。在一些实施例中，蚀刻工艺可以不完全蚀刻TE层129的第一层129A。在这样的实施例中，在实施蚀刻工艺之后，TE层129的第一层129A的一部分保持覆盖MTJ层127。在一些实施例中，保留在MTJ层127上方的TE层129的第一层129A的部分具有在约10埃和约50埃之间的厚度。
参考图4，使用图案化的底层133A(参见图3)、图案化的硬掩模层131(参见图3)、以及TE129’作为蚀刻掩模，使用一个或者多个蚀刻工艺来图案化MTJ层127和BE层119。图案化工艺形成MTJ127’和BE119’。在一些实施例中，图案化工艺可以部分地蚀刻介电层111。在这样的实施例中，介电层111包括蚀刻部分111A和未蚀刻部分111B。在一些实施例中，蚀刻部分111A的顶面在未蚀刻部分111B的顶面之上。在一些实施例中，蚀刻部分111A具有倾斜的侧壁。在一些实施例中，在所示的横截面中蚀刻部分111A具有梯形形状。在一些实施例中，在图案化工艺期间，可以消耗图案化的底层133A(参见图3)和图案化的硬掩模层131(参见图3)。在其他实施例中，例如使用诸如合适的蚀刻工艺的合适的去除工艺，去除实施图案化工艺之后所剩的图案化的底层133A(参见图3)和图案化的硬掩模层131(参见图3)的部分。TE129’、MTJ127’、以及BE119’形成位于衬底101上方的MTJ结构401。在一些实施例中，TE129’、MTJ127’、以及BE119’具有倾斜的侧壁，使得MTJ结构401具有倾斜的侧壁。在一些实施例中，TE129’的宽度小于BE119’的宽度。
在一些实施例中，一个或者多个蚀刻工艺可以包括等离子体蚀刻方法，例如IBE工艺。在一些实施例中，可以结合磁处理来实施IBE工艺，磁处理允许避免由于在IBE工艺期间发生的MTJ127’的侧壁上的金属元素的再溅射而引起的电短路。在一些实施例中，磁处理从MTJ127’的侧壁去除金属颗粒。在一些实施例中，使用下面参考图10-图12所描述的系统1000来实施IBE工艺和磁处理工艺，并且那时会提供IBE工艺和磁处理的详细描述。
参考图5，在实施IBE工艺和磁处理工艺之后，在MTJ结构401的侧壁和顶面上形成各种保护层。在一些实施例中，在MTJ127’的侧壁上形成氧化物层501。在一些实施例中，氧化物层501包括形成MTJ127’的金属元素的氧化物，并且可以使用氧化工艺来形成。在一些实施例中，氧化物层501防止电子沿着MTJ127’的侧壁流动，该流动可能不利地影响MTJ127’的磁性能。在一些实施例中，氧化物层501可以具有在约5埃和约15埃之间的厚度。
在形成氧化物层501之后，在MTJ结构401上方覆盖形成钝化层503。在一些实施例中，钝化层503可以包括氧化硅、氮化硅、氧氮化硅、碳化硅、碳氮化硅、其组合等，并且可以使用CVD、PECVD、ALD、PELAD、PVD、其组合等形成。在一些实施例中，钝化层503可以减少或者防止水分(H2O)扩散到MTJ结构401中。在一些实施例中，钝化层503可以具有在约100埃和约800埃之间的厚度。在一些实施例中，使用下面参考图10所描述的系统1000来实施用于形成氧化物层501和钝化层503的工艺，并且那时会提供这些工艺的详细描述。
参考图6，实施干蚀刻工艺以蚀刻钝化层503，以暴露MTJ结构401的顶部(例如，TE129’的顶部)。在一些实施例中，干蚀刻工艺是各向异性蚀刻工艺，并且去除钝化层503的水平部分。随后，在MTJ结构401上方形成钝化层601，然后在钝化层601上方形成氧化物层603。在一些实施例中，可以使用与以上参考图5描述的钝化层503类似的材料和方法来形成钝化层601，因此在此不再重复描述。在一些实施例中，氧化物层603可以包括氧化硅等，并且可以使用CVD、PECVD、ALD、PELAD、其组合等来形成。随后，实施一个或者多个干蚀刻工艺，以蚀刻钝化层601和氧化物层603，以暴露MTJ结构401的顶部(例如，TE129’的部分)。在一些实施例中，一个或者多个干蚀刻工艺是各向异性蚀刻工艺，并且去除钝化层601和氧化物层603的水平部分。在MTJ结构401的侧壁上，钝化层503、钝化层601、以及氧化物层603的所剩部分形成间隔件605。
进一步参考图6，在MTJ结构401和间隔件605上方形成介电层607，并且在介电层607上方形成无氮抗反射层(NFARL)609。在一些实施例中，介电层607包括低k氧化物，例如TEOS氧化物(使用例如利用原硅酸四乙酯(TEOS)作为前体的CVD方法沉积的硅氧化物)等。随后，图案化介电层607和NFARL 609，以暴露半导体器件100的逻辑区100B中的蚀刻停止层109。在一些实施例中，图案化工艺可以包括合适的光刻工艺和蚀刻工艺。
参考图7，在半导体器件100的逻辑区100B中的蚀刻停止层109上方形成介电层701，并且在介电层701上方形成无氮抗反射层(NFARL)703。在一些实施例中，可以使用与以上参考图1描述的介电层105类似的材料和方法来形成介电层701，因此在此不再重复描述。在一些实施例中，当在半导体器件100的逻辑区100B中形成介电层701和NFARL 703时，可以通过掩模来保护半导体器件100的存储区100A。随后，在半导体器件100上方覆盖形成掩模层705。在一些实施例中，掩模层705可以包括TiN、TaN等。
参考图8，在介电层701中形成导电部件801。导电部件801可以包括使用诸如镶嵌、双重镶嵌、沉积、镀覆、其组合等合适的形成方法形成的导电线801L和通孔801V。在一些实施例中，掩模层705和NFARL 703(参考图7)有助于在介电层701和蚀刻停止层109中的导电部件开口的形成。在一些实施例中，通过通孔优先工艺形成导电部件开口。在其他实施例中，通过沟槽优先工艺形成导电部件开口。随后，用合适的导电材料填充导电部件开口。接下来，实施诸如CMP工艺的平坦化工艺，以去除MTJ结构401上方的多余材料，并且暴露MTJ结构401的最顶部表面。在一些实施例中，MTJ结构401的最顶部表面与导电部件801的最顶部表面齐平。在一些实施例中，平坦化工艺完全去除掩模层705和NFARL 703(参考图7)。
参考图9，在形成导电部件801之后，在MTJ结构401、介电层701、以及导电部件801上方形成金属化层Mx+2。在一些实施例中，金属化层Mx+2的形成包括在MTJ结构401、介电层701、以及导电部件801上方形成蚀刻停止层901。随后，在蚀刻停止层901上方形成介电层903。在一些实施例中，可以使用与以上参考图1描述的蚀刻停止层109类似的材料和方法来形成蚀刻停止层901，因此在此不再重复描述。在一些实施例中，可以使用与以上参考图1描述的介电层105类似的材料和方法来形成介电层903，因此在此不再重复描述。随后，在介电层903中形成导电部件905(例如，导电线905L和通孔905V)。导电部件905延伸穿过蚀刻停止层901，并且电连接至导电部件801和MTJ结构401。在一些实施例中，可以使用与以上参考图8描述的导电部件801类似的材料和方法来形成导电部件905，因此在此不再重复描述。仅出于说明的目的提供如图9所示的MTJ结构401、导电部件801、和导电部件905的特定数量。其他数量的MTJ结构401、导电部件801、和导电部件905也是可能的，并且完全旨在包括在本发明的范围内。
如本领域技术人员将容易理解的，可以在图9所示的处理之后进行附加处理，以完成半导体器件100的制造，因此这里不讨论细节。例如，可以在金属化层Mx+2上方形成一层或者多层附加金属化层，直到互连结构的形成得以完成。
图10示出了根据一些实施例的在半导体器件100的各个形成阶段中使用的系统1000。在一些实施例中，可以使用系统1000来实施参考图4和图5描述的工艺步骤。在一些实施例中，系统1000包括蚀刻/磁处理站1001、氧化/沉积站1003，加载锁定室1005、以及转移室1007。在一些实施例中，使用蚀刻/磁处理站1001实施参考图4描述的工艺步骤。在一些实施例中，使用氧化/沉积站1003实施参考图5描述的工艺步骤。在一些实施例中，将图3所示的半导体器件100加载到系统1000中，以实施以上参考图4和图5描述的工艺步骤。
在一些实施例中，蚀刻/磁处理站1001构造成通过实施一个或者多个工艺周期来与IBE工艺相结合地实施磁处理工艺。在一些实施例中，每个周期包括IBE阶段，随后是磁处理阶段。在一些实施例中，一个或者多个工艺周期可以包括1个至6个周期。在一些实施例中，氧化/沉积站1003构造成实施氧化工艺和沉积工艺。
在一些实施例中，加载锁定室1005向外部大气开放并且容纳图3所示的半导体器件100。一旦将半导体器件100放置在加载锁定室1005内，则可以关闭加载锁定室1005，从而将半导体器件100与外部大气隔离。一旦隔离，则可以随后将加载锁定室1005具有的所剩的外部大气排出，以准备通过例如转移室1007将半导体器件100移动到系统1000的其他部分中。转移室1007可以包括一个或者多个机械臂1009，其可以将半导体器件100从加载锁定室1005抓握、移动、和转移到例如蚀刻/磁处理站1001。在一些实施例中，机械臂1009可以延伸到加载锁定室1005中，抓握半导体器件100，并且将半导体器件100转移到转移室1007中。一旦进入转移室1007，转移室1007可以具有关闭的门，以将转移室1007与加载锁定室1005隔离，从而加载锁定室1005可以再次向外部大气开放，而不污染系统1000的其他部分。一旦与加载锁定室1005隔离，则转移室1007可以向蚀刻/磁处理站1001开放，仍然持握半导体器件100的机械臂1009延伸到蚀刻/磁处理站1001中并放下半导体器件100，以进行进一步处理。一旦将半导体器件100放置在蚀刻/磁处理站1001中，就由蚀刻/磁处理站1001来实施以上参考图4描述的工艺步骤。随后，通过转移室1007将半导体器件100转移到氧化/沉积站1003。一旦将半导体器件100放置在氧化/沉积站1003中，就由氧化/沉积站1003来实施以上参考图5描述的工艺步骤。
图11示出了根据一些实施例的在蚀刻阶段期间的蚀刻/磁处理站1001。在一些实施例中，蚀刻/磁处理站1001包括等离子体室1101。等离子体室1101也可以称为放电室。气体入口1103向等离子体室1101提供合适的工艺气体。在一些实施例中，合适的工艺气体包括惰性气体，例如He、Ne、Ar、Kr、Xe、Ra、其组合等。等离子体发生器1105从工艺气体中产生等离子体1107。在一些实施例中，等离子体发生器1105连接到射频(RF)电源(未示出)。在一些实施例中，等离子体发生器1105可以是变压器耦合等离子体发生器、电感耦合等离子体系统、磁增强反应离子蚀刻系统、电子回旋共振系统、远程等离子体发生器等。在一些实施例中，以约50W和约500W之间的功率操作RF电源。
在一些实施例中，蚀刻/磁处理站1001还包括格栅光学器件1109。在一些实施例中，格栅光学器件1109包括静电孔，通过该静电孔提取来自等离子体1107的离子并且形成离子束1113。在一些实施例中，格栅光学器件1109包括一个或者多个格栅。在一些实施例中，每个格栅包括具有多个孔的电极。使不同格栅中的多个孔对准，以允许等离子体1107的离子的提取。在一些实施例中，格栅光学器件1109包括屏幕(S)格栅1109A、加速器(A)格栅1109B、以及减速器(D)格栅1109C。S格栅1109A最靠近等离子体室1101设置。A格栅1109B插入于S格栅1109A和D格栅1109C之间。S格栅1109A由相对于地的正电压(射束电压)偏置。在一些实施例中，射束电压可以在约100V和约1000V之间。A格栅1109B由相对于地的负电压偏置。D格栅1109C接地。利用格栅光学器件1109使在等离子室1101中产生的离子加速至高速，以形成离子束1113。在一些实施例中，中和器1115放置在等离子体1107的下游。中和器1115发射电子1117以平衡离子束1113中的离子数量。电子1117为离子束1113中的离子提供电荷平衡，这允许最小化或者消除在蚀刻工艺期间可能发生的空间或者表面电荷。
在一些实施例中，蚀刻/磁处理站1001还包括卡盘1119，该卡盘1119构造成在实施各种工艺步骤时持握半导体器件100。在一些实施例中，卡盘1119是真空卡盘、静电卡盘等。在一些实施例中，卡盘1119构造成围绕轴线1123旋转(由图11中的箭头1121所示)，并且相对于离子束1113撞击半导体器件100的方向倾斜(由图11中的箭头1125所示)。在一些实施例中，卡盘1119的倾斜角θ(离子束1113的方向和卡盘1119的法线之间的角度)在约90°和约-70°之间。在一些实施例中，卡盘1119的旋转速度在约5rpm和约100rpm之间。在一些实施例中，将机械快门1111放置在格栅光学器件1109和卡盘1119之间。在一些实施例中，可以关闭机械快门1111，以防止离子束1113撞击放置在卡盘1119上的半导体器件100。在IBE阶段期间，打开机械快门1111。在磁处理阶段期间，关闭机械快门1111。
在一些实施例中，蚀刻/磁处理站1001还包括端点检测系统1127，该端点检测系统1127构造成检测IBE工艺的副产物(由图11中的箭头1129所示)，并且当检测到所期望的副产物时停止IBE工艺。在一些实施例中，蚀刻/磁处理站1001还包括泵1131，该泵1131构造成从蚀刻/磁处理站1001排出IBE工艺的副产物。在一些实施例中，蚀刻/磁处理站1001还包括磁系统1133，该磁系统1133构造成在磁处理阶段期间产生磁场。
在一些实施例中，磁系统1133包括位于卡盘1119和放置在卡盘1119上的半导体器件100周围的蚀刻/磁处理站1001的导电层内衬壁。在其他实施例中，磁系统1133可以包括线圈、螺线管、电磁体、或者其他用于产生磁场的元件。在一些实施例中，导电层可以包括铝、铁、镍、其组合等的一层或者多层。在一些实施例中，通过使电流流过磁系统1133，磁系统1133产生磁场。
进一步参考图11，在IBE阶段期间，打开机械快门1111，由等离子体发生器1105产生的等离子体1107所发出的离子束1113撞击放置在卡盘1119上的半导体器件100。在一些实施例中，可以通过改变卡盘1119的倾斜角θ来改变离子束1113的蚀刻速率。在一些实施例中，IBE阶段可以实施约10秒至500秒之间的持续时间。
图12示出了根据一些实施例的在磁处理阶段期间的蚀刻/磁处理站1001。在一些实施例中，在磁处理阶段期间，关闭机械快门1111，防止离子束1113(参考图11)撞击放置在卡盘1119上的半导体器件100。在其他实施例中，可以关闭等离子体发生器1105，从而不产生等离子体1107和离子束1113(参考图11)。在一些实施例中，在磁处理阶段期间，通过半导体器件100周围的磁系统1133产生磁场。在一些实施例中，通过使电流流过磁系统1133，磁系统1133产生磁场。在一些实施例中，电流在约100mA和2000mA之间。在一些实施例中，可以在包括He、Ne、Ar、Kr、Xe、Ra、其组合等的惰性气体气氛中实施磁处理阶段。在一些实施例中，磁处理阶段可以实施约10秒至100秒之间的持续时间。在一些实施例中，IBE阶段的持续时间与磁处理阶段的持续时间的比值在约5∶1和约1∶3之间。在一些实施例中，磁处理去除在IBE阶段期间再溅射到MTJ127’的侧壁上的金属颗粒。在一些实施例中，在磁处理阶段期间，磁系统1133产生磁场，该磁场吸引再溅射的金属颗粒，并且从MTJ127’的侧壁去除该金属颗粒。因此，减少或者避免了由金属颗粒引起的电短路。
进一步参考图5和图10，在实施如上参考图3和图10至图12所述的IBE工艺和磁处理工艺之后，将半导体器件100转移到氧化/沉积站1003。在一些实施例中，在将半导体器件100放置在氧化/沉积站1003中之后，在MTJ127’的侧壁上形成氧化物层501。在一些实施例中，可以使用包括热氧化、PECVD、其组合等的氧化工艺来形成氧化物层501。在使用PECVD来形成氧化物层501的一些实施例中，可以将N2O用作氧源。在一些实施例中，可以用约10W和约100W之间的RF功率实施PECVD。在RF功率小于约10W的一些实施例中，氧化工艺可能无效，并且氧化物层501的所期望的厚度可能无法实现。在RF功率大于约100W的一些实施例中，氧化工艺可能损坏MTJ127’。在一些实施例中，在20℃和约200℃之间的温度下实施氧化工艺。在一些实施例中，在约0Torr和约10Torr之间的压力下实施氧化工艺。在一些实施例中，氧化工艺实施约5秒和约50秒之间的持续时间。在持续时间大于约50秒的一些实施例中，氧化物层501可能太厚，以至于氧化工艺可能损坏MTJ127’。在持续时间小于约5秒的一些实施例中，氧化物层501可能太薄，以至于电子可能沿着MTJ127’的侧壁流动，并且不利地影响器件性能。在一些实施例中，氧化物层501的厚度在约5埃和约15埃之间。在氧化物层501的厚度大于约15埃的一些实施例中，氧化工艺可能损坏MTJ127’。在氧化物层501的厚度小于约5埃的一些实施例中，电子可能沿着MTJ127’的侧壁流动，并且不利地影响器件性能。
进一步参考图5和图10，在形成氧化物层501之后，氧化/沉积站1003在MTJ结构401上方形成钝化层503。在一些实施例中，可以使用PECVD、PVD、ALD、PEALD、其组合等形成钝化层503。在一些实施例中，分别使用SiH4和NH3作为硅和氮前体，通过PECVD形成包括氮化硅的钝化层503。在一些实施例中，SiH4的流速可以在约10sccm和约1000sccm之间。在一些实施例中，NH3的流速可以在约1sccm和约100sccm之间。在一些实施例中，除了硅和氮前体之外，还可以使用载气。载气可以是He、N2、Ar、其组合等。在一些实施例中，可以在约50℃和约250℃之间的温度下实施PECVD。在一些实施例中，可以在约0Torr和约10Torr之间的压力下实施PECVD。在一些实施例中，PECVD的RF功率可以在约50W和约600W之间。在温度大于约250℃并且MTJ127’包含Mg的一些实施例中，Mg离子可能扩散并且可能影响MTJ127’的磁性。在温度小于约50℃的一些实施例中，MTJ127’的磁性可能受水分(H2O)的影响。在一些实施例中，钝化层503可以具有在约100埃和约800埃之间的厚度。在一些实施例中，钝化层503可以具有在约2.0和约2.3之间的折射率(RI)。
在一些实施例中，使用PVD形成包括氮化硅的钝化层503。在这样的实施例中，在Ar/N2气氛中溅射Si靶。在一些实施例中，在约50℃和约400℃之间的温度下实施PVD。在一些实施例中，PVD的RF功率在约100W和约500W之间。
在一些实施例中，通过分别使用SiH4和N2作为硅和氮前体的PEALD来形成包括氮化硅的钝化层503。在一些实施例中，PEALD的RF功率在约20W和约300W之间。在一些实施例中，在约100℃和约400℃之间的温度下实施PEALD。
图13示出了根据一些实施例的蚀刻/磁处理工艺1300的工艺流程。在一些实施例中，蚀刻/磁处理工艺1300始于步骤1301，其中将晶圆(例如图3所示的半导体器件100)引入工艺室(例如图10和图11所示的蚀刻/磁处理站1001)。在步骤1303中，如以上参考图4、图10、和图11所述，工艺室在晶圆上实施IBE工艺。在步骤1305中，如以上参照图4、图10、和图12所述，工艺室在晶圆上实施磁处理。在一些实施例中，包括步骤1303随后是步骤1305的周期可以重复N次。在一些实施例中，N可以在1和6之间。
图14示出了在一些实施例中形成半导体器件的方法1400的工艺流程。在一些实施例中，方法1400始于步骤1401，其中如以上参考图1所述，在衬底上方形成底部电极层(例如图1所示的BE层119)。在步骤1403中，如以上参考图1所述，在底部电极层上方形成磁隧道结(MTJ)层(例如图1所示的MTJ层127)。在步骤1405中，如以上参考图1所述，在MTJ层上方形成顶部电极层(例如图1所示的TE层129)。在步骤1407中，如以上参考图2和图3所述，图案化顶部电极层。在步骤1409中，如以上参考图4和图10至图12所述，图案化MTJ层和底部电极层，以形成MTJ结构(例如图4所示的MTJ结构401)。在一些实施例中，实施步骤1409包括如以上参考图13所述的实施蚀刻/磁处理工艺1300。在步骤1411中，如以上参考图5和图10所述，在图案化的MTJ层的侧壁(例如MTJ127’的侧壁)上实施氧化工艺。在步骤1413中，如以上参考图5和图10所述，在MTJ结构的侧壁和顶面上形成钝化层(例如图5所示的钝化层503)。
在一个实施例中，一种方法包括：在衬底上方形成底部电极层；在底部电极层上方形成磁隧道结(MTJ)层；在MTJ层上方形成顶部电极层；图案化顶部电极层；以及在图案化顶部电极层之后，在MTJ层和底部电极层上实施一个或者多个工艺周期，其中，图案化的顶部电极层、图案化的MTJ层、和图案化的底部电极层形成MTJ结构，并且其中，一个或者多个工艺周期的每一个包括：在MTJ层和底部电极层上以第一持续时间实施蚀刻工艺；以及在MTJ层和底部电极层上以第二持续时间实施磁处理。在一个实施例中，实施蚀刻工艺包括实施离子束蚀刻工艺。在一个实施例中，该方法还包括在MTJ结构上实施氧化工艺，其中，该氧化工艺在图案化的MTJ层的侧壁上形成氧化物层。在一个实施例中，该方法还包括沿着MTJ结构的侧壁和顶表面形成钝化层。在一个实施例中，在同一工艺室中形成氧化物层和钝化层。在一个实施例中，在同一工艺室中实施蚀刻工艺和磁处理。在一个实施例中，第一持续时间与第二持续时间的比值在约5：1和约1：3之间。
在另一个实施例中，一种方法包括：将晶圆引入工艺室，该晶圆包括：位于衬底上方的底部电极层；位于底部电极层上方的磁隧道结(MTJ)层；以及位于MTJ层上方的图案化的顶部电极层；当晶圆位于工艺室中时，在晶圆上实施一个或者多个工艺周期，其中，一个或者多个工艺周期的每一个包括：使用工艺室的离子束蚀刻(IBE)系统，在MTJ层和底部电极层上以第一持续时间实施IBE工艺；以及使用工艺室的磁系统，以第二持续时间实施MTJ层和底部电极层的磁处理。在一个实施例中，第一持续时间与第二持续时间的比值在约5：1和约1：3之间。在一个实施例中，磁系统在晶圆周围产生磁场。在一个实施例中，磁处理从图案化的MTJ层的侧壁去除金属颗粒。在一实施例中，一个或者多个工艺周期包括1个和6个之间的工艺周期。在一个实施例中，该方法还包括，在实施IBE工艺之后，关闭设置在IBE系统和磁系统之间的机械快门。在一个实施例中，实施磁处理包括使电流流过磁系统以产生磁场。
在又一个实施例中，一种器件包括：衬底；磁隧道结(MTJ)结构，该磁隧道结(MTJ)结构位于衬底上方，其中，MTJ结构包括：底部电极；MTJ堆叠件，该MTJ堆叠件位于底部电极上方；以及顶部电极，该顶部电极位于MTJ堆叠件上方；氧化物层，该氧化物层位于MTJ堆叠件的侧壁上；间隔件，该间隔件位于MTJ结构的侧壁上，其中，间隔件与底部电极的侧壁、顶部电极的侧壁、以及氧化物层物理接触。在一个实施例中，该器件还包括金属化层，该金属化层位于衬底和MTJ结构之间，其中，MTJ结构的底部电极电连接至金属化层的导电部件。在一个实施例中，该器件还包括金属化层，该金属化层位于MTJ结构上方，其中，MTJ结构的顶部电极电连接至金属化层的导电部件。在一个实施例中，底部电极的宽度大于顶部电极的宽度。在一个实施例中，MTJ堆叠件具有倾斜的侧壁。在一个实施例中，顶部电极的厚度大于底部电极的厚度。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：在衬底上方形成底部电极层；在底部电极层上方形成磁隧道结层；在磁隧道结层上方形成顶部电极层；图案化顶部电极层；以及在图案化顶部电极层之后，在磁隧道结层和底部电极层上实施一个或者多个工艺周期，其中，图案化的顶部电极层、图案化的磁隧道结层、以及图案化的底部电极层形成磁隧道结结构，并且其中，一个或者多个工艺周期中的每个包括：在磁隧道结层和底部电极层上以第一持续时间实施蚀刻工艺；以及在磁隧道结层和底部电极层上以第二持续时间实施磁处理。
根据本申请的实施例，其中，实施蚀刻工艺包括实施离子束蚀刻工艺。
根据本申请的实施例，还包括在磁隧道结结构上实施氧化工艺，其中，氧化工艺在图案化的磁隧道结层的侧壁上形成氧化物层。
根据本申请的实施例，还包括沿着磁隧道结结构的侧壁和顶面形成钝化层。
根据本申请的实施例，其中，在同一工艺室中形成氧化物层和钝化层。
根据本申请的实施例，其中，在同一工艺室中实施蚀刻工艺和磁处理。
根据本申请的实施例，其中，第一持续时间与第二持续时间的比值在约5：1和约1：3之间。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：将晶圆引入工艺室，晶圆包括：位于衬底上方的底部电极层；位于底部电极层上方的磁隧道结层；以及位于磁隧道结层上方的图案化的顶部电极层；当晶圆位于工艺室中时，在晶圆上实施一个或者多个工艺周期，其中，一个或者多个工艺周期中的每个包括：使用工艺室的离子束蚀刻系统，在磁隧道结层和底部电极层上以第一持续时间实施离子束蚀刻工艺；以及使用工艺室的磁系统，以第二持续时间实施磁隧道结层和底部电极层的磁处理。
根据本申请的实施例，提供了一种形成半导体器件的方法，包括：将晶圆引入工艺室，晶圆包括：位于衬底上方的底部电极层；位于底部电极层上方的磁隧道结层；以及位于磁隧道结层上方的图案化的顶部电极层；当晶圆位于工艺室中时，在晶圆上实施一个或者多个工艺周期，其中，一个或者多个工艺周期中的每个包括：使用工艺室的离子束蚀刻系统，在磁隧道结层和底部电极层上以第一持续时间实施离子束蚀刻工艺；以及使用工艺室的磁系统，以第二持续时间实施磁隧道结层和底部电极层的磁处理。其中，第一持续时间与第二持续时间的比值在5：1和1：3之间。
根据本申请的实施例，其中，磁系统在晶圆周围产生磁场。
根据本申请的实施例，其中，磁处理从图案化的磁隧道结层的侧壁去除金属颗粒。
根据本申请的实施例，其中，一个或者多个工艺周期包括1个和6个之间的工艺周期。
根据本申请的实施例，还包括，在实施离子束蚀刻工艺之后，关闭设置在离子束蚀刻系统和磁系统之间的机械快门。
根据本申请的实施例，其中，实施磁处理包括使电流流过磁系统以产生磁场。
根据本申请的实施例，提供了一种半导体器件，包括：衬底；磁隧道结结构，位于衬底上方，其中，磁隧道结结构包括：底部电极；磁隧道结堆叠件，位于底部电极上方；以及顶部电极，位于磁隧道结堆叠件上方；氧化物层，位于磁隧道结堆叠件的侧壁上；以及间隔件，位于磁隧道结结构的侧壁上，其中，间隔件与底部电极的侧壁、顶部电极的侧壁、以及氧化物层物理接触。
根据本申请的实施例，还包括位于衬底和磁隧道结结构之间的金属化层，其中，磁隧道结结构的底部电极电连接至金属化层的导电部件。
根据本申请的实施例，还包括位于磁隧道结结构上方的金属化层，其中，磁隧道结结构的顶部电极电连接至金属化层的导电部件。
根据本申请的实施例，其中，底部电极的宽度大于顶部电极的宽度。
根据本申请的实施例，其中，磁隧道结堆叠件具有倾斜的侧壁。
根据本申请的实施例，其中，顶部电极的厚度大于底部电极的厚度。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
磁隧道结结构，位于所述衬底上方，其中，所述磁隧道结结构包括：
底部电极；
磁隧道结堆叠件，位于所述底部电极上方；以及
顶部电极，位于所述磁隧道结堆叠件上方；
氧化物层，位于所述磁隧道结堆叠件的侧壁上；以及
间隔件，位于所述磁隧道结结构的侧壁上，其中，所述间隔件与所述底部电极的侧壁、所述顶部电极的侧壁以及所述氧化物层物理接触。
2.根据权利要求1所述的半导体器件，还包括位于所述衬底和所述磁隧道结结构之间的金属化层，其中，所述磁隧道结结构的所述底部电极电连接至所述金属化层的导电部件。
3.根据权利要求1所述的半导体器件，还包括位于所述磁隧道结结构上方的金属化层，其中，所述磁隧道结结构的所述顶部电极电连接至所述金属化层的导电部件。
4.根据权利要求1所述的半导体器件，其中，所述底部电极的宽度大于所述顶部电极的宽度。
5.根据权利要求1所述的半导体器件，其中，所述磁隧道结堆叠件具有倾斜的侧壁。
6.根据权利要求1所述的半导体器件，其中，所述顶部电极的厚度大于所述底部电极的厚度。
7.根据权利要求1所述的半导体器件，其中，所述磁隧道结堆叠件包括金属元素，并且其中，所述氧化物层包括所述金属元素的氧化物。
8.根据权利要求1所述的半导体器件，其中，所述顶部电极的顶面位于所述间隔件的顶面之上。
9.根据权利要求1所述的半导体器件，其中，所述间隔件包括多个介电层。
10.一种半导体器件，包括：
衬底；
介电层，位于所述衬底上方；
第一导电部件，位于所述介电层中；
磁隧道结结构，位于所述介电层上方，所述磁隧道结结构具有倾斜侧壁，其中，所述磁隧道结结构包括：
底部电极，与所述第一导电部件物理接触；
磁隧道结堆叠件，位于所述底部电极上方；和
顶部电极，位于所述磁隧道结堆叠件上方；
氧化物层，沿着所述磁隧道结结构的所述倾斜侧壁从所述磁隧道结堆叠件的最底表面延伸至所述磁隧道结堆叠件的最顶表面；以及
间隔件，沿着所述磁隧道结结构的所述倾斜侧壁延伸，其中，所述间隔件与所述底部电极、所述顶部电极和所述氧化物层物理接触，并且所述间隔件的部分延伸到所述介电层中。
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