KR102316187B1 - 중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스 - Google Patents

중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스 Download PDF

Info

Publication number
KR102316187B1
KR102316187B1 KR1020207000821A KR20207000821A KR102316187B1 KR 102316187 B1 KR102316187 B1 KR 102316187B1 KR 1020207000821 A KR1020207000821 A KR 1020207000821A KR 20207000821 A KR20207000821 A KR 20207000821A KR 102316187 B1 KR102316187 B1 KR 102316187B1
Authority
KR
South Korea
Prior art keywords
substrate
materials
polymer brush
region
organic
Prior art date
Application number
KR1020207000821A
Other languages
English (en)
Other versions
KR20200008020A (ko
Inventor
크리스틴 와이. 오우양
루도빅 고뎃
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20200008020A publication Critical patent/KR20200008020A/ko
Application granted granted Critical
Publication of KR102316187B1 publication Critical patent/KR102316187B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0272—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers for lift-off processes
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/32—Processes for applying liquids or other fluent materials using means for protecting parts of a surface not to be coated, e.g. using stencils, resists
    • B05D1/322—Removable films used as masks
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/002—Processes for applying liquids or other fluent materials the substrate being rotated
    • B05D1/005—Spin coating
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/60—Deposition of organic layers from vapour phase
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D3/00—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials
    • B05D3/02—Pretreatment of surfaces to which liquids or other fluent materials are to be applied; After-treatment of applied coatings, e.g. intermediate treating of an applied coating preparatory to subsequent applications of liquids or other fluent materials by baking
    • B05D3/0254—After-treatment
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/26—Deposition of carbon only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45561—Gas plumbing upstream of the reaction chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B05—SPRAYING OR ATOMISING IN GENERAL; APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D—PROCESSES FOR APPLYING FLUENT MATERIALS TO SURFACES, IN GENERAL
    • B05D1/00—Processes for applying liquids or other fluent materials
    • B05D1/62—Plasma-deposition of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

반도체 응용들을 위해 선택적 증착 프로세스를 사용하여, 상이한 물질들을 갖는 기판의 상이한 위치들 상에 형성되는 원하는 물질들을 증착시키는 방법들이 제공된다. 일 실시예에서, 기판 상에 원하는 물질들로 구조를 형성하는 방법은, 유기 물질들을 기판의 표면 상에 배치하는 단계, 유기 물질들로부터 중합체 브러시 물질들을 기판의 제1 영역 상에 선택적으로 형성하기 위해 열 처리 프로세스를 수행하는 단계, 및 중합체 브러시 물질들에 의해 커버되지 않은, 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함한다.

Description

중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스
실시예들은 일반적으로, 원하는 물질들을 반도체 기판의 특정 위치들 상에 선택적으로 형성하기 위한 방법들에 관한 것이다. 더 구체적으로, 실시예들은, 중합체 브러시 구조들을 활용하는 선택적 증착 프로세스에 의해, 상이한 물질들을 갖는 기판 상에, 기판의 상이한 위치들에, 원하는 물질들을 선택적으로 형성하기 위한 방법들에 관한 것이다.
1/2 미만 미크론 및 더 작은 피쳐들을 신뢰성있게 제조하는 것은, 반도체 디바이스들의 차세대 초대규모 집적회로(VLSI) 및 극초대규모 집적회로(ULSI)에 대한 핵심 기술 난제들 중 하나이다. 그러나, 회로 기술의 한계들이 압박받으면서, VLSI 및 ULSI 기술의 축소되는 치수들은 처리 능력들에 추가적인 요구들을 해왔다. 기판 상에의 게이트 구조들의 신뢰성 있는 형성은, VLSI 및 ULSI의 성공, 및 개별 기판들 및 다이의 회로 밀도 및 품질을 향상시키려는 지속적인 노력에 중요하다.
반도체 디바이스들을 형성하는 데에 사용되는 구조들의 기하형상 한계들이 기술 한계들에 대해 압박받기 때문에, 작은 임계 치수들 및 고 종횡비들을 갖는 구조들 및 상이한 물질들을 갖는 구조들의 제조를 위해, 원하는 물질들로 정확히 형성하는 것에 대한 요구를 만족시키기가 점점 더 어려워지고 있다. 선택적 증착을 위한 종래의 방법은, 기판 물질과 상이한 물질로 만들어진 기판 상의 평면 표면의 특정 위치들 상에만 물질 층을 국부적으로 형성하도록 수행될 수 있다. 그러나, 구조들의 기하형상 한계들이 계속 압박받기 때문에, 선택적 증착 프로세스는 지정된 작은 치수들로 기판 상에 효율적으로 국한되고 형성되지 않을 수 있으며, 그 결과 기판의 원치 않는 위치들 상에 원치 않는 물질들이 형성되는 것을 초래한다. 따라서, 물질들은 그러한 기판의 전체 표면 상에 선택성 없이 전역적으로 형성될 것이고, 따라서, 선택적 물질 증착을 달성하기 어렵게 만든다.
따라서, 반도체 칩들 또는 다른 반도체 디바이스들의 첨단 세대에 적합한 선택적 증착 프로세스를 위한 개선된 방법들이 필요하다.
반도체 응용들을 위해 중합체 브러시 구조들을 활용하여, 상이한 물질들을 갖는 기판의 상이한 위치들 상에 형성되는 원하는 물질들을 증착시키는 방법들이 제공된다. 일 실시예에서, 기판 상에 원하는 물질들로 구조를 형성하는 방법은, 유기 물질들을 기판의 표면 상에 배치하는 단계, 유기 물질들로부터 중합체 브러시 물질들을 기판의 제1 영역 상에 선택적으로 형성하기 위해 열 처리 프로세스를 수행하는 단계, 및 중합체 브러시 물질들에 의해 커버되지 않은, 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함한다.
다른 실시예에서, 반도체 응용들을 위해 기판 상에 원하는 물질들로 구조를 형성하는 방법은, 기판의 제1 영역 상에 개시제를 선택적으로 배치하는 단계, 기판의 제1 영역 상에 중합체 브러시 구조들을 형성하기 위해 개시제를 증기 중합시키는 단계, 및 중합체 브러시 구조들에 의해 커버되지 않은, 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함한다.
또 다른 실시예에서, 반도체 응용들을 위해 기판 상에 원하는 물질들로 구조를 형성하는 방법은, 중합체 물질을 기판 상에 전역적으로 스핀 코팅하는 단계, 처리된 중합체 물질을 기판의 제1 영역 상에 형성하기 위해, 기판의 제1 영역 상에 선택적으로 배치된 중합체 물질을 열 처리하는 단계, 열 처리 프로세스에 의해 처리되지 않은, 기판의 제2 영역 상에 배치된 중합체 물질을 제거하는 단계, 및 처리된 중합체 물질에 의해 커버되지 않은, 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
도 1은 원자 층 증착(ALD) 프로세스를 수행하는 데에 활용될 수 있는 장치를 도시하고;
도 2는 본 개시내용의 일 실시예에 따라 기판 상에 중합체 브러시 구조들을 형성하는 데에 활용되는 장치를 도시하고;
도 3은 도 1 및 2의 장치를 포함하는 클러스터 처리 시스템의 개략도를 도시하고;
도 4는 기판 상의 특정 위치들 상에 물질을 선택적으로 형성하기 위한 방법의 예의 흐름도를 도시하고;
도 5a-5f는 도 4에 도시된 프로세스에 따른 제조 프로세스 동안 기판 상의 특정 위치들 상에 선택적으로 물질을 형성하기 위한 순서의 일 실시예를 도시하고;
도 6은 본 발명의 일 실시예에 따른, 액체와 접촉하는 특정 습윤 각도를 갖는 기판 표면의 단면도를 도시한다.
이해를 용이하게 하기 위해, 가능한 경우, 도면들에 공통된 동일한 요소들을 지시하는 데에 동일한 참조 번호들이 사용되었다. 일 실시예의 요소들 및 특징들이 추가의 언급 없이 다른 실시예들에 유익하게 통합될 수 있다는 것이 고려된다.
그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 예시적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다.
상이한 물질들을 기판 상에 형성된 구조 상의 상이한 위치들에 선택적으로 증착시키기 위한 방법들이 제공된다. 구조는 백-엔드 구조, 프론트-엔드 구조, 상호연결 구조, 부동화 구조, 핀(fin) 구조, 게이트 구조, 접촉 구조, 또는 반도체 디바이스들의 임의의 적합한 구조를 포함할 수 있다. 일 예에서, 선택적 증착 프로세스는, 기판의 특정 위치들 상에 선택적으로 형성된 중합체 브러시 구조들을 활용함으로써 기판 상에 형성된 구조의 상이한 표면들, 예를 들어, 상이한 부분들 상에 상이한 물질들을 형성하는 데에 활용될 수 있다. 상이한 유형들의 중합체 브러시 구조들은 또한, 상이한 물질 속성들을 갖는 기판 상에 중합체 브러시 구조들을 형성하는 데에 활용될 수 있다. 중합체 브러시 구조들은 기판의 제1 미리 결정된 영역에 선택적으로 형성되고 국한될 수 있다. 후속하여, 중합체 브러시 구조들에 의해 커버되지 않은, 기판의 제2 미리 결정된 영역 상에 선택적으로 목표 물질 층을 형성하기 위해 선택적 증착 프로세스가 수행될 수 있다. 중합체 브러시 구조들을 기판 상에 형성하도록 선택된 물질들은, 후속되는 선택적 증착 프로세스가, 중합체 브러시 구조들 상에 대신에, 중합체 브러시 구조들에 의해 커버되지 않은 제2 미리 결정된 영역 상에 목표 물질 층이 선택적으로 형성되는 것을 허용하는 것을 가능하게 한다.
도 1은 원자 층 증착(ALD) 처리 챔버(100)의 일 실시예의 개략적인 단면도이다. ALD 처리 챔버(100)는 주기적 증착, 예컨대, ALD 또는 화학 기상 증착(CVD)에 적응된 가스 전달 장치(130)를 포함한다. 본원에서 사용되는 바와 같은 ALD 및 CVD 용어들은 얇은 층을 기판 구조 위에 증착시키기 위한 반응물들의 순차적 도입을 지칭한다. 반응물들의 순차적 도입은, 등각 층을 원하는 두께로 형성하기 위해 복수의 얇은 층들을 증착시키기 위해서 반복될 수 있다. 챔버(100)는 또한, 리소그래피 프로세스와 함께 다른 증착 기법들에 적응될 수 있다.
챔버(100)는 바닥(132)을 갖는 챔버 몸체(129)를 포함한다. 챔버 몸체(129)를 통해 형성된 슬릿 밸브 터널(133)은, 로봇(도시되지 않음)이 기판(101), 예컨대, 200 mm, 300 mm 또는 450 mm 반도체 기판 또는 유리 기판을 챔버(100)로부터 회수하고 전달하기 위한 접근을 제공한다.
기판 지지부(192)는 챔버(100)에 배치되고, 처리 동안 기판(101)을 지지한다. 기판 지지부(192)는 기판 지지부(192) 및 기판 지지부 상에 배치된 기판(338)을 상승 및 하강시키기 위해 리프트(114)에 장착된다. 리프트 판(116)은 리프트 판(116)의 높이를 제어하는 리프트 판 액추에이터(118)에 연결된다. 리프트 판(116)은 기판 지지부(192)를 통해 이동가능하게 배치된 핀들(120)을 상승 및 하강시키도록 상승 및 하강될 수 있다. 핀들(120)은 기판 지지부(192)의 표면 위에 기판(101)을 상승 및 하강시키는 데에 활용된다. 기판 지지부(192)는 처리 동안 기판 지지부(192)의 표면에 기판(101)을 고정하기 위해 진공 척, 정전 척, 또는 클램프 링을 포함할 수 있다.
기판 지지부(192)는 기판 지지부 상에 배치된 기판(101)을 가열하기 위해 가열될 수 있다. 예를 들어, 기판 지지부(192)는, 저항성 가열기와 같은 내장된 가열 요소를 사용하여 가열될 수 있거나, 기판 지지부(192) 위에 배치된 가열 램프들과 같은 복사 열을 사용하여 가열될 수 있다. 퍼지 채널(124)을 한정하기 위해 퍼지 링(122)이 기판 지지부(192) 상에 배치될 수 있고, 퍼지 채널은 기판(101)의 둘레 부분 상에의 증착을 방지하기 위해 기판(101)의 둘레 부분에 퍼지 가스를 제공한다.
가스 전달 장치(130)는, 가스, 예컨대, 프로세스 가스 및/또는 퍼지 가스를 챔버(100)에 제공하기 위해, 챔버 몸체(129)의 상부 부분에 배치된다. 펌핑 시스템(178)은 챔버(100)로부터 임의의 원하는 가스들을 배기하고 챔버(100)의 펌핑 구역(166) 내부에 원하는 압력 또는 원하는 압력 범위를 유지하는 것을 돕기 위해 펌핑 채널(179)과 연통한다.
일 실시예에서, 가스 전달 장치(130)는 챔버 덮개(132)를 포함한다. 챔버 덮개(132)는 챔버 덮개(132)의 중앙 부분으로부터 연장되는 확장 채널(137), 및 확장 채널(137)로부터 챔버 덮개(132)의 둘레 부분으로 연장되는 바닥 표면(160)을 포함한다. 바닥 표면(160)은 기판 지지부(192) 상에 배치된 기판(101)을 실질적으로 커버하도록 크기가 정해지고 성형된다. 챔버 덮개(132)는, 기판(101)의 둘레에 인접한, 챔버 덮개(132)의 둘레 부분에 초크(162)를 가질 수 있다. 캡 부분(172)은 확장 채널(137)의 일부 및 가스 유입구들(136A, 136B)을 포함한다. 확장 채널(137)은 2개의 유사한 밸브들(142A, 142B)로부터의 가스 유동들을 제공하기 위한 가스 유입구들(136A, 136B)을 갖는다. 밸브들(142A, 142B)로부터의 가스 유동들은 함께 제공되고/거나 개별적으로 제공될 수 있다.
일 구성에서, 밸브(142A) 및 밸브(142B)는 별개의 반응물 가스 공급원들에 결합되지만, 동일한 퍼지 가스 공급원에 결합된다. 예를 들어, 밸브(142A)는 반응물 가스 공급원(138)에 결합되고, 밸브(142B)는 반응물 가스 공급원(139)에 결합되며, 밸브들(142A, 142B) 양쪽 모두는 퍼지 가스 공급원(140)에 결합된다. 각각의 밸브(142A, 142B)는, 밸브 시트 조립체(144A, 144B)를 갖는 전달 라인(143A, 143B)을 포함하고, 밸브 시트 조립체(146A, 146B)를 갖는 퍼지 라인(145A, 145B)을 포함한다. 전달 라인(143A, 143B)은 반응물 가스 공급원(138, 139)과 연통하고 확장 채널(190)의 가스 유입구(137A, 137B)와 연통한다. 전달 라인(143A, 143B)의 밸브 시트 조립체(144A, 144B)는 반응물 가스 공급원(138, 139)으로부터 확장 채널(190)로의 반응물 가스의 유동을 제어한다. 퍼지 라인(145A, 145B)은 퍼지 가스 공급원(140)과 연통하고 전달 라인(143A, 143B)의 밸브 시트 조립체(144A, 144B)의 하류에서 전달 라인(143A, 143B)과 교차한다. 퍼지 라인(145A, 145B)의 밸브 시트 조립체(146A, 146B)는 퍼지 가스 공급원(140)으로부터 전달 라인(143A, 143B)으로의 퍼지 가스의 유동을 제어한다. 반응물 가스 공급원(638, 639)으로부터 반응물 가스들을 전달하는 데에 캐리어 가스가 사용되는 경우, 동일한 가스가 캐리어 가스 및 퍼지 가스로서 사용될 수 있다(즉, 아르곤 가스는 캐리어 가스 및 퍼지 가스 둘 다로서 사용될 수 있다).
각각의 밸브(142A, 142B)는 밸브의 밸브 시트 조립체(144A, 144B)가 폐쇄될 때 전달 라인(143A, 143B)으로부터 반응물 가스의 플러싱을 가능하게 하기 위한 사체적 없는 밸브(zero dead volume valve)일 수 있다. 예를 들어, 퍼지 라인(145A, 145B)은 전달 라인(143A, 143B)의 밸브 시트 조립체(144A, 144B)에 인접하여 위치될 수 있다. 밸브 시트 조립체(144A, 144B)가 폐쇄될 때, 퍼지 라인(145A, 145B)은 전달 라인(143A, 143B)을 플러싱하기 위해 퍼지 가스를 제공할 수 있다. 도시된 실시예에서, 퍼지 라인(145A, 145B)은, 개방될 때 퍼지 가스가 전달 라인(143A, 143B)의 밸브 시트 조립체(144A, 144B) 내로 직접 전달되지 않도록, 밸브 시트 조립체(144A, 144B)로부터 약간 이격되어 위치된다. 본원에서 사용되는 바와 같은 사체적 없는 밸브는, 무시할 수 있는 사체적을 갖는 밸브로서 정의된다(즉, 반드시 사체적이 없을 필요는 없다). 각각의 밸브(142A, 142B)는 공급원들(138, 139)로부터의 반응물 가스 및 공급원(140)으로부터의 퍼지 가스의 조합된 가스 유동 및/또는 별개의 가스 유동을 제공하도록 적응될 수 있다. 퍼지 가스의 펄스들은 퍼지 라인(145A)의 밸브 시트 조립체(146A)의 다이어프램을 개방 및 폐쇄함으로써 제공될 수 있다. 반응물 가스 공급원(138)으로부터의 반응물 가스의 펄스들은 전달 라인(143A)의 밸브 시트 조립체(144A)를 개방 및 폐쇄함으로써 제공될 수 있다.
제어 유닛(180)은 처리 조건들을 제어하기 위해 챔버(100)에 결합될 수 있다. 제어 유닛(180)은 중앙 처리 유닛(CPU)(182), 지원 회로(184), 및 연관된 제어 소프트웨어(183)를 포함하는 메모리(186)를 포함한다. 제어 유닛(180)은, 다양한 챔버들 및 하위 프로세서들을 제어하기 위해 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서들 중 하나일 수 있다. CPU(182)는 임의의 적합한 메모리(186), 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 디스크 드라이브, 컴팩트 디스크 드라이브, 하드 디스크, 또는 로컬 또는 원격의 임의의 다른 형태의 디지털 저장소를 사용할 수 있다. 챔버(100)를 지지하기 위해 다양한 지원 회로들이 CPU(182)에 결합될 수 있다. 제어 유닛(180)은 밸브들(142A, 142B)의 프로그램가능 논리 제어기들(648A, 648B)과 같은 개별 챔버 구성요소들에 인접하여 위치되는 다른 제어기에 결합될 수 있다. 제어 유닛(180)과 챔버(100)의 다양한 다른 구성요소들 사이의 양방향 통신들은, 신호 버스들(188)로 총칭되는 다수의 신호 케이블들을 통해 다루어지고, 신호 버스들 중 일부는 도 1에 예시되어 있다. 밸브들(142A, 142B)의 프로그램가능 논리 제어기들(148A, 148B)로부터의 그리고 가스 공급원들(138, 139, 140)로부터의 프로세스 가스들 및 퍼지 가스들의 제어에 추가하여, 제어 유닛(180)은 기판 처리에 사용되는 다른 활동들, 예컨대, 다른 활동들 중에서도, 기판 이송, 온도 제어, 챔버 배기의 자동화 제어를 담당하도록 구성될 수 있으며, 이 중 일부는 본원의 다른 곳에서 설명된다.
도 2는, 반도체 디바이스들 제조를 위해 반도체 상호연결 구조들로서 활용될 수 있는 플라즈마 증착 프로세스(예를 들어, 플라즈마 강화 CVD 또는 금속 유기 CVD)를 수행하기에 적합한 플라즈마 처리 챔버(200)의 단면도이다. 처리 챔버(200)는, 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드(Applied Materials, Inc.)로부터 입수가능한 적합하게 적응된 센츄라®(CENTURA®), 프로듀서®(PRODUCER®) SE 또는 프로듀서® GT 또는 프로듀서® XP 처리 시스템일 수 있다. 다른 제조업자들에 의해 제조된 처리 시스템들을 포함하여 다른 처리 시스템들이, 본원에 설명된 실시예들들로부터 이익을 취할 수 있다는 것이 고려된다.
처리 챔버(200)는 챔버 몸체(251)를 포함한다. 챔버 몸체(251)는, 내부 체적(226)을 한정하는, 덮개(225), 측벽(201) 및 바닥 벽(222)을 포함한다.
기판 지지 페디스털(250)이 챔버 몸체(251)의 내부 체적(126)에 제공된다. 페디스털(250)은 알루미늄, 세라믹, 질화알루미늄, 및 다른 적합한 물질들로 제조될 수 있다. 일 실시예에서, 페디스털(250)은, 페디스털(250)에 열 손상을 야기하지 않고 고온 환경, 예컨대, 플라즈마 프로세스 환경에서 사용하기에 적합한 물질인 세라믹 물질, 예컨대, 질화알루미늄에 의해 제조된다. 페디스털(250)은 리프트 메커니즘(도시되지 않음)을 사용하여 챔버 몸체(251) 내부에서 수직 방향으로 이동될 수 있다.
페디스털(250)은 페디스털(250) 상에 지지되는 기판(101)의 온도를 제어하기에 적합한 내장된 가열기 요소(270)를 포함할 수 있다. 일 실시예에서, 페디스털(250)은 전력 공급부(206)로부터 가열기 요소(270)로 전류를 인가함으로써 저항적으로 가열될 수 있다. 일 실시예에서, 가열기 요소(270)는 니켈-철-크로뮴 합금(예를 들어, 인콜로이®(INCOLOY®)) 외피 관에 캡슐화된 니켈-크로뮴 와이어로 만들어질 수 있다. 전력 공급부(206)로부터 공급된 전류는 가열기 요소(270)에 의해 생성되는 열을 제어하기 위해 제어기(210)에 의해 조절되고, 따라서, 임의의 적합한 온도 범위에서의 막 증착 동안 실질적으로 일정한 온도로 기판(101) 및 페디스털(250)을 유지한다. 다른 실시예에서, 페디스털은 필요에 따라 실온에서 유지될 수 있다. 또 다른 실시예에서, 페디스털(250)은 또한, 필요에 따라 실온보다 더 낮은 범위에서 페디스털(250)을 냉각시키기 위해서 필요에 따라 냉각기(도시되지 않음)를 포함할 수 있다. 공급된 전류는 페디스털(250)의 온도를 섭씨 약 20 도 내지 섭씨 약 700 도에서 선택적으로 제어하도록 조정될 수 있다.
온도 센서(272), 예컨대, 열전대는 종래의 방식으로 페디스털(250)의 온도를 모니터링하기 위해 기판 지지 페디스털(250)에 내장될 수 있다. 측정된 온도는 기판을 원하는 온도로 유지하기 위해 가열기 요소(270)에 공급되는 전력을 제어하기 위해서 제어기(210)에 의해 사용된다.
페디스털(250)은 일반적으로, 페디스털을 통해 배치된 복수의 리프트 핀들(도시되지 않음)을 포함하고, 복수의 리프트 핀들은 기판(101)을 페디스털(250)로부터 들어올리고 종래의 방식으로 로봇(도시되지 않음)을 이용한 기판(101)의 교환을 용이하게 하도록 구성된다.
페디스털(250)은 페디스털(250) 상에 기판(101)을 유지하기 위한 적어도 하나의 전극(292)을 포함한다. 전극(292)은, 통상적으로 알려진 바와 같이, 기판(101)을 페디스털 표면에 유지하는 정전기력을 발생시키기 위해 척킹 전원(208)에 의해 구동된다. 대안적으로, 기판(101)은 클램핑, 진공 또는 중력에 의해 페디스털(250)에 유지될 수 있다.
일 실시예에서, 페디스털(250)은 2개의 RF 바이어스 전원들(284, 286)로서 도 2에 도시된 바와 같이, 적어도 하나의 RF 바이어스 전원에 결합된 내장된 전극(292)을 갖는 캐소드로서 구성된다. 도 2에 도시된 예는 2개의 RF 바이어스 전원들(284, 286)을 보여주지만, RF 바이어스 전원들의 개수는 필요에 따라 임의의 수일 수 있다는 점에 주목한다. RF 바이어스 전원들(284, 286)은 페디스털(250)에 배치된 전극(292)과, 다른 전극, 예컨대, 처리 챔버(200)의 가스 분배 판(242) 또는 덮개(225) 사이에 결합된다. RF 바이어스 전원(284, 286)은 처리 챔버(200)의 처리 영역에 배치된 가스들로부터 형성된 플라즈마 방전을 여기시키고 유지한다.
도 2에 도시된 실시예에서, 이중 RF 바이어스 전원들(284, 286)은 페디스털(250)에 배치된 전극(292)에 정합 회로(204)를 통해 결합된다. RF 바이어스 전원(284, 286)에 의해 생성된 신호는, 플라즈마 처리 챔버(200)에 제공되는 가스 혼합물을 이온화하기 위해 정합 회로(204)를 통해 페디스털(250)에 싱글 피드를 통해 전달되며, 이에 의해, 증착 또는 다른 플라즈마 강화 프로세스를 수행하는데 필요한 이온 에너지를 제공한다. 일반적으로, RF 바이어스 전원들(284, 286)은, 약 50 kHz 내지 약 200 MHz의 주파수 및 약 0 와트 내지 약 5000 와트의 전력을 갖는 RF 신호를 생성할 수 있다.
본원에 도시된 일 예에서, 플라즈마는 필요에 따라 세정 프로세스가 처리 챔버(200)에서 수행될 때에만 활성화된다는 점에 주목한다.
진공 펌프(202)가, 챔버 몸체(251)의 바닥(222)에 형성된 포트에 결합된다. 진공 펌프(202)는 챔버 몸체(251)에서 원하는 가스 압력을 유지하는 데에 사용된다. 진공 펌프(202)는 또한, 프로세스의 처리후 가스들 및 부산물들을 챔버 몸체(251)로부터 배기한다.
처리 챔버(200)는 처리 챔버(200)의 덮개(225)를 통해 결합된 하나 이상의 가스 전달 통로(244)를 포함한다. 가스 전달 통로들(244) 및 진공 펌프(202)는 미립자 오염을 최소화하기 위해 내부 체적(226) 내에 층류를 유도하기 위해서 처리 챔버(200)의 대향 단부들에 위치된다.
가스 전달 통로(244)는, 가스 혼합물을 내부 체적(226) 내에 제공하기 위해, 원격 플라즈마 공급원(RPS)(248)을 통해 가스 패널(293)에 결합된다. 일 실시예에서, 가스 전달 통로(244)를 통해 공급되는 가스 혼합물은 가스 전달 통로(244) 아래에 배치된 가스 분배 판(242)을 통해 더 전달될 수 있다. 일 예에서, 복수의 애퍼쳐들(243)을 갖는 가스 분배 판(242)은 페디스털(250) 위의 챔버 몸체(251)의 덮개(225)에 결합된다. 가스 분배 판(242)의 애퍼쳐들(243)은 가스 패널(293)로부터 챔버 몸체(251) 내로 프로세스 가스들을 도입하는 데에 활용된다. 애퍼쳐들(243)은, 상이한 프로세스 요건들에 대해 다양한 프로세스 가스들의 유동을 용이하게 하기 위해, 상이한 크기들, 개수, 분포들, 형상, 설계, 및 직경들을 가질 수 있다. 프로세스 가스들의 열 분해를 강화하기 위해, 가스 분배 판(242)을 빠져나가는 프로세스 가스 혼합물로부터 플라즈마가 형성되어, 기판(101)의 표면(291) 상에 물질의 증착을 초래한다.
가스 분배 판(242) 및 기판 지지 페디스털(250)은 한 쌍의 이격된 전극들을 내부 체적(226)에 형성할 수 있다. 하나 이상의 RF 공급원(247)은, 가스 분배 판(242)과 페디스털(250) 사이에서의 플라즈마의 생성을 용이하게 하기 위해, 정합 네트워크(245)를 통해 가스 분배 판(242)에 바이어스 전위를 제공한다. 대안적으로, RF 공급원들(247) 및 정합 네트워크(245)는 가스 분배 판(242), 기판 지지 페디스털(250)에 결합될 수 있거나, 가스 분배 판(242) 및 기판 지지 페디스털(250) 양쪽 모두에 결합될 수 있거나, 챔버 몸체(251) 외부에 배치된 안테나(도시되지 않음)에 결합될 수 있다. 일 실시예에서, RF 공급원들(247)은 약 30 kHz 내지 약 13.6 MHz의 주파수로 약 10 와트 내지 약 3000 와트를 제공할 수 있다. 대안적으로, RF 공급원(247)은 내부 체적(226)에서의 플라즈마의 생성을 보조하는 마이크로파 전력을 가스 분배 판(242)에 제공하는 마이크로파 생성기일 수 있다.
일 실시예에서, 원격 플라즈마 공급원(RPS)(248)이 대안적으로, 가스 패널(293)로부터 내부 체적(226) 내로 공급되는 가스들로부터 플라즈마를 형성하는 것을 보조하기 위해 가스 전달 통로들(244)에 결합될 수 있다. 원격 플라즈마 공급원(248)은 가스 패널(293)에 의해 제공되는 가스 혼합물로부터 형성된 플라즈마를 처리 챔버(200)에 제공한다.
제어기(210)는, 프로세스 순서를 제어하고 가스 패널(293)로부터의 가스 유동들을 조절하는 데에 활용되는, 중앙 처리 유닛(CPU)(212), 메모리(216), 및 지원 회로(214)를 포함한다. CPU(212)는 산업 현장에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴들은 메모리(216), 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로(214)는 통상적으로 CPU(212)에 결합되며, 캐시, 클럭 회로들, 입력/출력 시스템들, 전력 공급부들 등을 포함할 수 있다. 제어기(210)와 처리 챔버(200)의 다양한 구성요소들 사이의 양방향 통신들은, 신호 버스들(218)로 총칭되는 다수의 신호 케이블들을 통해 다루어지고, 신호 버스들 중 일부는 도 2에 예시되어 있다.
도 3은 본원에 설명된 방법들이 실시될 수 있는 반도체 처리 시스템(300)의 평면도를 도시한다. 본 개시내용으로부터 이익을 취하도록 적응될 수 있는 하나의 처리 시스템은 캘리포니아주 산타 클라라 소재의 어플라이드 머티어리얼스, 인코포레이티드로부터 상업적으로 입수가능한 300 mm 또는 450 mm 프로듀서® 처리 시스템이다. 처리 시스템(300)은 일반적으로, FOUP들(314)에 포함된 기판 카세트들(318)이 지지되고 기판들이 로드록 챔버(309), 기판 핸들러(313)를 수납한 이송 챔버(311), 및 이송 챔버(311) 상에 장착된 일련의 직렬식 처리 챔버들(306) 내로 로딩되고 그로부터 언로딩되는 정면 플랫폼(302)을 포함한다.
직렬식 처리 챔버들(306) 각각은 기판들을 처리하기 위한 2개의 프로세스 영역들을 포함한다. 2개의 프로세스 영역들은 가스들의 공통 공급부, 공통 압력 제어부, 및 공통 프로세스 가스 배기/펌핑 시스템을 공유한다. 시스템의 모듈식 설계는 일 구성으로부터 임의의 다른 구성으로의 빠른 변환을 가능하게 한다. 챔버들의 배열 및 조합은 특정 프로세스 단계들을 수행할 목적들을 위해 변경될 수 있다. 직렬식 처리 챔버들(306) 중 임의의 챔버는, 도 1 및/또는 도 2에 도시된 처리 챔버(100, 200)와 관련하여 위에서 설명된 하나 이상의 챔버 구성을 포함하는, 아래에 설명되는 바와 같이 본 개시내용의 양상들에 따른 덮개를 포함할 수 있다. 처리 시스템(300)은 필요에 따라 증착 프로세스, 식각 프로세스, 경화 프로세스들, 또는 가열/어닐링 프로세스를 수행하도록 구성될 수 있다는 점에 주목한다. 일 실시예에서, 도 1 및 2에 설계된 단일 챔버로서 도시된 처리 챔버들(100, 200)은 반도체 처리 시스템(300)에 통합될 수 있다.
일 구현에서, 처리 시스템(300)은, 알려진 다양한 다른 프로세스들, 예컨대, 화학 기상 증착(CVD), 물리 기상 증착(PVD), 원자 층 증착(ALD), 스핀 코팅, 식각, 경화, 또는 가열/어닐링 등을 수용하기 위해, 알려진 지원 챔버 하드웨어를 갖는 직렬식 처리 챔버들 중 하나 이상에 의해 적응될 수 있다. 예를 들어, 시스템(300)은 증착, 예컨대, 금속 함유 막 또는 중합체 브러시 구조들을 위한 플라즈마 증착 챔버로서 도 2의 처리 챔버들(200) 중 하나를 사용하여, 또는 기판들 상에 형성되는 금속 함유 유전체 층들, 금속 층들 또는 절연 물질들을 형성하기 위한 원자 층 증착 처리 챔버로서 도 1에 도시된 처리 챔버들(100) 중 하나를 사용하여 구성될 수 있다. 그러한 구성은 연구 및 개발 제조 활용을 강화할 수 있고, 원한다면, 식각될 때 대기에 대한 막들의 노출을 실질적으로 제거한다.
중앙 처리 유닛(CPU)(344), 메모리(342), 및 지원 회로들(346)을 포함하는 제어기(340)는 본 개시내용의 프로세스들의 제어를 용이하게 하기 위해 반도체 처리 시스템(300)의 다양한 구성요소들에 결합된다. 메모리(342)는, 반도체 처리 시스템(300) 또는 CPU(344)에 대해 로컬 또는 원격의 임의의 컴퓨터 판독가능 매체, 예컨대, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 플로피 디스크, 하드 디스크, 또는 임의의 다른 형태의 디지털 저장소일 수 있다. 지원 회로들(446)은 통상적인 방식으로 CPU를 지원하기 위해 CPU(344)에 결합된다. 이러한 회로들은 캐시, 전력 공급부들, 클럭 회로들, 입력/출력 회로망 및 하위시스템들 등을 포함한다. 메모리(342)에 저장된 일련의 프로그램 명령어들 또는 소프트웨어 루틴은, CPU(344)에 의해 실행될 때, 직렬식 처리 챔버들(306)을 실행시킨다.
도 4는, 기판 상에 형성된 구조의 상이한 위치들 상에 상이한 물질들을 형성하기 위해 수행될 수 있는 선택적 증착 프로세스(400)의 일 예의 흐름도이다. 구조는 반도체 기판 상에 형성된 임의의 적합한 구조들, 예컨대, 전도성 영역과 비전도성 영역과의 상호연결 구조, 핀 구조, 게이트 구조, 접촉 구조, 프론트-엔드 구조, 백-엔드 구조, 또는 반도체 응용들에서 활용되는 임의의 다른 적합한 구조들일 수 있다. 도 5a-5f는 프로세스(400)의 다양한 스테이지들에 대응하는 기판(101)의 일부의 개략적인 단면도들이다. 프로세스(400)는, 백-엔드 상호연결 구조의 상이한 위치들 상에 형성되는 원하는 물질들을 형성하기 위해, 기판 상에 형성된 전도성 영역 및 비전도성 영역 양쪽 모두의 백-엔드 상호연결 구조에 활용될 수 있다. 대안적으로, 프로세스(400)는 하나 초과의 물질을 갖는 기판의 상이한 위치들 상에 상이한 물질들을 선택적으로 형성하는 데에 유리하게 활용될 수 있다.
프로세스(400)는 도 5a에 도시된 바와 같이, 기판, 예컨대, 도 1-2에 도시된 기판(101)을 제공함으로써 작동(402)에서 시작한다. 일 실시예에서, 기판(101)은 기판(101) 상에 형성된 상호연결 구조(502)를 가질 수 있다. 일 예에서, 상호연결 구조(502)는 반도체 디바이스들을 형성하기 위해 백-엔드 구조에 활용될 수 있다. 도 5a에 도시된 예에서, 상호연결 구조(502)는 절연 물질(506)에 형성된 금속 물질(504)을 포함할 수 있다. 구조(502)는 반도체 디바이스들을 형성하기 위해 활용되는 프론트-엔드 구조들 또는 게이트 구조들을 포함하는 임의의 구조들일 수 있다는 점에 주목한다.
일 예에서, 기판(101)은 결정질 규소(예를 들어, Si<100> 또는 Si<111>), 산화규소, 응력가해진 규소, 규소 게르마늄, 도핑되거나 도핑되지 않은 폴리규소, 도핑되거나 도핑되지 않은 규소 웨이퍼들 및 패터닝되거나 패터닝되지 않은 웨이퍼들 절연체상 규소(SOI), 탄소 도핑된 산화규소들, 질화규소, 도핑된 규소, 게르마늄, 비화갈륨, 유리, 사파이어로 구성된 군으로부터 선택된 물질들을 포함할 수 있다. 기판(101)은, 다양한 치수들, 예컨대, 200 mm, 300 mm, 450 mm 또는 다른 직경을 가질 수 있을뿐만 아니라, 직사각형 또는 정사각형 패널일 수 있다. 다르게 언급되지 않는 한, 본원에 설명된 실시예들 및 예들은 200 mm 직경, 300 mm 직경, 또는 450 mm 직경의 기판인 기판들 상에 수행된다. SOI 구조가 기판(101)에 활용되는 실시예에서, 기판(101)은 규소 결정질 기판 상에 배치된 매립된 유전체 층을 포함할 수 있다. 본원에 도시된 실시예에서, 기판(101)은 결정질 규소 기판일 수 있다. 게다가, 기판(101)은 임의의 특정 크기 또는 형상으로 제한되지 않는다. 기판(101)은, 특히, 200 mm 직경, 300 mm 직경 또는 다른 직경들, 예컨대, 450 mm를 갖는 둥근 기판일 수 있다. 기판(101)은 또한, 임의의 다각형, 정사각형, 직사각형, 곡선형 또는 다른 방식의 비-원형 작업물, 예컨대, 평판 디스플레이들의 제조에 사용되는 다각형 유리 기판일 수 있다.
도 5a에 도시된 예는 상호연결 구조(502)가 기판(101) 상에 형성된 것을 보여주지만, 필요에 따라, 상호연결 구조(502)와 기판(101) 사이에 형성된 추가적인 구조들이 존재할 수 있다는 점에 주목한다. 일 예에서, 반도체 디바이스들의 기능들을 가능하게 하기 위해, 프론트-엔드 구조, 예컨대, 게이트 구조 및/또는 접촉 구조가 상호연결 구조(502)와 기판(101) 사이에 형성될 수 있다.
일 예에서, 상호연결 구조(502)에 포함된 절연 물질(506)은 유전체 물질, 예컨대, 산화규소 물질, 규소 함유 물질들, 도핑된 규소 물질들, 저-k 물질, 예컨대, 탄소 함유 물질들일 수 있다. 적합한 탄소 함유 물질들은 비정질 탄소, SiC, SiOC, 도핑된 탄소 물질들 또는 임의의 적합한 물질들을 포함한다. 저-k 절연 유전체 물질의 적합한 예들은 SiO 함유 물질들, SiN 함유 물질들, SiOC 함유 물질들, SiC 함유 물질들, 탄소계 물질들, 또는 다른 적합한 물질들을 포함한다.
절연 물질은 필요에 따라 플라즈마 강화 화학 기상 증착(CVD), 유동성 화학 기상 증착(CVD), 고밀도 플라즈마(HDP) 화학 기상 증착(CVD) 프로세스, 원자 층 증착(ALD), 주기적 층 증착(CLD), 물리 기상 증착(PVD) 등에 의해 형성될 수 있다.
절연 물질(506)에 형성된 금속 물질(504)은 노출되어, 금속 물질 상에 형성되는 다른 물질들을 수용할 준비가 된다. 유사하게, 절연 물질(506)은 또한, 필요할 때 프로세스 집적을 위해 제2 유형의 물질을 수용하도록 노출된다. 금속 물질(504)을 위한 물질들의 적합한 예들은, 특히, 텅스텐(W), 탄탈럼(Ta), 티타늄(Ti), 구리(Cu), 루테늄(Ru), 니켈(Ni), 코발트(Co), 크로뮴(Cr), 철(Fe), 망가니즈(Mn), 알루미늄(Al), 하프늄(Hf), 바나듐(V), 몰리브데넘(Mo), 팔라듐(Pd), 금(Au), 은(Au), 백금(Pt), 이들의 합금들, 및 이들의 조합들을 포함한다.
작동(404)에서, 기판(101) 상에 중합체 구조들을 형성하기 위해 중합체 브러시 구조 증착 프로세스가 수행된다. 여기서, 2개의 선택사항들인 하위 작동(404a 및 404b)이, 기판(101)의 특정 위치들 상에 선택적으로 중합체 브러시 구조들을 형성하기 위한 상이한 접근법들에 대해 설명된다.
하위 작동(404a)을 먼저 참조하면, 기판(101) 상에 중합체 브러시 물질(508)을 형성하기 위해 제1 하위 작동 프로세스(404a(1))가 수행된다. 중합체 브러시 물질(508)은 기판(101) 상에 스핀-온-코팅된 유기 물질일 수 있다. 중합체 브러시 물질(508)은 기판(101) 상에 선택성 없이 전역적으로 스핀-온-코팅될 수 있다. 일 실시예에서, 중합체 브러시 물질(508)을 형성하기에 적합한 유기 물질은 탄화수소 함유 물질을 포함한다. 일 예에서, 중합체 브러시 물질(508)은 벤젠 고리들을 갖거나 갖지 않는 OH(히드록시) 종결된 탄화수소 함유 물질, 벤젠 고리들을 갖거나 갖지 않는 실릴 관능화된 탄화수소 함유 물질들, 복수개-OH 기들 또는 복수개-실릴 기들 탄화수소 함유 물질 등이다. OH 종결된 탄화수소 함유 물질 또는 실릴 관능화된 중합체들의 적합한 예들은 폴리스티렌, 폴리아크릴산(PAAC), 폴리디메틸실록산(PDMS), 폴리메틸 메타크릴레이트(PMMA), 폴리(N-이소프로필아크릴아미드) 등을 포함한다.
일 예에서, 중합체 브러시 물질(508)은 [X-(CH2)n-OH](X는 임의의 적합한 화합물들이고, 금속, 금속 산화물 또는 금속 유전체 표면, 예컨대, Ag, Au, Cu 또는 Al 상에 형성됨), 또는 [X-(CH2)n-Si-Hm)], [X-(CH2-n-SiCl3)], [X-(CH2)n-OH], [X-(CH2)n-Si-OH] 또는 [X-(CH2-n-SiCl3)](유전체 표면들, 예컨대, SiO2, Al2O3, TiO, TaO, Si, 또는 다른 산화물들 상에 형성됨)와 같은 헤드 기들을 갖는다.
일 실시예에서, 중합체 브러시 물질(508)은 약 2 nm 내지 약 100 nm, 예컨대, 약 3 nm 내지 약 10 nm, 예를 들어, 약 5 nm의 두께로 기판(101) 상에 코팅될 수 있다. 일부 경우들에서, 중합체 브러시 물질(508)의 두께는, 원하는 물질이, 기판 표면에 걸쳐 전역적으로보다는 기판 상의 국한된 그리고 원하는 위치에 형성될 수 있도록, 후속하여 수행되는 선택적 증착 프로세스의 성능을 강화하기 위해 차단 층으로서 역할을 하기 위해서 상대적으로 더 높은 두께를 갖도록 조정될 수 있다.
일 예에서, 중합체 브러시 물질(508)은 기판 표면 상에 스핀-코팅될 수 있다. 다른 실시예에서, 중합체 브러시 물질(508)은 또한, 필요에 따라, 주입, 분무 증착 시스템, 분무 증착 시스템, 도 2에 도시된 바와 같은 화학 기상 증착 시스템(분무 CVD 또는 플라즈마 CVD를 포함함), 에어로졸 증착(AD) 프로세스, 에어로젯, 용액으로부터의 나노입자들 분무, 잉크젯, 메니스커스 코팅, 액침 코팅, 전기도금, 분무 코팅, 전기분무, 스크린 인쇄, 또는 다른 적합한 기법들을 사용하여 기판 상에 코팅될 수 있다.
탄화수소 함유 물질로부터의 OH(히드록시) 또는 실릴 종결된 기는 증착 프로세스를 가능하게 하기 위해 기판에 부착될 수 있는 부착 팁들로서 역할을 할 수 있다고 여겨진다. 그러한 프로세스는 또한, 선택적 증착 프로세스를 가능하게 하는 부착 메커니즘을 제공하는 것을 돕기 위한 "-로의 그라프팅" 프로세스로서 지칭될 수 있다.
제2 하위 작동 프로세스(404a(2))에서, 중합체 브러시 물질(508)의 특정 영역에 중합체 브러시 물질(508)을 선택적으로 열 처리하기 위해 열 프로세스가 수행된다. 열 프로세스는, 비교적 낮은, 예컨대, 섭씨 600 도 미만의 열 처리 온도를 갖는, 어닐링, 베이킹 또는 경화 프로세스일 수 있다. 중합체 브러시 물질(508)의 특정 영역들은, 도 5c2에 도시된 바와 같이, 처리된 중합체 구조들(510)을 형성하기 위해 선택적으로 경화되고/거나 열 처리된다. 일 예에서, 금속 물질(504)의 최상부 표면(507) 상의 영역들은 열 처리되도록 선택되고, 반면에 절연 물질(506)의 최상부 표면(505) 상의 중합체 브러시 물질(508)은 변화 없는(예를 들어, 열 처리되지 않은) 상태로 유지되도록 남겨둔다. 열 처리 프로세스는, 도 5c2에 도시된 바와 같이, 표면에 결합된 처리된 중합체 구조들(510)을 형성하기 위해, 중합체 브러시 물질(508)로부터 기판으로의 부착을 강화한다. 중합체 브러시 물질(508)이 선택적으로 열 처리될 때, 표면과 중합체 브러시 물질(508)로부터의 관능기들 사이의 화학 반응이 활성화되어, 처리된 중합체 구조들(510)을 형성한다. 열 처리 프로세스는, 처리된 중합체 구조들(510)을 금속 물질(504)의 최상부 표면(507) 상에 형성하기 위해, 표면에 대한 공유 결합을 선택적으로 활성화하도록 중합체 브러시 물질(508)을 처리한다.
일 실시예에서, 제2 하위 작동 프로세스(404a(2))에서 수행되는 열 처리 프로세스는, 선택적으로 중합체 브러시 물질(508)의 특정 영역들에, 예컨대, 금속 물질(504)의 최상부 표면(507) 상에 충분한 열을 제공할 수 있는 핫 플레이트, 오븐, 가열 챔버 또는 적합한 툴들 상에서 실행될 수 있다.
일 실시예에서, 열 처리 온도는 섭씨 약 100 도 내지 섭씨 700 도, 예컨대, 섭씨 약 400 도 내지 섭씨 600 도로 제어될 수 있다. 열 처리 시간은 약 1 초 내지 약 1 시간, 예컨대, 약 5 분 미만으로 제어될 수 있다.
열 처리 프로세스 동안, 중합체 브러시 물질(508)로부터의 종결된 히드록시(OH) 또는 실릴 기는 성공적인 화합물 부착 프로세스를 가능하게 하기 위해 기판 표면으로부터의 산소 또는 수소 공급원들과 반응하도록 활성화될 수 있다고 여겨진다. 결과적으로, 중합체 브러시들은 양호한 계면 제어로 기판 표면에 부착되고 접착될 수 있다.
처리된 중합체 구조들(510)로부터의 히드록실 또는 실릴 기들은 기판 표면에 부착되면서 표면 습윤 성능을 효율적으로 변경할 수 있고, 따라서, 기판 표면에 대한 처리된 중합체 구조들(510)의 부착을 가능하게 하는 상이한 습윤 능력을 갖는 표면을 효율적으로 제공할 수 있다고 여겨진다. 중합체 브러시 물질(508)로부터의 특정 관능기들 및 탄화수소 쇄들의 개수들 및/또는 길이는, 기판 표면과 반응할 때, 특정한 원하는 범위의 습윤 각도를 제공할 수 있다고 여겨진다. 일 예에서, 더 긴 탄화수소 쇄들을 갖는 히드록실 종결된 중합체 브러시 물질(508)은 소수성 표면 속성을 갖는다. 비교적 높은 탄화수소 쇄를 갖는 중합체 브러시 물질(508)은, 규소 표면 상에 배치될 때, 60 도 초과의 습윤 각도를 갖는다. 도 6에 도시된 예에서, 히드록실 종결된 중합체 브러시 물질은 기판 표면에 대해 높은 습윤 각도(θ)(예를 들어, 소수성 표면)를 갖는다. 소수성 표면 속성은, 기판의 다른 영역들에 흡수되거나 넓게 퍼지는 대신에, 기판 표면 상에 축적 및 응집되는 히드록실 종결된 중합체 브러시 물질을 초래한다. 그렇게 함으로써, 기판(101) 상에 형성된 바와 같은 처리된 중합체 구조들(510)은 기판 상의 특정한 원하는 위치 상에 국한되고 특정하게 배치될 수 있다. 예를 들어, 처리된 중합체 구조들(510)로부터의 소수성 표면 속성은, 도 5c2에 도시된 바와 같이, 처리된 중합체 구조들(510)이, 절연 물질의 표면(505) 상에 형성되지 않고 금속 물질(504)의 표면(507) 상에 국한되어 형성되는 것을 보조할 수 있고, 따라서, 기판의 원하는 위치들 상에만 중합체 브러시 물질(508)을 선택적으로 형성하는 선택적 증착을 제공한다. 일 예에서, 중합체 브러시 물질(508)로부터의 탄화수소 쇄들의 개수는 10 초과일 수 있다.
제3 하위 작동 프로세스(404a(3))에서, 중합체 브러시 물질(508)이 열 처리된 후에, 처리된 중합체 구조들(510)을 금속 물질(504)의 최상부 표면(507) 상에 선택적으로 형성하고, 그 다음, 제거 프로세스가 수행된다. 제3 하위 작동 프로세스(404a(3))에서의 제거 프로세스는, 도 5d에 도시된 바와 같이, 절연 물질(506)의 최상부 표면(505) 상에 남은 열 처리되지 않은 중합체 브러시 물질(508)을 선택적으로 제거한다. 제거 프로세스는 액체 용액을 활용하는 습식 프로세스 또는 플라즈마를 활용하는 건식 프로세스일 수 있다.
일 예에서, 제거 프로세스는 중합체 브러시 제거 용액을 이용하여 또는 제거 용액에 기판(101)을 액침 또는 침지시킴으로써 수행되는 습식 프로세스이다. 다른 예에서, 건식 프로세스, 예컨대, 증기 또는 플라즈마 프로세스가, 열 처리 프로세스를 겪지 않고 중합체 브러시 물질(508)의 표면들(514)과 반응하는 데에 활용된다. 습식 프로세스는 습식 탱크의 중합체 브러시 제거 용액을 이용하여 또는 제거 용액에 기판을 담그거나, 액침시키거나, 침지시킴으로써 수행된다. 중합체 브러시 제거 용액은, 미리 결정된 범위의 pH 값을 갖는, 알코올, 알칼리성, 중성 또는 산성 용액일 수 있다. 중합체 브러시 제거 용액의 선택은, 기판(101) 상에 남은 중합체 브러시 물질(508)의 물질 유형들에 기초한다. 다른 구체적인 예에서, 제거 프로세스는 기판을 처리 챔버에 위치시키고 플라즈마를 사용하여 기판의 표면을 처리함으로써 수행되는 건식 프로세스일 수 있다. 플라즈마는 제거 가스 혼합물에 의해 형성된다. 일 예에서, 제거 가스 혼합물은 적어도 하나의 할로겐 함유 가스, 산소 함유 가스를 포함한다. 할로겐 함유 가스의 적합한 예들은 HBr, CF4, CHF3, HCl, Cl2, CH2F2, C2F6, C2F8, C4F6, SF6, NF3, O2, CO2, CO 등을 포함한다.
하위 작동(404b)에서의 다른 선택사항에서, 도 5b1에 도시된 바와 같이, 개시제(530)를 기판(101) 상의 금속 물질(504)의 최상부 표면(507) 상에 선택적으로 형성하기 위해 제1 하위 작동 프로세스(404b(1))가 수행된다. 개시제(530)는, 기판(101) 상의 원하는 위치들을 활성화하기 위해 기판(101)의 특정 위치들 상에 또한 선택적으로 형성될 수 있는(또한, "-로부터의 그라프팅" 프로세스로 지칭됨) 물질 속성들을 갖는 유기 물질이다. 예를 들어, 개시제(530)는, 목표 물질을 기판(101) 상에, 기판 상의 원하는 위치들에 선택적으로 형성하는 것을 보조할 수 있는, 후속하여 수행되는 표면 유도 중합(SIP) 프로세스를 가능하게 하기 위해 금속 물질(504)의 최상부 표면(507) 상에 배치된 유기 단량체들일 수 있다.
일 예에서, 개시제(530)는 [X-(CH2)n-OH](X는 임의의 적합한 화합물들이고, 금속, 금속 산화물 또는 금속 유전체 표면, 예컨대, Ag, Au, Cu 또는 Al 상에 형성됨), 또는 [X-(CH2-n-SiCl3) 또는 [X-(CH2-n-Si-O-Cl3)](유전체 표면들, 예컨대, SiO2, Al2O3, TiO, TaO, Si, 또는 다른 산화물들 상에 형성됨)와 같은 헤드 기들을 갖는다.
제2 하위 작동 프로세스(404b(2))에서, 기상 중합 프로세스가 수행된다. 기상 중합 프로세스는, 도 5c1에 도시된 바와 같이, 개시제(530)를 단량체들로부터 중합체 브러시 구조들(532)로 변환한다. 개시제(530)가 금속 물질(504)의 표면(507) 상에 선택적으로 형성될 때, 기상 중합 프로세스는 수행될 때 기판(101)으로부터의 절연 물질(506)과 반응하지 않고 기판(101) 상의 개시제(530)와 반응하고, 따라서, 금속 물질(504)의 표면(507) 상에 중합체 브러시 구조들(532)을 선택적으로 형성한다.
일 실시예에서, 기상 중합 프로세스는 플라즈마와 함께 또는 플라즈마 없이 수행되는 증기 프로세스이다. 기상 중합 프로세스는 섭씨 250 도 미만, 예컨대, 섭씨 150 도 미만, 예를 들어, 섭씨 약 120 도의 온도에서 수행된다. 기상 중합 프로세스는 개시제(530)의 중합을 유도하기 위해 개시제(530)를 활성화시키고, 중합된 중합체 브러시 구조들(532)을 기판(101) 상에 형성한다.
일 예에서, 기상 중합 프로세스는 화학 기상 증착 챔버, 예컨대, 도 2에 도시된 처리 챔버에서 수행될 수 있다. 기상 중합 프로세스는 또한, 임의의 밀착 밀봉 맞춤형 인클로저들 또는 컨테이너들에서 수행될 수 있다. 기상 중합 프로세스는, 프로세스 동안 기판 표면에, 단량체들에, 예컨대, 스티렌들, 아크릴산들, N-이소프로필아크릴아미드 등에 기판(101)을 노출시키는 것에 의해 수행된다. 기상 중합 프로세스는, 개시제(530)가, 연결된 화합물 중합체 브러시 구조들(532)을 형성하는 것을 돕고, 다른 영역들(예를 들어, 절연 물질(506)의 최상부 표면(505))과 상이한 표면 속성을 제공하는 비교적 높은 그라프팅 밀도를 갖는 중합체 브러시 구조들(532)을 제공한다. 따라서, 다른 영역들(예를 들어, 절연 물질(506)의 최상부 표면(505))로부터의 표면 속성들과 상이한 원하는 표면 속성들을 갖는 중합체 브러시 구조들(532)을 제공함으로써, 목표 물질을 미리 결정된 위치 상에 선택적으로 형성하기 위한 선택적 증착 프로세스가 가능해진다.
위에서 논의된 바와 같이, 개시제(530) 또는 중합체 브러시 구조들(532)의 선택된 표면 속성은, 개시제(530) 및/또는 중합체 브러시 구조들(532)을 기판의 특정 영역들 상에 선택적으로 형성하는 것을 보조할 수 있다. 따라서, 그에 후속하여 수행되는, 기판의 특정 영역들 상에 또는 배타적으로 특정 영역들 상에 목표 물질을 선택적으로 형성하기 위한 선택적 증착 프로세스가 가능해질 것이다. 유사하게, 개시제(530) 및/또는 중합체 브러시 구조들(532)은 규소 표면 상에 배치될 때 60 도 초과의 표면 습윤 각도를 가질 수 있다. 개시제(530) 및/또는 중합체 브러시 구조들(532)은 적어도 3 초과의 수소 탄소 쇄를 가질 수 있다.
작동(406)에서, 처리된 중합체 구조들(510) 및 중합체 브러시 구조들(532)이, 각각 도 5d 및 5c1에 도시된 바와 같이 금속 물질(504) 상에 형성되고 절연 물질(506)의 최상부 표면(505)이 노출된 이후, 각각 도 5e2 및 5e1에 도시된 바와 같이 물질 층(516)을 형성하기 위해, 선택적 증착 프로세스가 수행된다. 수행되는 선택적 증착 프로세스는, 금속 물질(504) 상에 형성된 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)에 대해서가 아니라, 절연 물질(506)로부터의 물질들에 대해서 양립가능한 막 품질들 및 특성들을 갖는 물질 층(516)을 주로 형성하도록 수행된다. 결과적으로, 물질 층(516)은, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532) 상에보다는 절연 물질(506) 상에 선택적으로 형성되거나, 절연 물질(506)의 표면들(505)을 포함하여 기판(101)에 걸쳐 전역적으로 형성된다.
물질 층(516)이 절연 물질(506) 상에 형성되도록 선택되는 실시예들에서, 물질 층(516)은 유전체 물질이다. 물질 층(516)을 위한 유전체 물질의 적합한 예들은, 금속 유전체 물질들 또는 절연 유전체 물질들, 예컨대, AlN, WSiO2, WSi, SiO2, SiON, SiN, SiOC, SiC, Al2O3, AlON, 비정질 탄소, 탄소 함유 물질 또는 저-k 유전체 물질들, TiN, TaN, TiON, TaON, 하프늄 함유 산화물(HfOx), 산화지르코늄(ZrOx), 산화티타늄(TiOx), 산화탄탈럼(TaOx), 산화니오븀(NbOx), 산화철(FeOx), 산화이트륨(YOx), 산화알루미늄(AlOx) 등을 포함한다.
일 예에서, 선택적 증착 프로세스는 ALD 프로세스, CVD 프로세스, 또는 임의의 적합한 증착 프로세스일 수 있다. 본원에 도시된 일 예에서, 선택적 증착 프로세스는 도 1에 도시된 처리 챔버(100)를 활용하는 원자 층 증착 프로세스, 또는 도 2에 도시된 처리 챔버(200)를 활용하는 CVD 프로세스이다.
선택적 증착 프로세스가 ALD 프로세스인 예에서, 원자 층 증착(ALD) 프로세스는 자기 종결/제한 성장을 갖는 화학 기상 증착(CVD) 프로세스이다. ALD 프로세스는 단지 수 옹스트롬 또는 단층 수준의 두께를 산출한다. ALD 프로세스는, 주기들로 반복되는 2개의 별개의 반쪽 반응들로의 화학 반응의 분배에 의해 제어된다. ALD 프로세스에 의해 형성된 물질 층(516)의 두께는 반응 주기들의 개수에 따른다.
제1 반응은 기판 상에 흡수되는 분자 층의 제1 원자 층을 제공하고, 제2 반응은 제1 원자 층 상에 흡수되는 분자 층의 제2 원자 층을 제공한다. ALD 프로세스가 기판 조건들에 매우 민감하기 때문에, 절연 물질(506) 상에 형성되는 물질 층(516)은, 막 물질 속성 차이로 인해, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532) 상에 부착 또는 형성되지 못할 수 있다. 따라서, 기판으로부터의 상이한 위치들에서의 물질 속성들의 차이들을 활용함으로써, ALD 증착 프로세스로부터의 전구체들이 핵형성되고 절연 물질(506)로부터 제공되는 핵형성 부위들 상에서 성장하는 반면에, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)로부터의 표면들에 대해 불활성인 것을 허용하는 선택적 ALD 증착 프로세스가 가능하게 될 수 있다.
도 5a-5f에 도시된 예들은 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)이 금속 물질(504)의 표면(507) 상에 형성되는 것을 보여주지만, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)의 물질들은, 필요에 따라, 절연 물질(506)의 표면(505) 상에 형성되도록 선택될 수 있고 물질 층(516)이 금속 물질(504) 상에 선택적으로 형성되는 것을 허용하거나 그 반대의 경우도 마찬가지인 것에 주목한다. 도 5e2 및 5e1의 예에서, 물질 층(516)은 절연 물질(506)의 표면(505) 상에 형성되도록 선택되고, 그러면 물질 층(516)의 물질은, 기판(101)으로부터의 절연 물질(506)로부터 제공되는 절연 물질들에 쉽게 흡수되고 부착되도록 선택된다. 따라서, 선택적 ALD 증착 프로세스는, 절연 물질(506)을 금속 물질(504)로부터의 전도성 물질 상에 형성하지 않고, 지정된 부위들 상에만 성장시킨다.
ALD 증착 프로세스 동안, 제1 반응물 가스 혼합물의 펄스가, 물질 층(516)의 제1 단층을 형성하기 위해, 처리 챔버, 예컨대, 도 1에 도시된 처리 챔버(100) 내에 공급된다. 제1 단층은, 제1 단층으로부터의 원자들이 절연 물질(506)로부터의 원자들 상에 확실하게 부착되는 것을 허용하는 화학 반응에 의해 절연 물질(506) 상에(또는, 역으로 금속 물질(504) 상에) 흡수되는 것으로 여겨진다. 금속 물질(504)로부터의 전도성 물질은 절연 물질(506)로부터의 비전도성 물질과 상이한 화학적 속성들을 가질 수 있기 때문에, 금속 물질(504)로부터의 분자들은 물질 층(516)의 제1 단층으로부터의 원자들에 성공적으로 부착하지 못할 수 있고, 따라서, 제1 단층으로부터의 원자들이 절열 물질(506)의 원자들 상에 부착되는 것만을 허용한다. 이러한 방식으로, 후속하여 형성된 제2 단층은 제1 단층 상에만 선택적으로 증착되고, 따라서, ALD 프로세스의 선택적 증착을 가능하게 한다.
물질 층(516)이 절연 물질(506) 상에 형성되는 예에서, 물질 층(516)은 SiO2, SiN, SiON, SiOC, SiC, Si 함유 물질, 비정질 탄소, 하프늄 함유 산화물(HfOx), 산화지르코늄(ZrOx), 산화티타늄(TiOx), 산화탄탈럼(TaOx), 산화니오븀(NbOx), 산화철(FeOx), 산화이트륨(YOx), 산화알루미늄(AlOx) 등이다. 물질 층(516)이 금속 물질(504) 상에 형성되는 다른 예에서, 물질 층(516)은 필요에 따라 금속 함유 물질들, 예컨대, Ni, Ru, TaN, TiN, Pt, Ir, Cu, Al, W, 이들의 합금들 또는 임의의 적합한 물질들일 수 있다.
작동(408)에서, 물질 층(516)이 기판(101) 상에 형성된 이후, 그 다음, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)은, 도 5f에 도시된 바와 같이, 물질 층(516)을 물질 층(516)의 표면(505) 상에 남겨두면서 기판(101)으로부터 제거될 수 있다. 일 예에서, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)은, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)을 기판(101)으로부터 제거하기 위해, 산소 함유 가스 및/또는 수소 함유 가스를 활용하는 임의의 식각, 애싱 또는 스트라이핑 프로세스들에 의해 제거될 수 있다. 산소 함유 가스 및/또는 수소 함유 가스는 산화제(O·), 환원제(H·), 및 히드록실 기들(OH)을 효율적으로 형성할 수 있다. 산소 산화제는, 챔버로부터 배기될 수 있는 휘발성 화합물(예를 들어, CO2)을 형성하기 위해, 처리된 중합체 구조들(510) 및/또는 중합체 브러시 구조들(532)로부터의 탄소 원소와 반응할 수 있다고 여겨진다. 중합체 브러시 구조들(532)은 플라즈마 처리 챔버, 예컨대, 도 2에 도시된 처리 챔버(200) 또는 임의의 다른 적합한 처리 챔버들에서 제거될 수 있다는 것에 주목한다.
따라서, 기판 상에 선택적으로 형성된 중합체 브러시 구조들을 활용함으로써 기판 상에 형성된 구조의 상이한 표면들, 예를 들어, 상이한 부분들 상에 상이한 물질들을 형성하기 위한 선택적 증착 프로세스가 제공된다. 방법은, 선택적 ALD 프로세스가 목표 층을 상이한 물질들을 갖는 기판의 구조의 특정 위치들 상에, 구조의 상이한 표면들 상에 형성하는 것을 가능하게 하는 데에 중합체 브러시 구조들을 활용한다. 따라서, 원하는 상이한 유형의 물질들이 구조의 상이한 위치들 상에 형성된 구조가 획득될 수 있다.
전술한 내용은 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들은 그의 기본 범위로부터 벗어나지 않고 안출될 수 있으며, 그의 범위는 후속하는 청구항들에 의해 결정된다.

Claims (15)

  1. 기판 상에 원하는 물질들로 구조를 형성하는 방법으로서,
    유기 물질들을 기판의 표면 상에 배치하는 단계;
    상기 유기 물질들로부터 중합체 브러시 물질들을 상기 기판의 제1 영역 상에 선택적으로 형성하기 위해 섭씨 400 도 내지 섭씨 600 도의 프로세스 온도를 갖는 열 처리 프로세스를 수행하는 단계; 및
    상기 중합체 브러시 물질들에 의해 커버되지 않은, 상기 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함하는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  2. 제1항에 있어서,
    상기 유기 물질들은 유기 단량체들 또는 유기 중합체들인, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  3. 제1항에 있어서,
    상기 중합체 브러시 물질들은 벤젠 고리들을 갖거나 갖지 않는, OH(히드록시) 종결된 탄화수소 함유 물질 또는 실릴 관능화된 탄화수소 함유 물질들을 포함하는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  4. 제1항에 있어서,
    상기 중합체 브러시는 폴리스티렌, 폴리아크릴산(PAAC), 폴리디메틸실록산(PDMS), 폴리메틸 메타크릴레이트(PMMA) 및 폴리(N-이소프로필아크릴아미드)로 구성된 군으로부터 선택되는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  5. 삭제
  6. 삭제
  7. 제1항에 있어서,
    상기 열 처리 프로세스는 상기 기판의 상기 제1 영역 상에 배치된 상기 유기 물질에 대해 선택적으로 열 에너지를 제공하는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  8. 제7항에 있어서,
    상기 기판의 상기 제1 영역 상에 선택적으로 상기 중합체 브러시 물질들을 형성하기 위해 상기 유기 물질이 활성화되고, 상기 기판의 상기 제2 영역 상의 상기 유기 물질은 변화 없는 상태로 남겨두는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  9. 제1항에 있어서,
    상기 유기 물질은 규소 함유 표면 상에 배치될 때 소수성 표면 속성을 갖는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  10. 제9항에 있어서,
    상기 유기 물질은 규소 함유 표면 상에 배치될 때 60 도 초과의 습윤 각도를 갖는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  11. 제1항에 있어서,
    상기 기판의 상기 제2 영역이 금속 함유 물질인 경우, 상기 물질 층은 금속 함유 물질인, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  12. 제1항에 있어서,
    상기 기판의 상기 제2 영역이 유전체 물질인 경우, 상기 물질 층은 유전체 물질인, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  13. 기판 상에 원하는 물질들로 구조를 형성하는 방법으로서,
    유기 물질들을 기판의 표면 상에 배치하는 단계;
    상기 유기 물질들로부터 중합체 브러시 물질들을 상기 기판의 제1 영역 상에 선택적으로 형성하기 위해 열 처리 프로세스를 수행하는 단계; 및
    상기 중합체 브러시 물질들에 의해 커버되지 않은, 상기 기판의 제2 영역 상에 물질 층을 선택적으로 형성하는 단계를 포함하고,상기 열 처리 프로세스는 섭씨 250 도 미만의 프로세스 온도를 갖는 증기 중합 프로세스이고,
    상기 증기 중합 프로세스는 단량체들을 상기 유기 물질로부터 중합체 화합물들로 집합시키는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  14. 제1항에 있어서,
    원자 층 증착 프로세스에 의해 상기 물질 층을 선택적으로 형성하는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
  15. 제1항에 있어서,
    상기 중합체 브러시 물질들은 10 초과의 탄화수소 쇄를 갖는, 기판 상에 원하는 물질들로 구조를 형성하는 방법.
KR1020207000821A 2017-06-15 2018-05-04 중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스 KR102316187B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/624,648 2017-06-15
US15/624,648 US10157740B1 (en) 2017-06-15 2017-06-15 Selective deposition process utilizing polymer structure deactivation process
PCT/US2018/031019 WO2018231359A1 (en) 2017-06-15 2018-05-04 Selective deposition process utilizing polymer structure deactivation process

Publications (2)

Publication Number Publication Date
KR20200008020A KR20200008020A (ko) 2020-01-22
KR102316187B1 true KR102316187B1 (ko) 2021-10-25

Family

ID=64604891

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020207000821A KR102316187B1 (ko) 2017-06-15 2018-05-04 중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스

Country Status (6)

Country Link
US (1) US10157740B1 (ko)
JP (1) JP6882536B2 (ko)
KR (1) KR102316187B1 (ko)
CN (1) CN110663098B (ko)
TW (1) TWI728249B (ko)
WO (1) WO2018231359A1 (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021507520A (ja) * 2017-12-17 2021-02-22 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 選択的堆積によるケイ素化合物膜
US20200131628A1 (en) * 2018-10-24 2020-04-30 Entegris, Inc. Method for forming molybdenum films on a substrate
US11738366B2 (en) * 2019-01-25 2023-08-29 The Regents Of The University Of California Method of coating an object
DE102019106546A1 (de) * 2019-03-14 2020-09-17 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur herstellung von optoelektronischen halbleiterbauteilen und optoelektronisches halbleiterbauteil
US11307496B2 (en) 2019-11-19 2022-04-19 International Business Machines Corporation Metal brush layer for EUV patterning
JP7227122B2 (ja) * 2019-12-27 2023-02-21 株式会社Kokusai Electric 基板処理方法、半導体装置の製造方法、基板処理装置、およびプログラム
KR102406174B1 (ko) * 2020-09-08 2022-06-08 주식회사 이지티엠 선택성 부여제를 이용한 영역 선택적 박막 형성 방법
WO2024203436A1 (ja) * 2023-03-31 2024-10-03 富士フイルム株式会社 半導体デバイス処理用の組成物、修飾基板の製造方法、積層体の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160244581A1 (en) 2015-02-19 2016-08-25 International Business Machines Corporation Hybrid topographical and chemical pre-patterns for directed self-assembly of block copolymers

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6413587B1 (en) 1999-03-02 2002-07-02 International Business Machines Corporation Method for forming polymer brush pattern on a substrate surface
KR100527409B1 (ko) * 2003-04-21 2005-11-09 한국과학기술원 백나노미터 이하의 고정밀 나노 미세패턴 및 자성 금속 점정렬 형성방법
JP2005191511A (ja) * 2003-12-02 2005-07-14 Dainippon Screen Mfg Co Ltd 基板処理装置および基板処理方法
US7514764B2 (en) * 2005-03-23 2009-04-07 Wisconsin Alumni Research Foundation Materials and methods for creating imaging layers
EP1754731A1 (en) * 2005-08-16 2007-02-21 Nederlandse Organisatie voor Toegepast-Natuuurwetenschappelijk Onderzoek TNO Method of modifying materials surfaces
US8030212B2 (en) * 2007-09-26 2011-10-04 Eastman Kodak Company Process for selective area deposition of inorganic materials
US8133664B2 (en) * 2009-03-03 2012-03-13 Micron Technology, Inc. Methods of forming patterns
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition
EP2416350A1 (en) 2010-08-06 2012-02-08 Imec A method for selective deposition of a semiconductor material
KR101200796B1 (ko) * 2010-10-29 2012-11-13 숭실대학교산학협력단 고분자 브러쉬를 이용한 고성능 및 안정한 용액공정용 트랜지스터 제조방법
US9147574B2 (en) * 2013-03-14 2015-09-29 Tokyo Electron Limited Topography minimization of neutral layer overcoats in directed self-assembly applications
KR102205853B1 (ko) * 2013-06-27 2021-01-21 인텔 코포레이션 논-리소그래피식으로 패터닝된 지향성 자가 조립 정렬 촉진 층들
US9236292B2 (en) 2013-12-18 2016-01-12 Intel Corporation Selective area deposition of metal films by atomic layer deposition (ALD) and chemical vapor deposition (CVD)
US9515166B2 (en) 2014-04-10 2016-12-06 Applied Materials, Inc. Selective atomic layer deposition process utilizing patterned self assembled monolayers for 3D structure semiconductor applications
JP6629312B2 (ja) * 2014-07-03 2020-01-15 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ 選択的堆積のための方法及び装置
TWI632437B (zh) * 2014-11-07 2018-08-11 羅門哈斯電子材料有限公司 用於形成凸紋影像的方法
US9646883B2 (en) * 2015-06-12 2017-05-09 International Business Machines Corporation Chemoepitaxy etch trim using a self aligned hard mask for metal line to via
US9576817B1 (en) * 2015-12-03 2017-02-21 International Business Machines Corporation Pattern decomposition for directed self assembly patterns templated by sidewall image transfer
US9632408B1 (en) * 2016-10-12 2017-04-25 International Business Machines Corporation Graphoepitaxy directed self assembly

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160244581A1 (en) 2015-02-19 2016-08-25 International Business Machines Corporation Hybrid topographical and chemical pre-patterns for directed self-assembly of block copolymers

Also Published As

Publication number Publication date
TWI728249B (zh) 2021-05-21
TW201905229A (zh) 2019-02-01
JP6882536B2 (ja) 2021-06-02
US10157740B1 (en) 2018-12-18
WO2018231359A1 (en) 2018-12-20
CN110663098B (zh) 2023-03-03
US20180366318A1 (en) 2018-12-20
JP2020524402A (ja) 2020-08-13
KR20200008020A (ko) 2020-01-22
CN110663098A (zh) 2020-01-07

Similar Documents

Publication Publication Date Title
KR102316187B1 (ko) 중합체 구조 비활성화 프로세스를 활용하는 선택적 증착 프로세스
US10892161B2 (en) Enhanced selective deposition process
TWI746728B (zh) 半導體處理裝置
CN1898409B (zh) 形成高质量低温氮化硅层的方法和设备
KR100735938B1 (ko) Ｔｉ막 및 ＴｉＮ막의 성막 방법, 접촉 구조체 및 컴퓨터 판독 가능한 기억 매체
JP2024102093A (ja) 間隙充填堆積プロセス
JP5522979B2 (ja) 成膜方法及び処理システム
CN1735710A (zh) 形成高质量的低温氮化硅膜的方法和设备
US20060127601A1 (en) Film formation method
WO2015041747A1 (en) Methods for etching an etching stop layer utilizing a cyclical etching process
TW201839849A (zh) 具有選擇性阻隔層的結構
TW201303999A (zh) 電漿處理方法及元件分離方法
JP4960193B2 (ja) 半導体装置の製造方法及び半導体装置の製造装置
TW202021046A (zh) 形成具有嵌入式阻障層的穿孔之方法
JP5374749B2 (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP5374748B2 (ja) 絶縁膜の形成方法、コンピュータ読み取り可能な記憶媒体および処理システム
JP5004432B2 (ja) 金属シリサイド膜を形成する方法、前処理方法、成膜システム、制御プログラムおよびコンピュータ記憶媒体
CN115274549A (zh) 减低互连介电阻挡堆叠中陷阱引发的电容的方法
TWI868200B (zh) 間隙填充沉積製程
TW201903834A (zh) 自對準觸點與閘極處理流程
US20240379377A1 (en) Substrate processing method and substrate processing apparatus
US20190148150A1 (en) Methods for forming capping protection for an interconnection structure
JP2009246210A (ja) 窒化珪素膜の製造方法、窒化珪素膜積層体の製造方法、コンピュータ読み取り可能な記憶媒体およびプラズマｃｖｄ装置
WO2010113928A1 (ja) 窒化珪素膜の成膜方法、半導体メモリ装置の製造方法およびプラズマｃｖｄ装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0105 International application

Patent event date: 20200110

Patent event code: PA01051R01D

Comment text: International Patent Application

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201228

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210716

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20211018

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20211019

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee