KR101200796B1 - 고분자 브러쉬를 이용한 고성능 및 안정한 용액공정용 트랜지스터 제조방법 - Google Patents
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Abstract
본 발명은 유전체 표면을 개질하여 고효율의 전계효과 트랜지스터를 제조한는 방법에 관한 것으로서, 구체적으로는 유전체 표면에 하이드록시로 말단이 기능화된 폴리머 브러쉬를 그래프팅하여 표면을 개질하여, 고성능의 안정한 전계효과 트랜지스터를 제조하는 방법에 관한 것이다. 본 발명은 산화 기판 위에 하이드록시기를 갖는 고분자를 스핀 코팅하여 고분자 브러쉬를 형성하는 단계; 고분자 브러쉬가 형성된 기판을 가열 및 세정하는 단계; 및 유기반도체 필름을 상기 기판 위에 스핀 코팅하는 단계를 포함하는 전계효과 트랜지스터 제조방법을 제공한다.
Description
본 발명은 유전체 표면을 개질하여 고효율의 전계효과 트랜지스터를 제조한는 방법에 관한 것으로서, 구체적으로는 유전체 표면에 하이드록시로 말단이 기능화된 폴리머 브러쉬를 그래프팅하여 표면을 개질하여, 고효율의 안정한 전계효과 트랜지스터 (field-effect transistors, 이하 “FETs”라 한다)를 제조하는 방법에 관한 것이다.
유기 전계 효과 트랜지스터(Organic field-effect transistors, 이하 “OFETs”라 한다)는 대면적 디스플레이의 백플레인(backplane)에 사용될 수 있기 때문에 최근 관심이 집중되고 있다. OFETs 성능은 게이트 유전체 구성 층의 표면 특성에 의해 크게 영향을 받는데, 이는 OFETs에서의 전하 캐리어 수송이 유전체 계면 가까이에 있는 유기반도체 박막 내에서 발생하기 때문이다. 유전체의 표면특성은 분자 배열, 유기 반도체 층의 필름 형태(morphology) 및 계면에서의 전하 트래핑(charge trapping)에 의해 결정될 수 있다. 따라서 반도체/유전체 계면을 제어함으로써 OFETs의 전계효과 이동도(field-effect mobility)를 효과적으로 증가시킬 수 있다.
현재 다양한 말단 기능성(terminal functionalities) 및 쇄 길이(chain length)를 가진 자기 조립 박막(Self-assembled monolayers , 이하 "SAMs"라 한다)이 반도체/유전체 계면을 제어하기 위하여 사용되고 있다. 구체적으로는 옥타데실트리클로로실란(octadecyltrichlorosilane, 이하 "ODTS"라 한다) 또는 헥사메틸디실라잔(hexamethyldisilazane, 이하 "HMDS"라 한다)를 이용하여 산화 유전체를 처리하여 전계 효과 이동도를 개선하고 있으며, 다양한 종류의 반도체에서 누설 전류를 낮추고 있다.
하지만 상기 SAMs 분자와 산화 절연 기판 사이의 축합이 불완전한 경우, SAMs 에 의해 충분히 덮혀지지 않거나, 국지적인 구조 결함이 형성된다. 이러한 특성은 접촉하는 반도체 층에서 바람직하지 않은 결정 배열을 야기하고, 반도체/유전체 계면에서 전하 트래핑 사이트(charge trapping sites)를 생성한다.
유전체 표면을 개질하는 또 다른 방법으로서, 폴리스티렌(PS), 폴리비닐페놀(PVP) 또는 폴리이미드(PI)와 같은 고분자 버퍼층을 삽입하는 방법이 있다. 고분자 버퍼층을 삽입하는 방법은 상기 SAMs 기능화와 비교하여, 간단한 필름 증착공정으로 가능하고, 핀홀 및 결함이 최소한으로 발생하므로 표면 커버리지(coverage)는 상대적으로 완전하다. 게다가, 유전체 표면의 화학적 물성은 폴리머의 선택에 의해 제어할 수 있다. 그러나 스핀 코팅에 의해 형성된 고분자 버퍼층은 용액공정을 통하여 유기 반도체를 증착되는 동안 버퍼층의 디라미네이션(delamination) 때문에 용액 공정용 유기 반도체에는 적용할 수 없다는 문제점이 있다.
본 발명에서는 상기한 종래기술의 문제점을 해결하기 위하여, SAMs 기능화 방법과 고분자 버퍼층의 이점을 결합하여, 말단이 기판에 고정되는 고분자 브러쉬를 이용하여 유전체 표면을 개질하는 방법을 제공하고자 한다.
고분자 버퍼층의 스핀 코팅과 대비하여, 고분자 브러쉬는 공유 결합에 의해 강한 접착 고분자층을 형성한다. 이로 인해 용액 공정 동안 디라미네이션(deramination) 또는 크래킹에 영향을 받지 않기 때문에, 용액 공정용 유기 반도체에 적용될 수 있게 된다. 결합이 충분히 밀집되어 있고, 고분자 쇄가 치밀하기 때문에 고분자는 높은 밀도로 묶인 핀홀이 없는 필름을 형성한다. 그러나, 종래 고분자를 결합하는 "grafting from" 방법에서는 개시제를 표면 위에 반응시킨 후, 양이온성 중합(cationic polymerization), 음이온성 중합(annionic polymerization), 또는 원자이송라디칼 중합(atom transfer radical polymerization, ATRP)과 같은 중합이 수반되어야 하므로 , 비용 및 시간이 많이 소요된다.
본 발명에서는 상기한 문제점을 해결하기 위하여 말단이 기능화된 고분자를 사용하여 간편하게 유전체 표면을 개질하여 고성능 및 안정한 전계효과 트랜지스터(field-effect transistors, 이하 "FETs"라 한다.)를 제조하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 말단이 기능화된 고분자를 사용하여 간편하게 유전체 표면을 개질하여 고성능의 전계효과 트랜지스터(FETs)를 제조하는 방법을 제공하는 것을 목적으로 한다.
상기한 과제를 해결하기 위하여, 본 발명의 적절한 실시 형태에 따르면, 산화 기판 위에 하이드록시기를 갖는 고분자를 스핀 코팅하여 고분자 브러쉬를 형성하는 단계; 고분자 브러쉬가 형성된 기판을 가열 및 세정하는 단계; 및 유기반도체 필름을 상기 기판 위에 스핀 코팅하는 단계를 포함하는 전계효과 트랜지스터의 제조방법을 제공한다.
본 발명의 다른 적절한 실시 형태에 따르면, 상기 유기반도체는 펜타센(Pentacene), 폴리(3-헥실티오펜)(P3HT, Poly(3-Hexylthiophene)), 트리에틸실릴에티닐 안트라디티오펜(TES-ADT), TIPS-펜타센(TIPS-Pentacene), F8T2(Poly 9,9-dioctylfluorene-alt-bithiophene), PTCDI(perylene tetracarboxylic diimide), PQT12(poly 3,3'''-didodecylquaterthiophene)로 이루어진 군에서 선택된 1종인 것을 특징으로 한다.
본 발명의 다른 적절한 실시 형태에 따르면, 상기 고분자는 폴리스티렌, 폴리메틸메타크릴레이트 및 폴리에틸렌옥사이드로 이루어진 군에서 선택된 1종인 것을 특징으로 한다.
본 발명의 또 다른 적절한 실시 형태에 따르면, 상기 가열 단계는 고분자의 유리전이온도 이상에서 24시간 이상 진공에서 가열하는 것을 특징으로 한다.
본 발명의 또 다른 적절한 실시 형태에 따르면, 하이드록시기를 갖는 고분자로 이루어진 고분자 브러쉬를 포함하는 전계효과 트랜지스터를 제공한다.
본 발명에서 제조된 전계효과 트랜지스터는 디바이스 성능이 많이 향상되었고, 특히, 종래 방법으로 제조된 디바이스와 비교하여 높은 전계 효과 이동도를 나타내며, 106정도의 on/off current ratio를 나타낸다. 또한 본 발명의 고분자 브러쉬는 종래 유전체 표면 처리방법과 비교하여 최소한의 핀홀과 결함을 가져서 완전한 표면 커버리지를 나타내기 때문에 우수한 전기적 안정성과 대기 중에서의 안정성을 나타낸다.
도 1a는 그래프팅 투(grafting to) 방법으로 폴리스티렌 브러쉬가 형성되는 것을 개략적으로 나타낸 것이고, 도 1b는 폴리스티렌 브러쉬를 기반으로 한 TES-ADT FETs를 도시한 것이다.
도 2는 실시예 1(a), 실시예 2(b), 비교예 1(c) 및 비교예 2(d)에서 제조된 TES-ADT FETs의 드레인 전류(Id)-게이트 전압(VG)를 나타낸 것이다.
도 3(a)는 표면 정상방향을 따라 측정된 실시예 1(a), 실시예 2(b), 비교예 1(c), 비교예 2(d)의 XRD 강도를 나타낸 것이다.
도 3(b)은 실시예 1에서 제조된 트랜지스터의 2D grazing 입사 X 선 회절(2D GIXD) 패턴을 나타낸 것이다.
도 3(c)는 실시예 1에서 제조된 트랜지스터의 브래그 피크 주변에서 관찰되는 Diffuse X-ray scattering intensities을 나타낸 것이다.
도 3(d)는 실시예 1(a), 실시예 2(b), 비교예 1(c), 비교예 2(d)에 제조된 트랜지스터의 디퓨즈 스캐터링 강도의 full width at half maximum (FWHM)을 나타낸 것이다.
도 4는 문턱전압(threshold voltage, V th )을 측정하여 본 발명에서 제조된 TES-DAT FETs의 전기적 안정성을 나타낸 것이다.
도 5는 비교예 2 및 실시예 1에서 제조된 디바이스를 4달 동안 암조건 공기 중에 저장한 후 트랜지스터 디바이스의 대기중에서의 안정성을 나타낸 것이다
도 2는 실시예 1(a), 실시예 2(b), 비교예 1(c) 및 비교예 2(d)에서 제조된 TES-ADT FETs의 드레인 전류(Id)-게이트 전압(VG)를 나타낸 것이다.
도 3(a)는 표면 정상방향을 따라 측정된 실시예 1(a), 실시예 2(b), 비교예 1(c), 비교예 2(d)의 XRD 강도를 나타낸 것이다.
도 3(b)은 실시예 1에서 제조된 트랜지스터의 2D grazing 입사 X 선 회절(2D GIXD) 패턴을 나타낸 것이다.
도 3(c)는 실시예 1에서 제조된 트랜지스터의 브래그 피크 주변에서 관찰되는 Diffuse X-ray scattering intensities을 나타낸 것이다.
도 3(d)는 실시예 1(a), 실시예 2(b), 비교예 1(c), 비교예 2(d)에 제조된 트랜지스터의 디퓨즈 스캐터링 강도의 full width at half maximum (FWHM)을 나타낸 것이다.
도 4는 문턱전압(threshold voltage, V th )을 측정하여 본 발명에서 제조된 TES-DAT FETs의 전기적 안정성을 나타낸 것이다.
도 5는 비교예 2 및 실시예 1에서 제조된 디바이스를 4달 동안 암조건 공기 중에 저장한 후 트랜지스터 디바이스의 대기중에서의 안정성을 나타낸 것이다
본 발명은 말단이 기능화된 고분자를 사용하여 간편하게 유전체 표면을 개질하여 고성능이고 안정한 용액공정용 FETs를 제조 방법에 관한 것이다.
구체적으로는 SAMs 기능화 방법과 고분자 버퍼층의 이점을 결합하여, 말단이 기판에 고정되는 고분자 브러쉬를 이용하여 유전체 표면을 개질한다. 고분자 브러쉬는 기판 표면과 고분자 쇄 사이에서 공유 결합을 형성하여, 기판 위에 강한 접착 고분자층을 형성한다. 이로 인해 용액 공정 동안 디라미네이션(deramination) 또는 크래킹에 영향을 받지 않기 때문에, 용액 공정 유기 반도체에 적용될 수 있게 된다. 결합이 충분히 밀집되어 있고, 고분자 쇄가 치밀하기 때문에 고분자는 높은 밀도로 고정된 핀홀이 없는 필름을 형성할 수 있다.
상기에서 말단이 기능화된 고분자는 하이드록시로 기능화된 폴리스티렌(polystyrene, PS), 폴리메틸메타크릴레이트(PMMA) 또는 폴리에틸렌옥사이드(PEO)를 바람직하게 사용할 수 있으며, 보다 바람직하게는 하이드록기 말단기를 가진 폴리스티렌을 사용할 수 있다.
아래에서는 설명의 편의를 위하여 상기 고분자들 중 폴리스티렌을 사용하는 경우를 예시로 들어서 설명한다.
먼저 산화 기판 위에 하이드록시로 기능화된 폴리스티렌을 스핀 코팅하여 고분자 브러쉬를 형성한다. 다음으로 고분자 브러쉬가 형성된 기판을 가열 및 세정하여 산화기판 위에 그래프트되어 핀홀이 없는 높은 밀도의 폴리스티렌 브러쉬 층을 형성한다. 상기 가열공정은 고분자의 유리전이온도 이상에서 24~72시간동안 진공에서 가열하는 것이 바람직하며, 160~180℃에서 24~72시간동안 진공에서 가열하는 것이 특히 바람직하다.
다음으로 상기 폴리스티렌 브러쉬가 형성된 기판위에 유기 반도체 필름을 스핀 코팅한다. 상기에서 사용되는 유기 반도체는 트리에틸실릴에티닐 안트라디티오(Triethylsilylethynyl anthradithiophene, 이하 "TES-ADT"라 한다), TIPS-펜타센(TIPS-Pentacene), F8T2(Poly 9,9-dioctylfluorene-alt-bithiophene), PTCDI(perylene tetracarboxylic diimide) 및 PQT12(poly 3,3'''-didodecylquaterthiophene)로 이루어진 군에서 선택된 1종을 사용할 수 있다.
이렇게 제조된 FETs 디바이스는 종래 방법으로 제조된 FETs와 대비하여 우수한 성능을 나타낸다. 특히 높은 전계효과 이동도와 106 정도의 on/off current ratio를 나타낸다. 또한 높은 그래프트 밀도를 가진 폴리스티렌 브러쉬는 핀홀과 결함을 최소화하는 완전한 표면 커버리지를 가지기 때문에 우수한 전기적 안정성 및 환경 안정성을 나타낸다. 이는 옥타데실트리클로로실란(ODTS) 및 헥사메틸디실라잔(HMDS)과 같은 종래 유전체 표면 처리방법과 대비하여 개선된 점이라고 할 수 있다.
이하에서는 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도 1a는 그래프팅 방법으로 폴리스티렌 브러쉬가 형성되는 것을 개략적으로 나타낸 것이고, 도 1b는 폴리스티렌 브러쉬를 기반으로 한 TES-ADT FETs를 도시한 것이다.
도 1a 및 도 1b를 보면, TES-ADT FETs는 heavily-doped n-형 Si 기판 위에 형성되는데, 일반적으로 게이트 전극으로 사용된다. 열 성장 300nm 두께 SiO2층은 게이트 유전체로 제공된다. 본 발명에서 설명한 간단한 그래프팅 방법이란 말단 하이드록시기를 가진 폴리스티렌(hydroxyl-terminated polystyrene, 이하 "PS-OH"라 한다.)을 기판 위에 그래프팅 하는 것을 의미한다. 도 1a에서 도시된 것처럼, 말단 하이드록시 기를 가진 폴리스티렌은 톨루엔 용액에 용해된 후 기판 위에 스핀코팅되고, 폴리스티렌의 유리전이온도 이상으로 열처리(thermal annealing)하여 SiO2 상에 고정되어 폴리스티렌 브러쉬를 형성한게 된다. 상기 열처리(thermal annealing)는 160~180℃에서 24~72시간동안 진공에서 가열시켜서 이루어진다.
구체적으로는 PS-OH의 말단 하이드록시 기는 기판 위에서 분산되고 SiO2의 실라놀기와 PS-OH 사이에서 축합반응에 의하여 SiO2와 반응한다. 이후 미반응 폴리스티렌 쇄를 제거하기 위하여 다량의 유기용매를 사용하여, 폴리스티렌 브러쉬로 개질된 기판을 세정한다. 상기 용매는 톨루엔, 벤젠, 또는 크실렌을 사용할 수 있다. 본 발명에서 고분자 브러쉬가 폴리스티렌인 경우에는 톨루엔을 바람직하게 사용할 수 있다. 이때 폴리스티렌 브러쉬의 두께 및 그래프팅 밀도는 PS-OH의 분자량으로 조절할 수 있다.
다음으로 TES-ADT 필름이 1.5wt%의 헥산 용액에서 폴리스티렌 브러쉬 처리된 기판 위로 스핀 코팅된다. 다음으로 TES-ADT 필름은 압력 10kPa에서 1,2-디클로로에탄 증기(1,2-dichloroethane vapor)를 사용하여 유리챔버 내에서 20~40분 동안 용매-증기 어닐링(solvent-vapor annealing)된다. 솔벤트 어닐링 (solvent annealing) 후 샘플들은 진공챔버에서 24시간동안 건조시킨다. 다음으로 50nm의 Au 소스/드레인 전극이 새도우 마스크(shadow mask)를 통하여 열적으로 증착되어 전계효과 트랜지스터를 제조한다.
도 1(b)은 상기 방법으로 제조된 폴리스티렌 브러쉬 상부 접촉(top contact) TES-ADT FETs를 개략적으로 도시한 것이다.
이하에서는 실시예를 들어서 본 발명을 상세하게 설명하지만, 아래의 실시예에 의하여 본 발명의 권리범위가 제한되는 것은 아니다.
실시예 1
300nm 두께의 산화층이 열 성장된 n-형 Si 웨이퍼를 기판으로 사용한다. 상기 웨이퍼는 게이트 전극으로 제공되고, 산화층은 게이트 절연체로 작동한다. 실리콘 산화 표면을 처리하기 전에, Si 웨이퍼는 피라나 용액(piranha solution)으로 30분간 100℃에서 세정한 후, 다량의 증류수로 다시 세정하였다. 다음으로 세정된 SiO2 기판 위에 분자량이 Mn=1.6kg/mol이고 말단 하이드록시기를 갖는 폴리스티렌(PS-OH, Polymer Source Inc. 제조)을 0.5wt% 톨루엔 용액에서 스핀 코팅한 후, 170℃에서 48시간동안 진공에서 가열시켰다. 상기 가열에 의하여 폴리스티렌 쇄의 하이드록시 말단기가 SiO2 기판의 산화층과 반응한다. 고정된 폴리스티렌 브러쉬 개질 기판은 톨루엔으로 세정하여 미반응 폴리스티렌 쇄를 세정한다. 샘플은 100℃에서 24시간 동안 진공챔버에서 열처리(aneal)하여 샘플을 제조하였다. 다음으로 100nm 두께의 트리에틸실릴에티닐 안트라디티오펜(TES-ADT) 필름을 1.5wt% 헥산용액에서 PS 브러쉬 처리된 기판 위에 스핀코팅하였다. TES-ADT 필름은 압력 10kPa에서 1,2-디클로로에탄 증기(1,2-dichloroethane vapor)를 사용하여 유리챔버 내에서 30분 동안 용매-증기 어닐링(solvent-vapor annealing)하였다. 용매 어닐링(solvent annealing) 후 샘플들은 진공챔버에서 24시간동안 건조되었다. 디바이스는 새도우 마스크(shadow mask)를 통과시켜서 Au를 증착시켜서 최종적으로 유기 전계 효과 트랜지스터를 제조하였다.
실시예 2
분자량이 Mn=19.5kg/mol인 말단 하이드록시기를 갖는 폴리스티렌(PS-OH, Polymer Source Inc. 제조)을 사용한 것 이외에는 실시예 1과 동일한 방법으로 유기 전계 효과 트랜지스터를 제조하였다.
비교예 1 (HMDS)
말단 하이드록시기를 갖는 폴리스티렌 대신에 헥사메틸디실라잔(HMDS, Aldrich Chemical Co 제조)을 사용한 것 이외에는 실시예 1과 동일하게 유기 전계 효과 트랜지스터를 제조하였다. HMDS의 사용량은 ellipsometry, AFM, FT-IR a 및 X선 반사율을 통하여 결정하였다.
비교예 2 (ODTS)
하이드록시 말단 기능화 폴리스티렌 대신에 옥타데실트리클로로실란(ODTS, Gelest, Inc 제조)을 사용한 것 이외에는 실시예 1과 동일하게 유기 전계 효과 트랜지스터를 제조하였다.
상기 실시예 1, 실시예 2, 비교예 1 및 2에서 제조된 SiO2 게이트 유전체상의 모든 샘플들은 X-선 반사율(X-ray reflectivity), 퓨리에 변환 적외선 분광기(Fourier-transform infrared spectroscopy FT-IR), 원자력현미경(Atomic Force Microscopy, AFM) 및 접촉각 측정을 통하여 분석하였다.
TES-ADT 필름의 결정구조는 포항 가속기 연구소(Pohang Accelerator Laboratory, KR)의 5A beamline에서 싱크로트론 X선 회절분석(synchrotron X-ray diffraction, XRD)을 통하여 측정하였다. 트랜지스터 전류-전압 특성은 실온, 어두운 환경의 주변조건하에서 Keithley 2400 and 236 source/measure units을 사용하여 측정하였다.
하기 표 1은 상기 실시예 및 비교예에서 제조된 트랜지스터의 디바이스 특성을 측정하여 나타낸 것이다.
| 유전체 개질 |
유전체 표면 특헝 | OFET 물성 | ||||
| 두께 (Å) |
표면거칠기(Å) | 표면에너지(mJ/m2) | 전계효과 이동도 (cm2/Vs) |
ON/OFF current ratio |
Vth (V) |
|
| 비교예 1 (HMDS) |
5.2 (±0.3) |
2.1 (±0.3) |
43.6 (±1.2) |
0.16 (±0.11) |
1.3x105 | 0.4 (±1.9) |
| 비교예 2 (ODTS) |
17.2 (±0.5) |
2.7 (±0.5) |
25.6 (±2.3) |
0.41 (±0.04) |
4.9x105 | -3.7 (±1.7) |
| 실시예 1 (b-PS1.6k) |
32.2 (±1.5) |
2.1 (±0.4) |
40.1 (±3.5) |
0.64 (±0.09) |
8.3x105 | 1.5 (±1.3) |
| 실시예2 (b-PS19.5k) |
115.6 (±2.1) |
2.8 (±0.3) |
39.4 (±1.8) |
0.84 (±0.16) |
8.2x105 | 1.4 (±2.8) |
상기 표 1을 보면, 상기 4개의 게이트 유전체의 커패시턴스 값(capacitance values)은 300nm 두께의 SiO2 유전체(~11nF/cm2)의 값과 유사하다. HDMS- 및 ODTS-처리된 SiO2 게이트 유전체 위에 제조된 TES-ADT FETs는 각각 전계효과 이동도(Field-effect mobility)가 각각 0.16 및 0.41cm2/Vs이었다. 이와 대비하여, 실시예 1 및 실시예 2에서 제조된 TES-ADT FETs는 각각 0.64 및 0.84 cm2/Vs이었다. 상기 차이는 TES-ADT 필름의 결정 구조 및 TES-ADT/게이트 유전체 인터페이스에서의 전하 포획(charge trap)으로 설명할 수 있다. ODTS(비교예 2)와 PS 브러쉬에 기반한 TES-ADT FETs는 forward 및 reverse traces에서 무시할 수 있을 정도의 이력현상(hysteresis)을 나타내지만, HMDS 디바이는 바람직하지 않은 이력현상을 나타낸다. 이력현상은 반도체/유전체 인터페이스에 존재하는 하이드록시기에 의해 형성되는 전하포획(charge trap)으로 인한 것이기 때문에, HMDS 처리에 의해서는 SiO2 표면의 하이드록시기가 효과적으로 패시배이션 되지 않는다. 인터페이스에서의 전하포획(charge trap)은 또한 채널 영역에서의 전하이송(charge transport)에도 영향을 미치는데, 이는 FET 디바이스의 캐리어 이동도를 반영한다.
도 2는 실시예 1(a), 실시예 2(b), 비교예 1(c) 및 비교예 2(d)에서 제조된 TES-ADT FETs의 드레인 전류(Id)-게이트 전압(VG)를 나타낸 것이다.
반도체 TES-ADT 층의 결정 구조는 캐리어 이동도에 영향을 주는데, 싱크로트론 XRD에 의해 측정된다. 도 3(a)은 표면 수직방향을 따라 측정된 실시예 1(a), 실시예 2(b), 비교예 1(c), 비교예 2(d)의 XRD 강도를 나타낸 것이다. 도 3(b)은 실시예 1에서 제조된 트랜지스터의 2D grazing 입사 X 선 회절(2D GIXD) 패턴을 나타낸 것이다.
도 3(a)을 면, 표면에 수직인 회절 패턴이 (00l) 브래그 피크로만 이루어져 있고, TES-ADT 분자들 사이에서 1.66nm의 d (001)-spacing에 상응하고, 이는 TES-ADT 분자들이 유전체 표면을 따라 배향된 실릴기를 가지고 적층되어 있는 것을 나타낸다. 표면 정상 방향을 따라 정렬된 결정에 상당하는 피크 강도는 샘플에 따라 다르지 않다. 또한 도 3(b)에서는 nonzero in-plain을 가진 (hkl) Braggpeaks로 이루어진 2D GIXD 패턴이 h 및 k를 나타내고, 유사한 결정도를 나타낸다.
도 3(c)는 실시예 1에서 제조된 트랜지스터의 브래그 피크 주변에서 관찰되는 Diffuse X-ray scattering intensities을 나타낸 것이다. 이러한 측정은 결정 disorder, 예를 들면, misfits, dislocation 및 결함과 같은 측면 분포에 민감하다. 도 3(c)에 나타낸 것처럼, rocking scan 강도는 sharp resolution-limited 브래그피크 및 광범위한 디퓨즈 스캐터링(diffuse scattering)으로 이루어진다. 디퓨즈 스캐터링 강도는 각 비교예 및 실시예들이 다르다. 도 3(d)에 나타낸 것처럼, 디퓨즈 스캐터링 강도의 full width at half maximum(FWHM)은 브래그 피크 지수가 커짐에 따라 증가한다. 디퓨즈 강도가 선상으로 증가하는 FWHMS는 선 변위(line dislocation)와 관련된 결정 무질서(disorder)의 결과이다.
브래그 피크 지수에 대한 디퓨즈 강도 폭의 직선 플롯 경사는 채널 영역의 단위 면적당 dislocation density의 대략적인 측정을 산출한다. PS 브러쉬 위에서 결정화된 TES-ADT 분자들의 변위강도는 실시예 1 및 실시예 2에서 각각 6.8(±0.4)x109 및 11.4(±0.6)x109cm-2로 계산된다. 이들 값은 ODTS(44.0(±0.4)x109) 및 HMDS(23.6(±0.4)x109)로 개질된 비교예들의 값인 44.0(±0.4)x109 및 23.6(±0.4)x109와 비교하여 매우 낮은 것이다.
PS 브러쉬 상의 TES-ADT 층의 개선된 결정 구조는 용매 어닐링(Solvent annealing)과정에서 SiO2상에 그래프트된 PS 쇄에서의 이동에 의해 도움이 된다. TES ADT 필름이 1,2-디클로로에탄 증기에 노출될 때, 1,2-디클로로에탄은 TES-ADT 필름 뿐만 아니라 PS 쇄에도 침투한다. 이러한 TES-ADT로 전달된 이동도는 이들 구조가 에너지적으로 안정한 결정 상태가 되게 한다. 용매-중기 어닐링(solvent-vapor annealing) 동안의 PS쇄 이동은 움직이지 않는 HMDS 및 ODTS층과는 대조적으로 TES-ADT 분자의 이동 및 결정화에 영향을 미친다. 이는 in-plain 방향을 따라 π-π 상호작용 (π-π interactions)을 극대화시켜서 디바이스의 캐리어 이동도(carrier mobility)를 개선한 것이다. 상기 설명은 계면 전하 트래핑 효과가 지배하는 경우에는 유효하지 않을 수 있다. 예를 들면, HMDS 디바이스는 상대적으로 높은 전하 트랩 때문에 transfer 특성에서 상당한 이력현상(hysteresis)을 나타낸다. 이것은 dislocation density가 비록 ODTS보가 낮다고 할지라고, HMDS 디바이스의 캐리어 이동도가 ODTS 디바이스보다 낮은 이유이다. 또한 종래 방법으로 PS 층을 스핀코팅하여 제조된 TES-ADT FETs는 PS 층이 용매 증기 어닐링(solvent-vapor annealing) 동안 디라미네이트 되기 때문에 트랜지스터 거동을 나타내지 않는다.
도 4는 문턱전압(threshold voltage, V th )을 측정하여 본 발명에서 제조된 TES-DAT FETs의 전기적 안정성을 나타낸 것이다. -20V의 gate bias (V G )는 90분간 대기조건(ambient condition)에서 적용되었다. 도 4(a)에 나타난 것처럼, V th 이동은 비교예 1보다 실시예 2의 디바이스에서 훨씬 더 작았다. V th 이동은 트랜지스터에서 전하 트래핑 불안정을 나타낸다. 다양한 표면 처리를 사용하여 제조된 TES-ADT FETs의 문턱전압변위(threshold voltage shift, △V th )은 도 4(b)에 나타내었다. 비교예 1 및 비교예 2와 대비하여, V th 의 규모는 PS 브러쉬에 기반한 디바이스에서 매우 감소하였다. 실시예 1에서는 △V th 가 거의 관찰되지 않았다. 비록 두께가 더 두꺼운 실시예 2(115.6)에서는 보다 효과적인 커버가 기대된다.
이러한 결과는 폴리스티렌 브러쉬의 그래프팅 밀도에 기인한 것이다. 고분자 브러쉬의 그래프팅 밀도는 하기 수학식 1을 이용하여 계산된다.
상기 식에서 d o 는 브러쉬 높이를 나타내고, ρ 는 고분자자의 mass 밀도를 나타내고(ρ PS= 1.05 g/cm3), NA와 Mn은 아보가드로 수 및 고분자의 수평균 분자량을 각각 나타낸다. 실시예 1 및 실시예 2에서 그래프팅 밀도는 1.27 및 0.37 chain/nm2로 계산된다. 그러므로 b-PS1.6k 처리(실시예 1)가 산화 표면을 효과적으로 커버하여, 반도체/유전체 계면에서 전하 트래핑 사이트를 감소시킨다는 것을 알 수 있다. 반면에 ODTS 디바이스(비교예 2)는 , 비록 ODTS의 그래피팅 밀도가 PS 브러쉬보다 훨씬 높지만, 높은 △V th 를 나타내었다. 이는 국지적인 구조적 결합 및 ODTS의 결정 속성에 의해 야기된 그레인 경계 (grain boundary)에 기인한 것이다.
HMDS 디바이스에서, HDMS는 수 옹스트롱(Å) 두께를 가진 하나의 층을 형성하는데, 이는 SiO2 표면상에서 트랩을 패시베이트(passivate) 하기에는 불충분하다. HDMS 디바이스를 위한 △V th 는 도4(b)에 나타난 것처럼 -20V 정도이다.
각 TES-ADT FET의 전기적 안정성은 하기 수학식 2의 문턱전압 변위(threshold voltage shift)를 모델링 하여 정량화할 수 있다.
상기에서 Vth ,i는 초기 Vth이고, EA는 트랩 크리에이션을 위한 활성화에너지(activation energy)이고, kBT0는 활성화 에너지 분포의 경사이며, α는 상수, Eth는 kBTln(vt)로 정의되는 열적 에너지(thermalization energy)이다. 상기에서 kB 및 v는 볼츠만 상수 및 attempt-to-escape frequency를 각각 의미한다. 4(c)에서 나타난 것처럼, stress time 상에서 Vth의 이동 상관성을 설명하는 커브는 상기 수학식과 일치하다. 상기 수학식은 이력현상(hysteresis)이 없는 OFETs, 예를 들면 ODTS 및 PS 브러쉬 디바이스에 적용될 수 있다. 상기에서 fitting 가능한 파라미터는 EA,kBT0, v, α이다. 산출된 최적의 fit에서 v는 105 Hz이고 α는 1.5이다.
하기 표 2는 상기 실시예 및 비교예에서 제조된 TES-ADT FETs에서의 EA및 kBT를 나타낸 것이다.
| 실시예 1 | 실시예 2 | 비교예 2 | |
| EA(meV) | 84.5(±2.3) | 63.8(±0.8) | 57.2(±0.4) |
| kBT(meV) | 9.1(±0.6) | 5.5(±0.6) | 4.9(±0.3) |
표 2에 나타낸 것처럼 활성화 에너지와 관련된 파라미터인 EA및 kBT는 표면처리에 따라 변화된다. EA값은 57.2(ODTS 디바이스(device)), 84.5(실시예 1), 및 63.8(실시예 2)이다. 높은 그래프팅 밀도를 보이는 실시예 1의 TES-ADT FETs에서 측정된 △V th 는 무시할 수 있을 정도의 값으로서, 트랩 형성을 위해 더 높은 활성화 에너지가 필요하다는 것을 보여주었다.
도 5는 4달 동안 암조건 공기 중에 저장된 ODTS 디바이스의 대기중에서의 안정성을 나타낸 것이다. ODTS 디바이스는 4개월간 공기 방치 후 on-current에서 큰 감소를 나타냈고, turn on 전압에서 + 이동을 나타냈다. 그러나 실시예 1의 디바이스에서는 on-current 및 turn on 전압에서 약간의 감소만 발생했다. turn on 전압 이동은 산소 또는 불순물 도핑과 밀접하게 관련되는데, 결함 및 핀홀이 없는 실시예 1이 SiO2 기판에 적용될 때 최소화되었다. 이와는 대조적으로, 결함 및 그레인 경계가 포함된 ODTS 표면에서는 대기중의 산소 투과 및 다른 불순물의 침투가 허용되었다. PS 브러쉬에 의한 SiO2의 상대적으로 완전한 패시베이션 때문에, 대기 산소 또는 불순물이 반도체/유전체 인터페이스에 거의 침투하지 못하여, 높은 대기중에서의 안정성을 가지게 된다.
본 발명은 말단 기능화 폴리머를 사용하여 유전체 표면을 개질하여, 높은 성능과 안정성을 가지는 FETs를 제조하였다. PS 브러쉬 상부에 제조된 TES-ADT FETs는 디바이스 성능이 많이 향상되었고, 특히, 0.84 cm2/V의 전계 효과 이동도 및 106의 on/off current ration를 나타냈었다. 또한 PS 브러쉬는 종래 유전체 표면 처리와 비교하여 최소한의 핀홀과 결함을 가져서 완전한 표면 커버리지를 나타내기 때문에 훌륭한 전기적 안정성 및 대기중에서의 안정성을 나타내었다.
Claims (5)
- 전계효과 트랜지스터의 제조방법에 있어서,
산화 기판 위에 하이드록시기를 갖는 고분자를 스핀 코팅하여 고분자 브러쉬를 형성하는 단계;
고분자 브러쉬가 형성된 기판을 가열 및 세정하는 단계; 및
유기반도체 필름을 상기 기판 위에 스핀 코팅하는 단계를 포함하는 전계효과 트랜지스터의 제조방법. - 청구항 1에 있어서,
상기 유기반도체는 펜타센, 폴리(3-헥실티오펜), 트리에틸실릴에티닐 안트라디티오펜(TES-ADT), TIPS-펜타센(TIPS-Pentacene), F8T2, PTCDI 및 PQT12로 이루어진 군에서 선택된 1종인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법. - 청구항 1에 있어서,
상기 고분자는 폴리스티렌, 폴리메틸메타크릴레이트 및 폴리에틸렌옥사이드로 이루어진 군에서 선택된 1종인 것을 특징으로 하는 전계효과 트랜지스터의 제조방법. - 청구항 1에 있어서,
상기 가열 및 세정하는 단계의 가열은 고분자의 유리전이온도 이상에서 24~72시간동안 진공에서 가열하는 것을 특징으로 하는 전계효과 트랜지스터의 제조방법. - 삭제
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