KR102311163B1 - 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents

나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법 Download PDF

Info

Publication number
KR102311163B1
KR102311163B1 KR1020170068853A KR20170068853A KR102311163B1 KR 102311163 B1 KR102311163 B1 KR 102311163B1 KR 1020170068853 A KR1020170068853 A KR 1020170068853A KR 20170068853 A KR20170068853 A KR 20170068853A KR 102311163 B1 KR102311163 B1 KR 102311163B1
Authority
KR
South Korea
Prior art keywords
nanowire
channel region
field effect
effect transistor
stack
Prior art date
Application number
KR1020170068853A
Other languages
English (en)
Other versions
KR20180044794A (ko
Inventor
마크 에스. 로더
보르나 오브라도빅
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Publication of KR20180044794A publication Critical patent/KR20180044794A/ko
Application granted granted Critical
Publication of KR102311163B1 publication Critical patent/KR102311163B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

전계 효과 트랜지스터가 제공된다. 전계 효과 트랜지스터는, 적어도 제1 나노와이어 형 채널 영역 및 상기 제1 나노와이어 형 채널 영역 상에 적층된 제2 나노와이어 형 채널 영역을 포함하는 나노와이어 형 채널 영역 스택을 포함하는 핀, 상기 핀의 양 측에 배치되는 소오스 전극 및 드레인 전극, 상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이에서 SiGe를 포함하고, 상기 제1 나노와이어 형 채널 영역과 마주보는 상기 제2 나노와이어 형 채널 영역의 표면으로부터 상기 제2 나노와이어 형 채널 영역과 마주보는 상기 제1 나노와이어 형 채널 영역의 표면까지 완전히 연장되는 유전체 분리 영역, 및 상기 나노와이어 형 채널 영역 스택의 한 쌍의 측벽을 따라 연장되고, 게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함하는 게이트 스택을 포함하되, 상기 게이트 스택의 상기 금속층은 상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이로 연장되지 않는 것을 포함한다.

Description

나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTOR WITH STACKED NANOWIRE-LIKE CHANNELS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법에 관한 것이다.
통상적인 회로는 일반적으로 비평면 "핀" 전계 효과 트랜지스터(finFET)로 형성된다. 통상적인 핀 전계 효과 트랜지스터는 일반적으로 도전성 채널 영역으로 작용하는 다수의 수직 핀을 포함한다. 핀 채널 영역의 폭을 좁히는 것은 핀 채널 영역에서의 전위의 게이트 제어를 향상시킨다. 따라서, 통상적인 핀 전계 효과 트랜지스터는 쇼트 채널 효과(short-channel effects)를 줄이기 위해 좁은 핀 폭으로 제공될 수 있으며, 따라서 더 짧은 게이트 길이로 스케일링이 가능하게 한다. 그러나, 게이트 길이가 스케일링됨에 따라, 통상적인 핀 전계 효과 트랜지스터는 원하는 성능(예를 들어, Ieff-Ioff)을 제공하지 못할 수 있다. 또한, 통상적인 핀 전계 효과 트랜지스터는 게이트-올-어라운드(gate-all-around, GAA) 구조가 아니므로, 게이트 제어는 핀의 측면에만 있으며, 게이트 길이 스케일링을 제한한다.
미래 기술은 쇼트 채널 효과를 감소시키고 더 짧은 게이트 길이로 스케일링을 가능하게 하기 위해 게이트-올-어라운드(GAA) 나노와이어(NW) 전계 효과 트랜지스터(FET) 또는 게이트-올-어라운드(GAA) 나노시트(NS) 전계 효과 트랜지스터(FET)로부터 회로를 형성하는 것을 고려해 왔다. 그러나 게이트-올-어라운드 나노와이어 전계 효과 트랜지스터 및 게이트-올-어라운드 나노시트 전계 효과 트랜지스터 모두 통합 문제를 갖는다. 예를 들어, 게이트-올-어라운드 전계 효과 트랜지스터는 기생 커패시턴스를 줄이기 위해 게이트-올-어라운드 게이트 금속을 소오스/드레인 영역과 분리하기 위한 내부 스페이서가 요구된다. 또한, 게이트-올-어라운드 전계 효과 트랜지스터는 일반적으로 게이트-올-어라운드 게이트 금속이 기생 커패시턴스를 줄이기 위해 상부 채널 영역의 바닥과 하부 채널 영역의 상부 사이의 좁은 수직 영역에 형성될 것을 요구한다. 그러나, 채널 영역들 사이의 좁은 수직 영역에 게이트-올-어라운드 게이트 근속을 형성하는 것은 원하는 임계 전압(Vt)을 달성하는 것을 어렵게 만든다.
본 발명이 해결하고자 하는 과제는, 나노와이어 형 채널 영역들의 표면을 따라 개선된 전달을 제공하는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 나노와이어 형 채널 영역들의 표면에 개선된 게이트 커플링을 제공하는 전계 효과 트랜지스터를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 나노와이어 형 채널 영역들의 표면을 따라 개선된 전달을 제공하는 전계 효과 트랜지스터의 제조 방업을 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 나노와이어 형 채널 영역들의 표면에 개선된 게이트 커플링을 제공하는 전계 효과 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명은 n형 전계 효과 트랜지스터 및/또는 p형 전계 효과 트랜지스터 장치를 위한 전계 효과 트랜지스터의 다양한 실시예에 관한 것이다. 일 실시예에서, 전계 효과 트랜지스터는 나노와이어 형 채널 영역 스택을 포함하는 핀을 포함한다. 스택은 적어도 제1 나노와이어 형 채널 영역 및 제1 나노와이어 형 채널 영역 상에 적층된 제2 나노와이어 형 채널 영역을 포함한다. 전계 효과 트랜지스터는 또한 핀의 양 측에 배치되는 소오스 전극 및 드레인 전극을 포함한다. 전계 효과 트랜지스터는 제1 나노와이어 형 채널 영역과 제2 나노와이어 형 채널 영역 사이에서 SiGe를 포함하는 유전체 분리 영역을 더 포함한다. 유전체 분리 영역은 제1 나노와이어 형 채널 영역과 마주보는 제2 나노와이어 형 채널 영역의 표면으로부터 제2 나노와이어 형 채널 영역과 마주보는 제1 나노와이어 형 채널 영역의 표면까지 완전히 연장된다. 전계 효과 트랜지스터는 또한 나노와이어 형 채널 영역 스택의 한 쌍의 측벽을 따라 연장되는 게이트 스택을 포함한다. 게이트 스택은 게이트 유전체층 및 게이트 유전체층 상의 금속층을 포함한다. 게이트 스택의 금속층은 제1 나노와이어 형 채널 영역과 제2 나노와이어 형 채널 영역 사이로 연장되지 않는다.
몇몇 실시예에서, 전계 효과 트랜지스터는 또한 핀 상에 외부 스페이서를 포함할 수 있다. 유전체 분리 영역은 외부 스페이서의 하부의 측면 범위까지 연장될 수 있다. 유전체 분리 영역이 연장되는 측면 범위는 외부 스페이서와 동일할 수 있다.
몇몇 실시예에서, 유전체 분리 영역의 물질은 게이트 유전체층의 유전체 물질과 다를 수 있다.
몇몇 실시예에서, 유전체 분리 영역은 게이트 스택의 게이트 유전체층의 일부 일 수 있다.
몇몇 실시예에서, 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 약 3nm 내지 약 8nm의 폭, 예를 들어, 약 4nm 내지 약 6nm의 폭을 가질 수 있다. 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 약 4nm 내지 약 12nm의 높이, 예를 들어, 약 4nm 내지 약 8nm의 높이를 가질 수 있다. 유전체 분리 영역은 약 2nm 내지 약 6nm의 두께, 예를 들어, 약 2nm 내지 약 4nm의 두께를 가질 수 있다.
몇몇 실시예에서, 전계 효과 트랜지스터는 제1 핀 및 제1 핀에 인접한 제2 나노와이어 형 채널 영역 스택을 갖는 제2 핀을 포함할 수 있다. 제1 핀과 제2 핀 사이의 이격 거리는 유전체 분리 영역의 두께보다 클 수 있다.
몇몇 실시예에서, 나노와이어 형 채널 영역 스택의 유전체 분리 영역의 두께는 게이트 스택의 게이트 유전체층의 두께의 약 2배까지 일 수 있다.
몇몇 실시예에서, 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 Si를 포함할 수 있고, 제1 나노와이어 형 채널 영역과 마주보는 제2 나노와이어 형 채널 영역의 표면 및 제2 나노와이어 형 채널 영역과 마주보는 제1 나노와이어 형 채널 영역의 표면 각각은 (100) 배향(orientation)을 가질 수 있고, 나노와이어 형 채널 영역 스택의 한 쌍의 측벽은 각각 (110) 배향(orientation)을 가질 수 있다.
몇몇 실시예에서, 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 Si를 포함할 수 있고, 제1 나노와이어 형 채널 영역과 마주보는 제2 나노와이어 형 채널 영역의 표면, 제2 나노와이어 형 채널 영역과 마주보는 제1 나노와이어 형 채널 영역의 표면 및 나노와이어 형 채널 영역 스택의 한 쌍의 측벽은 각각 (110) 배향(orientation)을 가질 수 있다.
몇몇 실시예에서, 제1 나노와이어 형 채널 영역과 제2 나노와이어 형 채널 영역은 스트레인드(strained)될 수 있다.
본 발명은 또한 n형 전계 효과 트랜지스터 및/또는 p형 전계 효과 트랜지스터 장치를 형성하는 다양한 방법에 관한 것이다. 상기 방법은 기판 상에 희생층과 도전성 채널층이 교대로 적층된 스택을 형성하는 것 및 적어도 하나의 핀을 형성하기 위해 스택을 식각하는 것을 포함한다. 적어도 하나의 핀은 나노와이어 형 채널 영역 스택을 포함하고, 스택은 적어도 제1 나노와이어 형 채널 영역 및 제1 나노와이어 형 채널 영역 상에 적층된 제2 나노와이어 형 채널 영역을 포함한다. 상기 방법은 또한, 적어도 하나의 핀의 제1 측면 상에 소오스 전극을 형성하는 것 및 제1 측면에 대향하는 적어도 하나의 핀의 제2 측면 상에 드레인 전극을 형성하는 것을 포함한다. 상기 방법은 나노와이어 형 채널 영역 스택의 제1 나노와이어 형 채널 영역과 제2 나노와이어 형 채널 영역 사이에 유전체 분리 영역을 형성하는 것을 더 포함한다. 유전체 분리 영역은 제1 나노와이어 형 채널 영역과 마주보는 제2 나노와이어 형 채널 영역의 표면으로부터 제2 나노와이어 형 채널 영역과 마주보는 제1 나노와이어 형 채널 영역의 표면까지 완전히 연장된다. 상기 방법은 또한 게이트 유전체층 및 게이트 유전체층 상의 금속층을 포함하는 게이트 스택을 형성하는 것을 포함한다. 게이트 스택은 나노와이어 형 채널 영역 스택의 한 쌍의 측벽을 따라 연장되고, 게이트 스택의 금속층은 나노와이어 형 채널 영역 스택의 제1 나노와이어 형 채널 영역과 제2 나노와이어 형 채널 영역 사이로 연장되지 않는다.
몇몇 실시예에서, 상기 방법은 또한 적어도 하나의 핀 상에 외부 스페이서를 형성하는 것을 포함할 수 있다. 유전체 분리 영역은 외부 스페이서의 하부의 측면 범위까지 연장될 수 있다. 유전체 분리 영역이 연장되는 측면 범위는 외부 스페이서와 동일할 수 있다.
몇몇 실시예에서, 스택을 식각하는 것은 제1 핀 및 제1 핀에 인접한 제2 핀을 형성하는 것을 포함할 수 있다. 제1 핀과 제2 핀 사이의 수평 이격 거리는 적어도 제1 핀 또는 제2 핀에서 인접한 나노와이어 형 채널 영역 사이의 수직 이격 거리와 동일 할 수 있다.
몇몇 실시예에서, 유전체 분리 영역은 게이트 스택을 형성하는 동안 형성될 수 있고, 유전체 분리 영역은 게이트 스택의 게이트 유전체층의 일부 일 수 있다.
몇몇 실시예에서, 상기 방법은 유전체 분리 영역을 형성하기 전에 희생층을 제거하는 것을 포함할 수 있다.
몇몇 실시예에서, 소오스 전극 및 드레인 전극을 형성하는 것은, 에피택셜 증착에 의해 Si 버퍼층을 증착한 후에 SiGe 또는 SiGeB의 층을 증착함으로써 p형 전계 효과 트랜지스터 소오스 및 드레인 영역을 형성하는 것을 포함할 수 있고, 희생층을 제거하는 것은 Si 버퍼층으로 인해 p형 전계 효과 트랜지스터 소오스 및 드레인 영역을 제거하지 않는 것을 포함할 수 있다.
몇몇 실시예에서, 희생층은 SiGe를 포함할 수 있고, p형 전계 효과 트랜지스터 소오스 및 드레인 영역의 층들은 SiGe를 포함할 수 있고, 희생층에 인접한 p형 전계 효과 트랜지스터 소오스 및 드레인 영역의 층들의 일부는 희생층 내의 Ge 농도와 동일하거나 상이한 Ge 농도를 가질 수 있다.
몇몇 실시예에서, 소오스 전극 및 드레인 전극을 형성하는 것은, 에피택셜 증착에 의해 Si를 포함하는 n형 전계 효과 트랜지스터 소오스 및 드레인 영역을 형성하는 것을 포함할 수 있고, 희생층을 제거하는 것은 Si로 인해 n형 전계 효과 트랜지스터 소오스 및 드레인 영역을 제거하지 않는 것을 포함할 수 있다.
몇몇 실시예에서, 도전성 채널층은 Si를 포함할 수 있고, 희생층은 SiGe를 포함할 수 있고, SiGe의 Ge 함유량은 약 10% 내지 약 50% 일 수 있다.
몇몇 실시예에서, 상기 방법은 또한 n형 전계 효과 트랜지스터 및/또는 p형 전계 효과 트랜지스터 장치에 대한 일반적인 핀 전계 효과 트랜지스터를 형성하는 방법을 포함할 수 있고, 일반적인 핀 전계 효과 트랜지스터를 형성하는 것은 희생층을 이용하지 않을 수 있다.
몇몇 실시예에서, 도전성 채널층은 Si를 포함할 수 있고, 희생층은 SiGe를 포함할 수 있고, 게이트 스택을 형성하기 전에 희생층을 제거하는 것을 포함하지 않을 수 있다.
이러한 요약은 이하의 상세한 설명에서 더 설명되는 본 발명의 실시예의 특징 및 개념의 선택을 소개하기 위해 제공된다. 이러한 요약은 청구범위의 핵심 또는 필수적인 특징을 식별하기 위한 것이 아니며 청구범위를 제한하는데 사용되지도 않는다. 설명된 특징들 중 하나 이상은 작동 가능한 장치를 제공하기 위해 하나 이상의 다른 설명된 특징과 결합될 수 있다.
본 발명의 실시예들의 이러한 특징 및 이점들은 다음의 도면들과 함께 고려될 때 다음의 상세한 설명을 참조함으로써 더욱 명백해질 것이다. 도면에서, 유사한 참조 부호는 동일한 특징 및 구성 요소를 나타내기 위해 도면 전체에 걸쳐 사용된다. 도면은 반드시 비율에 맞게 그려지는 것은 아니다.
도 1a 및 도 1b 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 개략적인 사시도 및 개략적인 단면도이다.
도 2a 및 도 2b 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 단계를 설명하기 위한 개략적인 단면도 및 개략적인 평면도이다.
도 2c 및 도 2d 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 다른 단계를 설명하기 위한 개략적인 단면도 및 개략적인 평면도이다.
도 2e는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 또 다른 단계를 설명하기 위한 개략적인 평면도이다.
도 2f 및 도 2g 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 다른 단계를 설명하기 위한 개략적인 단면도 및 개략적인 평면도이다.
도 2h 및 도 2i 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 다른 단계를 설명하기 위한 개략적인 단면도 및 개략적인 평면도이다.
도 2j 및 도 2k 각각은 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법의 또 다른 단계를 설명하기 위한 개략적인 단면도 및 개략적인 평면도이다.
본 발명은 전계 효과 트랜지스터 및 그 제조 방법의 다양한 실시예에 관한 것이다. 본 발명의 전계 효과 트랜지스터는 나노와이어 형 채널 스택과, 유전체층 및 금속층을 포함하는 게이트 스택을 포함한다. 본 발명의 하나 이상의 실시예에 따르면, 게이트 스택의 유전체층은 나노와이어 형 채널의 각각의 주위로 완전히 연장되는 반면, 게이트 스택의 금속층은 나노와이어 형 채널의 측면을 따라 연장되지만, 나노와이어 형 채널 스택에서 인접한 나노와이어 형 채널 사이에서는 연장되지 않는다. 따라서, 본 발명의 전계 효과 트랜지스터는 부분 게이트-올-어라운드 나노와이어 형 전계 효과 트랜지스터(즉, 부분 GAA NW-like FET)이다. 나노와이어 형 채널의 측면을 따라 풀 게이트 스택(즉, 유전체층 및 금속층)을 제공함으로써, 각각의 나노와이어 형 채널 영역의 측면을 따라 게이트 유전체층을 관통하는 각각의 나노와이어 형 채널 영역에 대한 게이트 커플링에 추가하여, 각각의 나노와이어 형 채널 영역의 상부 및 하부 표면에 형성된 게이트 유전체층을 통한 각각의 나노와이어 형 채널 영역에 대한 게이트 커플링으로 인해 통상적인 핀 전계 효과 트랜지스터에 비해 채널 전위의 개선된 제어가 가능하다. 본 발명의 전계 효과 트랜지스터는 도전성 핀 채널 영역에서 전위의 게이트 제어를 개선함으로써 통상적인 전계 효과 트랜지스터에 비해 더 짧은 게이트 길이로 스케일링 할 수 있도록 구성된다. 본 발명의 전계 효과 트랜지스터는 또한 통상적인 풀 게이트-올-어라운드(full gate-all-around) 나노시트 전계 효과 트랜지스터 및 풀 게이트-올-어라운드 나노와이어 전계 효과 트랜지스터와 관련된 집적 문제를 일으키지 않으면서 이들보다 짧은 게이트 길이를 가능하도록 구성된다.
이하에서, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다. 그러나, 본 발명의 기술적 사상은 다양한 다른 형태로 구체화될 수 있으며, 본 설명에 도시된 실시예만으로 제한되는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 본 발명의 기술적 사상이 철저하고 완전하게 될 수 있도록 예로서 제공되며, 본 발명의 기술적 사상의 양상 및 특징을 당업자에게 충분히 전달할 것이다. 따라서, 본 발명의 기술적 사상의 양상들 및 특징들의 완전한 이해를 위해 당업자에게 필요하지 않은 공정들, 요소들 및 기술들은 설명되지 않을 수 있다. 다른 언급이 없는 한, 동일한 도면 부호는 첨부된 도면 및 상세한 설명 전반에 걸쳐 동일한 요소를 나타내므로, 그 설명은 반복되지 않을 수 있다.
도면에서, 구성 요소, 층 및 영역의 상대적인 크기는 명확성을 위해 과장되거나 및/또는 간략화 될 수 있다. "아래(beneath)", "아래(below)", "아래(lower)", "하부(under)", "위(above)" "상부(upper)"등과 같은 공간적으로 상대적인 용어는 본 명세서에서 설명의 편의를 위해 하나의 요소 또는 특징 도면에 도시된 바와 같이 구성 요소(들) 또는 특징(들)과의 관계를 용이하게 기술하기 위해 사용될 수 있다. 이러한 공간적으로 관련된 용어는 도면에 도시된 방위에 추가하여, 사용 또는 작동시 장치의 다른 방위를 포함하도록 의도된 것으로 이해될 것이다. 예를 들어, 도면의 장치가 뒤집힌다면, 다른 요소 또는 특징의 "아래(beneath)" 또는 "아래(below)" 또는 "하부(under)"로 기술된 구성 요소는 다른 구성 요소 또는 특징의 "위(above)"에 배향될 것이다. 따라서, "아래(below)" 및 "하부(under)"의 예시적인 용어는 위와 아래의 방향 모두를 포함 할 수 있다. 따라서, 장치는 다른 방향으로 배향될 수 있고(예를 들어, 90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 기술어는 그에 따라 해석되어야 한다.
비록 "제1", "제2", "제3" 등의 용어가 본 명세서에서 다양한 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이들 구성 요소들, 구성들, 영역들, 층들 및/또는 섹션들은 이들 용어들에 의해 제한되어서는 안된다. 이들 용어는 하나의 구성 요소, 구성, 영역, 층 또는 섹션을 다른 구성 요소, 구성, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 논의되는 제1 구성 요소, 구성, 영역, 층 또는 섹션은 본 발명의 사상 및 범위를 벗어나지 않고 제2 구성 요소, 구성, 영역, 층 또는 섹션으로 지칭될 수 있다.
구성 요소 또는 층이 다른 구성 요소 또는 층의 "위에(on)", "연결된(connected to)" 또는 "결합된(coupled to)" 것으로 지칭될 때, 그것은 다른 구성 요소 또는 층에 직접적으로 연결될 수 있고, 연결되거나 또는 결합될 수 있거나, 하나 이상의 중간에 있는 구성 요소 또는 층이 존재할 수 있다. 또한, 하나의 구성 요소 또는 층이 2 개의 구성 요소 또는 층의 "사이에(between)" 있다고 언급 될 때, 2 개의 구성 요소 또는 층 사이의 유일한 구성 요소 또는 층, 또는 하나 이상의 개재하는 구성 요소 또는 층이 존재할 수도 있다.
본 명세서에서 사용되는 용어는 특정 실시 예를 설명하기 위한 것이며, 본 발명을 제한하려는 것은 아니다. 본 명세서에 사용 된 바와 같이, 단수 형태는 문맥에 달리 명시되지 않는 한 복수 형태를 포함하는 것으로 의도된다. 본 명세서에서 사용되는 "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는 명시된 특징, 정수, 단계, 동작, 구성 요소 및/또는 구성의 존재를 나타내지만, 존재를 배제하지는 않는다는 것이 더 이해될 것이다. 또는 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 구성의 추가를 포함할 수 있다. 본 명세서에 사용된 바와 같이, "및/또는"이라는 용어는 하나 이상의 관련 열거된 항목의 임의 및 모든 조합을 포함한다. "적어도 하나"와 같은 표현식은 구성 요소 목록 앞에서 구성 요소의 전체 목록을 수정하고 목록의 개별 요소를 수정하지 않는다.
본 명세서에 사용된 용어 "실질적으로", "약" 및 유사한 용어는 근사의 용어로서 사용되며 학위의 용어로서 사용되지 않으며, 이들에 의해 인식되는 측정 또는 계산된 값의 고유한 편차를 설명하기 위한 것이다. 또한, 본 발명의 개념의 실시예를 기술할 때 "할 수 있다"를 사용하는 것은 "본 발명의 하나 이상의 실시예"를 의미한다. 본 명세서에 사용된 바와 같이, 용어 "사용하는(use)", "사용(using)"및 "사용된(used)"은 각각 "이용하는(utilize)", "이용(utilizing)"및 "이용된(utilized)"과 동의어로 간주될 수 있다. 또한, "예를 들어"라는 용어는 예 또는 설명을 의미한다.
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술 및/또는 본 명세서와 관련하여 그 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의되지 않은 이상 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 전계 효과 트랜지스터(100)는 소오스 전극(101), 드레인 전극(102), 소오스 전극(101)과 드레인 전극(102) 사이로 연장되는 적어도 하나의 핀(103), 및 게이트 유전체층(105) 및 게이트 유전체층(105) 상의 금속층(106)을 포함하는 게이트 스택(104)을 포함한다. 소오스 및 드레인 전극(101, 102), 핀(103) 및 게이트 스택(104)은 기판(107)(예를 들어, 벌크 실리콘 기판 또는 SOI 기판) 상에 형성된다. 도 1b에 도시된 바와 같이, 각각의 핀(103)은 개별 나노와이어 형 채널 영역(108)으로 분할되거나 분리된다. 도시된 실시예에서 스택이 3 개의 나노와이어 형 채널 영역(108)을 포함하지만, 하나 이상의 실시예에서 스택은 2 개의 채널 영역 또는 3 개보다 많은 채널 영역과 같은 임의의 다른 적절한 개수의 나노와이어 형 채널 영역(108)을 포함할 수 있다. 하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 변형될 수 있다.
도 1b에 도시된 바와 같이, 게이트 스택(104)의 게이트 유전체층(105) 또는 게이트 유전체층(105)의 일부는 각각의 나노와이어 형 채널 영역(108) 주위로 완전히 연장된다(즉, 게이트 스택(104)의 게이트 유전체층(105) 또는 게이트 유전체층(105)의 일부는 각각의 나노와이어 형 채널 영역(108)의 상부 표면(109), 하부 표면(110) 및 한 쌍의 대향하는 측벽들 또는 측면(111, 112)을 따라 연장된다.). 따라서, 도시된 실시예에서, 인접한 나노와이어 형 채널 영역(108)의 각각의 쌍에 대해, 게이트 스택(104)의 게이트 유전체층(105) 또는 게이트 유전체층(105)의 일부는 아래에 놓인 나노와이어 형 채널 영역(108)의 상부 표면(109)을 위에 놓인 나노와이어 형 채널 영역(108)의 하면(110)으로부터 분리시킨다. 또한, 도시된 실시예에서, 게이트 스택(104)의 금속층(106)은 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 그리고 최상위 나노와이어 형 채널 영역(108)의 상부 표면(109)을 따라 연장되지만(즉, 금속층(106)은 핀(103)의 나노와이어 형 채널 영역(108) 주위로 연장되거나 이를 덮는다.), 금속층(106)은 인접한 나노와이어 형 채널 영역(108) 사이 또는 최하위 나노와이어 형 채널 영역(108)과 기판(107) 사이에서 연장되지 않는다. 따라서, 도시된 실시예에서, 풀 게이트 스택(104)(즉, 게이트 유전체층(105) 및 금속층(106))은 나노와이어 형 채널 영역들(108) 각각의 주위로 완전히 연장되지 않게 되어 본 발명의 전계 효과 트랜지스터(100)는 풀 게이트-올-어라운드 전계 효과 트랜지스터라기 보다는 부분 게이트-올-어라운드 전계 효과 트랜지스터이다. 나노와이어 형 채널 영역(108)의 측면(111,112)을 따라 풀 게이트 스택(104)을 제공함으로써, 각각의 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 게이트 유전체층(105)을 관통하는 각각의 나노와이어 형 채널 영역(108)에 대한 게이트 커플링에 추가하여, 각각의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)에 형성된 게이트 유전체층(105)을 통한 각각의 나노와이어 형 채널 영역(108)에 대한 게이트 커플링으로 인해 통상적인 핀 전계 효과 트랜지스터에 비해 채널 전위의 개선된 제어가 가능하다.
하나 이상의 실시예에서, 게이트 스택(104)의 게이트 유전체층(105)은 인접한 나노와이어 형 채널 영역(108) 사이에서 연장되지 않거나 실질적으로 연장되지 않을 수 있으며, 전계 효과 트랜지스터(100)는 인접한 나노와이어 형 채널 영역(108)을 수직으로 분리하는 분리 유전체층을 포함할 수 있다. 분리 유전체층은 게이트 스택(104)의 게이트 유전체층(105)의 유전체 물질과 다른 유전체 물질로 형성될 수 있다. 즉, 유전체층은 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)을 따라 연장될 수 있고, 게이트 유전체층(105)은 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장될 수 있고, 인접한 나노와이어 형 채널 영역(108) 사이에서 연장되는(예를 들어, 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)을 따라) 유전체층의 유전 상수는 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장되는 게이트 유전체층(105)의 유전 상수와 다르다. 따라서, 전계 효과 트랜지스터(100)는 인접한 나노와이어 형 채널 영역(108)을 수직으로 분리하고, 게이트 스택(104)의 게이트 유전체층(105)의 유전체 물질과 동일하거나 상이할 수 있는 유전체 물질로 형성된 하나 이상의 분리 영역(113)을 포함한다. 나노 와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장되는 게이트 유전체층(105)과 상이한 유전 상수를 갖는 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)을 따라 연장되는 하나 이상의 유전체 층을 제공함으로써, 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)을 따라 개선된 전자 전달 및/또는 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)에 원하는 게이트 커플링을 제공할 수 있다.
하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 약 3nm 내지 약 8nm의 폭(W)을 가지고, 약 4nm 내지 약 12nm의 높이(H)를 가질 수 있고, 나노와이어 형 채널 영역들(108) 사이에 연장되는 게이트 스택(104)의 유전체 분리 영역(113)의 일부는 약 2nm 내지 약 6nm의 두께(T)를 가질 수 있고, 이로 인해 핀(103)의 인접한 나노와이어 형 채널 영역들(108)은 2nm 내지 약 6nm만큼 분리된다. 하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 약 4nm 내지 약 6nm의 폭(W)을 가지고, 약 4nm 내지 약 8nm의 높이(H)를 가질 수 있고, 나노와이어 형 채널 영역들(108) 사이에 연장되는 게이트 스택(104)의 유전체 분리 영역(113)의 일부는 약 2nm 내지 약 4nm의 두께(T)를 가질 수 있고, 이로 인해 핀(103)의 인접한 나노와이어 형 채널 영역들(108)은 2nm 내지 약 4nm만큼 분리된다. 나노와이어 형 채널 영역(108)을 약 4nm 내지 약 8nm(예를 들어, 약 3nm 내지 약 7nm)의 높이(H)를 갖도록 제공하고, 나노와이어 형 채널 영역들(108) 사이에 연장되는 게이트 스택(104)의 유전체 분리 영역(113)의 일부가 약 2nm 내지 약 4nm의 두께(T)를 갖도록 제공함으로써, 양자 구속(quantum confinement)으로부터 증가된 주입 속도(injection velocity)로 인해 핀(103)의 나노와이어 형 채널 영역(108)에서 개선된 전자 전달을 달성할 수 있다. 또한, 증가된 주입 속도는 증가된 포논(phonon) 또는 표면 조도(surface-roughness) 산란 속도에 의해 실질적으로 상쇄되지 않는다. 나노와이어 형 채널 영역(108)을 약 4nm 내지 약 8nm(예를 들어, 약 3nm 내지 약 7nm)의 높이(H)를 갖도록 제공하고, 나노와이어 형 채널 영역들(108) 사이에 연장되는 게이트 스택(104)의 유전체 분리 영역(113)의 일부가 약 2nm 내지 약 4nm의 두께(T)를 갖도록 제공함으로써, 게이트 스택(104)으로부터 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)으로의 프린징 필드(fringing fields)의 결합으로 인해 핀(103)의 나노와이어 형 채널 영역(108)의 개선된 정전기 제어를 더 달성할 수 있고, 이로 인해 쇼트 채널 효과를 줄이고 원하는 경우보다 짧은 게이트 길이로 스케일링 할 수 있다.
도시된 실시예에서, 전계 효과 트랜지스터(100)는 또한 나노와이어 형 채널 영역(108)의 제1 스택을 포함하는 제1 핀(103)에 인접한 나노와이어 형 채널 영역(108)의 제2 스택을 포함하는 제2 핀(103)을 포함한다. 도시된 실시예에서, 게이트 스택(104)(즉, 게이트 유전체층(105) 및 금속층(106))은 제1 핀(103)의 주위로 게이트 스택(104)이 연장되는 것과 동일한 방식으로 제2 핀(103)의 주위로 연장된다. 하나 이상의 실시예에서, 전계 효과 트랜지스터(100)는 예를 들어 3 개 이상의 핀과 같은 나노와이어 형 채널 영역(108)의 스택을 각각 포함하는 임의의 다른 적절한 개수의 핀을 포함할 수 있다. 하나 이상의 실시예에서, 제1 핀(103)(즉, 나노와이어 형 채널 영역(108)의 제1 스택)은 제1 및 제2 스택 내의 인접한 나노와이어 형 채널 영역(108) 사이의 이격 거리와 적어도 동일한 거리(D)만큼 제2 핀(103)(즉, 나노와이어 형 채널 영역(108)의 제2 스택)과 이격된다(예를 들어, 나노와이어 형 채널 영역(108)의 제1 및 제2 스택 사이의 수평 이격 거리(D)는 적어도 인접한 나노와이어 형 채널 영역(108)을 수직으로 분리하는 게이트 유전체층(105)의 부분의 두께(T)만큼 크다.). 하나 이상의 실시예에서, 나노와이어 형 채널 영역들(108)의 제1 스택이 나노와이어 형 채널 영역들(108)의 제2 스택으로부터 이격되는 거리(D)는 제1 및 제2 핀(103)에서 인접한 나노와이어 형 채널 영역들(108) 사이의 이격 거리보다 크다.
또한, 하나 이상의 실시예에서, 인접한 나노와이어 형 채널 영역(108)을 수직으로 이격시키는 게이트 유전체층(105)의 부분의 두께(T)는 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장되는 게이트 유전체층(105)의 두께(tD)와 다르다(예를 들어, 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)을 따라 연장되는 게이트 유전체층(105)의 일부의 두께(T)는 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장되는 게이트 유전체층(105)의 일부의 두께(tD)와 다르다.). 즉, 게이트 유전체층(105)은 불균일한(예를 들어, 변화하는) 두께를 가질 수 있다. 하나 이상의 실시예에서, 인접한 나노와이어 형 채널 영역(108)을 수직으로 이격시키는 게이트 유전체층(105)의 부분의 두께(T)는 나노와이어 형 채널 영역(108)의 측면(111, 112)을 따라 연장되는 게이트 유전체층(105)의 두께(tD)의 약 2배와 같거나 약 2배보다 작다.
하나 이상의 실시예에서, 게이트 스택(104)의 게이트 유전체층(105)의 두께(tD)는 약 1nm 내지 약 3nm 일 수 있고, 게이트 스택(104)의 금속층(106)의 두께(tM)는 약 1nm 내지 약 5nm의 두께를 갖는 일 함수 튜닝 금속층의 두께보다 클 수 있다.
하나 이상의 실시예에서, 전계 효과 트랜지스터(100)는 하나 이상의 n형 전계 효과 트랜지스터 및/또는 하나 이상의 p형 전계 효과 트랜지스터를 포함할 수 있다. 하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 실리콘(Si)으로 형성될 수 있고, 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (100) 배향(orientation)을 가질 수 있고, 나노와이어 형 채널 영역(108)의 측면(111, 112)은 (110) 배향을 가질 수 있다. 하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 실리콘(Si)으로 형성될 수 있고, 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (110) 배향을 가질 수 있고, 나노와이어 형 채널 영역(108)의 측면(111, 112)은 (110) 배향을 가질 수 있다. 하나 이상의 실시예에서, 전계 효과 트랜지스터(100)는 Si로 형성된 나노와이어 형 채널 영역(108)을 갖는 n형 전계 효과 트랜지스터를 포함하고, 실리콘 게르마늄(SiGe)으로 형성된 나노와이어 형 채널 영역(108)을 갖는 p형 전계 효과 트랜지스터를 포함하고, 나노와이어 형 채널 영역의 상부 및 하부 표면(109, 110)은 (110) 배향 또는 (100) 배향을 갖고, 나노와이어 형 채널 영역의 측면(111, 112)은 (110) 배향을 갖는다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)의 배향은 p형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)의 배향과 동일할 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 모두의 나노와이어 형 채널 영역(108)은 Si로 형성될 수 있고, n형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (100) 배향을 가질 수 있고, p형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (110) 배향을 가질 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 모두의 나노와이어 형 채널 영역(108)은 Ge로 형성될 수 있고, n형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (111) 배향을 가질 수 있고, p형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)은 (110) 배향을 가질 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)은 Si, Ge, SiGe 또는 Ⅲ-Ⅳ 그룹 물질로 형성될 수 있고, p형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)은 Si, Ge 또는 SiGe으로 형성될 수 있고, n형 전계 효과 트랜지스터의 나노와이어 형 채널 영역(108)의 상부 및 하부 표면(109, 110)의 표면 배향은 Si (110), Ge (110), n형 Si 전계 효과 트랜지스터 (100), p형 Si 전계 효과 트랜지스터 (110), n형 Ge 전계 효과 트랜지스터 (111), p형 Ge 전계 효과 트랜지스터 (110) 일 수 있다.
하나 이상의 실시예에서, 게이트 스택(104)의 게이트 유전체층(105)은 고유전율(high-k) 유전체 물질 예를 들어, 10보다 큰 유전율(k)을 갖는 물질(예를 들어, HFO2)로 형성될 수 있다. 하나 이상의 실시예에서, 나노와이어 형 채널 영역(108)은 Si, SiGe, Ge 또는 인듐 갈륨 비소(InGaAs), 인듐 비소(InAs) 또는 인듐 안티모나이드(InSb)와 같은 Ⅲ-Ⅳ 그룹 물질로 형성될 수 있다.
하나 이상의 실시예에서, 게이트 스택(104)의 금속층(106)은 일 함수 튜닝 금속층을 포함할 수 있다. 하나 이상의 실시예에서, 게이트 스택(104)의 금속층(106)은 일 함수 튜닝 금속층에 인접한 저 저항 금속 클래딩(cladding)층을 포함 할 수 있다.
도 2a 내지 도 2k는 본 발명의 일 실시예에 따른 전계 효과 트랜지스터의 제조 방법을 설명하기 위한 도면들이다. 도 2a 및 도 2b를 참조하면, 상기 방법은 실리콘 기판(203) 상에 희생층(201)과 도전성 채널층(202)이 교대로 적층된 스택을 층별로 증착하는 것을 포함하고, 이 경우 최하부 희생층(201)은 실리콘 기판(203) 상에 직접 형성되고, 각각의 도전성 채널층(202)은 한 쌍의 희생층(201) 사이에 형성된다. 실리콘 기판(203)은 (100) 배향 또는 (110) 배향 실리콘(Si) 기판을 포함할 수 있다. 비록 도시된 실시예에서, 상기 방법은 3 개의 도전성 채널층(202)과 4 개의 희생층(201)이 증착되는 것을 포함하지만, 하나 이상의 실시예에서, 상기 방법은 전계 효과 트랜지스터의 원하는 크기에 따라, 임의의 적절한 수의 도전성 채널층(202) 및 희생층(201)을 증착하는 것을 포함할 수 있다. 하나 이상의 실시예에서, 희생층(201)은 SiGe로 형성되고, 도전성 채널층(202)은 Si로 형성된다. 하나 이상의 실시예에서, 희생층(201)의 SiGe 물질은 약 10% 내지 약 50% 범위(예를 들어, 약 15% 내지 약 35% 또는 약 20% 내지 약 30%)의 Ge를 포함할 수 있다. 하나 이상의 실시예에서, 희생층(201)은 약 2nm 내지 약 6nm(예를 들어, 약 2nm 내지 약 4nm)의 두께를 가질 수 있고, 도전성 채널층(202)은 약 4nm 내지 약 12nm(예를 들어, 약 4nm 내지 약 8nm)의 두께를 가질 수 있다. 하나 이상의 실시예에서, 도전성 채널층(202) 및 희생층(201)은 각각 Si 및 SiGe로 형성되지 않을 수 있다. 하나 이상의 실시예에서, 도전성 채널층(202) 및 희생층(201)은 다른 적절한 물질일 수 있고, 희생층(201)은 n형 전계 효과 트랜지스터, p형 전계 효과 트랜지스터 또는 n형 및 p형 전계 효과 트랜지스터 모두의 도전성 채널층(202)에 대해 선택적으로 식각될 수 있다. 전계 효과 트랜지스터가 n형 전계 효과 트랜지스터인 하나 이상의 실시예에서, 도전성 채널층(202) 및 희생층(201)의 물질은 각각 InGaAs 및 InP와 같은 Ⅲ-Ⅳ 그룹 물질 일 수 있다. 하나 이상의 실시예에서, 도전성 채널층(202) 및 희생층(201)의 물질은 n형 전계 효과 트랜지스터 또는 p형 전계 효과 트랜지스터 모두에 대해 각각 Ge 및 SiGe와 같은 Ⅳ 그룹 물질 일 수 있다. 전계 효과 트랜지스터가 p형 전계 효과 트랜지스터인 하나 이상의 실시예에서, 도전성 채널층(202) 및 희생층(201)의 물질은 각각 SiGe 및 Si와 같은 Ⅳ 그룹 물질 일 수 있다.
하나 이상의 실시예에서, 도전성 채널층(202)은 Si로 형성될 수 있고, 도전성 채널층(202)의 상부 및 하부 표면은 (100) 배향을 가질 수 있고, 도전성 채널층(202)의 측벽은 (110) 배향을 가질 수 있다. 하나 이상의 실시예에서, 도전성 채널층(202)은 Si로 형성될 수 있고, 도전성 채널층(202)의 상부 및 하부 표면은 (110) 배향을 가질 수 있고, 도전성 채널층(202)의 측벽은 (110) 배향을 가질 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터는 Si로 형성된 도전성 채널층(202)을 갖고, p형 전계 효과 트랜지스터는 SiGe로 형성된 도전성 채널층(202)을 갖고, 도전성 채널층(202)의 상부 및 하부 표면은 (110) 배향 또는 (100) 배향을 갖고, 도전성 채널층(202)의 측벽은 (110) 배향을 갖는다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 도전성 채널층(202)의 상부 및 하부 표면의 배향은 p형 전계 효과 트랜지스터 도전성 채널층(202)의 상부 및 하부 표면의 배향과 동일할 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 모두의 도전성 채널층(202)은 Si로 형성될 수 있고, n형 전계 효과 트랜지스터의 도전성 채널층(202)의 상부 및 하부 표면은 (100) 배향을 가질 수 있고, p형 전계 효과 트랜지스터의 도전성 채널층(202)의 상부 및 하부 표면은 (110) 배향을 가질 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터 모두의 도전성 채널층(202)은 SiGe로 형성될 수 있고, n형 전계 효과 트랜지스터의 도전성 채널층(202)의 상부 및 하부 표면은 (111) 배향을 가질 수 있고, p형 전계 효과 트랜지스터의 도전성 채널층(202)의 상부 및 하부 표면은 (110) 배향을 가질 수 있다. 전계 효과 트랜지스터(100)가 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터를 모두 포함하는 하나 이상의 실시예에서, n형 전계 효과 트랜지스터의 도전성 채널층(202)은 Si, Ge, SiGe 또는 Ⅲ-Ⅳ 그룹 물질로 형성될 수 있고, p형 전계 효과 트랜지스터의 도전성 채널층(202)은 Si, Ge 또는 SiGe으로 형성될 수 있고, n형 또는 p형 전계 효과 트랜지스터의 도전성 채널층(202)의 상부 및 하부 표면의 표면 배향은 Si (110), Ge (110), n형 Si 전계 효과 트랜지스터 (100), p형 Si 전계 효과 트랜지스터 (110), n형 Ge 전계 효과 트랜지스터 (111), p형 Ge 전계 효과 트랜지스터 (110) 일 수 있다.
도전성 채널층들(202)이 서로 다른 그룹의 물질(예를 들어, Ⅲ-Ⅳ 그룹 물질, Ⅳ 그룹 물질)로 형성되거나 및/또는 도전성 채널층들(202)이 동일하지 않은 표면 배향을 갖는 하나 이상의 실시예에서, 도전성 채널층들(202)은 절연체 상의 출발 물질로부터 에피택셜 성장에 의해 형성되거나 및/또는 벌크 기판으로부터 분리된 에피택셜 성장에 의해 형성될 수 있다.
도 2c 및 도 2d를 참조하면, 본 발명의 일 실시예에 따른 상기 방법은 도전성 채널층(202) 및 희생층(201)이 적층된 스택을 패터닝하고 식각함으로써 적어도 하나의 핀(204)을 형성하는 것을 포함한다. 도전성 채널층(202) 및 희생층(201)이 교대로 적층된 스택을 패터닝하고 식각하는 것은 예를 들어, 리소그래피, 측벽 이미지 전사(sidewall-image transfer) 또는 건식 식각과 같은 임의의 적절한 프로세스 또는 기술에 의해 수행될 수 있다. 도시된 실시예에서, 상기 방법이 2 개의 인접한 핀들(204)을 형성하는 것을 포함하는 것으로 도시되어 있지만, 하나 이상의 실시예에서, 상기 방법은 1 개의 핀 또는 3 개 이상의 핀과 같은 원하는 수의 핀들(204)을 형성하는 것을 포함할 수 있다. 도 2c에 도시된 바와 같이, 각각의 핀(204)은 채널층(202)의 물질로 형성된 나노와이어 형 채널 영역(205)의 스택을 포함한다. 스택을 패터닝하고 식각하는 것은 원하는 채널 높이(H) 및 원하는 채널 폭(W)의 1 개 이상의 핀을 형성하는 것을 포함하고, 2 개 이상의 핀의 경우에는, 인접한 핀들(204) 사이에서 원하는 수평 이격 거리(D)로 핀들(204)을 형성하는 것을 포함한다. 하나 이상의 실시예에서, 상기 방법은 인접한 2 개의 핀들(204) 사이에서 수평 이격 거리(D)가 적어도 희생층(201)의 두께(T)만큼 큰 2 개 이상의 핀들(204)을 형성하는 것을 포함한다. 하나 이상의 실시예에서, 상기 방법은 채널 폭(W)이 약 3nm 내지 약 8nm(예를 들어, 채널 폭(W)이 약 4nm 내지 약 6nm) 인 하나 이상의 핀(204)을 형성하는 것을 포함할 수 있다. 하나 이상의 핀(204)의 채널 폭(W)은 전계 효과 트랜지스터가 포함되도록 설계된 장치의 유형에 따라 변할 수 있다. 하나 이상의 실시예에서, 하나 이상의 핀(204)을 형성하는 상기 방법은 단일 마스크 공정 및 단일 식각 공정 또는 2 개 이상의 마스크 및 식각 공정을 포함할 수 있다. 또한, 하나 이상의 실시예에서, 상기 방법은 채널층 물질 또는 희생층 물질에 선택적이지 않은 식각(예를 들어, 건식 식각)을 포함할 수 있다. 또한, 이러한 방법은 n형 전계 효과 트랜지스터 및 p형 전계 효과 트랜지스터에 대한 하나 이상의 핀(204)을 형성하는데 이용될 수 있다.
도 2d를 참조하면, 상기 방법은 또한 더미 게이트(206)(예를 들어, 산화물 / 폴리 Si / 질화물로 형성된 더미 게이트)를 형성하는 것과, 질화물 증착과 같은 당업계에 공지된 외부 측벽 스페이서(207)를 형성하는 것을 포함한다.
상기 방법은 또한 소오스 및 드레인 전극을 마스킹하는 것과, 도 2c 및 도 2d에 도시된 공정을 수행하는 동안 더미 게이트(206) 및 외부 측벽 스페이서(207)에 의해 보호되지 않는 영역에 하나 이상의 핀(204)을 식각하는 것을 포함한다. 하나 이상의 실시예에서, 하나 이상의 핀(204)을 식각하는 것은 실리콘 기판(203)까지 또는 실리콘 기판(203) 내로 수행된다.
도 2e를 참조하면, 상기 방법은 또한 예를 들어, 에피택셜 증착에 의해 소오스 및 드레인 영역(208, 209)(예를 들어, n형 전계 효과 트랜지스터 소오스 및 드레인 영역 또는 p형 전계 효과 트랜지스터 소오스 및 드레인 영역)을 형성하는 것을 포함한다. 하나 이상의 실시예에서, 소오스 및 드레인 영역(208, 209)은 Si, SiP 또는 SiCP와 같은 적절한 물질로 형성된 n형 전계 효과 트랜지스터 소오스 및 드레인 영역 일 수 있다. 하나 이상의 실시예에서, n형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)은 인(P) 또는 탄소(C)와 같은 불순물을 갖는 Si로 형성될 수 있다. 에피택셜 증착 공정 동안, 소오스 및 드레인 영역(208, 209)은 식각된 영역의 하부 및 측벽을 따라 형성되어, 나노와이어 형 채널 영역(205) 및 희생층(201)에 소오스 및 드레인 영역(208, 209)을 연결할 수 있다. 또한, 하나 이상의 실시예에서, 에피택셜 증착 공정 동안, n형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)은 채널 영역에 스트레인(strain) 가능하게 실리콘 기판(203)으로부터 성장한다.
상기 방법은 또한, 소오스 및 드레인 영역(208, 209)의 마스킹을 제거하는 것(즉, 소오스 및 드레인 영역(208, 209)을 언마스킹(unmasking) 하는 것)을 포함한다.
하나 이상의 실시예에서, 소오스 및 드레인 영역(208, 209)을 형성하는 것은 예를 들어, 에피택셜 증착에 의해 p형 전계 효과 트랜지스터 소오스 및 드레인 영역을 형성하는 것을 포함할 수 있다. 하나 이상의 실시예에서, p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)를 형성하는 것은 예들 들어, 약 1nm 내지 약 5nm(예를 들어, 1.5nm)의 두께를 갖는 Si의 버퍼층을 증착하고, 이어서 SiGe, SiGeB 또는 이와 유사한 물질을 증착하는 것을 포함한다. 하나 이상의 실시예에서, 상기 방법은 붕소(B) 또는 주석(Sn)과 같은 불순물을 갖는 SiGe를 증착하는 것을 포함할 수 있다. 하나 이상의 실시예에서, 희생층(201)에 인접한 버퍼층의 일부는 SiGe로 형성될 수 있다. 하나 이상의 실시예에서, SiGe 희생층(201)에 인접한 p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)의 SiGe의 일부는 SiGe 희생층(201)의 Ge 농도와 같거나 또는 다른 농도를 가질 수 있다. 희생층(201)이 Si로 형성된 하나 이상의 실시예에서, p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)을 형성하는 것은 Si 버퍼층을 증착하는 것을 포함하지 않을 수 있지만, 하나 이상의 실시예에서, p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)을 형성하는 것은 희생층(201)이 Si로 형성된 경우에도 Si 버퍼층을 증착하는 것을 포함할 수 있다. 에피택셜 증착이 수행되는 동안, p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)은 식각된 영역의 하부 및 측벽을 따라 형성되어, 나노와이어 형 채널 영역(205) 및 희생층(201)에 소오스 및 드레인 영역(208, 209)을 연결할 수 있다. 또한, 하나 이상의 실시예에서, 에피택셜 증착 공정 동안, p형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209)은 채널 영역에 스트레인(strain) 가능하게 실리콘 기판(203)으로부터 성장한다.
도 2f 및 도 2g를 참조하면, 상기 방법은 또한 층간 유전체(ILD)(210)를 증착하고, 더미 게이트(206)의 상부에 대하여 화학적 기계적 평탄화(chemical mechanical planarization, CMP)를 수행하고, 이어서 더미 게이트(206)를 제거하여 하나 이상의 핀(204)을 노출시키는 것을 포함한다. 도 2f 및 도 2g를 계속 참조하면, 상기 방법은 또한 Si 나노와이어 형 채널 영역(205)에 대한 선택적인 습식 또는 건식 식각에 의해 SiGe 희생층(201)을 제거하는 것을 포함한다. 희생층(201)을 선택적으로 식각하는 것은 희생층(201)에 인접한 Si 물질을 포함하기 때문에 p형 전계 효과 트랜지스터 또는 n형 전계 효과 트랜지스터 소오스 및 드레인 영역(208, 209) 내로 식각되지 않는다. 희생층(201)이 충분한 유전 특성을 갖는(예를 들어, n형 전계 효과 트랜지스터에 대하여 희생층(201)이 SiGe 또는 InP로 형성될 때) 하나 이상의 실시예에서, 상기 방법은 게이트 스택(211)을 형성하는 후술하는 후속 공정 전에 희생층(201)을 제거하는 것을 포함하지 않을 수 있다. 하나 이상의 실시예에서, 상기 방법은 게이트 스택(211)을 형성하기 전에 희생층(201)을 부분적으로 제거하는 것을 포함할 수 있다.
도 2h 내지 도 2k를 참조하면, 상기 방법은 또한 게이트 유전체층(212)을 형성함으로써(도 2h 및 도 2i 참조) 게이트 스택(211)을 형성하고, 이어서 원자층 증착(ALD)과 같은 당업계에 공지된 프로세스에 의해 게이트 유전체층(212) 상에 금속층(도 2j 및 도 2k 참조)을 형성하는 것을 포함한다. 게이트 스택(211)을 형성하는 동안, 게이트 유전체층(212) 또는 게이트 유전체층(212)의 일부는 제거된 희생층(201)의 영역을 채운다(즉, 게이트 유전체층(212) 또는 게이트 유전체층(212)의 일부는 기존에 희생층(201)에 의해 점유된 영역을 채운다.). 게이트 유전체층(212)은 또한 하나 이상의 핀들(204) 각각 상에 형성된다(즉, 게이트 유전체층(212)은 각각의 핀(204)에서 나노와이어 형 채널 영역(205)의 측면 및 나노와이어 형 채널 영역(205)의 최상부의 상부 표면을 따라 형성된다.). 따라서, 게이트 스택(211)을 형성한 후에, 각각의 핀(204)은 게이트 유전체층(212)의 일부에 의해 분리된 2 개 이상의 나노와이어 형 채널 영역(205)을 포함한다. 또한, 게이트 스택(211)을 형성하는 동안, 금속층(213)은 게이트 유전체층(212) 및 하나 이상의 핀(204) 각각의 주위에 형성되어, 금속층(213)은 각각의 핀(204)의 나노와이어 형 채널 영역(205)의 측면 및 나노와이어 형 채널 영역(205)의 최상부의 상부 표면을 따라 연장된다. 게이트 유전체층(212) 또는 게이트 유전체층(212)의 일부가 제거된 희생층(201)의 영역을 채우기 때문에, 게이트 스택(211)의 금속층(213)은 제거된 희생층(201)의 영역에 증착되지 않는다. 따라서, 게이트 스택(211)을 형성한 후에, 게이트 스택(211)의 금속층(213)은 나노와이어 형 채널 영역들(205) 사이로 연장되지 않는다(즉, 게이트 유전체층(212)과 다르게, 금속층(203)은 각각의 나노와이어 형 채널 영역들(205)의 상부 및 하부 표면을 따라 연장되지 않는다.).
하나 이상의 실시예에서, 상기 방법은 제거된 희생층(201)의 영역에 유전체층을 형성하고(예를 들어, 증착에 의해), 게이트 스택(211)을 형성하기 전에 나노와이어 형 채널 영역(205)의 측벽을 따라 유전체층의 일부를 제거하는 것(예를 들어, 식각에 의해)을 포함할 수 있다(예를 들어, 상기 방법은 게이트 스택(211)을 형성하기 전에 나노와이어 형 채널 영역(205)의 상부 및 하부 표면을 따라 유전체층을 형성하는 것을 포함할 수 있다.). 유전체층의 유전체 물질은 게이트 스택(211)의 게이트 유전체층(212)의 유전체 물질과 다르다(예를 들어, 유전체층은 게이트 유전체층(212)의 유전 상수와 다른 유전 상수를 갖는다.). 따라서, 게이트 스택(211)을 형성한 후에, 인접한 나노와이어 형 채널 영역들(205) 사이에(예를 들어, 나노와이어 형 채널 영역들(205)의 상부 및 하부 표면을 따라) 연장되는 유전체층의 유전 상수는 나노와이어 형 채널 영역들(205)의 측벽을 따라 연장되는 게이트 유전체층의 유전 상수와 다르다. 나노와이어 형 채널 영역들(205)의 측벽을 따라 연장되는 게이트 유전체층의 유전 상수와 비교하여 나노와이어 형 채널 영역들(205)의 상부 및 하부 표면을 따라 연장되는 유전체층의 유전 상수가 다른 유전체층을 제공함으로써, 나노와이어 형 채널 영역들(205)의 상부 및 하부 표면을 따라 개선된 전자 전달을 제공할 수 있거나 및/또는 나노와이어 형 채널 영역들(205)의 상부 및 하부 표면에 더 바람직한 게이트 커플링을 제공할 수 있다.
상기 방법은 또한 제거된 더미 게이트 영역에서만 게이트 금속을 가능하게 되는 CMP 공정을 포함하는 당업계에 공지된 공정에 의해 하나 이상의 전계 효과 트랜지스터를 형성한 후에, 컨택 형성 및 백-엔드-오브-라인(back-end-of-line, BEOL) 형성 공정을 통해 전계 효과 트랜지스터 및 회로의 제조를 완료하는 것을 포함한다. 추가적으로, 하나 이상의 실시예에서, 상기 방법은 상술한 본 발명의 제조 방법에 따라 형성된 전계 효과 트랜지스터와 동일한 칩 / 회로 상에 부분적인 게이트-올-어라운드(gate-all-around) 전계 효과 트랜지스터, 통상적인 풀 게이트-올-어라운드 전계 효과 트랜지스터 및/또는 통상적인 핀 전계 효과 트랜지스터를 형성하는 것을 포함할 수 있다.
100: 전계 효과 트랜지스터 101: 소오스 전극
102: 드레인 전극 103, 204: 핀
104: 게이트 스택 105, 212: 게이트 유전체층
106, 213: 금속층 107, 203: 기판
108, 205: 나노와이어 형 채널 영역
109, 110: 나노와이어 형 채널 영역의 상부 및 하부 표면
111, 112: 나노와이어 형 채널 영역의 측면
113: 유전체 분리 영역 201: 희생층
202: 도전성 채널층 206: 더미 게이트
207: 외부 측벽 스페이서
208, 209: 소오스 및 드레인 영역 210: 층간 유전체
211: 게이트 스택

Claims (20)

  1. 적어도 제1 나노와이어 형 채널 영역 및 상기 제1 나노와이어 형 채널 영역 상에 적층된 제2 나노와이어 형 채널 영역을 포함하는 나노와이어 형 채널 영역 스택을 포함하는 핀;
    상기 핀의 양 측에 배치되는 소오스 전극 및 드레인 전극;
    상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이에서 SiGe를 포함하고, 상기 제1 나노와이어 형 채널 영역과 마주보는 상기 제2 나노와이어 형 채널 영역의 표면으로부터 상기 제2 나노와이어 형 채널 영역과 마주보는 상기 제1 나노와이어 형 채널 영역의 표면까지 완전히 연장되는 유전체 분리 영역; 및
    상기 나노와이어 형 채널 영역 스택의 한 쌍의 측벽을 따라 연장되고, 게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함하는 게이트 스택을 포함하되,
    상기 게이트 스택의 상기 금속층은 상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이로 연장되지 않는 전계 효과 트랜지스터.
  2. 제 1항에 있어서,
    상기 핀 상에 외부 스페이서를 더 포함하고,
    상기 유전체 분리 영역은 상기 외부 스페이서의 하부의 측면까지 연장되는 전계 효과 트랜지스터.
  3. 제 1항에 있어서,
    상기 유전체 분리 영역의 물질은 상기 게이트 유전체층의 유전체 물질과 다른 전계 효과 트랜지스터.
  4. 제 3항에 있어서,
    상기 전계 효과 트랜지스터는 n형 전계 효과 트랜지스터인 전계 효과 트랜지스터.
  5. 제 1항에 있어서,
    상기 유전체 분리 영역은 상기 게이트 스택의 상기 게이트 유전체층의 일부를 포함하는 전계 효과 트랜지스터.
  6. 제 1항에 있어서,
    복수의 상기 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 3nm 내지 8nm의 폭을 가지고,
    복수의 상기 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 4nm 내지 12nm의 높이를 가지고,
    상기 유전체 분리 영역은 2nm 내지 6nm의 두께를 갖는 전계 효과 트랜지스터.
  7. 제 1항에 있어서,
    복수의 상기 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 4nm 내지 6nm의 폭을 가지고,
    복수의 상기 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 4nm 내지 8nm의 높이를 가지고,
    상기 유전체 분리 영역은 2nm 내지 4nm의 두께를 갖는 전계 효과 트랜지스터.
  8. 제 1항에 있어서,
    상기 나노와이어 형 채널 영역 스택의 상기 유전체 분리 영역의 두께는 상기 게이트 스택의 상기 게이트 유전체층의 두께의 2배인 전계 효과 트랜지스터.
  9. 제 1항에 있어서,
    상기 나노와이어 형 채널 영역 스택의 각각의 나노와이어 형 채널 영역은 Si를 포함하고,
    상기 제1 나노와이어 형 채널 영역과 마주보는 상기 제2 나노와이어 형 채널 영역의 표면, 상기 제2 나노와이어 형 채널 영역과 마주보는 상기 제1 나노와이어 형 채널 영역의 표면, 및 상기 나노와이어 형 채널 영역 스택의 상기 한 쌍의 측벽은 각각 (110) 배향(orientation)을 갖는 전계 효과 트랜지스터.
  10. 제 1항에 있어서,
    상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역은 스트레인드된(strained) 전계 효과 트랜지스터.
  11. 기판 상에 희생층과 도전성 채널층이 교대로 적층된 스택을 형성하고,
    나노와이어 형 채널 영역 스택을 포함하는 적어도 하나의 핀을 형성하기 위해, 적어도 제1 나노와이어 형 채널 영역 및 상기 제1 나노와이어 형 채널 영역 상에 적층된 제2 나노와이어 형 채널 영역을 포함하는 상기 스택을 식각하고,
    상기 적어도 하나의 핀의 제1 측면 상에 소오스 전극을 형성하고,
    상기 제1 측면에 대향하는 상기 적어도 하나의 핀의 제2 측면 상에 드레인 전극을 형성하고,
    상기 나노와이어 형 채널 영역 스택의 상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이에서, 상기 제1 나노와이어 형 채널 영역과 마주보는 상기 제2 나노와이어 형 채널 영역의 표면으로부터 상기 제2 나노와이어 형 채널 영역과 마주보는 상기 제1 나노와이어 형 채널 영역의 표면까지 완전히 연장되는 유전체 분리 영역을 형성하고,
    게이트 유전체층 및 상기 게이트 유전체층 상의 금속층을 포함하는 게이트 스택을 형성하는 것을 포함하되,
    상기 게이트 스택은 상기 나노와이어 형 채널 영역 스택의 한 쌍의 측벽을 따라 연장되고,
    상기 게이트 스택의 상기 금속층은 상기 나노와이어 형 채널 영역 스택의 상기 제1 나노와이어 형 채널 영역과 상기 제2 나노와이어 형 채널 영역 사이로 연장되지 않는 전계 효과 트랜지스터의 제조 방법.
  12. 제 11항에 있어서,
    상기 적어도 하나의 핀 상에 외부 스페이서를 형성하는 것을 더 포함하고,
    상기 유전체 분리 영역은 상기 외부 스페이서의 하부의 측면까지 연장되는 전계 효과 트랜지스터의 제조 방법.
  13. 제 11항에 있어서,
    상기 유전체 분리 영역은 상기 게이트 스택을 형성하는 동안 형성되고,
    상기 유전체 분리 영역은 상기 게이트 스택의 상기 게이트 유전체층의 일부를 포함하는 전계 효과 트랜지스터의 제조 방법.
  14. 제 11항에 있어서,
    상기 유전체 분리 영역을 형성하기 전에 상기 희생층을 제거하는 것을 더 포함하는 전계 효과 트랜지스터의 제조 방법.
  15. 제 14항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극을 형성하는 것은, Si 버퍼층을 증착한 후에 SiGe 또는 SiGeB의 층을 증착함으로써 p형 전계 효과 트랜지스터 소오스 및 드레인 영역을 형성하는 것을 포함하고,
    상기 희생층을 제거하는 것은 상기 Si 버퍼층으로 인해 상기 p형 전계 효과 트랜지스터 소오스 및 드레인 영역을 제거하지 않는 전계 효과 트랜지스터의 제조 방법.
  16. 제 15항에 있어서,
    상기 희생층은 SiGe를 포함하고,
    상기 p형 전계 효과 트랜지스터 소오스 및 드레인 영역의 층들은 SiGe를 포함하고,
    상기 희생층에 인접한 상기 p형 전계 효과 트랜지스터 소오스 및 드레인 영역의 층들의 일부는 상기 희생층 내의 Ge 농도와 동일하거나 상이한 Ge 농도를 갖는 전계 효과 트랜지스터의 제조 방법.
  17. 제 14항에 있어서,
    상기 소오스 전극 및 상기 드레인 전극을 형성하는 것은, 에피택셜 증착에 의해 Si를 포함하는 n형 전계 효과 트랜지스터 소오스 및 드레인 영역을 형성하는 것을 포함하고,
    상기 희생층을 제거하는 것은 상기 Si로 인해 상기 n형 전계 효과 트랜지스터 소오스 및 드레인 영역을 제거하지 않는 전계 효과 트랜지스터의 제조 방법.
  18. 제 11항에 있어서,
    상기 도전성 채널층은 Si를 포함하고, 상기 희생층은 SiGe를 포함하고, 상기 SiGe의 Ge 함유량은 10% 내지 50%인 전계 효과 트랜지스터의 제조 방법.
  19. 제 11항에 있어서,
    n형 전계 효과 트랜지스터 또는 p형 전계 효과 트랜지스터 장치에 대한 일반적인 핀 전계 효과 트랜지스터를 형성하는 방법을 더 포함하고,
    상기 일반적인 핀 전계 효과 트랜지스터를 형성하는 것은 상기 희생층을 이용하지 않는 전계 효과 트랜지스터의 제조 방법.
  20. 제 11항에 있어서,
    상기 도전성 채널층은 Si를 포함하고, 상기 희생층은 SiGe를 포함하고,
    상기 게이트 스택을 형성하기 전에 상기 희생층을 제거하는 것을 포함하지 않는 전계 효과 트랜지스터의 제조 방법.
KR1020170068853A 2016-10-24 2017-06-02 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법 KR102311163B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201662412179P 2016-10-24 2016-10-24
US62/412,179 2016-10-24
US15/458,655 US9853114B1 (en) 2016-10-24 2017-03-14 Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US15/458,655 2017-03-14

Publications (2)

Publication Number Publication Date
KR20180044794A KR20180044794A (ko) 2018-05-03
KR102311163B1 true KR102311163B1 (ko) 2021-10-12

Family

ID=60674863

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170068853A KR102311163B1 (ko) 2016-10-24 2017-06-02 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법

Country Status (4)

Country Link
US (1) US9853114B1 (ko)
KR (1) KR102311163B1 (ko)
CN (1) CN107978630B (ko)
TW (1) TWI734831B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10312152B2 (en) * 2016-10-24 2019-06-04 Samsung Electronics Co., Ltd. Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
US10199474B2 (en) 2016-12-12 2019-02-05 Samsung Electronics Co., Ltd. Field effect transistor with decoupled channel and methods of manufacturing the same
US11380803B2 (en) * 2017-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US10868127B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US11309400B2 (en) 2018-01-12 2022-04-19 Intel Corporation Stacked thin film transistors with nanowires
US11296236B2 (en) * 2018-07-30 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
WO2020046710A2 (en) * 2018-08-24 2020-03-05 Matthew Hartensveld Nanowire light emitting switch devices and methods thereof
US11038036B2 (en) 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Separate epitaxy layers for nanowire stack GAA device
US11031397B2 (en) 2018-09-27 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device integration with separated Fin-like field effect transistor cells and gate-all-around transistor cells
US11482522B2 (en) 2018-10-08 2022-10-25 Samsung Electronics Co., Ltd. Semiconductor devices including a narrow active pattern
US11335604B2 (en) * 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11101359B2 (en) 2018-11-28 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Gate-all-around (GAA) method and devices
KR20200084532A (ko) 2019-01-03 2020-07-13 삼성전자주식회사 복수의 채널층을 갖는 반도체 소자 및 그 제조 방법
US11658245B2 (en) * 2019-10-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacturing
TWI715311B (zh) 2019-11-26 2021-01-01 國立交通大學 具有寬能隙三五族汲極之金屬氧化物矽半導體場效電晶體及其製造方法
CN111446288B (zh) * 2020-03-08 2021-09-17 复旦大学 基于二维材料的ns叠层晶体管及其制备方法
US11251288B2 (en) * 2020-05-18 2022-02-15 International Business Machines Corporation Nanosheet transistor with asymmetric gate stack
US11855140B2 (en) * 2020-09-29 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Gate oxide of nanostructure transistor with increased corner thickness
KR102654151B1 (ko) * 2022-10-07 2024-04-02 성균관대학교산학협력단 트랜지스터 및 이의 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183452A1 (en) 2012-12-28 2014-07-03 Renesas Electronics Corporation Field effect transistor with channel core modified for a backgate bias and method of fabrication

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112011105970B4 (de) 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
CN104126228B (zh) 2011-12-23 2016-12-07 英特尔公司 非平面栅极全包围器件及其制造方法
US9012284B2 (en) 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
DE112011106049B4 (de) * 2011-12-30 2018-02-15 Intel Corporation Halbleiterbauelement und verfahren zur herstellung desselben
US8765563B2 (en) * 2012-09-28 2014-07-01 Intel Corporation Trench confined epitaxially grown device layer(s)
US8847324B2 (en) * 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
US9136343B2 (en) 2013-01-24 2015-09-15 Intel Corporation Deep gate-all-around semiconductor device having germanium or group III-V active layer
CN105518840B (zh) 2013-10-03 2020-06-12 英特尔公司 用于纳米线晶体管的内部间隔体及其制造方法
US9023705B1 (en) * 2013-11-01 2015-05-05 Globalfoundries Inc. Methods of forming stressed multilayer FinFET devices with alternative channel materials
KR102178828B1 (ko) 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
KR20150127925A (ko) * 2014-05-07 2015-11-18 경북대학교 산학협력단 게이트 올 어라운드 구조를 이용한 질화물 반도체 및 그 제조방법
TWI685972B (zh) * 2014-06-11 2020-02-21 南韓商三星電子股份有限公司 結晶多奈米片應變通道場效電晶體
US9461149B2 (en) 2014-09-12 2016-10-04 Globalfoundries Inc. Nanowire structure with selected stack removed for reduced gate resistance and method of fabricating same
US9391163B2 (en) 2014-10-03 2016-07-12 International Business Machines Corporation Stacked planar double-gate lamellar field-effect transistor
US9793403B2 (en) * 2015-04-14 2017-10-17 Samsung Electronics Co., Ltd. Multi-layer fin field effect transistor devices and methods of forming the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140183452A1 (en) 2012-12-28 2014-07-03 Renesas Electronics Corporation Field effect transistor with channel core modified for a backgate bias and method of fabrication

Also Published As

Publication number Publication date
US9853114B1 (en) 2017-12-26
CN107978630B (zh) 2023-04-28
TW201828327A (zh) 2018-08-01
KR20180044794A (ko) 2018-05-03
CN107978630A (zh) 2018-05-01
TWI734831B (zh) 2021-08-01

Similar Documents

Publication Publication Date Title
KR102311163B1 (ko) 나노와이어 형 채널 영역이 적층된 전계 효과 트랜지스터 및 그 제조 방법
US10381271B2 (en) Field effect transistor with stacked nanowire-like channels and methods of manufacturing the same
CN108878277B (zh) 栅极环绕纳米片场效应晶体管及其制造方法
CN109427672B (zh) 半导体器件的制造方法及半导体器件
KR102558315B1 (ko) 강유전성 랜덤 액세스 메모리 디바이스들 및 방법들
US8716156B1 (en) Methods of forming fins for a FinFET semiconductor device using a mandrel oxidation process
US20190326395A1 (en) Formation of wrap-around-contact for gate-all-around nanosheet fet
TWI782150B (zh) 場效應電晶體、系統晶片以及製造其的方法
US11552080B2 (en) Method of making multiple nano layer transistors to enhance a multiple stack CFET performance
US10964698B2 (en) Field effect transistor with decoupled channel and methods of manufacturing the same
US10868193B2 (en) Nanosheet field effect transistor cell architecture
CN113140511B (zh) 半导体器件及其制造方法
US11239074B2 (en) Germanium nanosheets and methods of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant