KR102308487B1 - CiM 패키지 및 이것을 형성하는 방법 - Google Patents

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구오-청 이이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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Abstract

방법은 제1 복수의 다이를 캐리어 위에 배치하는 단계를 포함한다. 제1 복수의 다이는 적어도 제1 로직 다이와 제1 메모리 다이를 포함하고, 상기 방법은 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계를 더 포함한다. 제2 복수의 다이는 상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함한다. 제3 복수의 다이가 상기 제2 복수의 다이 위에 배치되며, 상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합된다. 제3 복수의 다이는 적어도 제3 로직 다이와 제3 메모리 다이를 포함한다. 상기 방법은 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계를 더 포함한다.

Description

CiM 패키지 및 이것을 형성하는 방법{COMPUTE-IN-MEMORY PACKAGES AND METHODS FORMING THE SAME}
<우선권 주장 및 교차 참조>
본 출원은 2018년 10월 10일에 출원한 다음의 가출원 미국 특허 출원: 출원 일련 번호 62/743,693[발명의 명칭: Compute-in-Memory Die Package and Method Forming Same]에 대해 우선권을 주장하며, 이 출원은 인용에 의해 본 명세서에 포함된다.
<배경>
집적 회로 패키지는 더 많은 기능을 달성하기 위해 동일한 패키지 내에 더 많은 디바이스를 집적시킴에 따라 점점 더 복잡해지고 있다. 예를 들어, 동일한 패키지 내에 프로세서 및 메모리 큐브와 같은 복수의 디바이스를 포함시키기 위해 SoIC(System-on-Integrated-Chip)가 개발되었다. SoIC에는, 상이한 기술을 사용하여 형성되고 상이한 기능을 가진 디바이스들이 2D 병렬(side-by-side) 및 3D 스태킹 방식으로 본딩되어, 컴퓨팅 효율, 대역폭, 기능성 패키징 밀도는 더 높고, 통신 레이턴시, 비트 데이터당 에너지 소비는 더 낮은 시스템을 형성할 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 패키지의 단면도를 도시한다.
도 2, 도 3, 및 도 4는 일부 실시형태에 따른 패키지의 3계층(tier)의 평면도를 도시한다.
도 5 내지 도 12는 일부 실시형태에 따른 일부 패키지 구조의 단면도를 도시한다.
도 13 내지 도 24는 일부 실시형태에 따른 패키지를 내장한 시스템의 단면도를 도시한다.
도 25 내지 도 31은 일부 실시형태에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 32 내지 도 39는 일부 실시형태에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 40 내지 도 44는 일부 실시형태에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시한다.
도 45는 일부 실시형태에 따른 패키지를 형성하는 공정 흐름도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래에 있는(underlying)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태들에 따른 패키지 및 패키지 형성 방법이 제공된다. 패키지의 형성에 있어서 중간 스테이지들이 일부 실시형태에 따라 예시된다. 일부 실시형태의 일부 변형예에 대해 설명한다. 다양한 도면 및 예시적인 실시형태 전체에 있어서, 같은 참조 번호는 같은 요소를 지정하는데 이용된다. 본 개시내용의 일부 실시형태에 따르면, CiM(compute-in-memory) 패키지가 형성된다. CiM(compute-in-memory) 패키지는 각 계층(tier)이 로직 다이와 메모리 다이 둘 다를 포함하는, 복수의 계층을 포함한다. 계층 내의 로직 다이는 동일한 계층 내에 있거나 해당 계층 위 및/또는 아래에 있는 다른 계층 내에 있는 메모리 다이(및 가능하다면 다른 로직 다이) 내에 매립될 수 있다. 마찬가지로, 계층 내의 메모리 다이는 동일한 계층 내에 있거나 해당 계층 위 및/또는 아래에 있는 다른 계층 내에 있는 로직 다이(및 가능하다면 다른 메모리 다이) 내에 매립될 수 있다. 이러한 세팅에 의해, 컴퓨팅 효율이 향상될 수 있고, 시스탬의 대역폭이 상승할 수 있으며, 다이들의 근접성 및 효율적인 레이아웃으로 인해 레이턴스가 감소될 수 있다.
도 1은 CiM(compute-in-memory) 패키지(100)의 단면도를 도시한다. 본 개시내용의 일부 실시형태에 따르면, "CiM(compute-in-memory)"란 용어는 컴퓨팅 기능을 수행하는 로직 다이가 액세스하는 메모리 다이 내에 해당 로직 다이가 매립되어 있는 구조를 나타낸다. CiM 패키지(100)는 때때로 SoIC(System on Integrated Chip) 패키지라고 칭해진다. 도 1과 후속 도면에서, 문자 "L"은 해당 다이가 로직 다이인 것을 나타내는데 사용되고, 문자 "M"은 해당 다이가 메모리 다이인 것을 나타내는데 사용된다. 로직 다이 L과 메모리 다이 M 뒤에는 식별 용도로 숫자가 이어질 수도 있다. 도 1은 일례를 나타내며, 도 1(그리고 도 2 내지 도 12)에 도시하는 각 다이가 다른 실시형태에서는 로직 다이 또는 메모리 다이일 수도 있음을 알아야 할 것이다. 뿐만 아니라, 각 계층에서, 로직 다이의 수와 메모리 다이의 수는 설계 요건에 따라, 1 이상의 임의의 수일 수 있다. 3계층 패키지(three-tier package)가 예로서 도시되고 있지만, CiM 패키지는 4계층, 5계층 이상과 같이 3계층보다 더 많이 포함할 수도 있음을 알아야 할 것이다.
본 개시내용의 일부 실시형태에 따르면, 로직 다이는 단일 코어 다이 또는 다중 코어 로직 다이를 포함한다. 로직 다이는 애플리케이션 프로세서(AP) 다이, 그래픽 프로세싱 유닛(GPU) 다이, 필드 프로그래머블 게이트 어레이(FPGA) 다이, ASIC(Application Specific Integrated Circuit) 다이, 인풋-아웃풋(IO) 다이, 네트워크 프로세싱 유닛(NPU) 다이, 텐서 프로세싱 유닛(TPU) 다이, 인공 지능(AI) 엔진 다이 등일 수 있다. CiM 패키지(100)에는, 그리고 가능하다면 각 계층에는 상이한 유형의 로직 다이들이 혼재될 수도 있다.
본 개시내용의 일부 실시형태에 따르면, 메모리 다이는 스태틱 랜덤 액세스 메모리(SRAM) 다이, 다이내믹 랜덤 액세스 메모리(DRAM) 다이, 와이드 I/O 메모리 다이, NAND 메모리 다이, 저항성 랜덤 액세스 메모리(RRAM) 다이, 자기 저항성 랜덤 액세스 메모리(MRAM) 다이 등을 포함할 수 있다. 메모리 다이는 내부에 컨트롤러를 포함할 수도 컨트롤러가 없을 수도 있다. 메모리 다이는 단일 메모리 다이 또는 사전 적층된(pre-stacked) 메모리 큐브의 형태일 수도 있다. CiM 패키지(100)에는, 그리고 가능하다면 각 계층에는 상이한 유형의 메모리 다이들이 혼재될 수도 있다.
다시 도 1을 참조하면, 일부 예시적인 실시형태에 따라 계층1, 계층1 위에 계층2, 그리고 계층2 위에 계층3의 계층들이 있다. 이웃하는 계층들은 직접 유전체 본딩(때때로 유전체 대 유전체 본딩 또는 용융 본딩) 또는 하이브리드 본딩을 통해 서로 본딩된다. 하이브리드 본딩은 유전체 대 유전체 본딩 및 금속 대 금속 본딩을 포함한다. 각각의 계층은 하나 이상의 로직 다이(L)와 하나 이상의 메모리 다이(M)를 포함할 수 있다. 로직 다이(L)와 메모리 다이(M)는 실리콘 기판일 수 있는 반도체 기판(20)을 포함할 수 있다. 인터커넥트 구조(22)가 해당 반도체 기판(20) 상에 형성되며, 해당 다이 내의 디바이스들을 상호접속시키는데 사용된다. 또한, 본드 패드(24)가 인터커넥트 구조(22) 내부에 또는 해당 다이(L 또는 M)의 표면과 동일한 평면에 형성될 수 있다.
쓰루 비아(30)(30-1, 30-2, 및 30-3을 포함)가 반도체 기판(20)을 관통하도록 형성되며, 다이들(L 및 M)(상이한 계층 내 또는 동일한 계층 내에 있음)을 서로 전기적으로 그리고 신호에 의해 결합하는데 사용된다. 쓰루 비아(30)는 상이한 계층들에 있는 다이들을 상호접속시키는데 상이한 방식으로 사용될 수 있다. 예를 들어, 쓰루 비아(30-1 및 30-2) 위에 있고 쓰루 비아(30-1 및 30-2)와 접촉하는 금속 패드(76)를 통해 로직 다이(L2) 내의 금속 패드(패드 24A)를 메모리 다이(M3)(패드 24B)와 상호접속시키는데 쓰루 비아(30-1 및 30-2)를 함께 사용한다. 한편, 쓰루 비아(30-3)는 로직 다이(L2) 내의 금속 패드(24A)를 메모리 다이(M3) 내의 금속 패드(24B)와 접속시키는데 사용된다. 유전체 영역(38)을 관통하는 쓰루 비아(32)는 금속 패드(76)를 통해 메모리 다이(M1)(계층1 내에 있음)를 상부 금속 패드(80)에 접속시키는데 사용된다.
도 2는 계층1의 평면도를 도시하며, 여기에는 예시적인 레이아웃이 도시된다. 예를 들어, 예시적인 실시형태는 로직 다이(L1, L2, L1', 및 L2')에 의해 둘러싸인(이들 로직 다이 내에 매립된) 메모리 다이(M1)를 포함한다. 전술한 바와 같이, 계층1(그리고 도 3에서의 계층2 또는 도 4에서의 계층 3)의 도시하는 레이아웃은 일례이며, 각각의 도시하는 다이(L 및 M)가 다른 실시형태에서는 로직 다이 또는 메모리 다이일 수도 있다. 일부 실시형태에 따르면, 메모리 다이(M1)는 단일 메모리 다이이다. 다른 실시형태에 따르면, 도시하는 메모리 다이(M1)는 복수의 메모리 다이를 나타낸다. 예를 들어, 일부 실시형태에 따르면, 메모리 다이(M1) 대신에 메모리 다이(M1A 및 M1B)가 배치될 수도 있다. 메모리 다이(M1A 및 M1B)는 동일한 유형의 메모리 다이일 수도 상이한 유형의 메모리 다이일 수도 있다. 다른 실시형태에 따르면, 메모리 다이(M1) 대신에 메모리 다이(M1C, M1D, M1E, 및 M1F)가 배치될 수도 있다.
도 3은 메모리 다이(M2, M3, M2' 및 M3')에 의해 둘러싸인 로직 다이(L3)를 포함하는 계층2의 평면도를 도시한다. 일부 실시형태에 따르면, 로직 다이(L3)는 단일 로직 다이이다. 다른 실시형태에 따르면, 도시하는 로직 다이(L3)는 복수의 로직 다이를 나타낸다. 예를 들어, 일부 실시형태에 따르면, 로직 다이(L3) 대신에 로직 다이(L3A 및 L3B)가 배치될 수도 있다. 로직 다이(L3A 및 L3B)는 동일한 유형의 로직 다이일 수도 상이한 유형의 로직 다이일 수도 있다. 다른 실시형태에 따르면, 로직 다이(L3) 대신에 로직 다이(L3C, L3D, L3E, 및 L3F)가 배치될 수도 있다.
도 4는 메모리 다이(M4 및 M4') 옆에 로직 다이(L4)를 포함하는 계층3의 평면도를 도시한다. 일부 실시형태에 따르면, 로직 다이(L4)는 단일 로직 다이이다. 다른 실시형태에 따르면, 도시하는 로직 다이(L4)는 복수의 로직 다이를 나타낸다. 예를 들어, 일부 실시형태에 따르면, 로직 다이(L4) 대신에 로직 다이(L4A 및 L4B)가 배치될 수도 있다. 로직 다이(L4A 및 L4B)는 동일한 유형의 로직 다이일 수도 상이한 유형의 로직 다이일 수도 있다. 다른 실시형태에 따르면, 로직 다이(L4) 대신에 로직 다이(L4C, L4D, L4E, 및 L4F)가 배치될 수도 있다.
도 5 내지 도 12는 일부 실시형태에 따른 CiM 패키지의 단면도를 도시한다. 이들 실시형태는 로직 다이(L)와 메모리 다이(M)의 배열의 상이한 조합을 포함하는데, 상이한 계층들 내의 다이들(L 및 M)은 위를 향하도록 또는 아래를 향하도록 배열될 수 있고, 이웃하는 계층들 간의 본딩은 전면 대 후면 본딩(face-to-back bonding) 또는 전면 대 전면 본딩(face-to-face bonding)일 수 있다. 이들 실시형태는 또한 직접 유전체 본딩 및 하이브리드 본딩을 포함하는 상이한 유형의 본딩 방법을 포함한다. 또한, CiM 패키지의 계면들은 재분배 라인(RDL, Redistribution Line) 및 솔더 영역을 포함할 수도, 또는 대안으로 금속 기둥부(metal pillar)를 포함할 수도 있다. RDL 및 솔더 영역은 플립칩 본딩에 사용될 수 있고, 금속 기둥부는 InFO(Integrated Fan-out) 패키지를 형성하는데 사용될 수 있다. 도 5와 도 12는 일부 예시적인 조합을 도시하며, 본 개시내용에 의해 다른 조합이 고려되는 것을 알아야 할 것이다. 도 5와 도 12에 도시하는 실시형태는 또한 도 25 내지 도 44에 도시하는 공정에서 상세하게 논의된다.
도 5를 참조하면, CiM 패키지(100)는 위를 향하게 배치되어 있는 계층1 내의 다이들을 포함한다. 명세서 전체에 있어서, 다이가 위를 향해 있다고 언급되는 경우는, 디바이스(트랜지스터와 같은 능동 디바이스 또는 레지스터, 커패시터 등의 수동 디바이스)가 다이 내의 각각의 반도체 표면의 상면 쪽으로 위를 향해 있는 것을 의미한다. 마찬가지로, 다이가 아래를 향해 있다고 언급되는 경우는, 디바이스가 다이 내의 각각의 기판의 상면 쪽으로 아래를 향해 있는 것을 의미한다. M2, L3, 및 M3과 같은 계층2 다이들은 아래를 향해 배치되며, 직접 유전체 본딩을 통해 그리고 전면 대 전면 본딩을 통해, 하측 계층1에 본딩된다. 계층3 다이(L4 및 M4)는 직접 유전체 본딩을 통해 계층2 내의 유전체층(78)에 본딩된다. 계층3 다이(L4 및 M4)는 전면 대 후면 본딩을 통해 하측의 계층2 다이에 본딩된다. RDL(40)가 계층3 다이 위에 형성되며, 쓰루 비아 및 금속 패드를 통해 계층1, 계층2, 및 계층3에 전기적으로 접속된다. 솔더 영역(42)이 RDL(40) 위에 형성되어 이 RDL에 전기적으로 결합된다. 솔더 영역(42)은 플립칩 본딩(flip-chip bonding)을 통해 CiM 패키지(100)를 다른 구조에 본딩하는데 사용될 수 있다.
도 6은 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는 계층3 다이(L4 및 M4) 위에, 금속 기둥부(44)가 형성되어 있는 점을 제외하면, 도 5의 실시형태와 유사하다. 금속 기둥부(44)는 구리, 구리 합금, 또는 기타 동종의 금속으로 형성될 수 있다. 금속 기둥부(44)를 내부에 매립하도록 유전체층(46)이 형성되고, 유전체층(46)의 상면은 금속 기둥부(44)의 상면과 동일한 표면 내에 있을 수 있다. 유전체층(46)은 폴리벤즈옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등의 폴리머로 형성될 수 있다. 유전체층(46)은 또한 산화물(예컨대, 실리콘 산화물 또는 실리콘 산질화물)과 같은 무기 유전체 재료로 형성될 수도 있다.
도 7은 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는, 이웃하는 계층들 간의 본딩이 직접 유전체 본딩이 아니라 하이브리드 본딩인 점을 제외하면, 도 5의 실시형태와 유사하다. 예를 들어, 다이들(L1 및 M2)은, 금속 패드(24A 및 24B) 간의 금속 대 금속 본딩, 및 다이(L1) 내의 표면 유전체층(26A)과 다이(M2) 내의 표면 유전체층(26B) 간의 유전체 대 유전체 본딩을 포함하는 하이브리드 본딩을 통해 서로 본딩된다. 또한, 다이(M4)는, 유전체층(78)과 다이(M4) 내의 표면 유전체층(26C) 간의 본딩과 다이(M4) 내의 금속 패드(24C)와 금속 패드(76) 간의 본딩을 포함하는 하이브리드 본딩을 통해, 하측의 유전체층(78)과 금속 패드(89)에 본딩된다. CiM 패키지(100)에서, RDL(40) 및 솔더 영역(42)은 CiM 패키지(100)를 다른 패키지 컴포넌트에 본딩하기 위해 형성된다.
도 8은 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는 계층3 다이(L4 및 M4) 위에, 금속 기둥부(44)가 형성되는 점을 제외하면, 도 7의 실시형태와 유사하다. 금속 기둥부(44)는 구리, 구리 합금, 또는 기타 동종의 금속으로 형성될 수 있다. CiM 패키지(100)에서, 금속 기둥부(44)는 본딩을 위해 유전체층(46)에 형성되고, 금속 기둥부(44)의 상면은 유전체층(46)의 상면과 동일한 평면 내에 있다.
도 9는 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는, 다이들이 역순으로 배치되어 계층1 다이가 다이(L4 및 M4)를 포함하고 계층3 다이가 다이(L1, M2, 및 L2)를 포함하는 점을 제외하면, 도 5의 실시형태와 유사하다. 그러나, 이전 실시형태에서 도시한 바와 같이 계층1 다이는 (다이(L4 및 M4)가 아니라)다이(L1, M1, 및 L2)를 포함할 수도 있고, 계층3 다이는 (다이(L1, M1, 및 L2)가 아니라)다이(L4 및 M4)를 포함할 수도 있다. 로직 다이(L4)와 메모리 다이(M4)와 같은 계층1 다이는 아래를 향해 배치되고, 로직 다이(L3) 및 메모리 다이(M2 및 M3)와 같은 계층2 다이와 계층1 다이(L4 및 M4)의 본딩은 직접 유전체 본딩을 통해 달성되는 전면 대 전면 본딩이다. 예를 들어, 다이(L3, M2 및 M3)은 직접 유전체 본딩을 통해 하측의 유전체층(38A)에 본딩된다. 또한, 계층3 다이(L1, M1 및 L2)은 전면 대 후면 본딩을 통해 그리고 직접 유전체 본딩을 통해 계층2 다이에 본딩된다. 도 9에 도시하는 바와 같이 CiM 패키지(100)에서, RDL(40) 및 솔더 영역(42)은 CiM 패키지(100)를 다른 패키지 컴포넌트에 본딩하기 위해 형성된다.
도 10은 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는 계층3 다이(L1, M1 및 L2) 위에, 금속 기둥부(44)가 본딩을 위해 유전체층(46)에 형성되고, 금속 기둥부(44)의 상면이 유전체층(46)의 상면과 동일한 평면 내에 있는 점을 제외하면, 도 9의 실시형태와 유사하다.
도 11은 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는 로직 다이(L4)와 메모리 다이(M4)와 같은 계층1 다이가 아래를 향해 배치되고, 로직 다이(L3) 및 메모리 다이(M2 및 M3)와 같은 계층2 다이와 계층1 다이의 본딩이 일부 실시형태에 따른 전면 대 전면 본딩인 하이브리드 본딩을 통해 이루어지는점을 제외하면, 도 9의 실시형태와 유사하다. 또한, L1, M1 및 L2와 같은 계층3 다이도 전면 대 후면 본딩을 통해 그리고 하이브리드 본딩을 통해 계층2 다이에 본딩된다. CiM 패키지(100)에서, RDL(40) 및 솔더 영역(42)은 CiM 패키지(100)를 다른 패키지 컴포넌트에 본딩하기 위해 형성된다.
도 12는 일부 실시형태에 따른 CiM 패키지(100)를 도시한다. 이들 실시형태는 계층3 다이(L1, M1 및 L2) 위에, 금속 기둥부(44)가 본딩을 위해 유전체층(46)에 형성되고, 금속 기둥부(44)의 상면이 유전체층(46)의 상면과 동일한 평면 내에 있는 점을 제외하면, 도 11의 실시형태와 유사하다.
도 5 내지 도 12에 도시하는 패키지(100)는 도 5 내지 도 12 중 하나에 도시하는 구조를 구비한 복수의 패키지를 포함하는, 재구성된 웨이퍼로서 형성된다. 그런 다음 해당 웨이퍼는 도 5 내지 도 12 중 하나에 도시하는 패키지가 개별 패키지(100)로서 형성되도록 소잉된다.
도 13 내지 도 24는 CiM 패키지(100)가 더 큰 패키지 또는 시스템을 형성하는데 어떻게 사용되는지를 보여주기 위한 일부 예시적인 실시형태를 도시한다. 일부 실시형태에 따르면, 도 5 내지 도 12에 도시하는 CiM 패키지(100)는 디바이스 다이의 사용과 유사하게 사용된다. 도 13 내지 도 24에 나타내는 CiM 패키지(100)의 상세는 도시하지 않으며, 도 5 내지 도 12에 나타낸 실시형태를 참조하여 찾을 수 있다. CiM 패키지(100)의 표면 본딩 구조가 도시되는데, 본딩 구조는 플립칩 본딩 또는 InFO 구조가 사용되는지의 여부에 따라, 솔더 영역 또는 금속 기둥부가 채택되는지의 여부를 나타낸다. 또한, 솔더 영역 및/또는 금속 기둥부에 접속하는데 사용되는 본딩 패드 및 RDL의 일부는 도시되지 않지만, 이들 본딩 패드 및 RDL은 패키지에 존재한다. 복수의 CiM 패키지(100)가 동일한 패키지에 존재할 경우, 개별 패키지(100)를 식별하기 위해 문자 "A" 또는 "B"가 참조 번호 "100"에 추가될 수 있다.
도 13은 CiM 패키지(100A 및 100B)의 전면 대 후면 본딩을 도시한다. 본딩은 플립칩 본딩을 통해 이루어지며, 언더필(48)이 CiM 패키지(100A 및 100B) 사이에 개재되어 있다. 그렇게 형성된 패키지(102)는 그 표면에 금속 기둥부(44)를 갖는다. 따라서 패키지(102)는 InFO 패키지를 형성하는데 사용될 수 있다.
도 14는 플립칩 본딩을 통해 패키지(104B)에 본딩된 2개의 패키지(104A)를 포함하는 패키지(102)를 도시한다. 패키지(104A 및 104B)는 InFO 패키지이다. 본 개시내용의 일부 실시형태에 따르면, InFO 패키지(104A)의 형성은, 몰딩 화합물과 같은 밀봉재(50A)로 CiM 패키지(100A)를 밀봉하는 다이 부착 필름(46)(접착막)를 통해 캐리어(도시 생략) 위에 해당 CiM 패키지(100A)를 배치하는 것과, CiM 패키지(100A) 내의 금속 기둥부(44)의 표면(도시하는 바닥면)을 밀봉재(50A)의 표면과 같은 높이로 평탄화한 다음, RDL(52)과 솔더 영역(54)을 형성하는 것을 포함한다. 밀봉재(50B)가 도포되기 전에 추가 쓰루 비아(56)가 형성되는 점을 제외하면, 패키지(104B)도 유사하게 형성된다. 도 14에 도시하는 바와 같은 패키지(102)는 플립칩 본딩에 사용될 수 있다.
도 15는 CiM 패키지(100B)를 사용하여 먼저 InFO 패키지(104B)를 형성한 다음에 플립칩 본딩을 통해 CiM 패키지(100A)(칩으로 사용됨)를 InFO 패키지(104B)에 본딩하는, 칩-온-패키지 구조를 도시한다. 그런 다음, 내부의 CiM 패키지(100A)를 밀봉하기 위해 밀봉재(50A)가 분배된다. 도 15에 도시하는 바와 같은 패키지(102)는 플립칩 본딩에 사용될 수 있다. RDL(51)이 패키지(104B)의 일부로서 형성된다. RDL(51)는 상세하게 도시되지 않는다.
도 16은 CiM 패키지(100)에 기반하여 형성된 InFO 패키지인 패키지(102)를 도시한다. 형성 공정은 도 14의 패키지(104A)를 참조하여 설명되었으며, 상세한 설명은 여기에 반복하지 않는다. 도 16에 도시하는 바와 같은 패키지(102)를 형성하기 위한 패키징 공정은 RDL-라스트 공정으로서, CiM 패키지(100)가 먼저 밀봉재(50)로 밀봉되고, 밀봉재(50)로 CiM 패키지(100)를 밀봉한 후에 RDL(52) 및 해당 유전체층(53)의 형성이 수행된다.
도 17은 CiM 패키지(100)에 기반하여 형성된 플립칩 패키지인 패키지(102)를 도시한다. 도 16에 도시하는 바와 같은 패키지(102)를 형성하기 위한 패키징 공정은 RDL-퍼스트 공정으로서, RDL(52) 및 해당 유전체층(53)이 먼저 형성되고, 플립칩 본딩을 통해 CiM 패키지(100)가 RDL(52)에 본딩된다. 그런 다음 CiM 패키지(100)는 밀봉재(50)로 밀봉된다.
도 18은 패키지 기판(58)에 본딩된, 도 16에 도시한 바와 같은 패키지(102)를 포함하는 패키지(102')를 도시한다. 패키지 기판(58)은 코어리스 기판일 수 있다. 한편, 패키지 기판(58)은 코어를 포함하고, RDL은 코어의 양측에 형성된다. 언더필(48)이 패키지(102)와 패키지 기판(58) 사이에 배치된다.
도 19는 CiM 패키지(100)에 기반하여 형성된 InFO 패키지인 패키지(102)를 도시한다. 형성 공정은 도 14의 패키지(104B)를 참조하여 설명되었으며, 상세한 설명은 여기에 반복하지 않는다. 도 19에 도시하는 바와 같은 패키지(102)를 형성하기 위한 패키징 공정은 또한 RDL-라스트 공정이다.
도 20은 InFO 패키지를 형성하는 메모리 스택(큐브)(60) 및 CiM 패키지(100)를 포함하는 패키지(102')를 도시한다. 각각의 메모리 스택(60)은 적층되어 전기적으로 상호결합되어 있는 복수의 메모리 다이(62)를 포함한다. 메모리 스택(60)은 HBM(High Bandwidth Memory) 큐브일 수 있다. 메모리 스택(60) 및 CiM 패키지(100)는 밀봉재(50)로 밀봉된다. RDL(52)는 메모리 스택(60) 및 CiM 패키지(100)에 접속하도록 형성된다. 본 개시내용의 일부 실시형태에 따르면, 대응하는 패키지는 고성능 패키지이다. 따라서, 방열 피처(64)와 금속 덮개(66)가 형성되어 CiM 패키지(100)에 접속될 수 있다. 방열 피처(64)는 금속 봉(rod), 금속 핀(fin) 등일 수 있다. InFO 패키지도 패키지 기판(58)에 본딩된다.
도 21은 본 개시내용의 일부 실시형태에 따른 패키지(102')를 도시한다. 이들 실시형태는 2개의 CiM 패키지(100)가 도시되는 점을 제외하면, 도 20에 도시하는 실시형태와 유사하다. 2개의 CiM 패키지(100)가 도시되지만, 그보다 더 많은(예컨대, 4개, 6개, 8개 등) CiM 패키지(100)가 있을 수도 있다. 마찬가지로, 도 20과 도 21에서, 2개의 스택(60)이 도시되지만, 대응하는 패키지(102')에는 그보다 더 많은(예컨대, 4개, 6개, 8개 등) 메모리 스택(60)이 있을 수 있다.
도 22는 본 개시내용의 일부 실시형태에 따른 패키지(102')를 도시한다. 이들 실시형태는, 밀봉된 CiM 패키지(100) 상에 RDL(52)(도 20)을 형성하는 대신에, CiM 패키지(100)가 인터포저(68)에 본딩되는 점을 제외하면, 도 20에 도시하는 실시형태와 유사하다. 인터포저(68)는 실리콘 기판과 같은 반도체 기판일 수 있는 기판(70)과, 기판(70)을 관통하는 쓰루 비아(72)를 포함한다. RDL은 기판(70)의 양측 상에 형성되며, 쓰루 비아(72)를 통해 상호접속된다.
도 23은 본 개시내용의 일부 실시형태에 따른 패키지(102')를 도시한다. 패키지(102')는 2개의 CiM 패키지(100)가 도시되는 점을 제외하면, 도 22에 도시하는 실시형태와 유사하다.
도 24는 CiM 패키지(100)가 플립칩 본딩을 통해 패키지 기판(58)에 본딩되는, 본 개시내용의 일부 실시형태에 따른 패키지(102')를 도시한다. 언더필(48)이 CiM 패키지(100)와 패키지 기판(58) 사이의 갭에 배치된다. 밀봉재(50)가 CiM 패키지(100) 상에 배치된다.
도 25 내지 도 31은 본 개시내용의 일부 실시형태에 따른, 도 5에 도시한 바와 같은 CiM 패키지(100)의 형성에 있어서 중간 스테이지의 단면도를 도시한다. 대응 공정은 도 45에 도시한 공정 흐름으로도 개략적으로 반영된다.
도 25를 참조하면, 로직 다이(L1 및 L2) 및 메모리 다이(M1)와 같은 계층1 다이가 예컨대 다이 부착 필름(도시 생략)을 통해 캐리어(74) 상에 배치된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(202)으로서 예시된다. 계층1 다이의 전면이 위를 향한다. 계층1 다이 내의 금속 패드(24A)는 해당 유전체층(26A)으로 덮인다. 본 개시내용의 일부 실시형태에 따르면, 유전체층(26A)은 실리콘 산화물, 실리콘 산질화물, 실리콘 탄질화물 등과 같은 산화물로 형성된다. 그럼 다음 추가 표면 평탄화 공정에 의해 계층1 다이(L1, L2, 및 M1) 사이의 갭이 유전체막(38A)으로 충전된다. 유전체막은 산화물(실리콘 산화물 등), SiCN, SiN, SiOC 등으로 형성될 수 있다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(203)으로서 예시된다.
다음으로, 도 26에 도시하는 바와 같이, 로직 다이(L3) 및 메모리 다이(M2 및 M3)와 같은 계층2 다이가 직접 유전체 본딩을 통해 계층1 다이(L1, L2, 및 M1)에 본딩되며, 유전체층(26B)은 용융 본딩을 통해 해당 유전체층(26A)에 본딩된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(204)으로서 예시된다. 다이(M3)와 같은 일부 다이는 복수의 다이(예컨대 다이 M1과 L2 등)에 본딩될 수도 있다. 일부 실시형태에 따르면, 다이(M3)와 다이(M1) 사이에는 직접적인 전기 접속이 없다. 그러나, 다이(M3)를 양쪽 다이(L2 및 M1)에 본딩하기 때문에 본딩 안정성이 향상된다. 본딩 후에, 계층2 다이는 박막화될 수 있다.
다음으로, 도 27에 도시하는 바와 같이, 갭충전 공정이 수행되고, 유전체 영역(38B)이 형성되어 도 26에 도시하는 바와 같이 갭을 충전한다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(206)으로서 예시된다. 갭충전은 CVD(Chemical Vapor Deposition), 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition) 등을 포함하나 이에 한정되지 않은 적용 가능한 방법을 사용하여 수행될 수 있다. 유전체 영역(38B)은 산화물(실리콘 산화물 등), SiCN, SiN, SiOC 등으로 형성될 수 있다. 유전체 영역(38B)의 상면을 같은 높이로 하기 위해 CMP(Chemical Mechanical Polish) 공정 또는 기계식 연삭 공정 등의 평탄화 공정이 행해질 수 있다. 다른 실시형태에 따르면, 계층1 다이와 계층2 다이는 동일한 밀봉 공정에서 밀봉되어 유전체 영역(38A 및 38B)은 유전체 영역(38)으로 칭해지는 연속적인 유전체 영역을 형성한다.
도 28은 또한 계층2 다이 내의 유전체 영역(38)과 기판(실리콘 기판 또는 다른 유형의 반도체 기판 등)을 관통하여 금속 패드(24A)에 전기적으로 결합하는 쓰루 비아(30)(30-1, 30-2, 및 30-3을 포함)의 형성을 도시하고 있다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(208)으로서 예시된다. 따라서, 계층1 다이는 계층2 다이에 전기적으로 결합된다. 대응하는 금속 패드(24A)에의 금속 패드(24B)의 전기적 결합은 단일 쓰루 비아(30-3)를 통해, 또는 2개의 쓰루 비아(30-1 및 30-2)를 통해 이루어질 수 있다. 쓰루 비아(32)도 유전체 영역(38)을 관통하도록 형성되며 금속 패드(24A)에 접속된다. 금속 패드(76)는 유전체 영역(38)의 상면 상에 형성되며, 계층1 다이 및 계층2 다이에 전기적으로 접속된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(210)으로서 예시된다.
도 29는 실리콘 산화물, SiOC, SiCN, SiN 등의 산화물로 형성될 수 있는 유전체층(78)의 퇴적 및 평탄화를 도시한다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(212)으로서 예시된다. 따라서 금속 패드(76)는 유전체층(78)으로 덮인다. 다음으로, 도 30에 도시하는 바와 같이, 로직 다이(L4) 및 메모리 다이(M4)와 같은 계층3 다이가 유전체층(78)에 본딩된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(214)으로서 예시된다. 계층3 다이의 표면 유전체층(26C)이 직접 유전체 본딩을 통해 유전체층(78)에 본딩된다. 그런 다음 계층3 다이(L4 및 M4)는 예컨대 CMP 공정 또는 기계식 연마 공정으로 박막화된다. 그 후에 유전체층(79)이 퇴적되어 계층3 다이를 밀봉하고 평탄화 공정이 이어진다. 계층3 다이 내의 기판 및 유전체층(79)의 상면을 관통하는 쓰루 비아(81)가 형성된다. 그런 다음 금속 패드(80)가 유전체층(79)의 표면 상에 형성되어 쓰루 비아(81)에 접속된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(216)으로서 예시된다. 그런 다음 유전체층(82)이 퇴적되어 평탄화된다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(218)으로서 예시된다. 금속 패드(80)는 평탄화 후에 노출될 수도 유전체층(82)에 의해 덮일 수도 있다.
도 31은 RDL(40), 유전체층(41), 및 솔더 영역(42)의 형성을 도시한다. 각각의 공정은 도 45에 도시한 공정 흐름의 공정(220)으로서 예시된다. RDL(40) 및 솔더 영역(42)은 하측의 계층1, 계층2, 및 계층3 다이에 전기적으로 접속된다. 그렇게 형성된 구조는 또한 도 5에 도시된다. 그런 다음 캐리어(74)(도 30)는 떼어지고, 개편화 공정이 수행되어 서로 동일한 복수의 패키지(100)를 형성한다. 도 6에 도시한 구조는 금속 기둥부(44)와 유전체층(46)이 형성되는 점을 제외하면, 유사한 공정으로 형성될 수 있다.
도 32 내지 도 39는 본 개시내용의 일부 실시형태에 따른, 도 7에 도시한 바와 같은 CiM 패키지(100)의 형성에 있어서 중간 스테이지의 단면도를 도시한다. 다른 식으로 명시하지 않는다면, 도 32 내지 도 39(그리고 도 40 내지 도 44)의 컴포넌트들의 재료 및 형성 방법은, 도 25 내지 도 31에 도시한 실시형태에서 유사 도면부호가 표시되는 유사한 컴포넌트들과 실질적으로 같을 수 있다. 그렇기 때문에, 도 32 내지 도 44에 도시하는 컴포넌트의 형성 공정 및 재료에 관한 상세는 도 25 내지 도 31에 도시한 실시형태의 설명에서 찾을 수 있다.
도 32를 참조하면, 로직 다이(L1 및 L2) 및 메모리 다이(M1)와 같은 계층1 다이가 예컨대 다이 부착 필름(도시 생략)을 통해 캐리어(74) 상에 배치된다. 계층1 다이의 전면이 위를 향한다. 그럼 다음 추가 표면 평탄화 공정에 의해 계층1 다이(L1, L2, 및 M1) 사이의 갭이 유전체막(38A)으로 충전된다. 유전체막은 산화물(실리콘 산화물 등), SiCN, SiN, SiOC 등으로 형성될 수 있다. 계층1 다이 내의 금속 패드(24A)는 노출되며, 해당 표면 유전체층(36A)과 동일한 평면 내에 있다.
다음으로, 도 33에 도시하는 바와 같이, 로직 다이(L3) 및 메모리 다이(M2 및 M3)와 같은 계층2 다이가 하이브리드 본딩을 통해 계층1 다이(L1, M1, 및 L2)에 본딩되며, 계층2 다이 내의 유전체층(26B)은 계층1 다이 내의 유전체층(26A)에 본딩되고, 금속 패드(24B)는 금속 패드(24A)에 본딩된다. 그런 다음 계층2 다이는 박막화될 수 있다. 다음으로, 도 34에 도시하는 바와 같이, 갭충전 공정이 수행되고, 유전체 영역(38B)이 형성되어 도 34에 도시하는 바와 같이 갭을 충전한다. 유전체 영역(38B)의 상면을 같은 높이로 하기 위해 CMP 공정 또는 기계식 연삭 공정 등의 평탄화 공정이 행해질 수 있다. 다른 실시형태에 따르면, 계층1 다이와 계층2 다이는 동일한 밀봉 공정에서 밀봉되어 유전체 영역(38A 및 38B)은 유전체 영역(38)으로 칭해지는 연속적인 유전체 영역을 형성한다.
도 35는 쓰루 비아(30 및 32)의 형성을 도시한다. 일부 쓰루 비아(30)는 패드(24B)를 본딩하도록 전기적으로 접속되어 패드(24A)에도 접속된다. 일부 쓰루 비아(30)는 패드(24A)를 본딩하도록 직접 접속된다. 쓰루 비아(32)도 유전체 영역(38)을 관통하도록 형성되며 금속 패드(24A)에 접속된다. 금속 패드(76)는 유전체 영역(38)의 상면 상에 형성되며, 계층1 다이 및 계층2 다이에 전기적으로 접속된다.
도 35는 또한 유전체층(78)의 퇴적 및 평탄화를 도시하고 있다. 평탄화의 결과로 금속 패드(76)가 드러나며, 금속 패드(76)는 유전체층(78)의 상면과 동일한 평면 내에 있는 상면을 갖는다. 다음으로, 도 36에 도시하는 바와 같이, 로직 다이(L4) 및 메모리 다이(M4)와 같은 계층3 다이가 하이브리드 본딩을 통해 유전체층(78) 및 금속 패드(76)에 본딩된다. 그런 다음 계층3 다이(L4 및 M4)는 예컨대 CMP 공정 도는 기계식 연마 공정으로 박막화된다.
도 37을 참조하면, 유전체층(82)이 퇴적되고 평탄화된다. 그런 다음, 도 38에 도시하는 바와 같이 쓰루 비아(81)와 금속 패드(80)가 형성된다. 이어서 유전체층(82)이 형성되어 평탄화된다. 그렇게 형성된 구조에서, 금속 패드(80)는 평탄화 후에 노출될 수도 유전체층(82)에 의해 덮일 수도 있다.
도 39는 RDL(40), 유전체층(41), 및 솔더 영역(42)의 형성을 도시한다. RDL(40) 및 솔더 영역(42)은 하측의 계층1, 계층2, 및 계층3 다이에 전기적으로 접속된다. 그렇게 형성된 구조는 또한 도 7에 도시된다. 그런 다음 캐리어(74)(도 38)는 떼어지고, 개편화 공정이 수행되어 서로 동일한 복수의 패키지(100)를 형성한다. 도 8에 도시한 구조는 금속 기둥부(44)와 유전체층(46)이 형성되는 점을 제외하면, 유사한 공정으로 형성될 수 있다.
도 40 내지 도 44는 본 개시내용의 일부 실시형태에 따른, 도 9에 도시한 바와 같은 CiM 패키지(100)의 형성에 있어서 중간 스테이지의 단면도를 도시한다. 일부 실시형태에 따르면, 계층1 다이는 다이(L4 및 M3)이고, 다른 실시형태에 따르면, 계층1 다이는 다이(L1, M1, 및 L2)일 수도 있다.
도 40을 참조하면, 로직 다이(L4) 및 메모리 다이(M4)와 같은 계층1 다이가 예컨대 다이 부착 필름(도시 생략)을 통해 캐리어(74) 상에 배치된다. 계층1 다이의 전면이 위를 향한다. 금속 패드(25)가 해당 반도체 기판(20)의 후면 상에 형성되며, 쓰루 비아(81)가 금속 패드(25 및 24C)를 상호접속시킨다. 실리콘 기판으로의 Cu 확산을 피하기 위해, 금속 패드(25)와 실리콘 기판 사이에 유전체 절연막(도시 생략)이 퇴적되어 쓰루 비아(814) 주위를 충전한다. 다음으로, 도 41에 도시하는 바와 같이, 내부의 계층1 다이를 밀봉하도록 유전체 영역(38A)이 형성된 다음 평탄화된다. 유전체 영역(38A)은 실리콘 산화물과 같은 산화물 또는 SiON으로 형성될 수 있다.
다음으로, 도 42에 도시하는 바와 같이, 로직 다이(L3) 및 메모리 다이(M2 및 M3)와 같은 계층2 다이가 직접 유전체 본딩을 통해 유전체 영역(38A)에 본딩되며, 계층2 다이 내의 유전체층(26B)이 유전체 영역(36A)에 본딩된다. 그런 다음, 계층2 다이는 박막화되고 이어서 쓰루 비아(33)가 형성된다. 다음으로, 도 42에도 도시한 바와 같이, 갭충전 공정이 수행되고, 계층2 다이(L3, M2, 및 M3) 사이의 갭을 충전하도록 유전체 영역(38B)이 형성되며, 유전체 영역(38B)의 일부는 계층2 다이(L3, M2, 및 M3)와 겹친다. 유전체 영역(38B)의 상면을 같은 높이로 하기 위해 CMP 공정 또는 기계적 연삭 공정 등의 평탄화 공정이 행해질 수 있다.
또한 도 42는 유전체 영역(38B)의 상면 상에의 금속 패드(76)의 형성 및 평탄화를 도시한다. 금속 패드(76)는 유전체층(78)으로 덮인다.
다음으로, 도 43에 도시하는 바와 같이, 로직 다이(L1 및 L2) 및 메모리 다이(M1)와 같은 계층3 다이가 직접 유전체 본딩을 통해 유전체층(78)에 본딩된다. 그런 다음 계층3 다이는 예컨대 CMP 공정 또는 기계식 연마 공정으로 박막화된다. 그런 다음 유전체층(79)이 퇴적되어 평탄화된다.
또한 도 43을 참조하면, 쓰루 비아(30)가 형성되고, 금속 패드(80)가 쓰루 비아(30)에 접속하도록 형성된다. 금속 패드(80)는 유전체층(79) 상에 형성되고 쓰루 비아(30)와 접촉한다. 이어서 유전체층(82)이 형성되어 평탄화된다. 그렇게 형성된 구조에서, 금속 패드(80)는 평탄화 후에 노출될 수도 유전체층(82)에 의해 덮일 수도 있다.
도 44는 RDL(40), 유전체층(41), 및 솔더 영역(42)의 형성을 도시한다. RDL(40) 및 솔더 영역(42)은 하측의 계층1, 계층2, 및 계층3 다이에 전기적으로 접속된다. 그렇게 형성된 구조는 또한 도 9에 도시된다. 그런 다음 캐리어(74)(도 43)는 떼어지고, 개편화 공정이 수행되어 서로 동일한 복수의 패키지(100)를 형성한다. 도 10에 도시한 구조는 금속 기둥부(44)와 유전체층(46)이 형성되는 점을 제외하면, 유사한 공정으로 형성될 수 있다.
도 11 및 도 12에 도시한 구조를 형성하기 위한 공정 흐름은 도 25 내지 도 44에 도시하는 바와 같은 공정을 통해 실현될 수 있으며, 여기에는 나타내지 않는다.
전술한 실시형태에서는, 본 개시내용의 일부 실시형태에 따라 일부 공정 및 피처를 설명하였다. 다른 피처 및 공정도 포함될 수 있다. 예를 들어, 3D 패키징 또는 3DIC 디바이스의 검증 테스트를 돕기 위해 테스트용 구조가 포함될 수도 있다. 테스트용 구조는 예컨대, 3D 패키징 또는 3DIC의 테스트, 프로브 및/또는 프로브 카드의 사용 등을 허용하는, 재배선층에 또는 기판 상에 형성된 테스트 패드를 포함할 수 있다. 검증 테스트는 중간 구조뿐만 아니라 최종 구조에 대해서도 수행될 수 있다. 또한, 여기에 개시하는 구조 및 방법은 수율을 증가시키고 비용을 절감하기 위해 알려진 양호한 다이의 중간 검증을 통합하는 테스트 방법론과 함께 사용될 수 있다.
본 개시내용의 실시형태는 몇몇 효과적인 특징을 갖는다. 메모리 다이 내에 로직 다이를, 그리고 로직 다이 내에 메모리 다이를 매립함으로써, 컴퓨팅 효율이 향상될 수 있고, 시스탬의 대역폭이 상승할 수 있으며, 다이들의 근접성 및 효율적인 레이아웃으로 인해 레이턴스가 감소될 수 있다.
본 개시내용의 일부 실시형태에 따르면, 집적 회로 패키지를 형성하는 방법은, 적어도 제1 로직 다이와 제1 메모리 다이를 포함하는 제1 복수의 다이를 캐리어 위에 배치하는 단계와, 상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계와, 상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합되며, 적어도 제3 로직 다이와 제3 메모리 다이를 포함하는 제3 복수의 다이를 상기 제2 복수의 다이 위에 배치하는 단계와, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계를 포함한다. 일 실시형태에 있어서, 상기 방법은 직접 유전체 본딩을 통해 상기 제2 복수의 다이를 상기 제1 복수의 다이에 본딩하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 방법은 하이드브리드 본딩을 통해 상기 제2 복수의 다이를 상기 제1 복수의 다이에 본딩하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 방법은, 제1 유전체 재료를 충전하는 단계로서, 상기 제1 유전체 재료는 상기 제1 복수의 다이 사이의 갭 및 상기 제2 복수의 다이 사이의 갭으로 연속으로 연장되고, 상기 제1 유전체 재료의 일부는 상기 제2 복수의 다이를 덮는 것인, 상기 제1 유전체 재료 충전 단계와, 상기 제1 유전체 재료 위에 금속 패드를 형성하는 단계와, 상기 금속 패드를 덮도록 제2 유전체 재료를 형성하는 단계와, 유전체 대 유전체 본딩을 통해 상기 제3 복수의 다이를 상기 제2 유전체 재료에 본딩하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 제2 복수의 다이 중 하나의 다이는 상기 제1 복수의 다이 중 제1 다이와 제2 다이 둘 다에 물리적으로 본딩된다. 일 실시형태에 있어서, 상기 방법은, 상기 제2 복수의 다이 중 상기 하나의 다이를 상기 제1 복수의 다이 중 상기 제1 다이에 물리적으로 접속시키는 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 제2 복수의 다이 중 상기 하나의 다이와 상기 제1 복수의 다이 중 상기 제2 다이 사이에는 직접적인 전기 접속이 없다. 일 실시형태에 있어서, 상기 전기 커넥터를 형성하는 것은 솔더 영역을 형성하는 것을 포함한다. 일 실시형태에 있어서, 상기 전기 커넥터를 형성하는 것은, 상기 제3 복수의 다이 위에 유전체층을 형성하는 것과, 상기 유전체층 내에 금속 기둥부를 형성하는 것을 포함하고, 상기 금속 기둥부의 상면은 상기 유전체층의 상면과 동일한 평면 내에 있다. 일 실시형태에 있어서, 상기 방법은 다이 소잉을 수행하여 복수의 패키지를 형성하는 단계를 더 포함하고, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이는 상기 복수의 패키지 중 하나의 패키지에 있다. 일 실시형태에 있어서, 상기 방법은 플립칩 본딩을 통해 상기 복수의 패키지 중 상기 하나의 패키지를 패키지 컴포넌트에 본딩하는 단계와, 상기 복수의 패키지 중 상기 하나의 패키지를 밀봉재로 밀봉하는 단계를 더 포함한다. 일 실시형태에 있어서, 상기 방법은 상기 복수의 패키지 중 상기 하나의 패키지를 밀봉재로 밀봉하는 단계와, 상기 복수의 패키지 중 상기 하나의 패키지 및 상기 밀봉재 둘 다와 겹치는 재분배 라인 및 유전체층을 형성하는 단계를 더 포함한다.
본 개시내용의 일부 실시형태에 따르면, 집적 회로 패키지를 형성하는 방법은, 제1 계층(first-tier) 다이를 배치하는 단계와, 상기 제1 계층 다이에 제2 계층(second-tier) 다이를 본딩하는 단계와, 제1 갭충전 유전체 재료를 충전하는 단계로서, 상기 제1 갭충전 유전체 재료는 상기 제1 계층 다이 사이의 갭과 상기 제2 계층 다이 사이의 갭 둘 다에 충전되는 것인, 상기 제1 갭충전 유전체 재료 충전 단계와, 상기 제2 계층 다이를 관통하는 제1 쓰루 비아를 형성하는 단계로서, 상기 제1 쓰루 비아는 상기 제2 계층 다이를 상기 제1 계층 다이에 전기적으로 결합하는 것인, 상기 제1 쓰루 비아 형성 단계와, 상기 제1 갭충전 유전체 재료 위에 금속 패드를 형성하여 상기 제1 쓰루 비아에 전기적으로 결합시키는 단계와, 상기 금속 패드를 덮는 유전체층을 형성하는 단계와, 상기 유전체층에 제3 계층(third-tier) 다이를 본딩하는 단계로서, 상기 제1 계층 다이, 제2 계층 다이, 및 제3 계층 다이의 각각의 계층은 적어도 로직 다이와 메모리 다이를 포함하는 것인, 상기 제3 계층 다이를 유전체층에 본딩하는 단계와, 상기 제3 계층 다이를 관통하는 제2 쓰루 비아를 형성하여 상기 금속 패드에 전기적으로 결합시키는 단계를 포함한다. 일 실시형태에 있어서, 상기 제1 쓰루 비아는 상기 제2 계층 다이 중 하나에서 끝나는 제1 쓰루 비아와, 상기 제1 계층 다이 중 하나에서 끝나는 제2 쓰루 비아를 포함한다. 일 실시형태에 있어서, 상기 제2 계층 다이는 하이브리드 본딩을 통해 상기 제1 계층 다이에 본딩된다. 일 실시형태에 있어서, 상기 제1 쓰루 비아 중 하나는 상기 제2 계층 다이 내의 금속 패드를 관통하여 상기 제1 계층 다이 중 하나의 다이 상의 금속 패드에 랜딩된다.
본 개시내용의 일부 실시형태에 따르면, 집적 회로 패키지는, 캐리어 위의 제1 복수의 다이로서, 적어도 제1 로직 다이와 제1 메모리 다이를 포함하는, 상기 제1 복수의 다이와, 상기 제1 복수의 다이 위의 제2 복수의 다이로서, 상기 제1 복수의 다이에 전기적으로 결합하며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는, 상기 제2 복수의 다이와, 상기 제2 복수의 다이 위의 제1 유전체층과, 상기 제1 유전체층 및 상기 제2 복수의 다이를 관통하여 상기 제1 복수의 다이에 전기적으로 결합하는 제1 쓰루 비아와, 상기 제1 쓰루 비아 위에서 상기 제1 쓰루 비아와 접촉하는 제1 금속 패드와, 상기 제1 금속 패드를 덮는 제2 유전체층과, 상기 제2 유전체층 위에서 상기 제2 유전체층에 본딩되는 제3 복수의 다이와, 상기 제2 유전체층 및 상기 제3 복수의 다이를 관통하여 상기 제1 금속 패드에 전기적으로 결합하는 제2 쓰루 비아를 포함한다. 일 실시형태에 있어서, 집적 회로 패키지는 상기 제2 쓰루 비아 위에서 상기 제2 쓰루 비아에 물리적으로 접속되는 제2 금속 패드를 더 포함한다. 일 실시형태에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 직접 유전체 본딩을 통해 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이는 상기 제1 쓰루 비아를 통해 상기 제1 복수의 다이에 전기적으로 결합한다. 일 실시형태에 있어서, 상기 제1 쓰루 비아는 상기 제2 복수의 다이 중 하나의 다이 내의 금속 패드 및 상기 제1 복수의 다이 중 하나의 다이 내의 금속 패드와 물리적으로 접촉하는 쓰루 비아를 포함한다. 일 실시형태에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이의 본딩 패드가 상기 제1 복수의 다이의 본딩 패드에 본딩된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 회로 패키지를 형성하는 방법에 있어서,
적어도 제1 로직 다이와 제1 메모리 다이를 포함하는 제1 복수의 다이를 캐리어 위에 배치하는 단계와,
상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계와,
상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합되며, 적어도 제3 로직 다이와 제3 메모리 다이를 포함하는 제3 복수의 다이를 상기 제2 복수의 다이 위에 배치하는 단계와,
상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계를 포함하는, 집적 회로 패키지 형성 방법.
2. 제1항에 있어서, 직접 유전체 본딩을 통해 상기 제2 복수의 다이를 상기 제1 복수의 다이에 본딩하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
3. 제1항에 있어서, 하이브리드 본딩을 통해 상기 제2 복수의 다이를 상기 제1 복수의 다이에 본딩하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
4. 제1항에 있어서,
제1 유전체 재료를 충전하는 단계로서, 상기 제1 유전체 재료는 상기 제1 복수의 다이 사이의 갭 및 상기 제2 복수의 다이 사이의 갭으로 연속으로 연장되고, 상기 제1 유전체 재료의 일부는 상기 제2 복수의 다이를 덮는 것인, 상기 제1 유전체 재료 충전 단계와,
상기 제1 유전체 재료 위에 금속 패드를 형성하는 단계와,
상기 금속 패드를 덮도록 제2 유전체 재료를 형성하는 단계와,
유전체 대 유전체 본딩을 통해 상기 제3 복수의 다이를 상기 제2 유전체 재료에 본딩하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
5. 제1항에 있어서, 상기 제2 복수의 다이 중 하나의 다이는 상기 제1 복수의 다이 중 제1 다이와 제2 다이 둘 다에 물리적으로 본딩되는, 집적 회로 패키지 형성 방법.
6. 제5항에 있어서, 상기 제2 복수의 다이 중 상기 하나의 다이를 상기 제1 복수의 다이 중 상기 제1 다이에 물리적으로 접속시키는 쓰루 비아를 형성하는 단계를 더 포함하고, 상기 제2 복수의 다이 중 상기 하나의 다이와 상기 제1 복수의 다이 중 상기 제2 다이 사이에는 직접적인 전기 접속이 없는, 집적 회로 패키지 형성 방법.
7. 제1항에 있어서, 상기 전기 커넥터를 형성하는 것은 솔더 영역을 형성하는 것을 포함하는, 집적 회로 패키지 형성 방법.
8. 제1항에 있어서, 상기 전기 커넥터를 형성하는 것은,
상기 제3 복수의 다이 위에 유전체층을 형성하는 것과,
상기 유전체층 내에 금속 기둥부를 형성하는 것을 포함하고, 상기 금속 기둥부의 상면은 상기 유전체층의 상면과 동일한 평면 내에 있는, 집적 회로 패키지 형성 방법.
9. 제1항에 있어서,
다이 소잉을 수행하여 복수의 패키지를 형성하는 단계를 더 포함하고, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이는 상기 복수의 패키지 중 하나의 패키지에 있는, 집적 회로 패키지 형성 방법.
10. 제9항에 있어서,
플립칩 본딩을 통해 상기 복수의 패키지 중 상기 하나의 패키지를 패키지 컴포넌트에 본딩하는 단계와,
상기 복수의 패키지 중 상기 하나의 패키지를 밀봉재로 밀봉하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
11. 제9항에 있어서,
상기 복수의 패키지 중 상기 하나의 패키지를 밀봉재로 밀봉하는 단계와,
상기 복수의 패키지 중 상기 하나의 패키지 및 상기 밀봉재 둘 다와 겹치는 재분배 라인 및 유전체층을 형성하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
12. 집적 회로 패키지를 형성하는 방법에 있어서,
제1 계층 다이를 배치하는 단계와,
상기 제1 계층 다이에 제2 계층 다이를 본딩하는 단계와,
제1 갭충전 유전체 재료를 충전하는 단계로서, 상기 제1 갭충전 유전체 재료는 상기 제1 계층 다이 사이의 갭과 상기 제2 계층 다이 사이의 갭 둘 다에 충전되는 것인, 상기 제1 갭충전 유전체 재료 충전 단계와,
상기 제2 계층 다이를 관통하는 제1 쓰루 비아를 형성하는 단계로서, 상기 제1 쓰루 비아는 상기 제2 계층 다이를 상기 제1 계층 다이에 전기적으로 결합하는 것인, 상기 제1 쓰루 비아 형성 단계와,
상기 제1 갭충전 유전체 재료 위에 금속 패드를 형성하여 상기 제1 쓰루 비아에 전기적으로 결합시키는 단계와,
상기 금속 패드를 덮는 유전체층을 형성하는 단계와,
상기 유전체층에 제3 계층 다이를 본딩하는 단계로서, 상기 제1 계층 다이, 제2 계층 다이, 및 제3 계층 다이의 각각의 계층은 적어도 로직 다이와 메모리 다이를 포함하는 것인, 상기 제3 계층 다이를 유전체층에 본딩하는 단계와,
상기 제3 계층 다이를 관통하는 제2 쓰루 비아를 형성하여 상기 금속 패드에 전기적으로 결합시키는 단계를 포함하는, 집적 회로 패키지 형성 방법.
13. 제12항에 있어서, 상기 제1 쓰루 비아는 상기 제2 계층 다이 중 하나에서 끝나는 제1 쓰루 비아와, 상기 제1 계층 다이 중 하나에서 끝나는 제2 쓰루 비아를 포함하는, 집적 회로 패키지 형성 방법.
14. 제12항에 있어서, 상기 제2 계층 다이는 하이브리드 본딩을 통해 상기 제1 계층 다이에 본딩되는, 집적 회로 패키지 형성 방법.
15. 제12항에 있어서, 상기 제1 쓰루 비아 중 하나는 상기 제2 계층 다이 내의 금속 패드를 관통하여 상기 제1 계층 다이 중 하나의 다이 상의 금속 패드에 랜딩되는, 집적 회로 패키지 형성 방법.
16. 집적 회로 패키지에 있어서,
캐리어 위의 제1 복수의 다이로서, 적어도 제1 로직 다이와 제1 메모리 다이를 포함하는, 상기 제1 복수의 다이와,
상기 제1 복수의 다이 위의 제2 복수의 다이로서, 상기 제1 복수의 다이에 전기적으로 결합하며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는, 상기 제2 복수의 다이와,
상기 제2 복수의 다이 위의 제1 유전체층과,
상기 제1 유전체층 및 상기 제2 복수의 다이를 관통하여 상기 제1 복수의 다이에 전기적으로 결합하는 제1 쓰루 비아와,
상기 제1 쓰루 비아 위에서 상기 제1 쓰루 비아와 접촉하는 제1 금속 패드와,
상기 제1 금속 패드를 덮는 제2 유전체층과,
상기 제2 유전체층 위에서 상기 제2 유전체층에 본딩되는 제3 복수의 다이와,
상기 제2 유전체층 및 상기 제3 복수의 다이를 관통하여 상기 제1 금속 패드에 전기적으로 결합하는 제2 쓰루 비아를 포함하는, 집적 회로 패키지.
17. 제16항에 있어서, 상기 제2 쓰루 비아 위에서 상기 제2 쓰루 비아에 물리적으로 접속되는 제2 금속 패드를 더 포함하는, 집적 회로 패키지.
18. 제16항에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 직접 유전체 본딩을 통해 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이는 상기 제1 쓰루 비아를 통해 상기 제1 복수의 다이에 전기적으로 결합하는, 집적 회로 패키지.
19. 제18항에 있어서, 상기 제1 쓰루 비아는, 상기 제2 복수의 다이 중 하나의 다이 내의 금속 패드 및 상기 제1 복수의 다이 중 하나의 다이 내의 금속 패드와 물리적으로 접촉하는 쓰루 비아를 포함하는, 집적 회로 패키지.
20. 제16항에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이의 본딩 패드가 상기 제1 복수의 다이의 본딩 패드에 본딩되는, 집적 회로 패키지.

Claims (10)

  1. 집적 회로 패키지를 형성하는 방법에 있어서,
    적어도 제1 로직 다이와 제1 메모리 다이를 포함하는 제1 복수의 다이를 캐리어 위에 배치하는 단계와,
    상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계와,
    직접 유전체 본딩 또는 하이브리드 본딩을 통해 상기 제2 복수의 다이를 상기 제1 복수의 다이에 본딩하는 단계와,
    상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합되며, 적어도 제3 로직 다이와 제3 메모리 다이를 포함하는 제3 복수의 다이를 상기 제2 복수의 다이 위에 배치하는 단계와,
    상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계
    를 포함하는, 집적 회로 패키지 형성 방법.
  2. 제1항에 있어서, 다이 소잉을 수행하여 복수의 패키지를 형성하는 단계를 더 포함하고, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이는 상기 복수의 패키지 중 하나의 패키지에 있는, 집적 회로 패키지 형성 방법.
  3. 집적 회로 패키지를 형성하는 방법에 있어서,
    적어도 제1 로직 다이와 제1 메모리 다이를 포함하는 제1 복수의 다이를 캐리어 위에 배치하는 단계와,
    상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계와,
    상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합되며, 적어도 제3 로직 다이와 제3 메모리 다이를 포함하는 제3 복수의 다이를 상기 제2 복수의 다이 위에 배치하는 단계와,
    상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계
    를 포함하고,
    상기 방법은,
    제1 유전체 재료를 충전하는 단계로서, 상기 제1 유전체 재료는 상기 제1 복수의 다이 사이의 갭 및 상기 제2 복수의 다이 사이의 갭으로 연속으로 연장되고, 상기 제1 유전체 재료의 일부는 상기 제2 복수의 다이를 덮는 것인, 상기 제1 유전체 재료 충전 단계와,
    상기 제1 유전체 재료 위에 금속 패드를 형성하는 단계와,
    상기 금속 패드를 덮도록 제2 유전체 재료를 형성하는 단계와,
    유전체 대 유전체 본딩을 통해 상기 제3 복수의 다이를 상기 제2 유전체 재료에 본딩하는 단계를 더 포함하는, 집적 회로 패키지 형성 방법.
  4. 집적 회로 패키지를 형성하는 방법에 있어서,
    적어도 제1 로직 다이와 제1 메모리 다이를 포함하는 제1 복수의 다이를 캐리어 위에 배치하는 단계와,
    상기 제1 복수의 다이에 전기적으로 결합되며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는 제2 복수의 다이를 상기 제1 복수의 다이 위에 배치하는 단계와,
    상기 제1 복수의 다이 및 상기 제2 복수의 다이에 전기적으로 결합되며, 적어도 제3 로직 다이와 제3 메모리 다이를 포함하는 제3 복수의 다이를 상기 제2 복수의 다이 위에 배치하는 단계와,
    상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이 위에 전기 커넥터를 형성하여, 상기 제1 복수의 다이, 상기 제2 복수의 다이, 및 상기 제3 복수의 다이에 전기적으로 결합시키는 단계
    를 포함하고,
    상기 제2 복수의 다이 중 하나의 다이는 상기 제1 복수의 다이 중 제1 다이와 제2 다이 둘 다에 물리적으로 본딩되는, 집적 회로 패키지 형성 방법.
  5. 집적 회로 패키지를 형성하는 방법에 있어서,
    제1 계층(first-tier) 다이를 배치하는 단계와,
    상기 제1 계층 다이에 제2 계층(second-tier) 다이를 본딩하는 단계와,
    제1 갭충전 유전체 재료를 충전하는 단계로서, 상기 제1 갭충전 유전체 재료는 상기 제1 계층 다이 사이의 갭과 상기 제2 계층 다이 사이의 갭 둘 다에 충전되는 것인, 상기 제1 갭충전 유전체 재료 충전 단계와,
    상기 제2 계층 다이를 관통하는 제1 쓰루 비아를 형성하는 단계로서, 상기 제1 쓰루 비아는 상기 제2 계층 다이를 상기 제1 계층 다이에 전기적으로 결합하는 것인, 상기 제1 쓰루 비아 형성 단계와,
    상기 제1 갭충전 유전체 재료 위에 금속 패드를 형성하여 상기 제1 쓰루 비아에 전기적으로 결합시키는 단계와,
    상기 금속 패드를 덮는 유전체층을 형성하는 단계와,
    상기 유전체층에 제3 계층(third-tier) 다이를 본딩하는 단계로서, 상기 제1 계층 다이, 제2 계층 다이, 및 제3 계층 다이의 각각의 계층은 적어도 로직 다이와 메모리 다이를 포함하는 것인, 상기 제3 계층 다이를 유전체층에 본딩하는 단계와,
    상기 제3 계층 다이를 관통하는 제2 쓰루 비아를 형성하여 상기 금속 패드에 전기적으로 결합시키는 단계
    를 포함하는, 집적 회로 패키지 형성 방법.
  6. 집적 회로 패키지에 있어서,
    캐리어 위의 제1 복수의 다이로서, 적어도 제1 로직 다이와 제1 메모리 다이를 포함하는, 상기 제1 복수의 다이와,
    상기 제1 복수의 다이 위의 제2 복수의 다이로서, 상기 제1 복수의 다이에 전기적으로 결합하며, 적어도 제2 로직 다이와 제2 메모리 다이를 포함하는, 상기 제2 복수의 다이와,
    상기 제2 복수의 다이 위의 제1 유전체층과,
    상기 제1 유전체층 및 상기 제2 복수의 다이를 관통하여 상기 제1 복수의 다이에 전기적으로 결합하는 제1 쓰루 비아와,
    상기 제1 쓰루 비아 위에서 상기 제1 쓰루 비아와 접촉하는 제1 금속 패드와,
    상기 제1 금속 패드를 덮는 제2 유전체층과,
    상기 제2 유전체층 위에서 상기 제2 유전체층에 본딩되는 제3 복수의 다이와,
    상기 제2 유전체층 및 상기 제3 복수의 다이를 관통하여 상기 제1 금속 패드에 전기적으로 결합하는 제2 쓰루 비아
    를 포함하는, 집적 회로 패키지.
  7. 제6항에 있어서, 상기 제2 쓰루 비아 위에서 상기 제2 쓰루 비아에 물리적으로 접속되는 제2 금속 패드를 더 포함하는, 집적 회로 패키지.
  8. 제6항에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 직접 유전체 본딩을 통해 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이는 상기 제1 쓰루 비아를 통해 상기 제1 복수의 다이에 전기적으로 결합하는, 집적 회로 패키지.
  9. 제8항에 있어서, 상기 제1 쓰루 비아는, 상기 제2 복수의 다이 중 하나의 다이 내의 금속 패드 및 상기 제1 복수의 다이 중 하나의 다이 내의 금속 패드와 물리적으로 접촉하는 쓰루 비아를 포함하는, 집적 회로 패키지.
  10. 제6항에 있어서, 상기 제2 복수의 다이의 표면 유전체층이 상기 제1 복수의 다이의 표면 유전체층에 본딩되며, 상기 제2 복수의 다이의 본딩 패드가 상기 제1 복수의 다이의 본딩 패드에 본딩되는, 집적 회로 패키지.
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