KR102279276B1 - 게이트 구동부 및 이를 포함하는 평판표시장치 - Google Patents

게이트 구동부 및 이를 포함하는 평판표시장치 Download PDF

Info

Publication number
KR102279276B1
KR102279276B1 KR1020140181770A KR20140181770A KR102279276B1 KR 102279276 B1 KR102279276 B1 KR 102279276B1 KR 1020140181770 A KR1020140181770 A KR 1020140181770A KR 20140181770 A KR20140181770 A KR 20140181770A KR 102279276 B1 KR102279276 B1 KR 102279276B1
Authority
KR
South Korea
Prior art keywords
thin film
gate
gate driver
flat panel
source
Prior art date
Application number
KR1020140181770A
Other languages
English (en)
Other versions
KR20160073230A (ko
Inventor
윤규한
한정우
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020140181770A priority Critical patent/KR102279276B1/ko
Publication of KR20160073230A publication Critical patent/KR20160073230A/ko
Application granted granted Critical
Publication of KR102279276B1 publication Critical patent/KR102279276B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Liquid Crystal (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 평판표시장치를 개시한다. 보다 상세하게는, 본 발명은 복수의 박막트랜지스터로 구성되어 표시패널내에 실장되는 게이트 구동부의 특성을 개선한 평판표시장치에 관한 것이다.
본 발명의 실시예에 따르면, 평판표시장치에서 게이트 구동부를 이루는 하나이상의 박막트랜지스터의 소스 및 드레인 전극을 서로 맞물리는 지그-재그형태로 형성함으로써, 면적 확장없이 채널폭을 증가시킬 수 있는 효과가 있다.

Description

게이트 구동부 및 이를 포함하는 평판표시장치{GATE DRIVER AND FLAT PANEL DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 평판표시장치에 관한 것으로, 특히 복수의 박막트랜지스터로 구성되어 표시패널내에 실장되는 게이트 구동부의 특성을 개선한 평판표시장치에 관한 것이다.
휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터블 장치(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 있다.
평판표시장치는, 통상적으로 복수의 화소를 포함하는 표시패널과, 상기 복수의 화소를 도통시키기 위한 게이트 전압을 공급하는 게이트 구동부 및 상기 화소에 화상에 대응되는 데이터 전압을 공급하는 데이터 구동부로 이루어지며, 이중, 게이트 구동부는 복수의 스테이지로 이루어지는 쉬프트 레지스터로 구현된다.
도 1은 종래 평판표시장치의 게이트 구동부의 구조를 개략적으로 나타낸 도면이다.
도 1에 도시된 바와 같이, 종래의 평판표시장치에 구비되는 게이트 구동부(12)는, 클록신호(CLK)에 동기하여 표시패널(미도시)에 형성된 게이트 배선에 게이트 전압(Vg1 ~ Vgn)을 출력하는 복수의 스테이지(ST1 ~ STn, n은 자연수)로 이루어진다. 이에 따라, 제1 스테이지(ST1)가 개시신호(Vst)를 입력받아 일정기간동안 하이레벨의 제1 게이트 전압(Vg1)을 출력하고, 제2 스테이지(ST2)가 제1 게이트 전압(Vg1)을 개시신호(Vst)로서 입력받아 하이레벨의 제2 게이트 전압(Vg2)를 출력하는 구조이다. 제n 스테이지(STn)까지 제n 게이트 전압(Vgn)을 출력하면 하나의 프레임에 대한 동작이 완료된다.
한편, 전술한 구조의 게이트 구동부(12)는 유리기판상의 회로실장기술이 발전함에 따라, 별도의 IC가 아닌 표시패널의 비표시영역상에 복수의 박막트랜지스터 형태로 실장하는 게이트-인-패널(Gate-In-Panel, GIP)구조로 형성될 수 있다.
도 2는 종래 GIP 구조가 적용된 평판표시장치의 표시패널에 대한 개략적 구조를 나타낸 도면이고, 도 3은 도 2의 게이트 구동부에 구비되는 박막트랜지스터의 개략적인 구조를 나타내는 도면이다.
도 2 및 도 3을 참조하면, 종래 GIP 구조 평판표시장치는 복수의 화소가 구비되어 화상을 표시하는 표시영역(A/A) 및 표시영역(A/A)의 외곽을 둘러싸는 위치에 정의되며, 일측에 기판상에 형성된 박막트랜지스터(T)로 이루어지는 게이트 구동부(12)가 구비되는 비표시영역(N/A)을 포함한다.
여기서, 비표시영역(N/A)의 폭은 평판표시장치의 베젤 폭을 결정하게 되며, 고집적화에 따라 비표시영역(N/A)을 최소화함으로써 네로우 베젤구조를 구현하게 된다. 그러나, 게이트 구동부(12)가 구비된 비표시영역(N/A)은 그의 박막트랜지스터(T)가 차지하는 영역에 의해 면적을 줄이는 것이 용이하지 않다.
특히, 게이트 구동부(12)을 이루는 박막트랜지스터(T)의 성능은 소스전극(25) 및 드레인전극(26)사이에 위치하는 반도체층(24)에 형성되는 채널 길이(L) 및 채널 폭(W)에 의해 결정되며, 채널길이(L)가 짧을수록, 채널 폭(W)이 넓을수록 그 성능이 향상된다. 그러나, 예시된 구조로는 일정수준 이상의 채널 폭(W)을 확보하는 데 한계가 있다.
즉, GIP 구조는 게이트 구동부가 별도의 IC가 아닌 표시패널의 박막트랜지스터 형태로 구비됨에 따라 표시장치의 제조비용을 절감할 수 있는 장점이 있으나, 표시패널의 제한된 공간내 비표시영역상에 실장됨에 따라 네로우 베젤(narrow bezel)을 구현하기 어렵다는 단점이 있다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 본 발명은 표시패널상에 박막트랜지스터로 이루어지는 게이트 구동부를 높은 성능을 갖도록 구현하면서도 차지하는 면적이 최소화되도록 구현한 평판표시장치를 제공하는 데 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 실시예에 따른 게이트 구동부는 평판표시장치에서 표시패널의 비표시영역상에 GIP 구조로 형성되는 복수의 박막트랜지스터로 이루어지며, 특히 복수의 박막트랜지스터 중 적어도 하나는 소스 및 드레인 전극이 요철(凹凸) 형태로 형성되며, 서로 맞물려 엇갈리는 구조로 형성되는 것을 특징으로 한다.
이러한 구조에 따르면, 종래 일자형과 대비하여 소스 및 드레인 전극간 대향면의 면적이 증가함에 따라 채널 폭(W)이 증가하는 효과가 있으며, 따라서 박막트랜지스터의 성능 향상을 기대할 수 있다. 다시 말하면, 동일성능의 박막트랜지스터를 구현한다고 할 때, 보다 좁은 면적으로도 게이트 구동부를 구현할 수 있어 네로우 베젤 구조의 평판표시장치를 구현하는 데 용이한 장점이 있다.
본 발명의 실시예에 따른 게이트 구동부 및 이를 포함하는 평판표시장치는, 게이트 구동부를 이루는 하나이상의 박막트랜지스터의 소스 및 드레인 전극을 서로 맞물리는 지그-재그형태로 형성함으로써, 면적 확장없이 채널폭을 증가시킬 수 있는 효과가 있다.
도 1은 종래 평판표시장치의 게이트 구동부의 구조를 개략적으로 나타낸 도면이다.
도 2는 종래 GIP 구조가 적용된 평판표시장치의 표시패널에 대한 개략적 구조를 나타낸 도면이다.
도 3은 도 2의 게이트 구동부에 구비되는 박막트랜지스터의 개략적인 구조를 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 평판표시장치의 구조를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 이루는 각 스테이지를 등가회로도로 나타낸 도면이다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 게이트 구동부의 풀-업 트랜지스터의 구조에 대한 평면도 및 단면도를 나타낸 도면이다.
도 7a는 본 발명의 제2 실시예에 따른 게이트 구동부의 박막트랜지스터의 구조를 평면도로 나타낸 도면이고, 도 7b는 도 7a의 VII-VII' 부분에 대한 절단면도를 나타낸 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서 상에서 언급한 '구비한다', '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관관계로 함께 실시할 수도 있다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 게이트 구동부 및 이를 포함하는 평판표시장치를 설명한다. 본 발명의 실시예는 화소가 액정셀 및 스위칭 트랜지스터로 이루어지는 액정표시장치(LCD), 또는 화소가 유기발광 다이오드, 스위칭 트랜지스터 및 구동트랜지스터로 이루어지는 유기발광 표시장치(OLED)등 표시패널에 게이트 구동부가 실장될 수 있는 어떠한 종류의 평판표시장치에도 적용가능하며, 이하의 설명에서는 액정표시장치를 기준으로 그 구조를 설명한다.
도 4는 본 발명의 실시예에 따른 게이트 구동부를 포함하는 평판표시장치의 구조를 나타내는 도면이다.
도 4를 참조하면, 본 발명의 실시예에 따른 평판표시장치(100)는, 복수의 화소(PX)가 구비되는 표시영역(A/A) 및 상기 표시영역(A/A)의 적어도 일측에 배치되는 비표시영역(N/A)을 포함하는 표시패널(110)과, 상기 비표시영역(N/A)상에 배치되며, 복수의 박막트랜지스터로 이루어지는 복수의 스테이지를 포함하는 게이트 구동부(120)를 포함하고, 상기 게이트 구동부(120)는 상기 복수의 박막트랜지스터 중, 적어도 하나는 소스 및 드레인 전극이 서로 복수의 지점에서 대향하도록 맞물리는 형상인 것을 특징으로 한다.
또한, 도시된 바와 같이, 본 발명의 평판표시장치(100)는 상기 화소에 데이터 전압을 인가하는 데이터 구동부(130)와, 상기 게이트 구동부(120) 및 데이터 구동부(130)를 제어하는 타이밍 제어부(140)를 더 포함한다.
표시패널(110)은, 글라스 또는 플라스틱을 이용한 기판 상에 다수의 게이트 배선(GL)과 다수의 데이터배선(DL)이 매트릭스 형태로 교차형성되고, 그 교차지점에 다수의 화소(PX)가 구비된다. 이러한 다수의 화소(PX)들은 표시패널(110) 상에서 표시영역(A/A)을 정의하게 되며, 각 화소(PX)는 적어도 하나의 박막트랜지스터와 액정캐패시터로 구성될 수 있다.
전술한 박막트랜지스터의 게이트전극은 게이트배선(GL)에 연결되고, 소스전극은 데이터배선(DL)에 연결되며, 그리고 드레인전극은 공통전극과 대향하는 화소전극과 연결되어 있다. 이러한 박막트랜지스터의 반도체층을 이루는 물질로는 비정질 실리콘이 널리 이용되나, 폴리 실리콘 또는 옥사이드 반도체 등으로 이루어질 수도 있다. 그리고 공통전극과 화소전극은 하나의 액정캐패시터(LC)를 이루게 된다.
또한, 표시패널(110)의 적어도 하나의 측단의 비표시영역(N/A)상에는 복수의 박막트랜지스터로 이루어지는 게이트 구동부(120)가 형성되며, 그 출력단은 표시영역(A/A)으로 연장된 복수의 게이트배선(GL)과 전기적으로 연결되어 있다.
게이트 구동부(120)는 타이밍 제어부(140)로부터 인가되는 게이트 제어신호(GCS)에 대응하여 표시패널(110)상에 배열된 게이트 배선(GL)에 게이트 전압(Vg)를 인가하여 박막트랜지스터을 턴-온(turn-on) 또는 턴-오프(turn-off)하며, 이에 따라 데이터 구동부(130)가 출력하는 아날로그 파형의 데이터 전압(Vdata)이 각 화소에 인가되도록 한다.
여기서, 전술한 게이트 제어신호(GCS)로는 게이트 개시신호(Gate Start Pulse), 게이트 쉬프트 클럭(Gate Shift Clock) 및 게이트 출력 인에이블(Gate Output Enable)등이 있다.
특히, 본 발명의 실시예에 따른 게이트 구동부(120)를 이루는 박막트랜지스터는 상기 화소의 박막트랜지스터와 동일한 반도체층 및 적층구조를 가지되, 박막트랜지스터에 포함된 소스 및 드레인전극이 일자형으로 나란히 마주보는 형태가 아닌, 다수의 가지부를 가지며 다수의 가지부가 요철(凹凸)형태로 서로 맞물리는 형태로 형성됨으로써, 그 채널 폭(W)이 최대로 확보되어 비표시영역(N/A)에서 차지하는 면적이 최소인 것을 특징으로 한다. 이러한 요?x형태의 소스 및 드레인 전극을 포함하는 박막트랜지스터의 구조에 대한 상세한 설명은 후술한다.
한편, 표시패널(110)에서 상기 게이트 구동부(120)가 실장된 비표시영역(N/A)을 제외한 적어도 하나의 측단에는 데이터 구동부(130)가 배치되어 있다.
데이터 구동부(130)는 타이밍 제어부(140)로부터 입력되는 데이터 제어신호(DCS)에 따라 입력되는 정렬된 화상신호(RGB)를 아날로그 형태의 데이터 전압(Vdata)으로 변환하고, 1 수평기간씩 래치하여 게이트 전압(Vg)에 따라, 하나의 수평선 단위로 모든 데이터 배선(DL)을 통해 그 데이터 전압(Vdata)을 표시패널(110)로 출력된다.
상기의 데이터 제어신호(DCS)로는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 쉬프트 클럭(Source Shift Clock, SSC) 및 소스 출력 인에이블(Source Output Enable, SOE) 등이 있다.
타이밍 제어부(140)는, 소정의 인터페이스를 통해 외부 시스템(미도시)과 연결되어 타이밍 신호와, 화상과 관련된 화상신호(RGB)를 인가받으며, 타이밍 신호에 대응하여 게이트 구동부(120) 및 데이터 구동부(130)를 제어하기 위한 제어신호들(GCS, DCS)를 생성하고, 또한 화상신호(RGB)를 데이터 구동부(130)가 처리할 수 있는 형태로 정렬하여 출력한다.
이러한 구조에 따라, 본 발명의 평판표시장치는 게이트 구동부(120)의 게이트 전압(Vg)를 통해 화소를 도통하고, 데이터 구동부(130)의 출력신호인 데이터 전압(Vdata)를 화소에 공급하여 액정캐패시터의 광 투과율을 조절으로써, 화상의 구현하게 된다.
특히, 전술한 바와 같이, 본 발명의 실시예에 따른 평판표시장치의 게이트 구동부(120)는 복수의 박막트랜지스터로 이루어져 있으며, 이러한 박막트랜지스터 중, 적어도 하나는 그의 소스 및 드레인 전극의 구조가 하나의 지점에서 마주보는 형상이 아닌, 요철형상이 서로 돌출되어 맞물리는 형상으로 형성되어 있다. 즉, 복수의 지점에서 박막트랜지스터의 소스 및 드레인전극이 대향함에 따라 두 전극간 폭에 대응하는 채널폭(W)이 연장되는 동시에, 두 전극간 거리에 대응하는 채널거리(L)가 짧아지는 효과가 있다.
박막트랜지스터의 채널폭(W) 및 채널길이(L)는 박막트랜지스터의 특성을 결정하는 주요성분이며, 채널폭(W)이 커질수록, 그리고 채널길이(L)가 짧아질수록 신호전달특성이 향상되게 된다. 따라서, 본 발명의 실시예에 따른 구조의 박막트랜지스터로 이루어지는 게이트 구동부(120)는 종래와 동일한 성능을 유지하면서도 최소면적으로 구현가능하다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 게이트 구동부의 구조를 보다 상세히 설명한다.
도 5는 본 발명의 실시예에 따른 게이트 구동부를 이루는 각 스테이지를 등가회로도로 나타낸 도면이다.
도 5를 참조하면, 본 발명의 평판표시장치에 대한 게이트 구동부(120)는 그 기능의 분류상 인버터(I1, I2)와 연결되는 두 개의 엔드게이트(A1, A2)와, 두 앤드게이트(A1, A2)의 출력이 S,R 단자에 입력되는 플립플롭(FF)과, 플립플롭(FF)의 Q노드 및 Qb노드에 각각 게이트가 연결되는 풀-업 트랜지스터(Tpu) 및 풀-다운 트랜지스터(Tpd)로 구분할 수 있다.
여기서, 인버터(I1, I2), 엔드게이트(A1, A2) 및 플립플롭(125)도 박막트랜지스터로 구성되며, 각 스테이지(ST1 ~ STn, n은 자연수)들은 4.7 인치 HD(High Definition, 1920 × 1080) 기준으로 약 13개의 박막트랜지스터로 구성됨에 따라, 풀-업 트랜지스터(Tpu) 및 풀-다운 트랜지스터(Tpu)를 제외하고, 해당 회로는 11개의 박막트랜지스터로 구성될 수 있다.
여기서, 상기 13개의 모든 박막트랜지스터의 소스 및 드레인 전극은 전술한 요철구조가 적용될 수 있으나, 특히 상기 풀-업 트랜지스터(Tpu)는 하이레벨의 게이트 전압(Vg1 ~ Vgn)을 출력함에 따라, 게이트 구동부(120)의 전체의 성능을 결정하게 되어 그 면적이 게이트 구동부(120)의 약 50%을 차지하게 됨에 따라, 적어도 풀-업 트랜지스터(Tpu)의 소스 및 드레인 전극에 대하여 본 발명의 실시예에 따른 요철 구조를 갖도록 형성할 때, 최적의 효과를 얻을 수 있다.
도 6a 및 도 6b는 본 발명의 제1 실시예에 따른 게이트 구동부의 풀-업 트랜지스터의 구조에 대한 평면도 및 단면도를 나타낸 도면이다.
도 6a 및 도 6b를 참조하면, 본 발명의 게이트 구동부에 포함되는 풀업-트랜지스터(TUP)는 기판(111)과, 기판(111)의 비표시영역상에 형성되는 게이트 전극(112)과, 게이트 전극(112)을 포함하여 기판전면을 덮는 게이트 절연막(113)과, 게이트 절연막(113)의 상부로 상기 게이트 전극(112)을 덮는 형태로 형성되는 반도체층(114)과, 상기 반도체층(114)의 상부로 일부 중첩되며, 서로 대향하도록 형성되는 소스 및 드레인 전극(115, 116)으로 이루어진다.
상세하게는, 기판(111)상에 게이트 전극(112)이 형성되고, 그 상부로는 게이트 절연막(113)이 형성되어 있다. 도시되어 있지는 않지만 상기 게이트 전극(112)은 일부분이 연장되어 플립플롭(도 5의 FF)과 연결되어 있다. 또한 표시영역의 화소내 포함된 박막트랜지스터의 게이트 전극(미도시)도 이와 동일한 형태로 형성될 수 있으나, 이는 게이트 배선(도 4의 GL)과 연결된다.
게이트 절연막(113)의 상부로는, 게이트 전극(112)의 상부에서 중첩되는 형태로 반도체층(114)이 형성되어 있다. 이러한 반도체층(114)은 비정질 실리콘으로 이루어질 수 있다.
반도체층(114)의 상부로는 서로 대향하며 맞물리는 요철형태의 소스 및 드레인 전극(115, 116)이 형성되어 있다. 소스 및 드레인전극(115, 116)은 다수의 요철형태가 상하로 뻗어있는 형태로서, 반도체층(114)의 상부로 배치되며, 채널 폭 및 길이(W, L)은 두 전극(115, 116)사이의 반도체층(114)내에 길이방향으로 정의된다. 즉, 채널폭(W)는 두 전극(115, 116) 대향하는 영역을 따라 지그-재그(zig-zag) 방향으로 정의되며, 채널길이(L)는 두 전극(115, 116)의 대향면간 수평방향으로 정의된다.
한편, 소스 및 드레인 전극(115, 116)을 단면상에서 보면 각 전극(115, 116)이 교번하여 나란히 배열되는 구조가 된다. 도시되어 있지는 않지만 소스 및 드레인전극(115, 116)은 게이트 구동부 내의 점퍼(jumper, 미도시)를 통해 다른 회로패턴과 연결될 수 있다.
특히, 본 발명의 실시예에서는 게이트 구동부를 이루는 모든 박막트랜지스터에 전술한 소스 및 드레인전극의 구조가 적용될 수 있으나, 특히 게이트 구동부에서 50 % 가까운 영역을 차지하는 풀-업 트랜지스터에 적용되는 것이 바람직하며, 이에 따라, 소스 전극(115)은 클록신호(도 5의 CLK)입력배선과 연결되며, 드레인 전극은 게이트 전압 출력배선, 즉 게이트 배선(도 4의 GL)과 연결될 수 있다.
이러한 구조에 따라, 본 발명의 실시예에 따르면, 종래 1자형의 소스 및 드레인전극(도 3의 25, 26)과 동일한 면적에서도 수 배의 채널폭(W)을 확보하여 향상된 소자특성을 갖는 박막트랜지스터 및 이를 포함하는 게이트 구동부를 제공할 수 있다. 풀-업 트랜지스터의 가로폭(T/A1)이 약 253.25 ㎛로 구현될 때, 전술한 채널폭(W)은 약 4020 ㎛를 확보할 수 있다. 이때의 채널길이(L)는 3.5㎛ 이하로 형성될 수 있다.
이하, 도면을 참조하여 본 발명의 다른 실시예에 따른 게이트 구동부의 박막트랜지스터 구조를 설명한다.
이하의 실시예에서는, 전술한 실시예와 대비하여, 동일면적에서 박막트랜지스터의 채널길이를 더욱 확보할 수 있어, 베젤 구현에 용이하고 소자특성을 더욱 향상시킬 수 있다.
도 7a는 본 발명의 제2 실시예에 따른 게이트 구동부의 박막트랜지스터의 구조를 평면도로 나타낸 도면이고, 도 7b는 도 7a의 VII-VII' 부분에 대한 절단면도를 나타낸 도면이다.
도 7a 및 도 7b를 참조하면, 본 발명의 제2 실시예에 따른 게이트 구동부의 풀업 트랜지스터(Tpu)는, 기판(211) 및, 기판(211)의 비표시영역상에 형성되는 게이트 전극(212)과, 게이트 전극(212)을 포함하여 기판전면을 덮는 게이트 절연막(213)과, 게이트 절연막(213)의 상부로 게이트 전극(212)을 덮는 형태로 형성되는 반도체층(214)과, 상기 반도체층(214)의 상부로 일부 중첩되며, 서로 대향하도록 형성되되, 대향면에 곡률을 갖는 다수의 볼록부(a) 및 오목부(b) 소스 및 드레인 전극(215, 216)으로 이루어진다.
상세하게는, 기판(211)상에 게이트 전극(212)이 형성되고, 그 상부로는 게이트 절연막(213)이 형성되어 있다. 그리고, 게이트 절연막(213)의 상부로는 게이트 전극(212)의 상부에서 중첩되는 형태로 반도체층(214)이 형성되어 있다. 이러한 반도체층(214)은 비정질 실리콘으로 이루어질 수 있다.
상기 반도체층(214)의 상부로는 소스 및 드레인 전극(215, 216)이 형성되어 있다. 상기 소스 및 드레인전극(215, 216)은 반도체층(214)의 상부로 배치되며, 서로 대향하며 맞물리는 요철형태를 가지며, 각 전극의 대향면이 일자가 아닌 곡률을 갖는 볼록부(a) 및 오목부(b)가 서로 교번하여 반복되는 형태로 형성된다. 즉, 대향면의 길이가 길어지게 되는 동시에 대향면간 거리는 짧아지게 되는 구조이다.
즉, 채널폭(W)은 두 전극(115, 116) 대향하는 영역을 따라 지그-재그 방향으로 정의되는 동시에 길이방향으로도 지그-재그 형태를 갖게 된다.
상기의 볼록부 및 오목부(a, b)는 평면상의 형상이므로, 단면상에서 본 소스 및 드레인 전극(215, 216)의 형태는 상기의 제1 실시예와 마찬가지로 각 전극(215, 216)이 교번하여 나란히 배열되는 구조가 된다.
이러한 구조에 따라, 본 발명의 제2 실시예에 따르면, 전체로 보았을 때 지그재그 형상인 채널 폭(W)이 볼록부 및 오목부(a,b)를 따라 구부려짐이 반복되어 제1 실시예와 동일면적내에서 채널 폭(W)의 더욱 연장되는 효과를 얻게 되며, 일예로서, 채널 폭(W)을 4020 ㎛을 확보한다고 할 때, 상기 제1 실시예에서는 풀-업 트랜지스터(Tpu)의 가로폭(T/A1)이 263.25㎛ 이 되는 반면, 제2 실시예에 따르면, 풀-업 트랜지스터(Tpu)의 가로폭(T/A2)이 196.55㎛ 로서, 제1 실시예 대비 가로치수를 66.7 ㎛ 정도 감소할 수 있는 효과가 있다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
Tpu : 풀-업 트랜지스터 111 : 기판
112 : 게이트 전극 113 : 게이트 절연막
114 : 반도체층 115 : 소스 전극
116 : 드레인 전극 T/A1 : 가로방향 영역
W : 채널 폭 L : 채널 길이

Claims (8)

  1. 복수의 화소가 구비되는 표시영역 및 상기 표시영역의 적어도 일측에 배치되는 비표시영역을 포함하는 표시패널;
    상기 비표시영역상에 배치되며, 복수의 박막트랜지스터로 이루어지는 복수의 스테이지를 포함하는 게이트 구동부를 포함하고,
    상기 게이트 구동부는,
    상기 복수의 박막트랜지스터 중, 적어도 하나의 박막트랜지스터는 소스 및 드레인 전극이 서로 복수의 지점에서 대향하여 맞물리는 형상을 갖고,
    상기 소스 및 드레인 전극은,
    마주보는 면에 곡률을 갖는 다수의 볼록부 및 오목부가 연속하여 구비되는 것을 특징으로 하는 평판표시장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 박막트랜지스터는,
    게이트 구동부내에 정의되는 Q노드에 연결되고,
    상기 소스 및 드레인전극이 각각 클록신호배선 및 게이트배선에 연결되는 풀-업 트랜지스터인 것을 특징으로 하는 평판표시장치.
  3. 제 1 항에 있어서,
    상기 적어도 하나의 박막트랜지스터는,
    가로폭이 263.25 ㎛ 이하인 것을 특징으로 하는 평판표시장치.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 적어도 하나의 박막트랜지스터는,
    가로폭이 196.55㎛ 이하인 것을 특징으로 하는 평판표시장치.
  6. 표시패널내 실장되는 복수의 박막트랜지스터로 이루어지는 게이트 구동부로서,
    상기 복수의 박막트랜지스터 중, 적어도 하나의 박막트랜지스터는,
    게이트 전극;
    상기 게이트 전극상에 배치되는 게이트 절연막;
    상기 게이트 절연막상에 배치되는 반도체층;
    상기 반도체층상에 서로 복수의 지점에서 대향하여 맞물리는 형상을 갖는 소스 및 드레인 전극을 포함하고,
    상기 소스 및 드레인 전극은,
    마주보는 면에 곡률을 갖는 다수의 볼록부 및 오목부가 연속하여 구비되는 것을 특징으로 하는 게이트 구동부.
  7. 삭제
  8. 제 2 항에 있어서,
    상기 풀-업 트랜지스터는
    비정질 실리콘을 포함하고 하이레벨의 게이트 전압을 출력하는 것을 특징으로 하는 평판표시장치.
KR1020140181770A 2014-12-16 2014-12-16 게이트 구동부 및 이를 포함하는 평판표시장치 KR102279276B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020140181770A KR102279276B1 (ko) 2014-12-16 2014-12-16 게이트 구동부 및 이를 포함하는 평판표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140181770A KR102279276B1 (ko) 2014-12-16 2014-12-16 게이트 구동부 및 이를 포함하는 평판표시장치

Publications (2)

Publication Number Publication Date
KR20160073230A KR20160073230A (ko) 2016-06-24
KR102279276B1 true KR102279276B1 (ko) 2021-07-20

Family

ID=56343393

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140181770A KR102279276B1 (ko) 2014-12-16 2014-12-16 게이트 구동부 및 이를 포함하는 평판표시장치

Country Status (1)

Country Link
KR (1) KR102279276B1 (ko)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101127824B1 (ko) * 2004-09-30 2012-03-20 엘지디스플레이 주식회사 액정표시장치용 트랜지스터 및 이의 제조방법
KR101223530B1 (ko) * 2006-05-10 2013-01-18 엘지디스플레이 주식회사 액정표시장치용 게이트 구동회로 및 이를 포함하는액정표시장치
KR101423671B1 (ko) * 2008-02-04 2014-07-25 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 구비하는 표시 장치
KR20110111212A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 화소전극 표시판, 액정표시판 조립체 및 이들을 제조하는 방법들
KR20120075092A (ko) * 2010-12-28 2012-07-06 엘지디스플레이 주식회사 액정표시장치
KR101875044B1 (ko) * 2011-07-19 2018-07-06 엘지디스플레이 주식회사 게이트 인 패널 구조 액정표시장치용 어레이 기판

Also Published As

Publication number Publication date
KR20160073230A (ko) 2016-06-24

Similar Documents

Publication Publication Date Title
JP7235422B2 (ja) 半導体装置
US9495932B2 (en) Display device
KR102485374B1 (ko) 디스플레이 장치
CN112771601B (zh) 显示基板、显示装置及显示基板的制作方法
US9607581B2 (en) Display apparatus having oblique lines and method of driving the same
KR101752640B1 (ko) 반도체장치
KR102484185B1 (ko) 게이트 구동 회로와 이를 이용한 표시장치
KR102060462B1 (ko) 게이트 구동부 및 그것을 포함하는 표시 장치
US20160293270A1 (en) Array substrate and method for forming the same
JP2015161945A (ja) 表示装置
KR20160017390A (ko) 디스플레이 장치의 게이트 드라이버
KR101904277B1 (ko) 액정 디스플레이 장치
KR20150050609A (ko) 내장형 게이트 드라이버
US11609445B2 (en) Display device
KR20160082207A (ko) 비사각형 디스플레이 및 그 구동 방법
US20150302811A1 (en) Display apparatus
WO2022067634A1 (zh) 显示基板及其制作方法、显示装置
WO2021253392A1 (zh) 显示基板及其制作方法、显示装置
CN105280648B (zh) 阵列基板及其制作方法、显示面板和显示装置
JP2022071138A (ja) 表示装置
CN110687731A (zh) 一种显示面板、驱动方法以及显示装置
KR20230169054A (ko) 이형 표시장치
JP7181825B2 (ja) 表示装置
KR102279276B1 (ko) 게이트 구동부 및 이를 포함하는 평판표시장치
US11099698B2 (en) Touchscreen panel and touchscreen integrated display device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant