KR102277656B1

KR102277656B1 - 체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체

Info

Publication number: KR102277656B1
Application number: KR1020197038387A
Authority: KR
Inventors: 쟈칭 왕; 디 장; 사오후이 쑨
Original assignee: 차이나 아카데미 오브 텔레커뮤니케이션즈 테크놀로지
Priority date: 2017-05-31
Filing date: 2018-04-20
Publication date: 2021-07-14
Also published as: TW201904221A; KR20200011491A; CN108988869B; TWI675566B; EP3633858A1; US20200186168A1; EP3633858A4; JP2020522934A; CN108988869A; WO2018219064A1

Abstract

본 출원은 체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체를 제공하여 5G시스템에 적합한 고 스루풋, 저 지연 LDPC의 체크 매트릭스를 위한 구조적 솔루션을 제공하도록 한다. 본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 방법은 저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하는 단계; 및, 상기 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하는 단계를 포함한다.

Description

체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체

본 출원은, 2017년 05월 31일에 중국 특허청에 출원된 출원 번호 제201710401631.8호, “체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체”를 발명 명칭으로 하는 중국 특허 출원의 우선권을 주장하며, 상기 중국 특허 출원의 전체 내용은 참조로서 출원에 통합되어 본 출원의 일 부분으로 한다.

본 발명은 통신 기술 분야에 속한 것으로서, 보다 상세하게는 체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체에 관한 것이다.

현재, 3GPP (3rd Generation Partnership Project)는 5G eMBB (Enhanced Mobile Broadband) 시나리오를 위해 LDPC (Low Density Parity Check Code)의 채널 코딩 설계가 제공되어야 한다고 제안하고 있다.

LDPC는 체크 매트릭스에 의해 정의된 일종의 선형 코드이다. 디코딩을 가능하게 하기 위해, 체크 매트릭스는 코드 길이가 긴 경우 희소성을 만족시킬 필요가 있는데, 이는 체크 매트릭스에서 1의 밀도가 낮다는 것을 의미한다. 즉, 체크 매트릭스에서 1의 수가 훨씬 적다는 것을 의미한다 코드 길이가 길수록 밀도가 낮아진다.

그러나, 5G 시스템에 적합한 LDPC 체크 매트릭스를 위한 구조적 솔루션은 관련 기술에서 제공되지 않았다.

본 출원의 실시예는 5G시스템에 적합한 고 스루풋, 저 지연（latency） LDPC의 체크 매트릭스를 위한 구조적 솔루션을 제공하기 위해 체크 매트릭스를 결정하기 위한 방법 및 장치, 컴퓨터 저장 매체를 제공한다.

본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 방법은,

저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하는 단계； 및

상기 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하는 단계를 포함한다.

본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 방법에 의하면， 저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하고, 상기 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정함으로써, 5G시스템에 적합한 고 스루풋, 저 지연 LDPC의 체크 매트릭스를 위한 구조적 솔루션을 제공하도록 한다.

선택적으로, 상기 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하는 것은 구체적으로는,

상기 LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,

상기 서브순환 매트릭스의 순환 계수를 사용하여 프로토 매트릭스에 대한 분산 동작을 수행하여 LDPC의 체크 매트릭스를 얻는다.

선택적으로, 상기 LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는,

미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정한다.

선택적으로, 상기 LDPC 매트릭스의 base graph는 복수의 코드 레이트를 갖는 base graph를 포함하고, 상이한 코드 레이트를 갖는 base graph 구조는 상이하다.

선택적으로, 상기 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는,

제1 코드 레이트에 따라 미리 설정된 행 가중치를 갖는 비 행 직교 구조의 base graph를 생성하고,

상기 비 행 직교 구조의 base graph에 기초하여 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,

상기 준 행 직교 구조의 base graph에 기초하여 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,

상기 비 행 직교 구조의 base graph, 준 행 직교 구조의 base graph 및 행 직교 구조의 base graph에 의해, 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph를 구성하고,

상기 제1 코드 레이트는 제2 코드 레이트보다 크고, 제2 코드 레이트는 제3 코드 레이트보다 크다.

선택적으로, 상기 base graph에서, 이중 대각 매트릭스에 대응하는 base graph 내의 모든 행의 행 가중치는 미리 설정된 값 이상이다.

본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 장치는,

저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하기 위한 제1 유닛; 및

상기 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하기 위한 제2 유닛을 포함한다.

선택적으로, 상기 제2 유닛은 구체적으로는

선택적으로, 상기 제1 유닛은 구체적으로는

다른 일 양태에 의하면 본 출원의 실시예에 따른 코딩 방법은,

LDPC의 체크 매트릭스에 따라 코딩하고, 상기 LDPC의 체크 매트릭스는 본 출원의 실시예에 따른 위 체크 매트릭스를 결정하기 위한 방법으로 결정된다.

다른 일 양태에 의하면 본 출원의 실시예에 따른 코딩 장치는

LDPC의 체크 매트릭스에 따라 코딩하기 위한 코딩 유닛이 포함되고, 상기 LDPC의 체크 매트릭스는 본 출원의 실시예에 따른 위 체크 매트릭스를 결정하기 위한 방법으로 결정된다.

본 출원의 실시예에 따른 다른 체크 매트릭스를 결정하기 위한 장치는 메모리 및 프로세서를 포함하고, 상기 메모리는 프로그램 명령을 저장하고, 상기 프로세서는 상기 메모리에 저장된 프로그램 명령을 판독하여 얻은 프로그램에 따라 위 임의의 방법을 수행한다.

본 출원의 실시예에 따른 컴퓨터 저장 매체에 있어서, 상기 컴퓨터 저장 매체는 상기 컴퓨터가 위 임의의 방법을 수행할 수 있게 하는 컴퓨터 실행 가능 명령을 저장한다.

본 발명에 따른 실시예의 기술안을 보다 명확하게 설명하기 위해 이하 실시예의 서술에 필요된 도면을 간략하게 설명한다. 이하 서술한 도면은 단지 본 발명의 일부 실시예에 불과함은 자명하며 해당 분야의 통상의 기술을 가진 자라면 창조력을 발휘하지 않는 한 이들의 도면에 따라 다른 도면을 얻을 수도 있다.
도 1은 본 출원의 실시예에서 제공되는 베이스 매트릭스（Base matrix）의 구조 개략도이다.
도 2는 본 출원의 실시예에서 제공되는 매트릭스 P의 구조 개략도이다.
도 3은 본 출원의 실시예에서 제공되는 z=8일 때의 순환 치환 매트릭스의 구조 개략도이다.
도 4는 본 출원의 실시예에서 제공되는 증분 리던던시를 서포트하는 LDPC체크 매트릭스 구조 개략도이다.
도 5는 본 출원의 실시예에서 제공되는 （22, 32）의 Base graph의 구조 개략도이다.
도 6은 본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 방법의 흐름도이다.
도 7은 본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 장치의 구조 개략도이다.
도 8은 본 출원의 실시예에서 제공되는 다른 일 체크 매트릭스를 결정하기 위한 장치의 구조 개략도이다.

본 출원의 실시예는 코딩 방법 및 장치, 컴퓨터 저장 매체를 제공하여 LDPC 코딩 성능을 향상시켜 5G 시스템에 적합하도록 하다.

본 출원의 일부 실시예에서 제공되는 기술 솔루션은 eMMB 시나리오에서 데이터 채널에 대한 LDPC 코딩을 제공하여 원래 LTE (Long Term Evolution) 시스템의 turbo 인코딩을 대체한다. 즉, 5G 시스템에 적합한 LDPC 코딩 솔루션은 다음과 같이 제공된다.

5G를 위해 설계된 LDPC는 준 순환 LDPC가 채택될 것을 요구하고, 코드의 체크 매트릭스 H는 다음과 같이 나타날 수 있다：

여기서, A_i,j는

순환 치환 매트릭스이다.

준 순환 LDPC를 구성하는 많은 방법이 있다. 예를 들어, 먼저, 도 1에 도시된 바와 같이, 0 또는 1의 요소를 갖는 사이즈가

인 베이스 매트릭스（Base matrix） B가 구성된다. 그런 다음 상기 베이스 매트릭스B의 각 요소 1은 사이즈가

인 순환 치환 매트릭스(Circular Permutation Matrix，CPM)로 확장되고 베이스 매트릭스의 요소 0은 사이즈가

인 모두 0의 매트릭스로 확장된다. 베이스 매트릭스 B는 이후의 프로토 기반 LDPC 구성에서 베이스 그래프라고 한다.

는 각각의

순환 치환 매트릭스를 나타내도록 구성되며， 여기서 매트릭스 P는 단위 매트릭스가 오른쪽으로 한 자라 순환 이동하여 얻어진 매트릭스이며 도 2에 도시된 바와 같다. i는 순환 이동 라벨이며 즉 서브매트릭스의 순환 계수이다. 도 3은 순환 치환 매트릭스

（서브그룹 사이즈는

이며 즉 z=8）의 예를 제공한다.

따라서, 각각의 순환 치환 매트릭스

는 실제로 단위 매트릭스I가 오른쪽으로 순환 이동 횟수 i를 의미하며 순환 치환 매트릭스의 순환 이동 라벨 i는

를 만족한다. 다양한 코드 길이를 얻기 위해, 순환 치환 매트릭스의 사이즈 z는 각각 27, 54, 81이며 대응되는 3 가지 코드 길이는 각각 1944, 1296, 648이다.

전술한 준 순환 LDPC에 대응하는 서브 순환 치환 매트릭스 (CM)는 1보다 큰 열 가중치를 가질수 있으며, 예를 들어, 열 가중치는 2 또는 2보다 큰 값을 가질수 있고, 이 때의 서브순환 치환 매트릭스는 순환 치환 매트릭스은 더 이상 CPM이 아니다.

5G를 위해 설계된 LDPC는 IR (Incremental Redundancy)-HARQ (Hybrid Automatic Repeat Request)를 서포트해야 한다. 따라서 5G 시나리오의 LDPC는 증분 리던던시 방법으로 구성될 수 있다. 즉, 먼저 코드 레이트가 높은 LDPC를 구성한 다음, 증분 리던던시를 사용하여 더 많은 체크 비트를 생성하고, 코드 레이트가 낮은 LDPC를 얻을 수 있다. 증분 리던던시를 기반으로 구성된 LDPC는 우수한 성능, 넓은 코드 길이 및 코드 레이트 적용 범위, 높은 재사용성, 하드웨어를 통한 손쉬운 구현 및 체크 매트릭스에 의해 직접 인코딩되는 기능과 같은 많은 장점을 가지고 있다. 특정 구조의 예가 도 4에 도시되어 있으며, 여기서 B는 이중 대각 또는 준 이중 대각 매트릭스이며, C는 0매트릭스이며, E는 하삼각 확장 매트릭스이다. LDPC체크 매트릭스는 주로 A, D 및 E1의 설계에 의존한다..

LDPC의 성능은 가장 중요한 두 가지 요인에 의존하는데, 하나는 베이스 매트릭스의 설계이고, 다른 하나는 베이스 매트릭스의 0이 아닌 요소를

순환 치환 매트릭스로 확장하는 방법이다. 이 두 가지 요인은 LDPC 성능에 결정적인 역할을 한다.

요약하면, 5G 통신 시스템 및 LTE와 비교하면 eMBB 시나리오에서 데이터 레이트를 크게 개선해야 하는 것이며, 다운링크에는 20Gbps의 스루풋이 필요하지만 업링크에는 10Gbps의 스루풋이 필요한다. 스루풋에 대한 요구를 효과적으로 서포트하기 위해 eMBB 데이터 채널에 채택된 LDPC 파라미터는 다음과 같이 정의된다. 최대 코드 레이트는 8/9 이상, 최대 코드 길이는 8488, LDPC의 디코딩 병렬성을 결정하는 순환 서브매트릭스의 최대 치수는 Zmax= 38이다. 현재 설계된 파라미터는 8/9코드 레이트를 갖는 LDPC에 대해 20Gbps를 서포트하는 데 아무런 문제가 없지만 실제 응용에는 다음과 같이 몇 가지 문제가 있다. 코드 레이트의 감소에 따라, 5G LDPC 디코더의 스루풋은 LTE turbo 코드의 성능과 적어도 유사한 성능을 달성할 수 있어야 한다. 예를 들어, turbo가 8/9 코드 레이트에서 최대 다운링크 스루풋ㅇ이 1Gbps이며, 2/3 코드 레이트에서 최대 다운링크 스루풋이 750Mbps이면 5G 다운링크를 위해 설계된 LDPC 스루풋은 2/3 코드 레이트에서 15Gbps 이상이어야 한다. 동시에 R=8/9 코드 레이트의 LDPC는 각각 UL/DL에 대해 10/20Gbps 스루풋을 서포트한다. 최대 코드 레이트는 진입 조건이며 재전송을 고려해야 한다. 증분 리던던시를 갖는 LDPC의 재전송 코드 레이트는 초기 전송 코드 레이트보다 낮아야하지만, 코드 레이트가 낮아짐에 따라, LDPC의 체크 매트릭스는 쾌속히 커진다. 예를 들어, 8/9 코드 레이트를 갖는 LDPC의 체크 매트릭스의 베이스 그래프 치수는 10 행 90 열이며, 1/2 코드 레이트를 갖는 LDPC의 베이스 그래프의 치수는 45 행 및 90 열로 변경된다. LDPC의 체크 매트릭스의 행 번호의 증가에 따라, 변의 수, 즉 매트릭스의 1의 수 또한 실질적으로 증가한다. 그러나 변의 수는 각 블록의 디코딩 대기（latency） 시간에 비례하므로 8/9 코드 레이트 만 20Gbps 스루풋을 서포트하는 경우 재전송된 낮은 코드 레이트에 더 큰 대기（latency） 시간이 필요하므로 현재 디코딩을 완료할 수 없다. 일단 디코딩을 완료할 수 없게 되면, 단말은 패킷 드롭 아웃에 의해 NACK (Negative Acknowledgment) 시그널링을 기지국에 응답할 것이고, 이는 스루풋을 크게 감소시킬 것이다. 따라서 5G 용으로 설계된 LDPC는 최대 코드 레이트 외에도 낮은 코드 레이트에서 20Gbps 스루풋을 서포트하는 방법을 고려해야 한다.

5G URLLC (Ultra-Reliable and Low Latency Communication) 시나리오는 낮은 대기 시간 및 높은 신뢰성을 강조하므로, 설계될 LDPC는 매우 낮은 대기 시간（latency）를 가져야하며, 따라서 낮은 코드 레이트를 갖는 LDPC는 대기 시간도 매우 낮은 것이 바람직하다.

따라서, 낮은 latency 및 높은 스루풋을 서포트하는 5G LDPC 체크 매트릭스의 설계 구조는 연구할 가치가 있다.

LDPC의 병렬성은 서브순환 매트릭스의 치수 Z에 비례한다. 스루풋을 향상시키기 위해 LDPC의 모든 행은 직교한다. 예를 들어, 다음은 4 행 8 열의 베이스 그래프이다 (각 1은

의 서브순환 매트릭스를 나타냄)：

4 개의 행은 동시에 병렬 처리를 위해 서로 직교하며, 단일 행 처리보다 latency이 4 배 감소하여 스루풋이 크게 향상된다.

위의 병렬성은 하드웨어 용어이다. 디코더는 직렬 디코더와 병렬 디코더로 나뉜다. 예를 들어, WCDMA (Wideband Code Division Multiple Access)의 turbo 코드는 직렬로만 디코딩할 수 있다. 즉, 일 비트가 디코딩된 후 다른 비트는 매우 느린 속도로 디코딩된다. QPP (Quadratic Permutation Polynomials) 인터리버가 LTE- turbo 코드에 도입되면 turbo는 여러 세그먼트로 분할되어 동시에 디코딩될 수 있으며, 즉 병렬적으로 디코딩될 수 있다. QPP 인터리버의 구조는 turbo가 동시에 디코딩 가능하는 채널의 수를 제한한다. 동시에 병렬 디코딩의 수를 병렬성이라고 한다. LTE turbo의 병렬성은 낮고 LDPC의 병렬성은 Z에 의존한다. 예를 들어 Z=256 인 경우 256 개의 채널로 병렬적으로 디코딩할 수 있고 256은 병렬성이다.

그러나, 낮은 신호 대 잡음비(SNR)의 성능을 향상시키기 위해, 5G에 의해 채택된 LDPC는 처음 두 열이 펀칭 열의 구조이다. 즉, base graph의 제1 열 및 제2 열에 대응하는 정보 비트 채널은 채널로 전송되지 않지만 디코딩에 참여한다. 처음 두 열에 의해 전송된 신호는 실제로 전송되지 않기 때문에, 제1 열 및 제2 열을 성공적으로 디코딩하고 제1 열 및 제2 열의 높은 열 가중치, 즉, base graph의 제1 열 및 제2 열의 요소는 대부분 1이며, 높은 열 가중치는 채널로 전송되지 않은 정보 비트에 대한 높은 보호 기능을 제공하므로 해당 정보 비트가 채널로 전송되지 않아도 올바르게 디코딩할 수 있다. 스루풋을 향상시키기 위해, 행 직교성이 설계되면, 채널로 전송되지 않은 베이스 그래프의 처음 두 열 디코딩은 성공하지 못하고 LDPC의 성능은 크게 상실될 것이다.

그러므로, 낮은 latency 및 높은 스루풋을 서포트하는 5G LDPC 체크 매트릭스를 결정하는 방법은 다음 단계를 포함하여 본 출원의 일부 실시예에서 제공된다.

단계 1： 미리 설정된 베이스 그래프（base graph）의 행의 수 및 열의 수에 따라 LDPC 매트릭스의 전체 base graph를 결정한다.

본 출원의 실시예에서 설명된 베이스 그래프는 사실 매트릭스이며, 이는 베이스 매트릭스라고도할 수 있다. 매트릭스로서 베이스 그래프에는 행과 열이 있다. 베이스 그래프의 요소는 0 또는 1이므로, 본 출원의 실시예에서 설명된 임의의 행의 행 가중치는 그 행의 1의 개수로 정의되고, 유사하게, 임의의 열의 열 가중치는 해당 열의 1의 개수로 정의된다.

구체적인 단계는 다음과 같다.

a) 높은 코드 레이트를 갖는 베이스 그래프는 높은 행 가중치를 갖는 비 행 직교 구조를 채택하고, 선택적으로, 도 4의 이중 대각 매트릭스에 대응하는 베이스 그래프의 모든 행 가중치는 미리 설정된 값보다 크다. 상기 미리 설정된 값의 크기는 높은 코드 레이트에 대응한 베이스 그래프의 사이즈와 관련이 있다. 예를 들어, 각 행의 1의 수를 높은 코드 레이트를 갖는 베이스 그래프의 행 수로 나눈 후 얻은 결과가 미리 설정된 값보다 크고, 바람직하게는 상기 미리 설정된 값은 0.5이다. 이러한 설계는 LDPC의 높은 코드 레이트 성능을 보장할 수 있다. 물론, 코드 레이트가 높은 베이스 그래프에서 1의 수가 너무 않아서 행 직교 구조를 구비할 수 없게 된다. 최대 코드 레이트에 대응하는 베이스 그래프는 비 행 직교 구조이여야 한다. 최대 코드 레이트의 향하로 확장되는 높은 코드 레이트 부분은 여전히 비 행 직교 구조를 채택할 수 있지만, 행 가중치는 이중 대각 부분의 것보다 작다.

본 출원의 일부 실시예에서 설명된 높은 코드 레이트 및 낮은 코드 레이트는 상대적인 개념이다. 예를 들어 1/2보다 높은 코드 레이트를 높은 코드 레이트라고할 수 있다. 마찬가지로, 1/2보다 낮은 코드 레이트는 낮은 코드 레이트라고할 수 있고, 중간 코드 레이트는 일반적으로 1/2 정도이지만 절대적인 것은 아니다. 5G LDPC에는 큰 베이스 그래프가 R=8/9 ~ 1/3을 서포트하고 작은 베이스 그래프가 R=2/3 ~ 1/5를 서포트하는 두 개의 베이스 그래프가 있다. 큰 베이스 그래프의 경우 8/9 또는 2/3의 코드 레이트가 높은 코드 레이트에 속한다. 작은 베이스 그래프의 경우 R=2/3의 코드 레이트가 높은 코드 레이트이며 1/2보다 높은 코드 레이트도 높은 것으로 간주된다. 적어도 이중 대각 구조에 대응하는 행의 코드 레이트는 높은 코드 레이트이고, 이중 대각은 향하로 많히 확장하지 아니하며 R=1/2 이상이면 높은 코드 레이트로 간주된다. 낮은 코드 레이트는 일반적으로 또는 바람직하게는 1/2 미만이어야 한다.

본 출원의 실시예에서 설명된 높은 코드 레이트를 갖는 베이스 그래프는 실제로 높은 코드 레이트에 대응하는 베이스 그래프를 지칭한다. 42 행과 52 열의 베이스 그래프를 예로 들어, 최소 코드 레이트가 1/5를 갖는 베이스 그래프 (코드 레이트가 1/5은 나중에 설명)를 예로 한다. 먼저, LDPC에서 체크 매트릭스의 열의 수 N (체크 매트릭스은 베이스 그래프가 아니며, 순환 치환 매트릭스를 베이스 그래프로 확장하여 얻음)에서 행의 수 M을 뺀 값 (M은 채크 방정식의 수에 대응함)은 정보 비트의 수 K=N-M이다. K의 단위는 비트이고, 코드 레이트는 정보 비트의 수를 코드 길이로 나눈 값, 즉 R=k/N이다. 베이스 그래프와 체크 매트릭스 사이의 사이즈 차이는 서브순환 매트릭스 사이즈의 배수 Z와 동일하므로, 베이스 그래프는 정보 비트 및 코드 레이트를 직접 정산하도록 구성될 수 있다. 베이스 그래프의 열의 수가 Nb이고 행의 수가 Mb라고 가정하면, 정보 비트에 대응하는 열의 수는 Kb=Nb-Mb이다. 여기서는 K 대신 Kb를 사용한다. K의 단위는 비트이고 Kb의 단위는 베이스 그래프의 열의 수이다. 비트 관점에서이 둘 사이에는 Z 배의 차이가 있다. 베이스 그래프 파라미터에 따르면, 코드 레이트는 R=Kb/Nb에 의해 결정될 수 있다. 또한 5G 베이스 그래프는 베이스 그래프의 처음 두 열에 해당하는 두 개의 내장 펀칭 열을 사용하기 때문에 (물론, 이 두 열은 베이스 그래프 정보 비트에 대응한는 열의 임의의 위치 배치할 수 있음) ), 낮은 신호 대 잡음비의 성능을 향상시킵니다. 이 두 열의 해당 정보 비트는 인코딩된 후 채널로 전송되지 않으므로 실제로 채널로 전송되는 정보 비트의 길이는 Nb가 아니라 Nb-2이므로 5G LDPC의 경우 정보 비트는 Kb=52-42=10, R=10/(52-2)=1/5이며, 이것은 비트 레이트 1/5의 계산 방법이다.

다음에, 높은 코드 레이트에 대응하는 베이스 그래프에 대해, 높은 코드 레이트는 상대적이다. 22 행 및 32 열의 높은 코드 레이트를 갖는 베이스 그래프가 구성된 경우: 마찬가지로 kb=32-22=10, R=10/(32-2)=1/3이다. R=1/3의 22 행 및 32의 베이스 그래프에 따라 아래쪽으로 20 행과 20 열로 확장되어 코드 레이트가 R=1/5 인 42 행과 52 열의 베이스 그래프가 얻어지며, 이는 높은 코드 레이트를 가진 베이스 그래프에 따라 낮은 코드 레이트의 베이스 그래프를 생성하는 소스이다.

높은 열 가중치의 경우, 예를 들어, 1의 개수 대 행의 개수의 비는 0.5보다 크며, 이는 실제 요구에 따라 결정될 수 있으며, 1이 많은 열은 더 높은 열 가중치를 갖는다.

b) 중간 및 높은 코드 레이트 확장 베이스 그래프는 준 행 직교 구조를 채택한다. 구체적으로,베이스 그래프에서 비 행 직교 구조의 높은 코드 레이트 부분 하의 확장된 중간 및 낮은 코드 레이트에 대응하는 베이스 그래프에서, 전체 또는 그룹화된 준 행 직교 구조가 채택된다. 즉, 해당 베이스 그래프에서 첫 번째 두 열은 비 직교 구조를 유지하고 다른 열은 전체 또는 그룹화된 행 직교 구조를 유지한다.

c) 낮은 코드 레이트 확장 베이스 그래프는 행 직교 구조를 채택한다. 구체적으로, 베이스 그래프에서 준 행 직교 구조의 중간 및 높은 코드 레이트 부분 하의 확장된 낮은 코드 레이트에 대응하는 베이스 그래프에서, 전체 또는 그룹화된 행 직교 구조가 채택된다. 즉 대응하는 베이스 그래프에서, 모든 열은 전체 또는 그룹화된 비 직교 구조를 유지한다. 즉, 베이스 그래프로 확장될 때 이들 열, 심지어 처음 두 열도 행 직교 구조를 유지한다.

위 비 행 직교 구조의 base graph, 준 행 직교 구조의 base graph, 행 직교 구조의 base graph에 의해 미리 설정된 행의 수 및 열의 수를 만족하는 base graph를 구성한다.

본 출원의 실시예에 따른 위의 행 직교인 경우, 행 직교 내의 각 행 사이의 내부 곱은 0이며 즉 중첩된 1이 없다.

본 출원의 일부 실시예에 기술된 준행 직교성 : 구체적으로 5G LDPC일 때, 각 행은 제1 열 및 제2 열을 제외하고 다른 열들은 직교 조건을 만족한다.

본 출원의 실시예에 따른 위 비 행 직교이란 행 직교 또는 준 행 직교 조건이 만족되지 않고, 직교성이 최악임을 의미한다.

실시예 1 : 베이스 그래프의 사이즈는 도 5에 도시된 바와 같이 22 행 및 32 열이다. 처음 두 열은 높은 열 가중치를 갖는 내부에 배치된 펀칭 열이다. 대응하는 정보 비트는 적어도 초기 전송은 채널에서 전송되지 않고, 대응하는 정보 비트는 kb=32-22=10 열이고, 최소 코드 레이트는 Rmin=10/(32-2)=1/ 3이고, 최대 코드 레이트는 처음 5 개의 행 및 15 개의 열에 대응하는 체크 매트릭스이며, 대응하는 정보 비트는 kb=15-5=10, Rmax=10/(15-2)=0.77이다. 처음 5 개 행과 처음 15 개 열은 가장 높은 코드 레이트 R=(15-5)/(15-2)=10/13를 구성한다. 이는 비 행 직교 구조이며 이중 대각 매트릭스 부분은 4 개의 행 14 개의 열을 가진다. 이중 대각 매트릭스에 대응하는 베이스 그래프에서 각 행의 행 가중치는 미리 설정된 값보다 작지 않다. 이 미리 설정된 값은 상 대각 부분에 대응하는 열 수의 절반으로 설정할 수 있다. 도 5에 도시된 바와 같이, 최소 행 가중치는 8이고 열의 수의 절반 7보다 큰다. R=10/13의 베이스 그래프는 코드 행 R=(17-7)/(17-2)=2/3 인 베이스 그래프를 구성하기 위해 2 행 및 2 열을 아래로 확장하여 7 행 및 17 열이 얻는다. 확장된 2 개의 행은 여전히 비 행 직교 구조이므로 코드 레이트 R=2/3에 대응하는 베이스 그래프까지 여전히 비 행 직교 구조이다. R=2/3 인 베이스 그래프는 아래쪽으로 5 행 및 5 열 확장되어 12 행 및 22 열이되고, 코드 레이트가 R=(22-12)/(22 -2)=1/2인 베이스 그래프의 5 개의 행 및 5 개의 열을 얻는다. 확장된 처음 3 행은 준 행 직교 관계를 만족시키고, 확장된 마지막 2 행도 준 행 직교 관계를 만족하지만, 처음 3 행 및 마지막 2 행 사이는 행 직교 관계를 만족시키지 않는다. 1/2의 코드 레이트에 대응하는 베이스 그래프는 10 행 및 10 열 아래로 확장되어 R=(32-22)/(32-2)=1/3 인 베이스 그래프를 얻는다. 확장된 10 개의 행에서 13-14, 14-15, 15-16, 17-18, 19-20 및 21-22번째의 행은 직교 관계를 만족시킨다.

단계 2 ： LDPC 매트릭스의 전체 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정한다.

서브순환 매트릭스의 순환 계수를 결정하기 위해, 서브순환 매트릭스의 사이즈 Z의 결정이 먼저 필요하다. 상이한 Z는 상이한 체크 매트릭스뿐만 아니라 상이한 정보 피트의 사이즈에 대응한다. 5G LDPC는 많은 Z들, 예를 들어 정보 비트 K=40 내지 8448에 대응하기 위해 정보 비트들의 40 내지 8448의 길이에 적응할 필요가 있다.

K에 따라 Z를 결정하는 방법에 관해서는 K=1280의 base graph의 Kb=10이면 Z=1280/10=128이며, K=1290이면 Z=2560/10=256이다. 따라서 Z=256이며, 40에서 8448까지의 K는 필연적으로 많은 Z를 필요로하며, 각각의 Z는 체크 매트릭스에 대응한다.

순환 계수의 저장 용량을 감소시키기 위해, 다수의 Z에 대해 동일한 순환 계수 또는 특정 순환 계수의 함수를 채택할 필요가 있다. 따라서, 순환 계수의 설계 목표는 고리 분포를 측정도로 하여 상기 순환 계수를 다수의 Z에 적합하게 하고 상이한 Z 하에서 우수한 고리 분포 및 최소 거리 특성을 갖고 있다. 여기서, 최소 거리는 두 코드 워드 사이의 가장 작은 차이이다. 최소 거리가 클수록 수신기가 혼동할 가능성이 줄어 든다. 최소 거리가 매우 작고 모두 HW=0을 만족하는 경우 채크는 정확하지만 코드 워드는 사실이 아닐 수 있다.

위의 서브순환 매트릭스는 다음과 같이 설명된다 : 먼저, 준 순환 LDPC의 체크 매트릭스는 이진 매트릭스이며, 여기서 요소는 0 또는 1이다. M 개의 행 및 N 개의 열의 체크 매트릭스는 Mb 행 및 Nb 열의 서브순환 매트릭스로 구성된다. 각 서브순환 매트릭스의 치수는 ZxZ이다. 따라서 Mb 행 및 Nb 열을 베이스 그래프라고 한다. 따라서, 베이스 그래프를 획득한 후, 각각의 1은 순환 치환 매트릭스로 확장될 필요가 있고, 각각의 0은 ZxZ의 0 매트릭스로 확장될 필요가 있다. 전체 체크 매트릭스에서 순환 치환 매트릭스는 아니지만 각각의 서브매트릭스에서 순환이며 이가 바로 서브순환 매트릭스의 정의 소스이다.

서브순환 매트릭스의 순환 계수는 다음과 같이 설명된다 : 베이스 그래프에서 각각의 1은 순환 치환 매트릭스로 확장될 필요가 있기 때문에, 순환 치환 매트릭스은 실제로 제1 행에 의존하고, 제1 행의 위치가 바로 순환 치환 매트릭스의 순환 계수이다. 본 출원의 정의에 따르면, 단위 매트릭스의 순환 계수는 제1 행에서 1의 위치 번호를 지칭하며, 유의해야 할 바와 같이, 0으로부터 시작된 인덱스이다.

위의 체크 매트릭스는 다음과 같이 설명된다 : 선형 블록 코드는 먼저체크 매트릭스라 불리는 이진 매트릭스 H를 필요로 한다. 이 매트릭스를 사용함으로써, 정보 비트는 체크 비트 또는 리던던트 비트라 불리는 많은 정보 비트 관련 비트로 선형 변환될 수 있다. 이들 체크 비트는 디코딩 동안 페이딩 채널에 의해 플러딩된 정보 비트를 복구하도록 구성된다. 정보 비트가x라고 가정하며 이는 송신기에게 알려지고 수신기에게 알려지지 않는다. 송신기는 정보 비트를 송신할 뿐만 아니라 또한 체크 비트 p를 도입한다. 구체적인 관계는 다음과 같다: 체크 매트릭스 H에 W=[x p] 캐스케이드의 벡터를 곱한 값이 0 일 때 송신기가 p를 얻는 방법은 HW=0을 사용하여 방정식을 풀 수 있다. 매트릭스 H가 5G에 의해 채택된 하삼각형 형태로 설계된다면, 채크 관계 Hw=0을 사용하여 방정식을 쉽게 풀 수 있으며, 이것이 체크 매트릭스의 기원이다. 인코딩의 경우 매트릭스 H는 필수 요소이므로 베이스 그래프를 매트릭스 H로 확장한다는 전제에서만 인코딩을 수행할 수 있다.

위의 순환 계수의 기능은 다음과 같이 설명된다 : 상이한 Z는 동일한 순환 계수를 사용하는데, 그 자체는 순환 계수의 특별한 상수함수이다. 예를 들어, Z=256에 따라 설계된 순환 계수는 shift_coefficient이다. Z=128 인 경우 순환 계수가 mod (shift_coefficient, 128)로 되어 순환 계수가 Z의 한계를 초과하지 않도록 한다.

LDPC 매트릭스의 전체 베이스 그래프에서 1마다 대응하는 서브-순환 매트릭스의 순환 계수로 대체함으로써 얻어진 매트릭스는 프로토 매트릭스로 정의된다.

단계 3 ： LDPC의 체크 매트릭스 H를 얻기 위해 순환 인자 Z를 사용하여 프로토 매트릭스(protoMatrix)에 대한 분산（Dispersion） 동작이 수행된다.

여기서, 프로토 매트릭스의 순환 계수가 바로 서브순환 매트릭스의 순환 계수이다.

단계 4 ： 단계 3에서 결정된 LDPC의 체크 매트릭스 H에 따라 코딩한다.

요약하면, 도 6을 참조하면, 본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 방법은 다음을 포함한다.

S101에서, 저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정한다.

S102에서, LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정한다.

선택적으로, LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하는 것은 구체적으로는,

LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정한다（즉, 상기 언급된 단계 2）.

서브순환 매트릭스의 순환 계수를 사용하여 프로토 매트릭스에 대한 분산 동작을 수행하여 LDPC의 체크 매트릭스를 얻는다（즉, 상기 언급된 단계 3）.

선택적으로, LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는, 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정한다（즉, 상기 언급된 단계 1）.

선택적으로, LDPC 매트릭스의 base graph는 복수의 코드 레이트 （예를 들어, 상기 언급된 높은 코드 레이트 , 중간/높은 코드 레이트 , 낮은 코드 레이트）를 갖는 base graph를 포함한다. 상이한 코드 레이트를 갖는 base graph구조 （예를 들어, 비 행 직교 구조 , 준 행 직교 구조 , 행 직교 구조）는 상이하다.

선택적으로, 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는,

제1 코드 레이트 （예를 들어, 상기 언급된 높은 코드 레이트）에 따라 미리 설정된 행 가중치 （예를 들어, 상기 언급된 높은 행 가중치）의 비 행 직교 구조의 base graph를 생성하고,

비 행 직교 구조의 base graph를 제2 코드 레이트에 따라 （예를 들어, 상기 언급된 중간/높은 코드 레이트）확장시켜 준 행 직교 구조의 base graph를 생성하고,

준 행 직교 구조의 base graph를 제3 코드 레이트에 따라 （예를 들어, 상기 언급된 낮은 코드 레이트）확장시켜 행 직교 구조의 base graph를 생성하고,

비 행 직교 구조의 base graph, 준 행 직교 구조의 base graph 및 행 직교 구조의 base graph에 의해 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph를 구성하고,

본 출원의 실시예에 따른 위의 미리 설정된 값, 미리 설정된 코드 레이트, 미리 설정된 행 가중치등과 같은 모든 특정 값은 실제 요구에 따라 결정될 수 있으며, 본 출원의 실시예는 이에 대해 제한하지않는다는 점에 유의해야 한다.

상기 방법에 대응하여, 도 7을 참조하면, 본 출원의 실시예에 따른 체크 매트릭스를 결정하기 위한 장치는,

저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하기 위한 제1 유닛(11); 및

LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하기 위한 제2 유닛(12)을 포함한다.

선택적으로, 제2 유닛(12)은 구체적으로,

LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,

서브순환 매트릭스의 순환 계수를 사용하여 프로토 매트릭스에 대한 분산 동작을 수행하여 LDPC의 체크 매트릭스를 얻는다.

선택적으로, 제1 유닛(11)은 구체적으로, 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정한다.

선택적으로, LDPC 매트릭스의 base graph는 복수의 코드 레이트를 갖는 base graph를 포함하고, 상이한 코드 레이트를 갖는 base graph 구조는 상이하다.

선택적으로, 제1 유닛(11)은 구체적으로,

비 행 직교 구조의 base graph를 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,

준 행 직교 구조의 base graph를 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,

본 출원의 실시예에서 위 제1 유닛(11) 및 제2 유닛(12)은 프로세서와 같은 물리 기기로 구현될 수 있다.

본 출원의 실시예에서 제공되는 다른 일 코딩 장치는 메모리 및 프로세서를 포함한다. 여기서, 메모리는 프로그램 명령을 저장하고, 프로세서는 메모리에 저장된 프로그램 명령을 판독하여 얻은 프로그램에 따라 위 임의의 방법을 수행하도록 구성된다.

예를 들어, 도 8에 도시된 바와 같이 본 출원의 실시예에서 제공되는 다른 일 코딩 장치에서 프로세서(500)는 메모리(520)에 저장된 프로그램을 판독하여 다음의 동작을 수행한다:

저밀도 패리티 체크 코드(LDPC) 매트릭스의 베이스 그래프(base graph)를 결정하고,

LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정한다.

선택적으로, 프로세서(500)는 LDPC 매트릭스의 base graph에 따라 LDPC의 체크 매트릭스를 결정하는 것은 구체적으로는,

프로세서(500)는 LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,

프로세서(500)는 서브순환 매트릭스의 순환 계수를 사용하여 프로토 매트릭스에 대한 분산 동작을 수행하여 LDPC의 체크 매트릭스를 얻는다.

선택적으로, 프로세서(500)가 LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는, 프로세서(500)는 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정한다.

선택적으로, 프로세서(500)가 미리 설정된 행의 수 및 열의 수에 따라 LDPC 매트릭스의 base graph를 결정하는 것은 구체적으로는,

프로세서(500)는 제1 코드 레이트에 따라 미리 설정된 행 가중치를 갖는 비 행 직교 구조의 base graph를 생성하고,

프로세서(500)는 비 행 직교 구조의 base graph를 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,

프로세서(500)는 준 행 직교 구조의 base graph를 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,

송수신기(510)는 프로세서(500)의 제어 하에서 데이터를 송수신한다 .

여기서, 도 8에서 버스 아키텍처는 임의의 수량의 서로 접속하는 버스와 브릿지를 포함할 수 있으며, 구체적으로는 프로세서(500)를 비롯한 하나 혹은 복수의 프로세서 및 메모리(520)를 비롯한 메모리의 각 종 회로에 의해 연결된다. 버스 아키텍처는 주변 장치, 전류 차단 장치 및 전력 관리 회로 등과 같은 각 종 다른 회로를 한데다 연결할 수 있다. 이는 본 발명의 분야에서 주지되는 사항이므로서 더 이상 설명하지 않는다. 버스 인터페이스는 인터페이스를 제공한다. 송수신기(510)는 복수의 부재일 수 있으며, 즉, 송신기와 수신기를 포함하여, 전송 매질에서 다른 다양한 장치와 통신하는 엘리먼트를 제공한다. 프로세서(500)는 버스 아키텍처과 일반 처리에 대한 관리를 담당하며, 메모리(520)는 프로세서(500)가 동작할 때 사용하는 데이터를 기억할 수 있다.

프로세서(500)는 중앙 처리 장치 (Center Processing Unit, CPU), ASIC (Application Specific Integrated Circuit), FPGA (Field Programmable Gate Array) 또는 CPLD (Complex Programmable Logic Device)일 수 있다.

본 출원의 실시예에서 제공되는 체크 매트릭스를 결정하기 위한 장치는 또한 구체적으로 데스크탑 컴퓨터, 휴대용 컴퓨터, 스마트 폰, 태블릿 컴퓨터, 개인 디지털 어시스턴트（Personal Digital Assistant, PDA） 등일 수 있는 컴퓨팅 장치로 간주될 수 있다. 상기 컴퓨팅 장치는 CPU (Center Processing Unit), 메모리, 입/출력 장치 등을 포함 할 수 있으며, 입력 장치는 키보드, 마우스, 터치 스크린 등을 포함할 수 있고, 출력 장치는 액정 디스플레이 (Liquid Crystal Display, LCD), 음극선 관 (Cathode Ray Tube, CRT) 등과 같은 디스플레이 장치를 포함할 수 있다.

메모리는 ROM (Read Only Memory) 및 RAM (Random Access Memory)을 포함하고, 메모리에 저장된 프로그램 명령 및 데이터를 프로세서에 제공할 수 있다. 본 출원의 실시예에서, 메모리는 코딩 방법의 프로그램을 저장하도록 구성될 수 있다.

메모리에 저장된 프로그램 명령을 판독함으로써, 프로세서는 획득된 프로그램 명령에 따라 상기 코딩 방법을 수행하도록 구성된다.

본 출원의 실시예에서 제공되는 체크 매트릭스를 결정하기 위한 방법은 단말 장치 또는 네트워크 장치에 적용될 수 있다.

단말 장치는 또한 사용자 장비 (UE), 이동국 (MS), 모바일 단말기 등으로 지칭될 수 있다. 선택적으로, 상기 단말은 무선 액세스 네트워크 (RAN)를 통해 하나 이상의 코어 네트워크와 통신하는 능력을 가질 수 있다. 예를 들어, 단말은 모바일 폰 (또는 "셀룰러"폰), 또는 모바일 특성을 가진 컴퓨터일 수 있다. 예를 들어, 단말은 또한 휴대용, 포켓, 핸드 헬드, 컴퓨터 내장 또는 차량 장착 모바일 장치일 수 있다.

네트워크 장치는 기지국(예를 들어, 액세스 포인트)일 수 있으며 무선 인터페이스상의 하나 이상의 섹터를 통해 무선 단말과 통신하는 액세스 네트워크 내의 장치를 지칭할 수 있다. 기지국은 수신된 에어 프레임과 IP 패킷을 무선 단말기와 액세스 네트워크의 나머지 부분 사이의 라우터로서 서로 변환하도록 구성될 수 있다. 여기서 액세스 네트워크의 나머지 부분들은 인터넷 프로토콜 (IP) 네트워크를 포함할 수 있다. 기지국은 또한 무선 인터페이스의 속성 관리를 조정할 수 있다. 예를 들어, 기지국은 GSM 또는 CDMA에서의 기지국 (BTS, Base Transceiver Station), 또는 WCDMA에서의 기지국 (NodeB), 또는 진화 기지국 (NodeB 또는 eNB 또는 e-NodeB, 진화 Node B)일 수 있다. 본 출원의 실시예는 이를 제한하지 않는다.

본 출원의 실시예에 따른 컴퓨터 저장 매체는 상기 언급된 코딩 방법을 실행하기 위한 프로그램을 포함하는 전술한 컴퓨팅 장치에 대한 컴퓨터 프로그램 명령을 저장하도록 구성된다.

상기 컴퓨터 저장 매체는 자기 메모리 (플로피 디스크, 하드 디스크, 자기 테이프, 자기 광 디스크 (MO)와 같은), 광 메모리 (CD, DVD, BD, HVD 등) 및 반도체 메모리 (ROM, EPROM, EEPROM, 비 휘발성 메모리 (NAND FLASH), 솔리드 스테이트 하드 디스크 (SSD) 등) 등을 포함하지만 이에 제한되지 않는 컴퓨터가 액세스 할 수 있는 임의의 이용 가능한 매체 또는 데이터 저장 장치일 수 있다.

요약하면, 본 출원의 실시예에서 제공되는 기술 솔루션에서, 높은 코드 레이트 부분에서의 높은 행 가중치가 유지되고, 비행 직교성에 의해 높은 코드 레이트 성능이 보장되며, 동시에 높은 코드 레이크의 낮은 복잡성으로 인해 고 스루풋이 달성될 수 있다. 높은 코드 레이트 확장된 중간 코드 레이트 부분은 준 행 직교 구조를 채택하고, 준 행 직교는 체크 매트릭스의 처음 두 열에서 0이 아닌 요소의 밀도를 보장하여 성능 우선 순위를 보장한다. 동시에, 행 사이에 내장 펀칭 행 이외의 다른 요소가 행 직교성을 유지하는 것은 고 스루풋에 도움이된다. 실행 가능한 방법은 내장 펀칭 행의 위치에서 이전 반복 가능성 비율을 채택하고 행 직교성 구현에 따라 준 행 직교 행을 처리할 수 있다. 낮은 코드 레이트에서 행 완전한 직교 설계를 채택하면 낮은 코드 속도 부분은 재장 펀칭 열에 대한 의존성이 줄어든다. 행 직교 설계를 사용하면 시스템 성능이 크게 저하되지 않지만 코드 레이트가 낮은 디코딩 속도를 높이고 latency을 줄인다. 따라서, 본 출원의 실시예에서 제공되는 기술 솔루션은 비 행 직교, 준 행 직교 및 행 직교 설계 솔루션을 통합하며, 고 스루풋 및 낮은 latency을 요구하는 5G eMBB 및 URLLC 시나리오에 매우 적합하다.

해당 분야의 통상의 지식을 가진 자라면 본 발명에 따른 실시예는 방법, 시스템 또는 컴퓨터 프로그램 제품으로서 제공될 수 있다는 점은 자명한 것이다. 따라서, 본 발명은 완전 하드웨어적인 실시예, 완전 소프트웨어적인 실시예 또는 소프트웨어 및 하드웨어 결합 실시예의 형식을 채용할 수 있다. 또한, 본 발명은 컴퓨터 실행 가능 프로그램 코드가 포함되는 컴퓨터 사용 가능 저장 매체(디스크 메모리와 광학 메모리 등이 포함되지만 이에 제한되지 않음) 상에서 실행되는 하나 또는 복수의 컴퓨터 프로그램 제품의 형식을 채용할 수 있다.

본 발명은 본 발명에 따른 실시예에 의한 방법, 장치(시스템) 및 컴퓨터 프로그램 제품의 흐름도 및/또는 블록도를 참조하여 설명된다. 컴퓨터 프로그램 지령을 통해 흐름도 및/또는 블록도의 각 절차 및/블록과 흐름도 및/또는 블록도의 절차 및/또는 블록의 결합을 실현할 수 있음을 이해해야 한다. 이러한 컴퓨터 프로그램 지령을 범용 컴퓨터, 전용 컴퓨터, 삽입식 프로세서 또는 기타 프로그래밍 가능한 데이터 처리 장치의 프로세서에 제공하여 하나의 머신을 생성함으로써, 컴퓨터 또는 기타 프로그래밍 가능한 데이터 처리 장치의 프로세서에 의해 실행되는 지령을 통해, 흐름도의 하나 또는 복수의 절차 및/또는 블록도의 하나 또는 복수의 블록에서 지정되는 기능을 구현하기 위한 장치를 생성할 수 있다.

이러한 컴퓨터 프로그램 지령은 또한, 컴퓨터 또는 기타 프로그래밍 가능한 데이터 처리 장치를 특정된 방식으로 작동하도록 가이드하는 컴퓨터 독출 가능한 메모리에 저장됨으로써 해당 컴퓨터 독출 가능한 메모리 내에 저장된 지령을 통해 지령 장치를 포함하는 제조품을 생성할 수 있으며, 해당 지령 장치는 흐름도의 하나 또는 복수의 절차 및/또는 블록도의 하나 또는 복수의 블록에서 지정된 기능을 구현한다.

이러한 컴퓨터 프로그램 지령은 또한, 컴퓨터 또는 기타 프로그래밍 가능한 데이터 처리 장치에 장착함으로써 컴퓨터 또는 기타 프로그래밍 가능한 장치상에서 일련의 조작 단계를 실행하여 컴퓨터적으로 구현되는 처리를 생성할 수 있으며, 따라서 컴퓨터 또는 기타 프로그래밍 가능한 장치상에서 실행되는 지령은 흐름도의 하나 또는 복수의 절차 및/또는 블록도의 하나 또는 복수의 블록에서 지정된 기능을 구현하기 위한 단계를 제공한다.

비록 본 발명의 바람직한 실시예를 설명하였지만, 해당 분야의 통상의 기술자라면 기본적인 창조성 개념만 알게 된다면 이러한 실시예에 대해 다른 변경과 수정을 진행할 수 있다. 따라서, 첨부되는 청구범위는 바람직한 실시예 및 본 발명의 범위에 속하는 모든 변경과 변형을 포함하는 것으로 해석되어야 할 것이다.

보다시피, 해당 기술 분야의 통상의 지식을 가진 자라면, 본 발명에 따른 실시예의 사상과 범위를 벗어나지 않는 전제하에서 본 발명에 따른 실시예에 대한 여러 가지 변경과 변형을 진행할 수 있다. 따라서, 본 발명에 따른 실시예에 대한 이러한 변경과 변형도 본 발명의 특허청구범위 및 그와 균등한 기술의 범위 내에 속한다면 본 발명에도 이러한 변경과 변형이 포함되어야 할 것이다.

Claims

제1 코드 레이트에 따라 미리 설정된 행 가중치를 갖는 비 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph에 기초하여 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,
상기 준 행 직교 구조의 base graph에 기초하여 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph, 상기 준 행 직교 구조의 base graph 및 상기 행 직교 구조의 base graph에 의해, 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph를 구성하고,
상기 제1 코드 레이트는 상기 제2 코드 레이트보다 크고, 상기 제2 코드 레이트는 상기 제3 코드 레이트보다 크고,
상기 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,
상기 서브순환 매트릭스의 순환 계수를 사용하여 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 대한 분산 동작을 수행하는 것으로 LDPC의 체크 매트릭스를 얻는 것을 특징으로 하는 체크 매트릭스를 결정하기 위한 방법.
제1 유닛 및 제2 유닛을 포함하는 체크 매트릭스를 결정하기 위한 장치에 있어서,
상기 제1 유닛은,
제1 코드 레이트에 따라 미리 설정된 행 가중치를 갖는 비 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph에 기초하여 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,
상기 준 행 직교 구조의 base graph에 기초하여 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph, 준 행 직교 구조의 base graph 및 행 직교 구조의 base graph에 의해, 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph를 구성하고,
상기 제 1 코드 레이트는 제 2 코드 레이트보다 크고, 제 2 코드 레이트는 제 3 코드 레이트보다 크고;
상기 제2 유닛은,
상기 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,
상기 서브순환 매트릭스의 순환 계수를 사용하여 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 대한 분산 동작을 수행하는 것으로 LDPC의 체크 매트릭스를 얻는 것을 특징으로 하는 체크 매트릭스를 결정하기 위한 장치.
프로그램 명령을 저장하도록 구성된 메모리; 및
상기 메모리에 저장된 프로그램 명령을 판독하여 얻은 프로그램에 따라 다음과 같이 동작하도록 구성된 프로세스를 포함하고,
상기 프로세스는
제1 코드 레이트에 따라 미리 설정된 행 가중치를 갖는 비 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph에 기초하여 제2 코드 레이트에 따라 확장시켜 준 행 직교 구조의 base graph를 생성하고,
상기 준 행 직교 구조의 base graph에 기초하여 제3 코드 레이트에 따라 확장시켜 행 직교 구조의 base graph를 생성하고,
상기 비 행 직교 구조의 base graph, 준 행 직교 구조의 base graph 및 행 직교 구조의 base graph에 의해, 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph를 구성하고,
상기 제1 코드 레이트는 상기 제2 코드 레이트보다 크고, 제2 코드 레이트는 상기 제3 코드 레이트보다 크고,
상기 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 따라 서브순환 매트릭스의 순환 계수를 결정하고,
상기 서브순환 매트릭스의 순환 계수를 사용하여 미리 설정된 행의 수 및 열의 수의 요구 사항을 만족시키는 LDPC 매트릭스의 base graph에 대한 분산 동작을 수행하는 것으로 LDPC의 체크 매트릭스를 얻는 것을 특징으로 하는 체크 매트릭스를 결정하기 위한 장치.
LDPC의 체크 매트릭스에 따라 코딩하고, 상기 LDPC의 체크 매트릭스는 제1항에 따른 체크 매트릭스를 결정하기 위한 방법에 의해 결정되는 것을 특징으로 하는 코딩 방법.
LDPC의 체크 매트릭스에 따라 코딩하기 위한 코딩 유닛을 포함하고,
상기 LDPC의 체크 매트릭스는 제1항에 따른 체크 매트릭스를 결정하기 위한 방법에 의해 결정되는 것을 특징으로 하는 코딩 장치.
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