TWI675566B - 一種確定校驗矩陣的方法及裝置、電腦存儲介質 - Google Patents

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Abstract

本發明公開了一種確定校驗矩陣的方法及裝置、電腦存儲介質，用以提供適用於5G系統的高吞吐、低延遲的LDPC的校驗矩陣的構造方案。本發明實施例提供的一種確定校驗矩陣的方法，包括：確定低密度同位碼LDPC矩陣的基礎圖base graph；根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣。

Description

一種確定校驗矩陣的方法及裝置、電腦存儲介質
本發明屬於通信技術領域，尤其是關於一種確定校驗矩陣的方法及裝置、電腦存儲介質。
當前第三代合作夥伴計畫(The 3rd Generation Partnership Project,3GPP)提出需要針對5G中移動寬頻增強(Enhance Mobile Broadband,eMBB)場景，給出低密度同位碼(Low Density Parity Check Code，LDPC碼)通道編碼設計。
LDPC碼是通過校驗矩陣定義的一類線性碼，為使解碼可行，在碼長較長時需要校驗矩陣滿足稀疏性，即校驗矩陣中1的密度比較低，也就是要求校驗矩陣中1的個數遠小於0的個數，並且碼長越長，密度就要越低。
但是，現有技術中沒有給出適用於5G系統的LDPC的校驗矩陣的構造方案。
本發明實施例提供了一種確定校驗矩陣的方法及裝置、電腦存儲介質，用以提供適用於5G系統的高吞吐、低延遲的LDPC的校驗矩陣 的構造方案。
本發明實施例提供的一種確定校驗矩陣的方法，包括：確定低密度同位碼LDPC矩陣的基礎圖base graph；根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣。
通過本發明實施例提供的該確定校驗矩陣的方法，確定低密度同位碼LDPC矩陣的基礎圖base graph，根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣，從而可以提供適用於5G系統的高吞吐、低延遲的LDPC的校驗矩陣的構造方案。
可選地，根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣，具體包括：根據該LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；利用該子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
可選地，該確定LDPC矩陣的base graph，具體包括：按照預設的行數與列數，確定LDPC矩陣的base graph。
可選地，該LDPC矩陣的base graph，包括多個碼率的base graph，不同碼率的base graph結構不同。
可選地，該按照預設的行數與列數，確定LDPC矩陣的base graph，具體包括：按照第一碼率，生成預設行重的非行正交結構的base graph；基於該非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph； 基於該准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由該非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
可選地，該base graph中，雙對角矩陣所對應的base graph中所有行的行重都大於或等於預設值。
本發明實施例提供的一種確定校驗矩陣的裝置，包括：第一單元，用於確定低密度同位碼LDPC矩陣的基礎圖base graph；第二單元，用於根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣。
可選地，該第二單元具體用於：根據該LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；利用該子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
可選地，該第一單元具體用於：按照預設的行數與列數，確定LDPC矩陣的base graph。
可選地，該LDPC矩陣的base graph，包括多個碼率的base graph，不同碼率的base graph結構不同。
可選地，該第一單元具體用於：按照第一碼率，生成預設行重的非行正交結構的base graph； 基於該非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph；基於該准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由該非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
可選地，該base graph中，雙對角矩陣所對應的base graph中所有行的行重都大於或等於預設值。
另一方面，本發明實施例提供了一種編碼方法，包括：根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用本發明實施例提供的上述確定校驗矩陣的方法確定。
另一方面，本發明實施例提供了一種編碼裝置，包括：編碼單元，用於根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用本發明實施例提供的上述確定校驗矩陣的方法確定。
本發明實施例提供的另一種確定校驗矩陣的裝置，其包括記憶體和處理器，其中，該記憶體用於存儲程式指令，該處理器用於調用該記憶體中存儲的程式指令，按照獲得的程式執行上述任一種確定校驗矩陣的方法。
本發明實施例提供的一種電腦存儲介質，該電腦存儲介質存 儲有電腦可執行指令，該電腦可執行指令用於使電腦執行上述任一種確定校驗矩陣的方法。
本發明實施例提供的另一種編碼裝置，其包括記憶體和處理器，其中，該記憶體用於存儲程式指令，該處理器用於調用該記憶體中存儲的程式指令，按照獲得的程式執行上述編碼方法。
本發明實施例提供的另一種電腦存儲介質，該電腦存儲介質存儲有電腦可執行指令，該電腦可執行指令用於使電腦執行上述編碼方法。
S101~S102‧‧‧步驟
11‧‧‧第一單元
12‧‧‧第二單元
500‧‧‧處理器
510‧‧‧收發機
520‧‧‧記憶體
為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要使用的附圖作簡要介紹，顯而易見地，下面描述中的附圖僅僅是本發明的一些實施例，對於本領域的普通技術人員來講，在不付出創造性勞動的前提下，還可以根據這些附圖獲得其他的附圖。
圖1為本發明實施例提供的基矩陣(Base matrix)的結構示意圖；圖2本發明實施例提供的矩陣P的結構示意圖；圖3本發明實施例提供的當z=8時的迴圈置換矩陣的結構示意圖；圖4本發明實施例提供的支援冗餘遞增的LDPC校驗矩陣結構示意圖；圖5為本發明實施例提供的22行32列的Base graph的結構示意圖；圖6為本發明實施例提供的一種確定校驗矩陣的方法的流程示意圖；圖7為本發明實施例提供的一種確定校驗矩陣的裝置的結構示意圖； 圖8為本發明實施例提供的另一種確定校驗矩陣的裝置的結構示意圖。
本發明實施例提供了一種編碼方法及裝置、電腦存儲介質，用以提高LDPC編碼性能，從而適用於5G系統。
本發明實施例提供的技術方案，給出針對eMMB場景的資料通道採用LDPC編碼替代原長期演進(Long Term Evolution，LTE)系統採用的turbo編碼，即給出適用於5G系統的LDPC編碼方案。
5G的LDPC碼設計要求採用准迴圈LDPC碼，其校驗矩陣H可以表示為如下形式：
其中，Ai,j是z×z迴圈置換矩陣。
對於准迴圈LDPC碼有多種構造方法，例如，首先構造一個大小為ρ×c的基矩陣(Base matrix)，該矩陣的元素非0即1，如圖1所示。然後對該基矩陣B的每個1元素擴展為一個z×z迴圈置換矩陣(Circular Permutation Matrix，CPM)，基矩陣的0元素則擴展為一個z×z的全0矩陣，Base matrix B在後來的基於原模圖的LDPC構造方式中被稱為基礎圖(base graph)。用P i 表示每個z×z迴圈置換矩陣，其中矩陣P就是單位陣迴圈向右移動一位得到的矩陣，如圖2所示，而i是迴圈移位標號，即子矩陣的迴圈係數。圖3給出了一個迴圈置換矩陣P i (子分組大小為8×8，即z=8)的實 例。
因此，每個迴圈置換矩陣P i 實際上為單位陣I迴圈右移i次數，迴圈置換矩陣迴圈移位標號i滿足0 i<z,i 。為了獲得多種形式的碼長，將迴圈置換矩陣的大小z分別取值為27、54、81，對應3種碼長分別是1944、1296、648。
上面描述的准迴圈LDPC碼對應的子迴圈置換矩陣(CM)，列重可以大於1，例如列重為2或者更大的值，此時子迴圈置換矩陣不再是一個CPM。
5G的LDPC碼設計要求必須支持IR(Incremental redundancy)-HARQ(Hybrid Automatic Repeat Request)，故可以採用遞增冗餘的方法構造針對5G場景的LDPC碼，即首先構造一個高碼率的LDPC碼，然後採用遞增冗餘的方式產生更多的校驗位元，進而得到低碼率的LDPC碼，基於遞增冗餘方法構造的LDPC碼具有性能優異、碼長、碼率覆蓋範圍廣、複用度高、易於硬體實現、可以直接用校驗矩陣進行編碼等優點。具體結構的一個實例如圖4所示。其中B是雙對角或者准雙對角矩陣，C是0矩陣，E是下三角擴展矩陣。LDPC校驗矩陣設計主要取決於A、D、E1的設計。
LDPC性能取決於兩個最重要的因素，一個是base matrix的設計，另一個為採取何種方式將base matrix中每個非零元素擴展成的一個z×z迴圈置換矩陣。這兩個因素對LDPC性能起到了決定性的作用。
綜上所述，5G通信系統與LTE相比一個重要的需求是大大提高了eMBB場景的資料速率，下行要求支援20Gbps的輸送量，而上行鏈 路也要求支持10Gbps的吞吐率。為了有效支援輸送量需求，對eMBB資料通道採用的LDPC碼參數進行了定義：最高碼率不低於8/9，最大碼長為8488，決定LDPC解碼並行度的迴圈子矩陣的最大維數Zmax=384。目前的設計參數對於8/9碼率LDPC碼支持20Gbps是沒有問題的，但是實際應用中存在如下問題：首先5G的LDPC解碼器的輸送量隨著碼率的降低，至少應該能夠取得與LTE turbo碼相比擬的性能，例如假定turbo在8/9碼率時下行鏈路最高吞吐為1Gbps，在2/3碼率時為750Mbps，則5G下行鏈路所設計的LDPC吞吐率在2/3碼率時至少應該為15Gbps。同時R=8/9碼率LDPC碼對上/下行鏈路，分別支持10/20Gbps的吞吐率，最高碼率應該是一個入門條件，應考慮重傳的因素，冗餘遞增的LDPC碼重傳碼率一定會低於初傳碼率，但是隨著碼率的降低，LDPC碼校驗矩陣迅速變大，例如：假定8/9碼率的LDPC的base graph維數為10行90列，而1/2碼率的LDPC碼的base graph就會變為45行90列，隨著LDPC校驗矩陣行數的增加，其邊數即矩陣中1的個數也大量增加，而邊的數目與每個碼塊解碼的延遲(latency)成正比，所以若只有8/9碼率支持20Gbps吞吐，在重傳的低碼率上則需要更大的latency，導致此時無法完成解碼，一旦無法完成解碼終端會以丟包處理回復基地台非確認(Negative Acknowledgement,NACK)信令，則大大降低吞吐率。所以5G的LDPC碼設計除了最高碼率外，需要在更低的碼率上考慮如何設計才能支持20Gbps吞吐率。
5G的低時延高可靠通信(Ultra-Reliable and Low Latency Communication,URLLC)場景，強調低時延高可靠，故需要所設計的LDPC碼具有很低的延遲(latency)，因此同樣希望所設計的低碼率LDPC碼具有 很低的latency。
因此，支持低latency與高吞吐的5G LDPC碼校驗矩陣的設計結構值得研究。
LDPC的並行度與子迴圈矩陣的維數Z成正比，為了提高吞吐率，LDPC的所有行間都是正交的，舉例如下：下面是4行8列的base graph(每個1代表Z×Z的子迴圈矩陣)：
4行之間互相正交，所以4行可以同時並行處理，latency就降低為單行處理的4倍，大大提高了吞吐率。
所述的並行度是硬體上的術語，解碼器分為串列解碼與並行解碼。比如寬頻碼多分址(Wideband Code Division Multiple Access,WCDMA)的turbo碼只能進行串列解碼，即一個位元譯完接著解碼另一個位元，速度很慢；到了LTE-turbo碼，引入了二次置換多項式(Quadratic Permutation Polynomials,QPP)交織器，使得turbo可以分幾段同時解碼，即並行解碼，QPP交織器的結構決定了turbo能進行同時解碼的路數較少，同時可以進行並行解碼的數量稱為並行度，因而LTE-turbo並行度較低；LDPC並行度取決於Z，例如Z=256，即，可以分為256路並行解碼，256即為其並行度。
然而，5G所採用的LDPC碼為了提高低信噪比性能，卻採用了前兩列為內置打孔列的結構，即base graph的第一列與第二列對應的資訊位元不送入通道，但是解碼時卻參與解碼，由於前兩列發送的信號實際並沒有傳輸，為了使得第一列與第二列能夠解碼成功，使得第一列與第二 列必須為高列重，也就是base graph的第一列與第二列的元素絕大多數為1，高列重為不送入通道的資訊位元提供了高保護，既使對應的資訊位元不送入通道也能解碼正確。為了提高吞吐率，如果設計成行正交特性，會導致不送入通道的base graph的前兩列解碼無法成功，會極大的損失LDPC碼的性能。
因此，本發明實施例提供的一種支援低latency與高吞吐的5G LDPC校驗矩陣的確定方法，包括：
步驟一：根據預設的基礎圖(base graph)的行數與列數，確定LDPC矩陣的整個base graph。
本發明實施例中所述的Base graph事實上就是一個矩陣，也可以稱為base matrix，既然Base graph是矩陣，就存在行數與列數。由於base graph中元素非0即1，因此，本發明實施例中所述的任意一行的行重定義為該行中1的數目，同理，任意一列的列重定義為該列中1的數目。
具體步驟：
a)、高碼率base graph採用高行重的非行正交結構，具體的圖4中的雙對角矩陣所對應的base graph裡的所有行都採用行重大於預設值，該預設值的大小與高碼率對應的base graph大小相關；例如每行1的個數除以高碼率的base graph的行數大於預設值，較佳的該預設值為0.5。這種設計可以確保LDPC碼高碼率的性能，當然由於高碼率對應的base graph中1的數目過多，不具備行正交結構。最高碼率對應的base graph一定是非行正交結構，最高碼率向下擴展的高碼率部分不排除仍然採用非行正交結構，但是行重比雙對角部分減輕。
本發明實施例中所述的高碼率與低碼率都是個相對概念，例如高於1/2碼率可以稱為高碼率，同理，例如低於1/2碼率可以稱為低碼率，中等碼率一般指1/2左右，但也不絕對。5G LDPC有兩個base graph，大的base graph支持R=8/9到1/3，小的base graph從R=2/3到1/5。對於大的base graph，8/9甚至2/3都算高碼率；對於小的base graph，R=2/3算高碼率，高於1/2也算高碼率。至少雙對角結構對應的那幾行一定是高碼率，雙對角向下擴展不是太多，只要在R=1/2以上都算高碼率。所謂的低碼率一般或者較佳的要求小於1/2。
本發明實施例中所述的高碼率base graph，事實上是指的高碼率對應的base graph，以42行，52列的base graph，即最低碼率為1/5的base graph為例(後面解釋為什麼碼率為1/5)，首先LDPC中校驗矩陣(校驗矩陣不是base graph，是base graph用迴圈置換矩陣擴展得到的)的列數N(N對應LDPC碼長)減去行數M(M對應校驗方程的個數)得到資訊位元的個數K=N-M，K的單位是位元，碼率為資訊位元數除以碼長即R=K/N；而base graph與校驗矩陣間大小相差子迴圈矩陣大小的倍數Z，所以可以用base graph直接計算資訊位元與碼率，假定base graph的列數為Nb，行數為Mb，則資訊位元對應的列數為Kb=Nb-Mb，注意此處用Kb，而非K表示，K的單位是位元，Kb的單位是base graph的列數，二者從位元角度看有Z倍的差別。碼率根據base graph參數可得R=Kb/Nb。又由於5G的base graph為了提高低信噪比性能採用的base graph有兩個內置打孔列，即對應base graph的前兩列(當然這兩列位於base graph資訊位元對應列的哪個位置都是可以的)，此兩列對應的資訊位元編碼後不送入通道，所以實際送入通道的資訊 位元的長度為Nb-2，而不是Nb，所以對於5G LDPC，資訊位元Kb=52-42=10,R=10/(52-2)=1/5，這就是1/5碼率的計算方法。
那麼，關於高碼率對應的base graph，高碼率也是相對的，如果已經構造好了22行32列的高碼率的base graph：同理kb=32-22=10,R=10/(32-2)=1/3，根據R=1/3的22行32列的base graph再向下擴充20行20列，即得42行52列的低碼率R=1/5的base graph，這既是根據較高碼率的base graph構造低碼率base graph的來源。
所述的高列重，例如，1的數目與行數之比大於0.5，具體可以根據實際需要而定，1越多的列，越是高列重。
b)、中高碼率擴展的base graph採用准行正交結構。具體的可在base graph圖中非行正交的高碼率部分之下的擴展的中低碼率對應的base graph圖中，採用整體或者分組准行正交結構，即對應的base graph中除了前兩列保持非正交，而其他列保持全部或者分組行正交結構。
c)、低碼率擴展base graph採用行正交結構，具體的可在base graph圖中採用准行正交的中高碼率部分之下的擴展的低碼率對應的base graph圖中，採用整體或者分組行正交結構，即對應的base graph中各行保持全部或者分組行正交結構，即擴展到base graph中，這些行既使前兩列也保持行正交。
由上述非行正交結構的base graph、准行正交結構的base graph、行正交結構的base graph，構成滿足預設的行數、列數要求的base graph。
本發明實施例中所述的行正交：行正交的各行內積為0，即 沒有重合的1；本發明實施例中所述的准行正交：具體到5G LDPC就是各行除了第1列與第2列不滿足正交條件，其他各列都滿足正交條件；本發明實施例中所述的非行正交：指的是不滿足行正交條件，但也不是准行正交，正交性最差。
實施例1：base graph大小為22行32列，如圖5所示。前兩列是高列重的內置打孔列，其對應的資訊位元至少在初傳時不在通道發送，對應的資訊位元Kb=32-22=10列，最低碼率Rmin=10/(32-2)=1/3，最高碼率為前5行15列對應的校驗矩陣，對應的資訊位元Kb=15-5=10，Rmax=10/(15-2)=0.77。前5行，前15列構成最高碼率：R=(15-5)/(15-2)=10/13，為非行正交結構，而雙對角矩陣部分為4行14列，雙對角矩陣所對應的base graph裡的每一行的行重都不小於預設值，該預設值可以設置為上對角部分對應列數的一半，如圖5所示，最小行重為8，大於列數的一半7；R=10/13的base graph向下擴展2行2列得7行17列構成碼率R=(17-7)/(17-2)=2/3的base graph，所擴展的2行仍然是非行正交結構，故一直到碼率R=2/3所對應的base graph仍然是非行正交結構。由R=2/3的base graph向下擴展5行5列得到12行22列，即得到碼率R=(22-12)/(22-2)=1/2的base graph，所擴展的5行5列中，所擴展的前3行間滿足行准正交關係，所擴展的後2行間也滿足准正交關係，但是前3行與2行之間卻不滿足行正交關係。碼率為1/2的base graph向下擴展10行10列得到R=(32-22)/(32-2)=1/3的base graph，所擴展的10行中，第13-14，第14-15行，第15-16行，第17-18行，第19-20行，第21-22行分別滿足正交關係。
步驟二：根據LDPC矩陣的整個base graph，確定子迴圈矩陣的迴圈係數。
確定子迴圈矩陣的迴圈係數，需要首先確定子迴圈矩陣的大小Z，不同的Z對應不同的校驗矩陣，也對應不同的資訊位元的大小，5G的LDPC設計要求能夠適應資訊位元長度從40到8448，所以對應眾多的Z，例如，資訊位元K=40到8448。
關於如何根據K確定Z，假定K=1280的base graph的Kb=10,則Z=1280/10=128，若K=1290，則Z=2560/10=256，而K從40到8448必然需要很多Z，每個Z對應一個校驗矩陣。
為了降低迴圈係數的存儲量，需要多個Z採用相同的迴圈係數或者是某個迴圈係數的函數，因此迴圈係數設計目標是：以環分佈為測度使得該迴圈係數能夠適應多個不同的Z，在不同的Z下都具有很好的環分佈與最小距離特性。其中，該最小距離是兩個碼字間的最小差異，最小距離越大，接收端發生混淆的可能性越小，如果最小距離很小，都符合HW=0，可能校驗對了，但實際卻不是真正的碼字。
關於所述的子迴圈矩陣介紹如下：准迴圈LDPC的校驗矩陣首先是一個二元矩陣，每個元素非零即1，M行N列的校驗矩陣有Mb行Nb行子迴圈矩陣構成，每個子迴圈矩陣維數為ZxZ，所以這Mb行NNb列又稱為base graph。所以得到base graph後要將每個1擴展成一個迴圈置換矩陣，每個0擴展為ZxZ的0矩陣，從整個校驗矩陣來看不是迴圈置換矩陣，但是從每個子矩陣來看都是迴圈的，這就是子迴圈矩陣的定義的來源。
關於子迴圈矩陣的迴圈係數介紹如下：由於base graph中每 個1要擴展成為一個迴圈置換矩陣，而迴圈置換矩陣事實上取決於第一行，第一行中1的位置就是迴圈置換矩陣的迴圈係數，根據文中定義，單位陣迴圈係數為第一行1的位置數，注意：是從0開始的index。
關於所述的校驗矩陣介紹如下：線性分組碼，首先要有一個二元矩陣H，該矩陣稱為校驗矩陣，利用此矩陣可以將資訊位元進行線性變換得到很多與資訊位元相關的位元，稱為校驗位元或者冗餘位元，這些校驗位元用於解碼時恢復被fading channel淹沒的資訊位元，假定資訊位元為x，這是發送端已知的，接收端未知，發送端除了發資訊位元，還要引入校驗位元p，具體關係為：校驗矩陣H乘以W=[x p]級聯的向量為0，發送端如何得到p，可以利用HW=0解方程組，如果H矩陣設計成5G採用的下三角形式，方程組很容易利用校驗關係Hw=0解出來，這就是校驗矩陣的來由，編碼必須有H矩陣，所以先由base graph擴展到H marix才能進行編碼。
關於所述的迴圈係數的函數介紹如下：不同的Z採用相同的迴圈係數，這本身就是迴圈係數的一種特殊常函數，比如根據Z=256設計的迴圈係數為shift_coefficient，當Z=128時，迴圈係數變為mod(shift_coefficient,128)，保證迴圈係數不會超出Z的限制。
在LDPC矩陣的整個base graph中將每個1用對應的子迴圈矩陣的迴圈係數代替得到的矩陣，定義為原模圖矩陣(protoMatrix)。
步驟三：以迴圈因數Z，對原模圖矩陣protoMatrix，進行散列(Dispersion)操作，得到LDPC碼的校驗矩陣H。
其中，原模圖矩陣的迴圈係數就是子迴圈矩陣的迴圈係數。
綜上，參見圖6，本發明實施例提供的一種確定校驗矩陣的 方法，包括：S101、確定低密度同位碼LDPC矩陣的基礎圖base graph；S102、根據LDPC矩陣的base graph，確定LDPC的校驗矩陣。
可選地，根據LDPC矩陣的base graph，確定LDPC的校驗矩陣，具體包括：根據LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數(即上述的步驟二)；利用子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣(即上述的步驟三)。
可選地，確定LDPC矩陣的base graph，具體包括：按照預設的行數與列數，確定LDPC矩陣的base graph(即上述的步驟一)。
可選地，LDPC矩陣的base graph，包括多個碼率(例如上述的高碼率、中高碼率、低碼率)的base graph，不同碼率的base graph結構(例如非行正交結構、准行正交結構、行正交結構)不同。
可選地，按照預設的行數與列數，確定LDPC矩陣的base graph，具體包括：按照第一碼率(例如上述的高碼率)，生成預設行重(例如所述的高行重)的非行正交結構的base graph；基於非行正交結構的base graph，按照第二碼率(例如上述的中高碼率)進行擴展，生成准行正交結構的base graph；基於准行正交結構的base graph，按照第三碼率(例如上述的低碼率) 進行擴展，生成行正交結構的base graph；由非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
需要說明的是，本發明實施例中所有所述的預設值，預設碼率，預設行重等的具體值，都可以根據實際需要而定，本發明實施例對此並不進行限制。
本發明實施例還提供了一種編碼方法，包括：根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用本發明實施例提供的上述確定校驗矩陣的方法確定。
與上述確定校驗矩陣的方法相對應地，參見圖7，本發明實施例提供的一種確定校驗矩陣的裝置，包括：第一單元11，用於確定低密度同位碼LDPC矩陣的基礎圖base graph；第二單元12，用於根據LDPC矩陣的base graph，確定LDPC的校驗矩陣。
可選地，第二單元12具體用於：根據LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；利用子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
可選地，第一單元11具體用於：按照預設的行數與列數，確定LDPC矩陣的base graph。
可選地，LDPC矩陣的base graph，包括多個碼率的base graph， 不同碼率的base graph結構不同。
可選地，第一單元11具體用於：按照第一碼率，生成預設行重的非行正交結構的base graph；基於非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph；基於准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
在本發明實施例中，上述第一單元11和第二單元12均可以採用處理器等實體器件來實現。
參見圖8，本發明實施例提供的另一種確定校驗矩陣的裝置，包括：記憶體520，用於存儲程式指令；處理器500，用於讀取記憶體520中的程式指令，執行下列過程：確定低密度同位碼LDPC矩陣的基礎圖base graph；根據LDPC矩陣的base graph，確定LDPC的校驗矩陣。
可選地，處理器500根據LDPC矩陣的base graph，確定LDPC的校驗矩陣，具體包括：處理器500根據LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；處理器500利用子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
可選地，處理器500確定LDPC矩陣的base graph，具體包括：處理器500按照預設的行數與列數，確定LDPC矩陣的base graph。
可選地，LDPC矩陣的base graph，包括多個碼率的base graph，不同碼率的base graph結構不同。
可選地，處理器500按照預設的行數與列數，確定LDPC矩陣的base graph，具體包括：處理器500按照第一碼率，生成預設行重的非行正交結構的base graph；處理器500基於非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph；處理器500基於准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
可選地，該確定校驗矩陣的裝置還可包括收發機510，用於在處理器500的控制下接收和發送資料。
其中，在圖8中，匯流排架構可以包括任意數量的互聯的匯流排和橋，具體由處理器500代表的一個或多個處理器和記憶體520代表的記憶體的各種電路連結在一起。匯流排架構還可以將諸如週邊設備、穩壓器和功率管理電路等之類的各種其他電路連結在一起，這些都是本領域所公知的，因此，本文不再對其進行進一步描述。匯流排介面提供介面。收 發機510可以是多個元件，即包括發送機和收發機，提供用於在傳輸介質上與各種其他裝置通信的單元。處理器500負責管理匯流排架構和通常的處理，記憶體520可以存儲處理器500在執行操作時所使用的資料。
處理器500可以是中央處埋器(Center Processing Unit,CPU)、專用積體電路(Application Specific Integrated Circuit,ASIC)、現場可程式設計閘陣列(Field-Programmable Gate Array,FPGA)或複雜可程式設計邏輯器件(Complex Programmable Logic Device,CPLD)。
本發明實施例提供的確定校驗矩陣的裝置，也可以看做是一種計算設備，該計算設備具體可以為桌上型電腦、可攜式電腦、智慧手機、平板電腦、個人數位助理(Personal Digital Assistant,PDA)等。該計算設備可以包括中央處理器(Center Processing Unit,CPU)、記憶體、輸入/輸出設備等，輸入裝置可以包括鍵盤、滑鼠、觸控式螢幕等，輸出設備可以包括顯示裝置，如液晶顯示器(Liquid Crystal Display,LCD)、陰極射線管(Cathode Ray Tube,CRT)等。
記憶體可以包括唯讀記憶體(Read Only Memory,ROM)和隨機存取記憶體(Random Access Memory,RAM)，並向處理器提供記憶體中存儲的程式指令和資料。在本發明實施例中，記憶體可以用於存儲編碼方法的程式。
處理器通過調用記憶體存儲的程式指令，處理器用於按照獲得的程式指令執行上述編碼方法。
本發明實施例提供的確定校驗矩陣的方法可以應用於終端設備，也可以應用於網路設備。
其中，終端設備也可稱之為使用者設備(User Equipment，簡稱為「UE」)、移動台(Mobile Station，簡稱為「MS」)、移動終端(Mobile Terminal)等，可選的，該終端可以具備經無線接入網(Radio Access Network,RAN)與一個或多個核心網進行通信的能力，例如，終端可以是行動電話(或稱為「蜂窩」電話)、或具有移動性質的電腦等，例如，終端還可以是可攜式、袖珍式、掌上型、電腦內置的或者車載的移動裝置。
網路設備可以為基地台(例如，接入點)，指接入網中在空中介面上通過一個或多個磁區與無線終端通信的設備。基地台可用於將收到的空中幀與IP分組進行相互轉換，作為無線終端與接入網的其餘部分之間的路由器，其中接入網的其餘部分可包括網際協定(IP)網路。基地台還可協調對空中介面的屬性管理。例如，基地台可以是GSM或CDMA中的基地台(BTS，Base Transceiver Station)，也可以是WCDMA中的基地台(NodeB)，還可以是LTE中的演進型基地台(NodeB或eNB或e-NodeB，evolutional Node B)，本發明實施例中不做限定。
本發明實施例還提供了一種電腦存儲介質，該電腦存儲介質存儲有電腦可執行指令，該電腦可執行指令用於使電腦執行上述任一種確定校驗矩陣的方法。
該電腦存儲介質可以是電腦能夠存取的任何可用介質或資料存放裝置，包括但不限於磁性記憶體(例如軟碟、硬碟、磁帶、磁光碟(MO)等)、光學記憶體(例如CD、DVD、BD、HVD等)、以及半導體記憶體(例如ROM、EPROM、EEPROM、非易失性記憶體(NAND FLASH)、固態硬碟(SSD))等。
本發明實施例還提供了一種編碼裝置，包括：編碼單元，用於根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用本發明實施例提供的上述確定校驗矩陣的方法確定。
在本發明實施例中，上述編碼單元可以採用處理器等實體器件來實現。
本發明實施例還提供了另一種編碼裝置，其包括記憶體和處理器，其中，記憶體用於存儲程式指令，處理器用於調用記憶體中存儲的程式指令，按照獲得的程式執行上述編碼方法。
本發明實施例還提供了另一種電腦存儲介質，該電腦存儲介質存儲有電腦可執行指令，該電腦可執行指令用於使電腦執行上述編碼方法。
綜上所述，本發明實施例提供的技術方案，在高碼率部分維持高行重，非行正交，保證高碼率性能，同時由於高碼率複雜度低，可以實現高吞吐；高碼率擴展的中等碼率部分採用准行正交結構，准行正交確保了校驗矩陣的前兩列的非零元素的密度，保證性能優先，同時行間內置打孔列以外的行中其他元素保持行正交有利於在高吞吐，一種可行的方法可以在內置打孔列所處的位置採用以前反覆運算的似然比，按照行正交的實現方式處理准行正交的行；在低碼率採用完全行正交的設計，低碼率部分對內置打孔列的依賴性下降，採用行正交設計不會對系統性能帶來明顯損失，又可以加快低碼率解碼速度、降低latency。因此，本發明實施例提供的技術方案融合非行正交、准行正交、行正交的設計方案，非常適於要 求高吞吐，低latency的5G的eMBB與URLLC場景等。
本領域內的技術人員應明白，本發明的實施例可提供為方法、系統、或電腦程式產品。因此，本發明可採用完全硬體實施例、完全軟體實施例、或結合軟體和硬體方面的實施例的形式。而且，本發明可採用在一個或多個其中包含有電腦可用程式碼的電腦可用存儲介質(包括但不限於磁碟記憶體、CD-ROM、光學記憶體等)上實施的電腦程式產品的形式。
本發明是參照根據本發明實施例的方法、設備(系統)、和電腦程式產品的流程圖和/或方框圖來描述的。應理解可由電腦程式指令實現流程圖和/或方框圖中的每一流程和/或方框、以及流程圖和/或方框圖中的流程和/或方框的結合。可提供這些電腦程式指令到通用電腦、專用電腦、嵌入式處理機或其他可程式設計資料處理設備的處理器以產生一個機器，使得通過電腦或其他可程式設計資料處理設備的處理器執行的指令產生用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能的裝置。
這些電腦程式指令也可存儲在能引導電腦或其他可程式設計資料處理設備以特定方式工作的電腦可讀記憶體中，使得存儲在該電腦可讀記憶體中的指令產生包括指令裝置的製造品，該指令裝置實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方框中指定的功能。
這些電腦程式指令也可裝載到電腦或其他可程式設計資料處理設備上，使得在電腦或其他可程式設計設備上執行一系列操作步驟以產生電腦實現的處理，從而在電腦或其他可程式設計設備上執行的指令提供用於實現在流程圖一個流程或多個流程和/或方框圖一個方框或多個方 框中指定的功能的步驟。
儘管已描述了本發明的優選實施例，但本領域內的技術人員一旦得知了基本創造性概念，則可對這些實施例作出另外的變更和修改。所以，所附權利要求意欲解釋為包括優選實施例以及落入本發明範圍的所有變更和修改。
顯然，本領域的技術人員可以對本發明實施例進行各種改動和變型而不脫離本發明實施例的精神和範圍。這樣，倘若本發明實施例的這些修改和變型屬於本發明權利要求及其等同技術的範圍之內，則本發明也意圖包含這些改動和變型在內。

Claims (14)

  1. 一種確定校驗矩陣的方法，其特徵在於，該方法包括：確定低密度同位碼LDPC矩陣的基礎圖base graph；根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣其中，根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣，具體包括：根據該LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；利用該子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
  2. 如請求項1所述的方法，其中，該確定LDPC矩陣的base graph，具體包括：按照預設的行數與列數，確定LDPC矩陣的base graph。
  3. 如請求項2所述的方法，其中，該LDPC矩陣的base graph，包括多個碼率的base graph，不同碼率的base graph結構不同。
  4. 如請求項3所述的方法，其中，該按照預設的行數與列數，確定LDPC矩陣的base graph，具體包括：按照第一碼率，生成預設行重的非行正交結構的base graph；基於該非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph；基於該准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由該非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
  5. 如請求項4所述的方法，其中，該base graph中，雙對角矩陣所對應的base graph中所有行的行重都大於或等於預設值。
  6. 一種確定校驗矩陣的裝置，其特徵在於，包括：記憶體，用於存儲程式指令；處理器，用於讀取記憶體中的程式指令，執行下列操作：確定低密度同位碼LDPC矩陣的基礎圖base graph；根據該LDPC矩陣的base graph，確定LDPC的校驗矩陣；其中，該處理器具體用於：根據該LDPC矩陣的base graph，確定子迴圈矩陣的迴圈係數；利用該子迴圈矩陣的迴圈係數，對原模圖矩陣進行散列操作，得到LDPC的校驗矩陣。
  7. 如請求項6所述的裝置，其中，該處理器具體用於：按照預設的行數與列數，確定LDPC矩陣的base graph。
  8. 如請求項7所述的裝置，其中，該LDPC矩陣的base graph，包括多個碼率的base graph，不同碼率的base graph結構不同。
  9. 如請求項8所述的裝置，其中，該處理器具體用於：按照第一碼率，生成預設行重的非行正交結構的base graph；基於該非行正交結構的base graph，按照第二碼率進行擴展，生成准行正交結構的base graph；基於該准行正交結構的base graph，按照第三碼率進行擴展，生成行正交結構的base graph；由該非行正交結構的base graph、准行正交結構的base graph和行正交結構的base graph，構成滿足預設的行數與列數要求的LDPC矩陣的base graph；其中，第一碼率大於第二碼率，第二碼率大於第三碼率。
  10. 如請求項9所述的裝置，其中，該base graph中，雙對角矩陣所對應的base graph中所有行的行重都大於或等於預設值。
  11. 一種編碼方法，其特徵在於，包括：根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用請求項1至5中任一項所述的確定校驗矩陣的方法確定。
  12. 一種編碼裝置，其特徵在於，包括：記憶體，用於存儲程式指令；處理器，用於讀取記憶體中的程式指令，執行下列操作：根據低密度同位碼LDPC的校驗矩陣進行編碼；其中，該LDPC的校驗矩陣利用請求項1至5中任一項所述的確定校驗矩陣的方法確定。
  13. 一種電腦存儲介質，其特徵在於，該電腦存儲介質存儲有電腦可執行指令，該電腦可執行指令用於使電腦執行請求項1至5中任一項所述的方法。
  14. 一種電腦存儲介質，其特徵在於，該電腦存儲介質存儲有電腦可執行指令，該電腦可執行指令用於使電腦執行請求項11所述的方法。
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