JP2020515125A - 高レートロングｌｄｐｃ符号 - Google Patents

Abstract

ソースワードを基本パリティ検査行列Ｈに最適化されたリフティング行列を適用することにより導出されたＬＤＰＣ行列で符号化する方法とデバイスが開示されている。

Description

本出願は、モバイルエアインタフェース技術に関し、特に、バイナリ低密度パリティ検査（ＬＤＰＣ：Low Density Parity Check）符号用の符号化および復号のための方法およびシステムに関する。

送信機側のＬＤＰＣエンコーダは、ソースワードを符号化してコードワードを生成するために使用される。受信機側のＬＤＰＣデコーダは、受信したコードワードを復号するために使用される。さまざまなレートのＬＤＰＣ符号がＩＥＥＥ８０２．１１ａｄ規格で採用されており、現在開発中のＩＥＥＥ８０２．１１ａｙ規格に関して提案されている。これまで、７／８ＬＤＰＣ符号レート用に提案されたロングＬＤＰＣ符号は、ロングＬＤＰＣ符号の異なる符号レートに対して使用されるコードワード長とは異なるコードワード長を持っている。しかし、ロングＬＤＰＣ符号用の異なる符号レートに対して異なるＬＤＰＣコードワード長を使用することは、送信機側と受信機側でそれぞれブロッキングとデブロッキングプロセスの実施に影響を与える可能性がある。したがって、異なる符号レートに対して一貫したコードワード長を持つことが望ましい。

例示的な実施形態によれば、異なる符号レートを有する他のＬＤＰＣ符号によって使用されるコードワード長１３４４を保持するレート７／８（１３４４、１１７６）のＬＤＰＣ符号を含む、新たな高レートのロングＬＤＰＣ符号が提供され、実装を簡素化し、他の可能なソリューションと比較して符号化およびシングルキャリア（ＳＣ）ブロッキングにおいてより少ないゼロをパディングすることでスペクトル効率を向上させる。

例示的な態様は、ソースワードを符号化する方法およびシステムであって、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップであり、Ｇはパリティ検査行列Ｈ₁から導出されたＫ×Ｎの生成行列である、ステップとを含み、Ｈ_lは、基本パリティ検査行列Ｈから、最適化されたリフティング行列を基本パリティ検査行列Ｈに適用することにより導出され、最適化されたリフティング行列は、

または

のいずれかである。

いくつかの実施例において、中間基本パリティ検査行列の異なる行を加算してＨ_lを取得する。いくつかの実施例において、Ｈ_lは、

である。

例示的な態様によれば、ソースワードを符号化する方法が提供され、本方法は、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップであり、Ｇはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列である、ステップとを含み、Ｈ_lは、基本パリティ検査行列Ｈから、基本パリティ検査行列Ｈの異なる行を加算して中間パリティ検査行列を取得し、リフティング行列を中間基本パリティ検査行列に適用してＨ_lを取得することにより、導出される。

例示的な態様によれば、ソースワードを符号化する方法が提供され、本方法は、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップを含み、ここでＧはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列であり、Ｈ_lは、基本パリティ検査行列Ｈに適用されるリフティング係数を増加させて拡張基本パリティ検査行列を取得し、拡張基本パリティ検査行列の異なる行を加算することにより、基本パリティ検査行列Ｈから導出される。

ここで、一例を挙げて、本出願の例示的な実施形態を示す添付の図面を参照する。

図１Ａは、本開示の一実装形態による例示的な通信システムを示すブロック図である。 図１Ｂは、本開示の一実装形態による例示的な処理システムを示すブロック図である。 図２Ａは、本開示の送信機の例示的な実装を示すブロック図である。 図２Ｂは、本開示の情報ビットストリームを処理する方法における例示的なステップを示すブロック図である。 図３は、本開示のＬＤＣＰエンコーダの例示的な実装を示すブロック図である。 図４Ａは、８０２．１１ａｄの例示的なシングルキャリアフレームフォーマットを示す図である。 図４Ｂは、８０２．１１ａｄのシングルキャリアフレームフォーマットのデータブロックの例示的な構造を示す図である。 図５Ａは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｂは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｃは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｄは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｅは、４×４単位行列から得られた巡回置換部分行列を示す。 図６Ａは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＰＤＣパリティ検査行列である。 図６Ｂは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＰＤＣパリティ検査行列である。 図６Ｃは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＰＤＣパリティ検査行列である。 図６Ｄは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＰＤＣパリティ検査行列である。 図７Ａは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図７Ｂは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図７Ｃは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図８は、８０２．１１におけるレート３／４のＬＤＰＣに基づく符号レート７／８の短長のＬＤＰＣ行列Ｈ_nを示す図である。 図９は、Ｚ＝４の単純化された場合の巡回置換行列を加算する例を示す図である。 図１０は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成する方法を示す図である。 図１１は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成するさらなる方法の別例を示す図である。 図１２は、図１１の方法で使用するための代替のリフティング行列を示す。 図１３は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成するさらなる方法のさらに別の例を示す図である。 図１４は、図１３の方法で使用するための代替のリフティング行列を示す。 図１５Ａは、本開示の受信機の例示的な実装を示すブロック図である。 図１５Ｂは、本開示の一実施形態による、受信信号を復号するプロセスの例示的なステップを示すブロック図である。 図１６は、本開示のＬＤＣＰデコーダの例示的な実装を示すブロック図である。 図１７は、例示的なＬＤＰＣ復号プロセスを示す図である。

同様の要素および特徴を示すために、図面全体を通して同様の参照符号が使用される。本発明の態様は、例示された実施形態と併せて説明されるが、本発明をそのような実施形態に限定することを意図するものではないことは理解されよう。

本開示は、無線ネットワークにおいてソースワードを符号化し、コードワードを復号するための方法、デバイス、およびシステムを教示する。主に８０２．１１ａｙ互換ネットワークに関して以下に説明するが、本開示は他のブロッキング符号化ベースのシステムにも適用され得る。

ＩＥＥＥ８０２．１１ａｄで規定された対応する６７２ビットのＬＤＰＣコードワードの２段階リフティングに基づいて、より低符号レート１／２、５／８、３／４、および１３／１６に対して１３４４ビット長を有するロングＬＤＰＣコードワードが生成されることができる。ただし、レート７／８の符号など、１３４４ビットなどの低レートのロングコードワードと同じ長さのロングコードワードを使用する、適切な高レートのＬＤＰＣ符号が引き続き必要とされる。これに関して、本開示は、１３４４ビット長のコードワードを有するレート７／８のＬＤＰＣ符号などの高レートのロングＬＤＰＣ符号について説明する。

コンテキストとして、８０２．１１ａｙ規格の開発に関するＬＤＰＣ符号に関する提出物には、「ＩＥＥＥ８０２．１１−１６／０６７６−０１−００ａｙ−ｌｅｎｇｔｈ−１３４４−ＬＤＰＣ−ｃｏｄｅ−ｆｏｒ−１１ａｙ」［参考文献１］および「ＩＥＥＥ８０２．１１−１６／１４９５−００−００ａｙ−ｒａｔｅ−７−８−ｌｄｐｃ−ｃｏｄｅ−ｆｏｒ−１１ａｙ」［参考文献２］が含まれる。［参考文献１］は、１３４４ビットの長さを有するレート１３／１６のＬＤＰＣコードワードの最初の９６パリティビットをパンクチャリングすることにより生成されたレート７／８のロングＬＤＰＣ符号を提案する。ただし、長さ１３４４のＬＤＰＣ符号に適用されたこのパンクチャリングプロセスにより、結果としてレートがより低いＬＤＰＣ符号の１３４４のコードワード長と比較して、１２４８ビットのコードワード長を有するレート７／８のＬＤＰＣ符号となる。さまざまなＬＤＰＣコードワードサイズは、送信機側と受信機側での符号化とシングルキャリア（ＳＣ）ブロッキング（シンボルをブロックへマッピング）の実施に影響する。したがって、異なる符号レートに対してコードワード長を同じに保つことが望ましい。

［参考文献２］は、４２の膨張係数および６７２のコードワード長を８０２．１１ａｄのより低レート符号に対して規定されたものから変更せずに保持する、６７２ビットのコードワード長で高レート（７／８）のショートＬＤＰＣ符号を提案している［３］。本開示は、より低レートの符号にも適用できるコードワード長を使用して実装される高レートのロングＬＤＰＣ符号を説明する。

以下で詳細に説明されるＬＤＰＣコーディングシステムが動作可能な環境の例が、図１Ａおよび１Ｂを参照して提供される。図１Ａは、複数の局（ＳＴＡ）１０２およびアクセスポイント（ＡＰ）１０４を備える通信ネットワーク１００を示す。ＳＴＡ１０２およびＡＰ１０４のそれぞれは、本明細書に記載されている、送信機、受信機、エンコーダ、および／またはデコーダを含み得る。ネットワーク１００は、ＩＥＥＥ８０２．１１ネットワーク、第５世代（５Ｇ）または第４世代（４Ｇ）通信ネットワーク、ロングタームエボリューション（ＬＴＥ）、第３世代パートナーシッププロジェクト（３ＧＰＰ）、ユニバーサル移動通信システム（ＵＭＴＳ）、およびその他の無線または移動通信ネットワークを含みえるがこれらに限定されない１つまたは複数の通信またはデータ規格または技術に従って動作し得る。ＳＴＡ１０２は一般に、無線通信を提供するか、または８０２．１１プロトコルを使用することができる任意のデバイスであり得る。ＳＴＡ１０２は、ラップトップ、デスクトップＰＣ、ＰＤＡ、アクセスポイントまたはＷｉ−Ｆｉ電話、無線送受信ユニット（ＷＴＲＵ）、移動局（ＭＳ）、移動端末、スマートフォン、携帯電話、または他の無線対応コンピューティングまたはモバイルデバイスであり得る。いくつかの実施形態では、ＳＴＡ１０２は、通信ネットワーク１００でデータを送信、受信、または送受信する機能を有するが、通信以外の主要な機能を実行するマシンを備える。一実施形態では、マシンは、通信ネットワーク１００を介してデータを送信および／または受信する手段を備えた装置またはデバイスを含むが、そのような装置またはデバイスは通常、通信を主目的でユーザーによって操作されるわけではない。ＡＰ１０４は、ネットワーク１００内のＳＴＡ１０２用の無線送信および／または受信ポイントとして機能する基地局（ＢＳ）、進化型ノードＢ（ｅＮＢ）、無線ルータ、または他のネットワークインタフェースを備えてもよい。ＡＰ１０４は、ＡＰ１０４と他のリモートネットワーク、ノード、ＡＰ、およびデバイス（図示せず）の間でデータを交換できるようにするバックホールネットワーク１１０に接続されている。ＡＰ１０４は、図１Ａの矢印で表されるように、各ＳＴＡ１０２とのアップリンクおよびダウンリンク通信チャネルを確立することにより、各ＳＴＡ１０２との通信をサポートしてもよい。ネットワーク１００内の通信は、ＡＰ１０４によりまたはネットワーク１００内のスケジューリングまたは管理エンティティ（図示せず）、または予定された通信と予定されていない通信を混在することにより、予定されなくても、予定されてもよい。

図１Ｂは、ＳＴＡ１０２またはＡＰ１０４など、本明細書で説明される方法およびシステムを実装するために使用され得る例示的な処理システム１５０を示す。処理システム１５０は、例えば、基地局、無線ルータ、モバイルデバイス、または任意の適切な処理システムであってもよい。以下で説明するものとは異なる構成要素を含み得る、本開示を実施するのに適した他の処理システムを使用してもよい。図１Ｂは各構成要素の単一のインスタンスを示しているが、処理システム１５０では各構成要素の複数のインスタンスが存在する場合がある。

処理システム１５０は、プロセッサ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、専用論理回路またはあそれらの組み合わせなどの１つまたは複数の処理デバイス１５２を含み得る。処理システム１５０はまた、１つまたは複数の適切な入力デバイスおよび／または出力デバイス（図示せず）とのインタフェースを可能にし得る１つまたは複数の入出力（Ｉ／Ｏ）インタフェース１５４を含んでもよい。入力デバイスおよび／または出力デバイスの１つまたは複数は、処理システム１５０の構成要素として含まれてもよく、処理システム１５０の外部にあってもよい。処理システム１５０は、限定されるわけではないが、イントラネット、インターネット、Ｐ２Ｐネットワーク、ＷＡＮ、ＬＡＮ、ＷＬＡＮ、および／または５Ｇ、４Ｇ、ＬＴＥまたは他の上記のネットワークなどのセルラまたはモバイル通信ネットワークなどのネットワークとの有線または無線通信用の１つまたは複数のネットワークインタフェース１５８を含んでもよい。ネットワークインタフェース２０８は、ネットワーク内および／またはネットワーク間通信用の有線リンク（例えば、イーサネット（登録商標）ケーブル）および／または無線リンク（例えば、１つまたは複数の無線周波数リンク）を含み得る。ネットワークインタフェース１５８は、例えば、１つまたは複数の送信機または送信アンテナ、１つまたは複数の受信機または受信アンテナ、ならびに様々な信号処理ハードウェアおよびソフトウェアを介して無線通信を提供し得る。この例では、送信および受信アンテナの両方として機能し得る単一のアンテナ１６０が示されている。ただし、他の例では、送信用と受信用に別々のアンテナが存在する場合がある。ネットワークインタフェース１５８は、バックホールネットワーク１１０またはネットワーク１００の他のユーザデバイス、アクセスポイント、受信ポイント、送信ポイント、ネットワークノード、ゲートウェイまたはリレー（図示せず）とデータを送受信するように構成されてもよい。

処理システム１５０はまた、ソリッドステートドライブ、ハードディスクドライブ、磁気ディスクドライブ、および／または光ディスクドライブなどの大容量記憶ユニットを含み得る１つまたは複数の記憶ユニット１７０を含んでもよい。処理システム１５０は、揮発性または不揮発性メモリ（例えば、フラッシュメモリ、ランダムアクセスメモリ（ＲＡＭ）、および／または読み取り専用メモリ（ＲＯＭ））を含み得る１つまたは複数のメモリ１７２を含んでもよい。非一時的メモリ１７２は、本開示を実行するためなどに、処理デバイス１５２により実行される命令を格納してもよい。メモリ１７２は、オペレーティングシステムおよび他のアプリケーション／機能を実装するためなどの他のソフトウェア命令を含み得る。いくつかの例では、１つまたは複数のデータセットおよび／またはモジュールは、外部メモリ（例えば、処理システム１５０との有線または無線通信における外部ドライブ）によって提供されるか、一時的または非一時的なコンピュータ可読媒体によって提供され得る。非一時的なコンピュータ可読媒体の例は、ＲＡＭ、ＲＯＭ、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、ＣＤ−ＲＯＭ、またはその他の携帯型メモリストレージを含む。

例示的な実施形態では、処理システム１５０は、ソースワードをコードワードに符号化するためのエンコーダ１６２と、コードワードをシンボルに変調するための変調器１６４とを含む。以下で説明するように、エンコーダ１６２は、ソースワードに対してＬＤＰＣ符号化を実行して、ビット単位のコードワードを生成する。変調器１６４は、（例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭなどの変調技術により）コードワードに対して変調を行う。いくつかの例では、メモリ１７２内の符号化された命令は、エンコーダ１６２および／または変調器１６４が処理システム１５０の別個の物理モジュールではない場合もあるように、エンコーダ１６２および／または変調器１６４の機能を実行するように処理デバイス１５２を構成し得る。いくつかの例では、エンコーダ１６２および変調器１６４は、処理システム１５０の送信機モジュール内で具現化され得る。いくつかの例では、送信アンテナ１６０、エンコーダ１６２、および変調器１６４は、処理システム１５０の外部の送信機コンポーネントとして具現化されてもよく、単に処理システム１５０からソースワードを伝達してもよい。

処理システム１５０は、受信信号を処理するための復調器１８０および復号器１９０を含み得る。復調器１８０は、受信された変調信号（例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭ信号）に対して復調を実行し得る。次に、デコーダ１９０は、受信信号に含まれる元の信号を回復するために、復調信号に対して適切な復号を実行し得る。いくつかの例では、メモリ１７２内の符号化された命令は、復調器１８０および／またはデコーダ１９０が処理システム１５０の別個の物理モジュールではない場合もあるように、復調器１８０および／またはデコーダ１９０の機能を実行するように処理デバイス１５２を構成し得る。いくつかの例では、復調器１８０およびデコーダ１９０は、処理システム１５０の受信機モジュール内で具現化され得る。いくつかの例では、受信アンテナ１６０、復調器１８０およびデコーダ１９０は、処理システム１５０の外部の受信機コンポーネントとして具現化されてもよく、受信信号から復号された信号を処理システム１５０に単に伝達してもよい。

処理デバイス１５２、Ｉ／Ｏインタフェース１５４、ネットワークインタフェース１５８、エンコーダ１６２、変調器１６４を含む処理システム１５０の構成要素間の通信を提供するバス１９２があってもよい。バス１９２は、例えば、メモリバス、周辺バス、またはビデオバスを含む任意の適切なバスアーキテクチャであり得る。

ネットワーク１００内のＳＴＡ１０２とＡＰ１０４との間の通信は、低密度パリティ検査（ＬＤＰＣ）符号化技術を使用して送信されるソースワードを符号化することにより、および／またはＬＤＰＣ符号復号技術を使用して受信されたコードワードを復号することによって実施され得る。ソースワードがＬＤＰＣ符号化技術で符号化された後、符号化されたコードワードがＡＰ１０４からＳＴＡ１０２またはＳＴＡ１０２からＡＰ１０４への信号で送信されるとき、送信信号のＬＤＰＣ符号化情報は送信されたフレームに含まれ得る。送信信号がＳＴＡ１０２またはＡＰ１０４によって受信された後、受信信号のＬＤＰＣ符号化情報により、ＳＴＡ１０２またはＡＰ１０４は次に、受信信号を復号するために適切なＬＤＰＣ復号技術を選択し得る。
送信機とエンコーダ

図２Ａは、ＳＴＡ１０２またはＡＰ１０４の送信機の例示的な実装を示す。送信機は、ソースワード分割モジュール２０２、ＬＤＰＣエンコーダ１６２、ビット−シンボルマッピング変調器１６４、およびブロッキングモジュール２０８を含み得る。

図２Ｂは、送信機によって入力情報ビットストリームを処理する例示的なステップを示す。

ソースワード分割モジュール２０２を使用して、入力情報ビットストリームを適切なサイズのソースワード

に分割し得る（ステップ２２２）。例えば、ソースワード分割モジュール２０２により、入力情報ビットストリームは、１３４４ビットのＬＤＰＣコードワードサイズを有するＬＤＰＣ７／８符号レートの場合、１１７６ビットのサイズを有するソースワード

に分割され得る。

Ｋビットのソースワード

は、１×Ｋ行ベクトルまたは１次元バイナリ１×Ｋ行列

とみなされ得る。例えば、１１７６ビットのソースワードは、１×１１７６行ベクトルまたは１次元のバイナリ１×１１７６行列とみなされ得る。

次に、Ｋビットのソースワード

は、ＬＤＰＣエンコーダ１６２によってＮビットのコードワード

に符号化される（ステップ２２４）。図３は、ＬＤＰＣエンコーダ１６２の例示的な実装を示す。実施形態では、ＬＤＰＣエンコーダ１６２は、ＬＤＰＣ行列生成器３０２、生成行列モジュール３０４、ソースワード入力インタフェース３０６、およびコードワード生成器３０８を含み得る。

ＬＤＰＣ行列生成器３０２は、例えば、Ｎ＝１３４４、Ｋ＝１１７６であるバイナリ（Ｎ−Ｋ）×Ｎ行列であるＬＤＰＣパリティ検査行列Ｈ_lを生成するために使用される。ＬＤＰＣ符号は、機能的にはスパースパリティ検査行列によって定義される。（ｎ、ｋ）ＬＤＰＣ符号は、｛０、１｝ⁿのｋ次元部分空間を持つ線形バイナリブロック符号Ｃである。ガウス消去法と列の並べ替えを使用すると、体系的な形式

の等価なパリティ検査行列を得ることができ、ここで

はバイナリ行列であり、

は次数ｎ−ｋの単位行列である。

ＬＤＰＣ行列生成器３０２によって生成されたＬＤＰＣパリティ検査行列Ｈに基づいて、生成行列モジュール３０４は生成行列Ｇを生成する。Ｈに対応する体系的な形式の生成行列Ｇは、

として表され得るが、「Ｔ」は行列の転置を示す。生成行列Ｇは、バイナリＫ×Ｎ行列である。Ｇの行スペースは、ＧＨ^T＝０になるようにＨに直交する。したがって、ＬＤＰＣ符号化では、Ｈが設計されると、Ｇもそれに応じて決定されることが可能である。同様に、行列Ｈは、

がＮビットのコードワードである

を満たす。次に、生成行列モジュール３０４は、生成されたバイナリ（Ｋ×Ｎ）生成行列Ｇをコードワード生成器３０８に転送する。

ソースワード入力インタフェース３０６は、ソースワード分割モジュール２０２からソースワードを受信する。前述のように、受信されたソースワードは、行ベクトル

とみなされ得る。ソースワード入力インタフェース３０６は、受信されたソースワードをコードワード生成器３０８に転送する。ソースワード

およびバイナリ（Ｋ×Ｎ）生成行列Ｇの場合、コードワード生成器３０８はソースワードに生成行列Ｇを乗算することにより

、Ｎビットのコードワード

を生成する。

一実施形態では、生成行列Ｇは、ＬＤＰＣエンコーダ１６２に事前に格納されてもよい。ソースワード

がコードワード生成器３０８によって受信された後、コードワード生成器３０８は、ＬＤＰＣ行列Ｈまたは生成行列Ｇを再生成せずにコードワード

、

を生成してもよい。

図２Ａおよび２Ｂを参照すると、符号化されたコードワード

は、ビット−シンボルマッピング変調器１６４でシンボルに変調される（ステップ２２６）。適切な変調技術は、限定されるわけではないが、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭであってもよい。ＢＰＳＫ、ＱＰＳＫ、および１６ＱＡＭ変調は、８０２．１１ａｄで規定されている。８０２．１１ａｙでは６４ＱＡＭ変調が採用されている。ＢＰＳＫ変調では、バイナリビットは単にバイポーラ｛−１、１｝シンボルになるようにマッピングされる。ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭ変調では、入力符号化ビットストリーム（ビット単位のコードワード

）は、それぞれ２、４、および６ビットのセットにグループ化される。各ビットのセットは、対応するコンスタレーション上のシンボルにマッピングされる。例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭの場合、シンボルは、それぞれ１ビット、２ビット、４ビット、および６ビットを表す。複数のシンボルは、変調コードワードとしてグループ化されてもよい。例えば、サイズ６７２の８０２．１１ａｄ符号の変調コードワードは、３３６個のシンボル（８０２．１１ａｄでのシングルキャリア（ＳＣ）ＱＰＳＫブロッキングの場合）、１６８個のシンボル（８０２．１１ａｄでのＳＣ１６ＱＡＭブロッキングの場合）、１１２個のシンボル（８０２．１１ａｄでのＳＣ６４ＱＡＭブロッキングの場合）を含んでもよい。

変調されたコードワードは、ブロッキングモジュール２０８において適切なサイズのデータブロック（ＢＬＫ）にさらに組み立てられ得る（ステップ２２８）。実施形態では、組み立てられたデータブロックは、４４８個のシンボルを含み得る。

図４Ａは、組み立てられたデータブロック（ＢＬＫＳ）をパッケージ化するために使用されることが可能な例示的なシングルキャリア（ＳＣ）データユニットまたはフレーム構造を示す。ＩＥＥＥ８０２．１１ａｄで規定されている図示のフレームは、ビーム形成トレーニング用のショートトレーニングフィールド（ＳＴＦ）、チャネル推定（ＣＥ）フィールド、ＰＨＹヘッダ、ＳＣデータブロック（ＢＬＫ）、およびオプションの自動ゲイン制御（ＡＧＣ）とＴＲＮ−Ｒ／Ｔサブフィールドが含まれている。図４Ａに示されるように、フレームは複数のＢＬＫを含み得る。

図４Ｂは、８０２．１１ａｄ規格によるＳＣデータブロック（ＢＬＫ）の例示的な構成を示している。図４Ｂでは、各ＢＬＫは４４８個のシンボルで構成されている。６４ビットのガードインターバル（ＧＩ）は、各隣接する２つのＢＬＫ間に使用され、隣接するデータブロックを分離する。

８０２．１１ａｄにおけるコードワード長６７２のＬＤＰＣ符号
本開示で提示される高レートのロングＬＤＰＣ符号の実施形態は、ＩＥＥＥ８０２．１１ａｄで規定されたＬＤＰＣ符号に基づいており、したがって、以下で詳細に説明する実施形態の理解を容易にするために、ＩＥＥＥ８０２．１１ａｄＬＤＰＣ符号の簡単な説明を提供する。ＬＤＰＣ符号化されたコードワード

はソースワード

と生成行列Ｇの操作によって生成され、かつ生成行列ＧはＬＤＰＣパリティ検査行列Ｈから導出されるため、ＬＤＰＣパリティ検査行列Ｈはソースワード

のコードワード

への符号化を達成する。ＬＤＰＣパリティ検査行列Ｈの設計により、符号の機能が向上する場合がある。パリティ検査行列Ｈは、サイズＺ×Ｚの正方部分行列にさらに区分される。Ｚはリフティング係数である。部分行列は、Ｚ×Ｚ単位行列Ｐ₀の巡回置換、またはすべてゼロのエントリをもつヌル部分行列のいずれかである。

図５Ａ〜図５Ｄは、レートが１／２、５／８、３／４、および１３／１６の８０２．１１ａｄで規定された４つのＬＤＰＣ符号のパリティ検査行列Ｈを示している。８０２．１１ａｄでは、各ＬＤＰＣ符号は、６７２ビットの共通コードワード長を有する。符号レートＫ／Ｎは、Ｋビットのソースワード

がＮビットのコードワード

に符号化されることを示す。８０２．１１ａｄ規格に関して、コードワード長Ｎは６７２ビットである。したがって、１／２、５／８、３／４、および１３／１６の符号レートの場合、対応するソースワードのサイズＫは、それぞれ３３６ビット、４２０ビット、５０４ビット、および５４６ビットである。

行列Ｈの各非空白セル要素内のインデックス値ｉは、行列Ｐ₀の列を右ｉ列に周期的にシフトすることによりＺ×Ｚ単位行列Ｐ₀から得られた巡回置換部分行列Ｐ_iを示す。空白のエントリは、すべてゼロのＺ×Ｚ行列を示す。

図５Ｅは、Ｚ＝４である例示的なＺ×Ｚ単位行列Ｐ₀から得られた巡回置換部分行列Ｐ₁およびＰ₃の例を示す。Ｐ₁は、Ｐ₀の列を右に１要素分シフトすることによって取得され、Ｐ₃は、Ｐ₀の列を右に３要素分シフトすることによって取得される。図５Ｗに見られるように、単位行列Ｐ₀は、行列全体に対角線上に配置されたＺ個の「１」を含み、他のすべての値は「０」である。

図５Ａにおいて、インデックス値ｉ＝「０」を有する行列セル位置は、４２×４２の単位部分行列である部分行列Ｐ₀を表し、インデックス値ｉ＝「４０」を有する図５Ａの左上のセル位置は、Ｐ₀の列を右に４０要素分シフトして得られた部分行列を表す。同様に、図５Ｂ〜図５Ｄの非ゼロ値ｉの部分行列Ｐ_iも、それぞれの単位行列Ｐ₀から取得されることが可能である。

図５Ａは、Ｚ＝４２である、符号レート１／２のＬＤＰＣパリティ検査行列Ｈ＝３３６行×６７２列を示す。図５Ｂは、Ｚ＝４２である、符号レート５／８のＬＤＰＣパリティ検査行列Ｈ＝２５２行×６７２列を示す。図５Ｃは、Ｚ＝４２である、符号レート３／４のＬＤＰＣパリティ検査行列Ｈ＝１６８行×６７２列を示す。図５Ｄは、Ｚ＝４２である、符号レート１３／１６のＬＤＰＣパリティ検査行列Ｈ＝１２６行×６７２列を示す。図５Ａ〜５Ｄでは、空白のエントリはすべてゼロのエントリを含むＺ×Ｚの部分行列を表す。

８０２．１１ａｙに対するロングコードワード長１３４４の低レートＬＤＰＣ符号の提案
図６Ａ〜図６Ｄは、［参考文献１］で８０２．１１ａｙに対して提案された、レートが１３／１６、３／４、５／８、および１／２の４つの低レートＬＤＰＣ符号を示す。上記のように、符号レートＫ／Ｎは、ＫビットのソースワードがＮビットのコードワードに符号化されることを示す。コードワード長Ｎ＝１３４４ビットの場合、１３／１６、３／４、５／８および１／２の符号レートは、それぞれ１０９２、１００８、８４０および６７２ビットの対応するソースワード長を持つ。

図６Ａ〜６Ｄに示されているロングＬＤＰＣ符号は、２段階リフティングプロセスにより生成される。図６Ａの例では、リフティング行列６０２を基本行列６０４に適用することにより、１３４４のコードワード長を有するレート１３／１６（１３４４、１０９２）のＬＤＰＣ符号６０６が生成される。基本行列６０４は、レート１３／１６長さ６７２である、ＩＥＥＥ８０２．１１ａｄで規定された区分されたＬＤＰＣ行列である。３行１６列の部分行列を有する、レート１３／１６の基本行列６０４は、「１」および「０」の発生している１２６行×６７２列の行列に適用されるＺ＝４２のリフティング係数に対応する。したがって、リフティング係数Ｚ＝４２による第１のリフティングは、レート１３／１６の基本行列６０４を提供し、次いで、リフティング行列６０２の適用により２回目のリフティングが行われ、レート１３／１６のＬＤＰＣ符号６０６を生成する。

図６Ａに示されるように、リフティング行列６０２は、８０２．１１ａｄのレート１３／１６の行列６０４と同じ数の行および列（３×１６）を有する。リフティング行列６０２の各セル要素には、３つの可能な値「１」、「０」、および「−１」のうちの１つが割り当てられる。基本行列６０４の部分行列が「−１」として示されるヌル（すなわち、すべてゼロのエントリ）である場合、リフティング行列６０４内の対応するエントリも「−１」として示される。例えば、リフティング行列６０４の行１、列１６のエントリは、基本行列６０２の行１、列１６の部分行列に対応する。リフティング行列６０４のエントリと基本行列６０２の部分行列の両方は「−１」の値を有する。

１３４４のコードワード長を有する１３／１６ＬＤＰＣ符号６０６を生成するために、リフティング行列６０２は、６７２のコードワード長を有する１３／１６ＬＤＰＣ基本行列６０４に適用される。特に、基本行列６０４の値「Ｖ」を有する部分行列について、対応するリフティング行列６０２のエントリが値「１」を有する場合、基本行列６０４にリフト行列６０２を適用すると、次のように４つの部分行列が生成される。

基本行列６０４の値「Ｖ」を有する部分行列について、対応するリフティング行列６０２のエントリが「０」の値を有する場合、リフト行列６０２を基本行列６０４に適用すると、次の４つの部分行列が生成される。

図６Ａでは値「２９」を有する基本行列６０４の行１、列１の部分行列の例では、リフティング行列６０２の行１、列１の対応するエントリは値「１」を有するので、リフティング行列６０２のエントリを基本行列６０４の対応する部分行列に適用すると、以下のように４つの部分行列が生成される。

同様に、値「４」を有する基本行列６０４の行３、列９の部分行列の例では、リフティング行列６０２の行３、列９の対応するエントリが値「０」を有するので、リフティング行列６０２のエントリを基本行列６０４の対応する部分行列に適用すると、以下のように４つの部分行列が生成される。

基本行列６０４内の値が「−１」である部分行列の場合、リフティング行列６０２の対応するエントリも値「−１」を有する。リフティング行列６０２の「−１」の値を持つ１つのエントリを基本行列６０４の対応する部分行列に適用すると、４つのヌル部分行列が生成される。

同様に、１３４４のコードワード長を有するレート１３／１６のＬＤＰＣ符号６０６を得るための上述の同じ規則は、図６Ｂ〜図６Ｄに示されるように、対応するリフティング行列６０２と共に使用してＩＥＥＥ８０２．１１ａｄで規定された、コードワード長６７２、符号レート３／４、５／８、および１／２の基本行列６０４に適用されることができ、それぞれ１３４４のコードワード長を有する、対応レート３／４、５／８、および１／２のＬＤＰＣ符号を生成する。

高レートＬＤＰＣ符号
ＩＥＥＥ８０２．１１ａｄ標準は、７／８（参考文献２）の高符号レートを有するＬＤＰＣ符号を規定している。同様に、上記の通り、［参考文献１］は、１２４８のコードワード長を有するレート７／８のＬＤＰＣ符号を提案している。レート７／８、長さ１２４８のＬＤＰＣ符号［参考文献１］は、上記のように、８０２．１１ａｄで規定されたレート１３／１６長さ６７２の基本ＬＤＰＣ符号から導出される、図６Ａに示す行列６０６で表される、レート１３／１６（１３４４，１０９２）のＬＤＰＣ符号から最初の９６パリティビットをパンクチャリングすることにより生成される。実装において、送信機はパンクチャリングされたビットを送信せず、受信機はパンクチャリングされたビットに対して１／０について等しい尤度を設定する。したがって、パンクチャリングによって生成される図６Ａの提案レート７／８のＬＤＰＣ符号は、ロング符号、低レートのＬＤＰＣ符号に対して提案された１３４４のコードワード長ではなく１２４８のコードワード長になる。

図４Ａ、図４Ｂに関して上述したように、送信前にＬＤＰＣコードワードに対してビットからシンボルへのマッピングが実行され、その後、定義された数のシンボル（例えば、４４８個のシンボルまたは８９６個のシンボル）を有するブロック（ＢＬＫ）にブロッキングされる。したがって、異なる符号レートに対して異なるコードワード長を使用すると、定義されたブロック長を有するデータフレーム構造が異なる符号レートをサポートすることを目的とする環境で非効率的なブロッッキングをもたらす可能性がある。特に、変調されたコードワードをデータブロックに組み立てるブロッッキングプロセスは、他のレートとは異なるコードワード長を使用するレート７／８のＬＤＰＣ符号の符号化と復号を実施するために追加プロセスが必要になる場合がある。１３／１６レート符号をパンクチャリングすることにより得られる、レート７／８、長さ１２４８のＬＤＰＣ符号の場合、パンクチャリングにより冗長性が増加し（符号化およびＳＣブロッキング中にゼロをパディングすること）、ＳＣブロッキングの複雑さが増す。

例えば、図７Ａは、左側に、１３４４のコードワード長（Ｎ＝１３４４、Ｋ＝１１７６）を使用するレート７／８のＤＬＰＣ符号に対するＳＣ ＱＰＳＫブロッキングの例を示し、右側に、１２４８のパンクチャリングされたコードワード長（Ｎ＝１２４８、Ｋ＝１０９２）を使用するレート７／８のＤＬＰＣ符号のＳＣ ＱＰＳＫブロッキングの例を示す。図７Ａの例は、ビットからシンボルへのマッピングにＱＰＳＫ変調を使用している。（Ｎ＝１３４４、Ｋ＝１１７６）ＱＰＳＫの場合、変調後の１３４４ビットコードワードは、６７２シンボルコードワードになる。それぞれ４４８個のシンボルを含む各３つのＳＣデータブロック（ＢＬＫ１、ＢＬＫ２、ＢＬＫ３）は、２つのシンボルコードワードから構成される（各ブロックは１つまたは２つのコードワードから構成される）。比較すると、（Ｎ＝１２４８、Ｋ＝１０９２）ＱＰＳＫの場合、変調後の１２４８ビットコードワードは、６２４シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各３９個のデータブロックは２８個のコードワードから構成され、各データブロックは１つまたは２つのコードワードから構成される。

図７Ｂは、（１２４８、１０９２）ＬＤＰＣ（右側）と比較した（１３４４、１１７６）ＬＤＰＣ（左側）によるＳＣ １６ＱＡＭブロッキングの例を示す。（１３４４、１１７６）ＬＤＰＣの場合、１６ＱＡＭでは、変調後の１３４４ビットコードワードは、１つの３３６シンボルコードワードになる。各３つのＳＣデータブロックは、４つの３３６シンボルコードワードから構築され、各４４８シンボルデータブロックは、２つのシンボルコードワードから構築される。ただし、（１２４８、１０９２）ＬＤＰＣの場合、符号化されたコードワードのそれぞれは１２４８ビットを含み、１６ＱＡＭ変調後に３１２シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各３９個のデータブロックは、５６個のコードワードから構成される。

同様に、図７Ｃは、（１２４８、１０９２）ＬＤＰＣ（右側）と比較した（１３４４、１１７６）ＬＤＰＣによるＳＣ ６４ＱＡＭブロッキングの例を示している。（１３４４、１１７６）ＬＤＰＣの場合、６４ＱＡＭでは、変調後の１３４４ビットコードワードは、１つの２２４シンボルコードワードになる。各４４８シンボルデータブロックは、２つの２２４シンボルコードワードから構成される。ただし、（１２４８、１０９２）ＬＤＰＣの場合、変調後の１つの１２４８ビットコードワードは、１つの２０８シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各１３個のデータブロックは、２８個のコードワードから構築され、各データブロックは３個または４個のコードワードから構築される。

［参考文献２］は、Ｎ＝６７２のショートコードワード長に対する高レート７／８のＬＰＤＣ符号を提案している。図８を参照すると、［参考文献２］のレート７／８長さ６７２のＬＰＤＣ行列Ｈｎ８６０は、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０から行を加算することによって導出される。上記のように、８０２．１１ａｄ規定のレート３／４長さ６７２のＬＰＤＣ行列８５０は、リフト係数Ｚ＝４２を使用して１６８行（Ｎ−Ｋ＝１６８）×６７２列（Ｎ＝６７２）の元のバイナリ行列を区分することにより得られ、４行（Ｒ＝（Ｎ−Ｋ／４２））×１６列（Ｃ＝Ｎ／４２）として表現でき、各部分行列Ｐｉが適用される巡回シフトを表すインデックス値ｉによって配列要素で表される（または、「空白」または「ｎｕｌｌ」ですべてゼロの部分行列を示す「−」）３／４長さ６７２のＬＰＤＣ基本行列Ｈ８５０を提供する。ベース３／４長さ６７２のＬＰＤＣ行列Ｈ８５０から選択された行は、加算されて３／４長さ６７２のＬＰＤＣ行列Ｈｎ８５０を提供する。特に、基本符号行列Ｈの第１行Ｒ１および第３行Ｒ３からの部分行列８５０は、加算されて新しいＬＤＰＣ行列Ｈｎ８５０の第１行内の対応する列エントリに対する部分行列を提供し、基本符号行列Ｈ８５０の第２行Ｒ２および第４行Ｒ４からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ８５０の第２行内の対応する列エントリに対する部分行列を提供する。説明の目的で、図９は、モジュロ２加算を使用して、Ｚ＝４の単純化されたケースに対する巡回置換行列の加算を示す。

長さＮ＝１３４４を有する高レート７／８のロングＬＤＰＣ符号
次に、特に低レート符号、すなわちＮ＝１３４４に対して規定されたものと一致するコードワード長を提供する高レートの長いＬＤＰＣ符号を対象とする実施形態例を説明する。

図１０は、例示的な一実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１０２０を生成する方法を示す。図１０の例では、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が基本行列として使用されるが、リフティング係数はＺ＝４２からＺ＝８４に増加されてレート３／４長さ１３４４のＬＤＰＣ行列を中間行列Ｈ_int１０１０として生成する。特に、コードワードサイズ６７２×２＝１３４４を有する３／４レートのＬＤＰＣ行列Ｈ_int１０１０を構築するために、基本行列８５０の構造と列位置シフトは同じままであるが、リフティング係数はＺ＝４２からＺ＝８４に増加される。例えば、８０２．１１ａｄのコードワード長が６７２のバイナリ３／４基本行列８５０は、１６８行×６７２列、Ｚ＝４２を含む。図１０に示すように、区分された３／４基本行列８４０は、４行×１６列の部分行列を含み、各部分行列はＺ×Ｚ（４２×４２）のサイズを有する。リフティング係数Ｚが４２から８４に増加されると、中間の区分された、長さ３／４の１３４４ＬＤＰＣ行列Ｈ_int１０１０は、３３６行×１３４４列のバイナリ行列を表す４行×１６列の部分行列を含む。

例示的な実施形態において、中間レート３／４長さ１３４４のＬＤＰＣ行列Ｈ_intの選択された行は、加算されてコードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１０２０を生成する。特に、中間ＬＰＤＣ行列Ｈ_int１０１０の第１行Ｒ１および第３行Ｒ３からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１０２０の第１行内の対応する列エントリに対して部分行列を提供する。中間ＬＰＤＣ行列Ｈ_int１０１０の第２行Ｒ２および第４行Ｒ４からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１０２０の第２行内の対応する列エントリに対して部分行列を提供する。

図１１は、例示的な一実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１１３０を生成する方法のさらなる例示的な実施形態を示す。なお、図１１の例では、直前の例で説明した拡張リフティング係数を使用する代わりに、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が再び基本行列として使用される。リフティング行列１１１０は、中間行列Ｈ_int１１２０を生成するために使用される。リフティング行列１１１０は、最適化された誤り率性能をもたらす基準を使用した最適化検索により選択される。図示された実施形態では、リフティング行列１１１０は、その第１および第３行が相補的であり、かつその第２および第４行が相補的であるように選択される。

リフティング行列１１１０は、図６Ａ〜６Ｄに関して上述したのと同じ方法で、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０に適用され、中間行列Ｈ_int１１２０を生成する。結果の中間行列Ｈ_int１１２０は、部分行列要素の８行×３２列を含み、各部分行列列要素は、Ｚ×Ｚ（Ｚ＝４２）単位行列Ｐ０に適用される巡回シフトを示すインデックス値ｉ、またはすべて「０」の行列を示すヌル値で示される。したがって、区分された中間行列Ｈ_int１１２０は、３３６行×１３４４列のバイナリ行列を表す。

図１１に示されるように、中間行列Ｈ_int１１２０の周期的行は、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１１３０を生成するために加算される。特に、中間行列Ｈ_int１１２０の第１行Ｒ１および第５行Ｒ５からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１１３０の第１行内の対応する列エントリに対して部分行列を提供する。同様に、中間行列Ｈ_int１１２０の第２および第６行は、新しいＬＤＰＣ行列Ｈ_l１１３０の第２行に加算される。中間行列Ｈ_int１１２０の第３および第７行は加算されて新しいＬＤＰＣ行列Ｈ_l１１３０の第３行を提供する。中間行列Ｈ_int１１２０の第４および第８行は、加算されて新しいＬＤＰＣ行列Ｈｎ１１３０の第４行を提供する。図１１に示すように、区分されたＬＤＰＣ行列Ｈ_l１１３０は、部分行列要素の４行×３２列を含み、各部分行列要素は、バイナリ行列Ｈ_lが１６８行×１３４４列のサイズを有するようにＺ＝４２のＺ×Ｚ部分行列を表す。

図１１の例は、行列Ｈ_l１１３０を生成するためにリフティングステップと加算ステップの組み合わせに依存することが理解されるであろう。

少なくともいくつかの例では、図１１に示すリフティング行列１１１０の代わりに異なる最適化されたリフティング行列が使用されることが可能であり、この点に関して、図１２は、リフティング行列１１１０の代わりにいくつかの例で使用し得るさらなる最適化されたリフティング行列１２１０の例を示す。

図１３は、別の例示的な実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１３３０を生成する方法のさらなる例示的な実施形態を示す。図１３の例では、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が基本行列として再び使用され、特に、レート７／８長さ６７２のＬＰＤＣ行列Ｈｎ８６０を中間行列として図８に関して上述した同じ方法で生成するために使用される。２行×１６列の最適化されたリフティング行列１３１０は、上記と同じリフティング行列技術を使用して、レート７／８長さ６７２のＬＰＤＣ行列Ｈｎ８６０に適用されてレート７／８長さ１３４４のＬＤＰＣ行列Ｈ_l１３３０を取得する。図１３に示すように、区分されたＬＤＰＣ行列Ｈ_l１３２０は、８行×３２列の部分行列要素を含み、各部分行列要素は、バイナリ行列Ｈ_l１３２０が３３６行×１３４４列のサイズを有するようにＺ＝４２のＺ×Ｚ部分行列を表す。

例示的な実施形態では、最適化された誤り率性能を提供するリフティング行列の最適化検索を実行することにより最適化されたリフティング行列が選択される。最適化されたリフティング行列１３１０の場合、いくつかの例示的な実施形態では、ＬＤＰＣエンコーダでの符号化とビットーシンボル変調器２０６での変調との間にランダムインターリーバが含まれる。

少なくともいくつかの例では、異なる最適化リフティング行列が図１３に示す使用されることができ、この点に関して、図１４は、いくつかの例でリフティング行列１３１０の代わりに使用され得る、さらなる最適化リフティング行列１４１０の例を示す。最適化されたリフティング行列１４１０の場合、いくつかの例示的な実施例では、通常の行−列インターリーバがＬＤＰＣエンコーダでの符号化とビット−シンボル変調器２０６での変調の間に含まれる。

少なくともいくつかの構成において、７／８長さ１３４４のＬＤＰＣ行列Ｈｌの実施形態は、以下の特徴、すなわち、１１ａｄと共存する、ＩＥＥＥ８０２．１１ａｙで提案されている異なる符号レートの他のＬＰＤＣコードから１３４４のコードワード長を変更しないレート７／８のＬＤＰＣコードを提供する、符号化とシングルキャリアブロッキングの冗長性（ゼロをパディングする）を減少する、新しいレート７／８のＬＤＰＣ符号を最適化してパンクチャリングされたソリューションと同等以上の性能を実現する特徴のうちの１つまたは複数を提供することができるＬＤＰＣ構造を提供する。

デコーダと復号方法
ＬＤＰＣ符号化信号は、ＳＴＡ１０２またはＡＰ１０４の受信機で受信され得る。図１５Ａの例に示されるように、受信機は、等化およびデブロッキングモジュール１５０２、復調器１８０、ＬＬＲ計算機１５０６、およびＬＤＰＣデコーダ１９０を含む。オプションとして、ＬＬＲ計算器１５０６は、復調器１８０の構成要素とすることができる。図１５Ｂに示すように、受信したＬＤＰＣ符号化信号では、等化およびデブロッキングモジュール１５０２はまず、受信信号１５０１を等化して受信信号が送信されるチャネルによって引き起こされるシンボル間干渉を低減し、次に等化信号をデブロックしてコードワードシンボルを復元する（ステップ１５２２）。復調器１８０は、例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭによって、デブロックされたコードワードシンボルをビット単位のコードワードに復調する（ステップ１５２４）。ＬＬＲ計算器１８０は、デブロックされたコードワードシンボルのビット値の対数尤度比を生成するために使用し得る（ステップ１５２６）。対数尤度比は、ＬＤＰＣデコーダ１９０の入力として使用されてもよい。ＬＤＰＣデコーダ１９０は次に、ソースワードを符号化する際に使用されるＬＤＰＣ行列Ｈ_nを使用して、１×Ｎ行ベクトルＳを有する復調信号を復号してもよい（ステップ１５２８）。ＬＤＰＣデコーダ１９０は、１×Ｋソースワード行ベクトル

を回復するために１×Ｎ行ベクトル

を生成する。有効なコードワード

であるためには、

である。ＬＤＰＣ符号化信号を復号するためにはさまざまなアルゴリズム、例えば、メッセージパッシングアルゴリズムが利用可能である。図１６は、メッセージパッシングアルゴリズムを使用してＬＤＰＣ符号化ソースワードを復号するＬＤＰＣデコーダの例である。他の復号アルゴリズムを使用してＬＤＰＣ復号を実施してもよい。メッセージパッシングアルゴリズムが使用される場合、ＬＤＰＣデコーダ１９０は、コントローラ１６０２、チェックノードモジュール１６０４、および可変ノードモジュール１６０６を含み得る。

上述のように、送信信号のＬＤＰＣ符号化情報は、ソースワードを符号化するために使用される、Ｋ／ＮレートのＬＰＤＣ符号Ｈ_n＝（Ｎ−Ｋ）×ＮのＬＤＰＣ行列の情報など、送信されるフレームに含まれ得る。本出願の一実施形態では、ＬＤＰＣデコーダ１９０では、リフティング係数Ｚを用いて、Ｋ／ＮレートのＬＰＤＣ符号Ｈ_n＝（Ｎ−Ｋ）×Ｎを使用してもよい。符号化プロセスで説明したように、Ｈ_nは複数の部分行列から構成され、各部分行列はＺ×Ｚのサイズを有する。パリティ検査行列を生成する方法は、符号化プロセスで説明されている。

ビット単位のコードワードは、例えば、ＬＬＲ値を持つメッセージパッシングアルゴリズム（ＭＰＡ）を使用して、行列Ｈ_lで復号されてもよい。図１７の例に示すように、ＭＰＡを使用したＬＤＰＣ復号は、ＬＰＤＣパリティ検査行列Ｈ_lのグラフィカル表現である、タナーグラフの構造を使用する反復復号アルゴリズムである。ＬＤＰＣデコーダ１９０において、各チェックノード１７０２は、それがそのパリティ検査方程式における唯一の消去されたビットである場合、ＬＬＲ値に基づいて消去されたビットの値を決定する。メッセージは、タナーグラフのエッジ１７０６に沿って渡される。アルゴリズムの各反復については、各変数ノード１７０４は、変数ノード１７０４が接続されている各検査ノード１７０２にメッセージ（「外部情報」）を送信する。各検査ノード１７０２は、メッセージ（「外部情報」）を、検査ノード１７０２が接続されている変数ノード１７０４に送信する。この文脈における「外部」とは、検査ノード１７０２または変数ノード１７０４がすでに所有している情報がそのノードに渡されないことを意味する。各コードワードビットに対する事後確率は、ＬＬＲ計算機１５０６で受信された信号と、Ｈ_lで定義されたパリティ制約とに基づいて計算される、すなわち、有効なコードワード

であるためには、

である。

ＬＤＰＣデコーダ１９０の積層アーキテクチャでは、Ｚ個の並列検査ノードプロセッサは、パリティ検査行列のＺ行の部分行列に関連するエッジのメッセージを順次処理する。例では、Ｚ＝４２であり、エッジは１６個である。巡回シフト構造は、並列プロセッサに単純なバレルシフタを供給可能にするデコーダアーキテクチャを簡素化する。層の処理が終了すると、パリティ検査プロセッサは再初期化され、次の層が処理される。

本開示は、開示された方法およびシステムの例を実施するための特定の例示的なアルゴリズムおよび計算を提供する。しかしながら、本開示は、特定のアルゴリズムまたは計算に縛られない。本開示は、特定の順序のステップを備える方法およびプロセスを説明しているが、本方法およびプロセスの１つまたは複数のステップは、適宜省略または変更されてもよい。１つまたは複数のステップは、適宜、説明されている順序以外の順序で実行し得る。

前述の実施形態の説明を通して、本発明は、ハードウェアのみを使用して、またはソフトウェアおよび必要な汎用性のハードウェアプラットフォームを使用して、またはハードウェアとソフトウェアの組み合わせによって実装され得る。そのような理解に基づいて、本発明の技術的解決策は、ソフトウェア製品の形態で具現化され得る。ソフトウェア製品は、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、ＵＳＢフラッシュドライブ、またはハードディスクである、不揮発性または非一時的な記憶媒体に格納してもよい。ソフトウェア製品は、コンピュータデバイス（パーソナルコンピュータ、サーバ、またはネットワークデバイス）が本発明の実施形態で提供される方法を実行できるようにする多数の命令を含む。

本発明およびその利点が詳細に説明されたが、本出願では、添付の特許請求の範囲によって規定される本発明から逸脱することなく、様々な変形、置換および変更が実施可能であることを理解されたい。

さらに、本出願の範囲は、本明細書に記載のプロセス、機械、製造、物質の組成、手段、方法、およびステップの特定の実施形態に限定されることを意図していない。当業者が本発明の開示から容易に理解するように、本明細書に記載の対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を達成する、現在するあるいは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップは、本発明に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップをその範囲内に含むことを意図している。

本出願は、モバイルエアインタフェース技術に関し、特に、バイナリ低密度パリティ検査（ＬＤＰＣ：Low Density Parity Check）符号用の符号化および復号のための方法およびシステムに関する。

送信機側のＬＤＰＣエンコーダは、ソースワードを符号化してコードワードを生成するために使用される。受信機側のＬＤＰＣデコーダは、受信したコードワードを復号するために使用される。さまざまなレートのＬＤＰＣ符号がＩＥＥＥ８０２．１１ａｄ規格で採用されており、現在開発中のＩＥＥＥ８０２．１１ａｙ規格に関して提案されている。これまで、７／８ＬＤＰＣ符号レート用に提案されたロングＬＤＰＣ符号は、ロングＬＤＰＣ符号の異なる符号レートに対して使用されるコードワード長とは異なるコードワード長を持っている。しかし、ロングＬＤＰＣ符号用の異なる符号レートに対して異なるＬＤＰＣコードワード長を使用することは、送信機側と受信機側でそれぞれブロッキングとデブロッキングプロセスの実施に影響を与える可能性がある。したがって、異なる符号レートに対して一貫したコードワード長を持つことが望ましい。

例示的な実施形態によれば、異なる符号レートを有する他のＬＤＰＣ符号によって使用されるコードワード長１３４４を保持するレート７／８（１３４４、１１７６）のＬＤＰＣ符号を含む、新たな高レートのロングＬＤＰＣ符号が提供され、実装を簡素化し、他の可能なソリューションと比較して符号化およびシングルキャリア（ＳＣ）ブロッキングにおいてより少ないゼロをパディングすることでスペクトル効率を向上させる。

例示的な態様は、ソースワードを符号化する方法およびシステムであって、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップであり、Ｇはパリティ検査行列Ｈ₁から導出されたＫ×Ｎの生成行列である、ステップとを含み、Ｈ_lは、基本パリティ検査行列Ｈから、最適化されたリフティング行列を基本パリティ検査行列Ｈに適用することにより導出され、最適化されたリフティング行列は、

または

のいずれかである。

いくつかの実施例において、中間基本パリティ検査行列の異なる行を加算してＨ_lを取得する。いくつかの実施例において、Ｈ_lは、

である。

例示的な態様によれば、ソースワードを符号化する方法が提供され、本方法は、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップであり、Ｇはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列である、ステップとを含み、Ｈ_lは、基本パリティ検査行列Ｈから、基本パリティ検査行列Ｈの異なる行を加算して中間パリティ検査行列を取得し、リフティング行列を中間基本パリティ検査行列に適用してＨ_lを取得することにより、導出される。

例示的な態様によれば、ソースワードを符号化する方法が提供され、本方法は、１×Ｋのソースワード行ベクトル

を受信するステップと、１×Ｎのコードワードベクトル

を生成するステップを含み、ここでＧはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列であり、Ｈ_lは、基本パリティ検査行列Ｈに適用されるリフティング係数を増加させて拡張基本パリティ検査行列を取得し、拡張基本パリティ検査行列の異なる行を加算することにより、基本パリティ検査行列Ｈから導出される。

ここで、一例を挙げて、本出願の例示的な実施形態を示す添付の図面を参照する。

図１Ａは、本開示の一実装形態による例示的な通信システムを示すブロック図である。 図１Ｂは、本開示の一実装形態による例示的な処理システムを示すブロック図である。 図２Ａは、本開示の送信機の例示的な実装を示すブロック図である。 図２Ｂは、本開示の情報ビットストリームを処理する方法における例示的なステップを示すブロック図である。 図３は、本開示のＬＤＰＣエンコーダの例示的な実装を示すブロック図である。 図４Ａは、８０２．１１ａｄの例示的なシングルキャリアフレームフォーマットを示す図である。 図４Ｂは、８０２．１１ａｄのシングルキャリアフレームフォーマットのデータブロックの例示的な構造を示す図である。 図５Ａは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｂは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｃは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｄは、ＩＥＥＥ８０２．１１ａｄで規定されたコードワード長が６７２である、区分されたＬＤＰＣパリティ検査行列である。 図５Ｅは、４×４単位行列から得られた巡回置換部分行列を示す。 図６Ａは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＤＰＣパリティ検査行列である。 図６Ｂは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＤＰＣパリティ検査行列である。 図６Ｃは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＤＰＣパリティ検査行列である。 図６Ｄは、ＩＥＥＥ８０２．１１ａｙで提案されたコードワード長１３４４の区分されたＬＤＰＣパリティ検査行列である。 図７Ａは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図７Ｂは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図７Ｃは、異なる変調技術を用いたシングルキャリアブロッキングを示す図である。 図８は、８０２．１１におけるレート３／４のＬＤＰＣに基づく符号レート７／８の短長のＬＤＰＣ行列Ｈ_nを示す図である。 図９は、Ｚ＝４の単純化された場合の巡回置換行列を加算する例を示す図である。 図１０は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成する方法を示す図である。 図１１は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成するさらなる方法の別例を示す図である。 図１２は、図１１の方法で使用するための代替のリフティング行列を示す。 図１３は、本開示による、８０２．１１におけるレート３／４のＬＤＰＣに基づいて符号レート７／８長さ１３４４のＬＤＰＣ行列Ｈ_lを生成するさらなる方法のさらに別の例を示す図である。 図１４は、図１３の方法で使用するための代替のリフティング行列を示す。 図１５Ａは、本開示の受信機の例示的な実装を示すブロック図である。 図１５Ｂは、本開示の一実施形態による、受信信号を復号するプロセスの例示的なステップを示すブロック図である。 図１６は、本開示のＬＤＰＣデコーダの例示的な実装を示すブロック図である。 図１７は、例示的なＬＤＰＣ復号プロセスを示す図である。

同様の要素および特徴を示すために、図面全体を通して同様の参照符号が使用される。本発明の態様は、例示された実施形態と併せて説明されるが、本発明をそのような実施形態に限定することを意図するものではないことは理解されよう。

本開示は、無線ネットワークにおいてソースワードを符号化し、コードワードを復号するための方法、デバイス、およびシステムを教示する。主に８０２．１１ａｙ互換ネットワークに関して以下に説明するが、本開示は他のブロッキング符号化ベースのシステムにも適用され得る。

ＩＥＥＥ８０２．１１ａｄで規定された対応する６７２ビットのＬＤＰＣコードワードの２段階リフティングに基づいて、より低符号レート１／２、５／８、３／４、および１３／１６に対して１３４４ビット長を有するロングＬＤＰＣコードワードが生成されることができる。ただし、レート７／８の符号など、１３４４ビットなどの低レートのロングコードワードと同じ長さのロングコードワードを使用する、適切な高レートのＬＤＰＣ符号が引き続き必要とされる。これに関して、本開示は、１３４４ビット長のコードワードを有するレート７／８のＬＤＰＣ符号などの高レートのロングＬＤＰＣ符号について説明する。

コンテキストとして、８０２．１１ａｙ規格の開発に関するＬＤＰＣ符号に関する提出物には、「ＩＥＥＥ８０２．１１−１６／０６７６−０１−００ａｙ−ｌｅｎｇｔｈ−１３４４−ＬＤＰＣ−ｃｏｄｅ−ｆｏｒ−１１ａｙ」［参考文献１］および「ＩＥＥＥ８０２．１１−１６／１４９５−００−００ａｙ−ｒａｔｅ−７−８−ｌｄｐｃ−ｃｏｄｅ−ｆｏｒ−１１ａｙ」［参考文献２］が含まれる。［参考文献１］は、１３４４ビットの長さを有するレート１３／１６のＬＤＰＣコードワードの最初の９６パリティビットをパンクチャリングすることにより生成されたレート７／８のロングＬＤＰＣ符号を提案する。ただし、長さ１３４４のＬＤＰＣ符号に適用されたこのパンクチャリングプロセスにより、結果としてレートがより低いＬＤＰＣ符号の１３４４のコードワード長と比較して、１２４８ビットのコードワード長を有するレート７／８のＬＤＰＣ符号となる。さまざまなＬＤＰＣコードワードサイズは、送信機側と受信機側での符号化とシングルキャリア（ＳＣ）ブロッキング（シンボルをブロックへマッピング）の実施に影響する。したがって、異なる符号レートに対してコードワード長を同じに保つことが望ましい。

［参考文献２］は、４２の膨張係数および６７２のコードワード長を８０２．１１ａｄのより低レート符号に対して規定されたものから変更せずに保持する、６７２ビットのコードワード長で高レート（７／８）のショートＬＤＰＣ符号を提案している［３］。本開示は、より低レートの符号にも適用できるコードワード長を使用して実装される高レートのロングＬＤＰＣ符号を説明する。

以下で詳細に説明されるＬＤＰＣコーディングシステムが動作可能な環境の例が、図１Ａおよび１Ｂを参照して提供される。図１Ａは、複数の局（ＳＴＡ）１０２およびアクセスポイント（ＡＰ）１０４を備える通信ネットワーク１００を示す。ＳＴＡ１０２およびＡＰ１０４のそれぞれは、本明細書に記載されている、送信機、受信機、エンコーダ、および／またはデコーダを含み得る。ネットワーク１００は、ＩＥＥＥ８０２．１１ネットワーク、第５世代（５Ｇ）または第４世代（４Ｇ）通信ネットワーク、ロングタームエボリューション（ＬＴＥ）、第３世代パートナーシッププロジェクト（３ＧＰＰ）、ユニバーサル移動通信システム（ＵＭＴＳ）、およびその他の無線または移動通信ネットワークを含みえるがこれらに限定されない１つまたは複数の通信またはデータ規格または技術に従って動作し得る。ＳＴＡ１０２は一般に、無線通信を提供するか、または８０２．１１プロトコルを使用することができる任意のデバイスであり得る。ＳＴＡ１０２は、ラップトップ、デスクトップＰＣ、ＰＤＡ、アクセスポイントまたはＷｉ−Ｆｉ電話、無線送受信ユニット（ＷＴＲＵ）、移動局（ＭＳ）、移動端末、スマートフォン、携帯電話、または他の無線対応コンピューティングまたはモバイルデバイスであり得る。いくつかの実施形態では、ＳＴＡ１０２は、通信ネットワーク１００でデータを送信、受信、または送受信する機能を有するが、通信以外の主要な機能を実行するマシンを備える。一実施形態では、マシンは、通信ネットワーク１００を介してデータを送信および／または受信する手段を備えた装置またはデバイスを含むが、そのような装置またはデバイスは通常、通信を主目的でユーザーによって操作されるわけではない。ＡＰ１０４は、ネットワーク１００内のＳＴＡ１０２用の無線送信および／または受信ポイントとして機能する基地局（ＢＳ）、進化型ノードＢ（ｅＮＢ）、無線ルータ、または他のネットワークインタフェースを備えてもよい。ＡＰ１０４は、ＡＰ１０４と他のリモートネットワーク、ノード、ＡＰ、およびデバイス（図示せず）の間でデータを交換できるようにするバックホールネットワーク１１０に接続されている。ＡＰ１０４は、図１Ａの矢印で表されるように、各ＳＴＡ１０２とのアップリンクおよびダウンリンク通信チャネルを確立することにより、各ＳＴＡ１０２との通信をサポートしてもよい。ネットワーク１００内の通信は、ＡＰ１０４によりまたはネットワーク１００内のスケジューリングまたは管理エンティティ（図示せず）、または予定された通信と予定されていない通信を混在することにより、予定されなくても、予定されてもよい。

図１Ｂは、ＳＴＡ１０２またはＡＰ１０４など、本明細書で説明される方法およびシステムを実装するために使用され得る例示的な処理システム１５０を示す。処理システム１５０は、例えば、基地局、無線ルータ、モバイルデバイス、または任意の適切な処理システムであってもよい。以下で説明するものとは異なる構成要素を含み得る、本開示を実施するのに適した他の処理システムを使用してもよい。図１Ｂは各構成要素の単一のインスタンスを示しているが、処理システム１５０では各構成要素の複数のインスタンスが存在する場合がある。

処理システム１５０は、プロセッサ、マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、専用論理回路またはあそれらの組み合わせなどの１つまたは複数の処理デバイス１５２を含み得る。処理システム１５０はまた、１つまたは複数の適切な入力デバイスおよび／または出力デバイス（図示せず）とのインタフェースを可能にし得る１つまたは複数の入出力（Ｉ／Ｏ）インタフェース１５４を含んでもよい。入力デバイスおよび／または出力デバイスの１つまたは複数は、処理システム１５０の構成要素として含まれてもよく、処理システム１５０の外部にあってもよい。処理システム１５０は、限定されるわけではないが、イントラネット、インターネット、Ｐ２Ｐネットワーク、ＷＡＮ、ＬＡＮ、ＷＬＡＮ、および／または５Ｇ、４Ｇ、ＬＴＥまたは他の上記のネットワークなどのセルラまたはモバイル通信ネットワークなどのネットワークとの有線または無線通信用の１つまたは複数のネットワークインタフェース１５８を含んでもよい。ネットワークインタフェース２０８は、ネットワーク内および／またはネットワーク間通信用の有線リンク（例えば、イーサネット（登録商標）ケーブル）および／または無線リンク（例えば、１つまたは複数の無線周波数リンク）を含み得る。ネットワークインタフェース１５８は、例えば、１つまたは複数の送信機または送信アンテナ、１つまたは複数の受信機または受信アンテナ、ならびに様々な信号処理ハードウェアおよびソフトウェアを介して無線通信を提供し得る。この例では、送信および受信アンテナの両方として機能し得る単一のアンテナ１６０が示されている。ただし、他の例では、送信用と受信用に別々のアンテナが存在する場合がある。ネットワークインタフェース１５８は、バックホールネットワーク１１０またはネットワーク１００の他のユーザデバイス、アクセスポイント、受信ポイント、送信ポイント、ネットワークノード、ゲートウェイまたはリレー（図示せず）とデータを送受信するように構成されてもよい。

処理システム１５０はまた、ソリッドステートドライブ、ハードディスクドライブ、磁気ディスクドライブ、および／または光ディスクドライブなどの大容量記憶ユニットを含み得る１つまたは複数の記憶ユニット１７０を含んでもよい。処理システム１５０は、揮発性または不揮発性メモリ（例えば、フラッシュメモリ、ランダムアクセスメモリ（ＲＡＭ）、および／または読み取り専用メモリ（ＲＯＭ））を含み得る１つまたは複数のメモリ１７２を含んでもよい。非一時的メモリ１７２は、本開示を実行するためなどに、処理デバイス１５２により実行される命令を格納してもよい。メモリ１７２は、オペレーティングシステムおよび他のアプリケーション／機能を実装するためなどの他のソフトウェア命令を含み得る。いくつかの例では、１つまたは複数のデータセットおよび／またはモジュールは、外部メモリ（例えば、処理システム１５０との有線または無線通信における外部ドライブ）によって提供されるか、一時的または非一時的なコンピュータ可読媒体によって提供され得る。非一時的なコンピュータ可読媒体の例は、ＲＡＭ、ＲＯＭ、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、ＣＤ−ＲＯＭ、またはその他の携帯型メモリストレージを含む。

例示的な実施形態では、処理システム１５０は、ソースワードをコードワードに符号化するためのエンコーダ１６２と、コードワードをシンボルに変調するための変調器１６４とを含む。以下で説明するように、エンコーダ１６２は、ソースワードに対してＬＤＰＣ符号化を実行して、ビット単位のコードワードを生成する。変調器１６４は、（例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭなどの変調技術により）コードワードに対して変調を行う。いくつかの例では、メモリ１７２内の符号化された命令は、エンコーダ１６２および／または変調器１６４が処理システム１５０の別個の物理モジュールではない場合もあるように、エンコーダ１６２および／または変調器１６４の機能を実行するように処理デバイス１５２を構成し得る。いくつかの例では、エンコーダ１６２および変調器１６４は、処理システム１５０の送信機モジュール内で具現化され得る。いくつかの例では、送信アンテナ１６０、エンコーダ１６２、および変調器１６４は、処理システム１５０の外部の送信機コンポーネントとして具現化されてもよく、単に処理システム１５０からソースワードを伝達してもよい。

処理システム１５０は、受信信号を処理するための復調器１８０および復号器１９０を含み得る。復調器１８０は、受信された変調信号（例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭ信号）に対して復調を実行し得る。次に、デコーダ１９０は、受信信号に含まれる元の信号を回復するために、復調信号に対して適切な復号を実行し得る。いくつかの例では、メモリ１７２内の符号化された命令は、復調器１８０および／またはデコーダ１９０が処理システム１５０の別個の物理モジュールではない場合もあるように、復調器１８０および／またはデコーダ１９０の機能を実行するように処理デバイス１５２を構成し得る。いくつかの例では、復調器１８０およびデコーダ１９０は、処理システム１５０の受信機モジュール内で具現化され得る。いくつかの例では、受信アンテナ１６０、復調器１８０およびデコーダ１９０は、処理システム１５０の外部の受信機コンポーネントとして具現化されてもよく、受信信号から復号された信号を処理システム１５０に単に伝達してもよい。

処理デバイス１５２、Ｉ／Ｏインタフェース１５４、ネットワークインタフェース１５８、エンコーダ１６２、変調器１６４を含む処理システム１５０の構成要素間の通信を提供するバス１９２があってもよい。バス１９２は、例えば、メモリバス、周辺バス、またはビデオバスを含む任意の適切なバスアーキテクチャであり得る。

ネットワーク１００内のＳＴＡ１０２とＡＰ１０４との間の通信は、低密度パリティ検査（ＬＤＰＣ）符号化技術を使用して送信されるソースワードを符号化することにより、および／またはＬＤＰＣ符号復号技術を使用して受信されたコードワードを復号することによって実施され得る。ソースワードがＬＤＰＣ符号化技術で符号化された後、符号化されたコードワードがＡＰ１０４からＳＴＡ１０２またはＳＴＡ１０２からＡＰ１０４への信号で送信されるとき、送信信号のＬＤＰＣ符号化情報は送信されたフレームに含まれ得る。送信信号がＳＴＡ１０２またはＡＰ１０４によって受信された後、受信信号のＬＤＰＣ符号化情報により、ＳＴＡ１０２またはＡＰ１０４は次に、受信信号を復号するために適切なＬＤＰＣ復号技術を選択し得る。

送信機とエンコーダ
図２Ａは、ＳＴＡ１０２またはＡＰ１０４の送信機の例示的な実装を示す。送信機は、ソースワード分割モジュール２０２、ＬＤＰＣエンコーダ１６２、ビット−シンボルマッピング変調器１６４、およびブロッキングモジュール２０８を含み得る。

図２Ｂは、送信機によって入力情報ビットストリームを処理する例示的なステップを示す。

ソースワード分割モジュール２０２を使用して、入力情報ビットストリームを適切なサイズのソースワード

に分割し得る（ステップ２２２）。例えば、ソースワード分割モジュール２０２により、入力情報ビットストリームは、１３４４ビットのＬＤＰＣコードワードサイズを有するＬＤＰＣ７／８符号レートの場合、１１７６ビットのサイズを有するソースワード

に分割され得る。

Ｋビットのソースワード

は、１×Ｋ行ベクトルまたは１次元バイナリ１×Ｋ行列

とみなされ得る。例えば、１１７６ビットのソースワードは、１×１１７６行ベクトルまたは１次元のバイナリ１×１１７６行列とみなされ得る。

次に、Ｋビットのソースワード

は、ＬＤＰＣエンコーダ１６２によってＮビットのコードワード

に符号化される（ステップ２２４）。図３は、ＬＤＰＣエンコーダ１６２の例示的な実装を示す。実施形態では、ＬＤＰＣエンコーダ１６２は、ＬＤＰＣ行列生成器３０２、生成行列モジュール３０４、ソースワード入力インタフェース３０６、およびコードワード生成器３０８を含み得る。

ＬＤＰＣ行列生成器３０２は、例えば、Ｎ＝１３４４、Ｋ＝１１７６であるバイナリ（Ｎ−Ｋ）×Ｎ行列であるＬＤＰＣパリティ検査行列Ｈ_lを生成するために使用される。ＬＤＰＣ符号は、機能的にはスパースパリティ検査行列によって定義される。（ｎ、ｋ）ＬＤＰＣ符号は、｛０、１｝ⁿのｋ次元部分空間を持つ線形バイナリブロック符号Ｃである。ガウス消去法と列の並べ替えを使用すると、体系的な形式

の等価なパリティ検査行列を得ることができ、ここで

はバイナリ行列であり、

は次数ｎ−ｋの単位行列である。

ＬＤＰＣ行列生成器３０２によって生成されたＬＤＰＣパリティ検査行列Ｈに基づいて、生成行列モジュール３０４は生成行列Ｇを生成する。Ｈに対応する体系的な形式の生成行列Ｇは、

として表され得るが、「Ｔ」は行列の転置を示す。生成行列Ｇは、バイナリＫ×Ｎ行列である。Ｇの行スペースは、ＧＨ^T＝０になるようにＨに直交する。したがって、ＬＤＰＣ符号化では、Ｈが設計されると、Ｇもそれに応じて決定されることが可能である。同様に、行列Ｈは、

がＮビットのコードワードである

を満たす。次に、生成行列モジュール３０４は、生成されたバイナリ（Ｋ×Ｎ）生成行列Ｇをコードワード生成器３０８に転送する。

ソースワード入力インタフェース３０６は、ソースワード分割モジュール２０２からソースワードを受信する。前述のように、受信されたソースワードは、行ベクトル

とみなされ得る。ソースワード入力インタフェース３０６は、受信されたソースワードをコードワード生成器３０８に転送する。ソースワード

およびバイナリ（Ｋ×Ｎ）生成行列Ｇの場合、コードワード生成器３０８はソースワードに生成行列Ｇを乗算することにより

、Ｎビットのコードワード

を生成する。

一実施形態では、生成行列Ｇは、ＬＤＰＣエンコーダ１６２に事前に格納されてもよい。ソースワード

がコードワード生成器３０８によって受信された後、コードワード生成器３０８は、ＬＤＰＣ行列Ｈまたは生成行列Ｇを再生成せずにコードワード

、

を生成してもよい。

図２Ａおよび２Ｂを参照すると、符号化されたコードワード

は、ビット−シンボルマッピング変調器１６４でシンボルに変調される（ステップ２２６）。適切な変調技術は、限定されるわけではないが、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭであってもよい。ＢＰＳＫ、ＱＰＳＫ、および１６ＱＡＭ変調は、８０２．１１ａｄで規定されている。８０２．１１ａｙでは６４ＱＡＭ変調が採用されている。ＢＰＳＫ変調では、バイナリビットは単にバイポーラ｛−１、１｝シンボルになるようにマッピングされる。ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭ変調では、入力符号化ビットストリーム（ビット単位のコードワード

）は、それぞれ２、４、および６ビットのセットにグループ化される。各ビットのセットは、対応するコンスタレーション上のシンボルにマッピングされる。例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、および６４ＱＡＭの場合、シンボルは、それぞれ１ビット、２ビット、４ビット、および６ビットを表す。複数のシンボルは、変調コードワードとしてグループ化されてもよい。例えば、サイズ６７２の８０２．１１ａｄ符号の変調コードワードは、３３６個のシンボル（８０２．１１ａｄでのシングルキャリア（ＳＣ）ＱＰＳＫブロッキングの場合）、１６８個のシンボル（８０２．１１ａｄでのＳＣ１６ＱＡＭブロッキングの場合）、１１２個のシンボル（８０２．１１ａｄでのＳＣ６４ＱＡＭブロッキングの場合）を含んでもよい。

変調されたコードワードは、ブロッキングモジュール２０８において適切なサイズのデータブロック（ＢＬＫ）にさらに組み立てられ得る（ステップ２２８）。実施形態では、組み立てられたデータブロックは、４４８個のシンボルを含み得る。

図４Ａは、組み立てられたデータブロック（ＢＬＫＳ）をパッケージ化するために使用されることが可能な例示的なシングルキャリア（ＳＣ）データユニットまたはフレーム構造を示す。ＩＥＥＥ８０２．１１ａｄで規定されている図示のフレームは、ビーム形成トレーニング用のショートトレーニングフィールド（ＳＴＦ）、チャネル推定（ＣＥ）フィールド、ＰＨＹヘッダ、ＳＣデータブロック（ＢＬＫ）、およびオプションの自動ゲイン制御（ＡＧＣ）とＴＲＮ−Ｒ／Ｔサブフィールドが含まれている。図４Ａに示されるように、フレームは複数のＢＬＫを含み得る。

図４Ｂは、８０２．１１ａｄ規格によるＳＣデータブロック（ＢＬＫ）の例示的な構成を示している。図４Ｂでは、各ＢＬＫは４４８個のシンボルで構成されている。６４ビットのガードインターバル（ＧＩ）は、各隣接する２つのＢＬＫ間に使用され、隣接するデータブロックを分離する。
８０２．１１ａｄにおけるコードワード長６７２のＬＤＰＣ符号

本開示で提示される高レートのロングＬＤＰＣ符号の実施形態は、ＩＥＥＥ８０２．１１ａｄで規定されたＬＤＰＣ符号に基づいており、したがって、以下で詳細に説明する実施形態の理解を容易にするために、ＩＥＥＥ８０２．１１ａｄＬＤＰＣ符号の簡単な説明を提供する。ＬＤＰＣ符号化されたコードワード

はソースワード

と生成行列Ｇの操作によって生成され、かつ生成行列ＧはＬＤＰＣパリティ検査行列Ｈから導出されるため、ＬＤＰＣパリティ検査行列Ｈはソースワード

のコードワード

への符号化を達成する。ＬＤＰＣパリティ検査行列Ｈの設計により、符号の機能が向上する場合がある。パリティ検査行列Ｈは、サイズＺ×Ｚの正方部分行列にさらに区分される。Ｚはリフティング係数である。部分行列は、Ｚ×Ｚ単位行列Ｐ₀の巡回置換、またはすべてゼロのエントリをもつヌル部分行列のいずれかである。

図５Ａ〜図５Ｄは、レートが１／２、５／８、３／４、および１３／１６の８０２．１１ａｄで規定された４つのＬＤＰＣ符号のパリティ検査行列Ｈを示している。８０２．１１ａｄでは、各ＬＤＰＣ符号は、６７２ビットの共通コードワード長を有する。符号レートＫ／Ｎは、Ｋビットのソースワード

がＮビットのコードワード

に符号化されることを示す。８０２．１１ａｄ規格に関して、コードワード長Ｎは６７２ビットである。したがって、１／２、５／８、３／４、および１３／１６の符号レートの場合、対応するソースワードのサイズＫは、それぞれ３３６ビット、４２０ビット、５０４ビット、および５４６ビットである。

行列Ｈの各非空白セル要素内のインデックス値ｉは、行列Ｐ₀の列を右ｉ列に周期的にシフトすることによりＺ×Ｚ単位行列Ｐ₀から得られた巡回置換部分行列Ｐ_iを示す。空白のエントリは、すべてゼロのＺ×Ｚ行列を示す。

図５Ｅは、Ｚ＝４である例示的なＺ×Ｚ単位行列Ｐ₀から得られた巡回置換部分行列Ｐ₁およびＰ₃の例を示す。Ｐ₁は、Ｐ₀の列を右に１要素分シフトすることによって取得され、Ｐ₃は、Ｐ₀の列を右に３要素分シフトすることによって取得される。図５Ｅに見られるように、単位行列Ｐ₀は、行列全体に対角線上に配置されたＺ個の「１」を含み、他のすべての値は「０」である。

図５Ａにおいて、インデックス値ｉ＝「０」を有する行列セル位置は、４２×４２の単位部分行列である部分行列Ｐ₀を表し、インデックス値ｉ＝「４０」を有する図５Ａの左上のセル位置は、Ｐ₀の列を右に４０要素分シフトして得られた部分行列を表す。同様に、図５Ｂ〜図５Ｄの非ゼロ値ｉの部分行列Ｐ_iも、それぞれの単位行列Ｐ₀から取得されることが可能である。

図５Ａは、Ｚ＝４２である、符号レート１／２のＬＤＰＣパリティ検査行列Ｈ＝３３６行×６７２列を示す。図５Ｂは、Ｚ＝４２である、符号レート５／８のＬＤＰＣパリティ検査行列Ｈ＝２５２行×６７２列を示す。図５Ｃは、Ｚ＝４２である、符号レート３／４のＬＤＰＣパリティ検査行列Ｈ＝１６８行×６７２列を示す。図５Ｄは、Ｚ＝４２である、符号レート１３／１６のＬＤＰＣパリティ検査行列Ｈ＝１２６行×６７２列を示す。図５Ａ〜５Ｄでは、空白のエントリはすべてゼロのエントリを含むＺ×Ｚの部分行列を表す。

８０２．１１ａｙに対するロングコードワード長１３４４の低レートＬＤＰＣ符号の提案
図６Ａ〜図６Ｄは、［参考文献１］で８０２．１１ａｙに対して提案された、レートが１３／１６、３／４、５／８、および１／２の４つの低レートＬＤＰＣ符号を示す。上記のように、符号レートＫ／Ｎは、ＫビットのソースワードがＮビットのコードワードに符号化されることを示す。コードワード長Ｎ＝１３４４ビットの場合、１３／１６、３／４、５／８および１／２の符号レートは、それぞれ１０９２、１００８、８４０および６７２ビットの対応するソースワード長を持つ。

図６Ａ〜６Ｄに示されているロングＬＤＰＣ符号は、２段階リフティングプロセスにより生成される。図６Ａの例では、リフティング行列６０２を基本行列６０４に適用することにより、１３４４のコードワード長を有するレート１３／１６（１３４４、１０９２）のＬＤＰＣ符号６０６が生成される。基本行列６０４は、レート１３／１６長さ６７２である、ＩＥＥＥ８０２．１１ａｄで規定された区分されたＬＤＰＣ行列である。３行１６列の部分行列を有する、レート１３／１６の基本行列６０４は、「１」および「０」の発生している１２６行×６７２列の行列に適用されるＺ＝４２のリフティング係数に対応する。したがって、リフティング係数Ｚ＝４２による第１のリフティングは、レート１３／１６の基本行列６０４を提供し、次いで、リフティング行列６０２の適用により２回目のリフティングが行われ、レート１３／１６のＬＤＰＣ符号６０６を生成する。

図６Ａに示されるように、リフティング行列６０２は、８０２．１１ａｄのレート１３／１６の行列６０４と同じ数の行および列（３×１６）を有する。リフティング行列６０２の各セル要素には、３つの可能な値「１」、「０」、および「−１」のうちの１つが割り当てられる。基本行列６０４の部分行列が「−１」として示されるヌル（すなわち、すべてゼロのエントリ）である場合、リフティング行列６０４内の対応するエントリも「−１」として示される。例えば、リフティング行列６０４の行１、列１６のエントリは、基本行列６０２の行１、列１６の部分行列に対応する。リフティング行列６０４のエントリと基本行列６０２の部分行列の両方は「−１」の値を有する。

１３４４のコードワード長を有する１３／１６ＬＤＰＣ符号６０６を生成するために、リフティング行列６０２は、６７２のコードワード長を有する１３／１６ＬＤＰＣ基本行列６０４に適用される。特に、基本行列６０４の値「Ｖ」を有する部分行列について、対応するリフティング行列６０２のエントリが値「１」を有する場合、基本行列６０４にリフト行列６０２を適用すると、次のように４つの部分行列が生成される。

基本行列６０４の値「Ｖ」を有する部分行列について、対応するリフティング行列６０２のエントリが「０」の値を有する場合、リフト行列６０２を基本行列６０４に適用すると、次の４つの部分行列が生成される。

図６Ａでは値「２９」を有する基本行列６０４の行１、列１の部分行列の例では、リフティング行列６０２の行１、列１の対応するエントリは値「１」を有するので、リフティング行列６０２のエントリを基本行列６０４の対応する部分行列に適用すると、以下のように４つの部分行列が生成される。

同様に、値「４」を有する基本行列６０４の行３、列９の部分行列の例では、リフティング行列６０２の行３、列９の対応するエントリが値「０」を有するので、リフティング行列６０２のエントリを基本行列６０４の対応する部分行列に適用すると、以下のように４つの部分行列が生成される。

基本行列６０４内の値が「−１」である部分行列の場合、リフティング行列６０２の対応するエントリも値「−１」を有する。リフティング行列６０２の「−１」の値を持つ１つのエントリを基本行列６０４の対応する部分行列に適用すると、４つのヌル部分行列が生成される。

同様に、１３４４のコードワード長を有するレート１３／１６のＬＤＰＣ符号６０６を得るための上述の同じ規則は、図６Ｂ〜図６Ｄに示されるように、対応するリフティング行列６０２と共に使用してＩＥＥＥ８０２．１１ａｄで規定された、コードワード長６７２、符号レート３／４、５／８、および１／２の基本行列６０４に適用されることができ、それぞれ１３４４のコードワード長を有する、対応レート３／４、５／８、および１／２のＬＤＰＣ符号を生成する。

高レートＬＤＰＣ符号
ＩＥＥＥ８０２．１１ａｄ標準は、７／８（参考文献２）の高符号レートを有するＬＤＰＣ符号を規定している。同様に、上記の通り、［参考文献１］は、１２４８のコードワード長を有するレート７／８のＬＤＰＣ符号を提案している。レート７／８、長さ１２４８のＬＤＰＣ符号［参考文献１］は、上記のように、８０２．１１ａｄで規定されたレート１３／１６長さ６７２の基本ＬＤＰＣ符号から導出される、図６Ａに示す行列６０６で表される、レート１３／１６（１３４４，１０９２）のＬＤＰＣ符号から最初の９６パリティビットをパンクチャリングすることにより生成される。実装において、送信機はパンクチャリングされたビットを送信せず、受信機はパンクチャリングされたビットに対して１／０について等しい尤度を設定する。したがって、パンクチャリングによって生成される図６Ａの提案レート７／８のＬＤＰＣ符号は、ロング符号、低レートのＬＤＰＣ符号に対して提案された１３４４のコードワード長ではなく１２４８のコードワード長になる。

図４Ａ、図４Ｂに関して上述したように、送信前にＬＤＰＣコードワードに対してビットからシンボルへのマッピングが実行され、その後、定義された数のシンボル（例えば、４４８個のシンボルまたは８９６個のシンボル）を有するブロック（ＢＬＫ）にブロッキングされる。したがって、異なる符号レートに対して異なるコードワード長を使用すると、定義されたブロック長を有するデータフレーム構造が異なる符号レートをサポートすることを目的とする環境で非効率的なブロッッキングをもたらす可能性がある。特に、変調されたコードワードをデータブロックに組み立てるブロッッキングプロセスは、他のレートとは異なるコードワード長を使用するレート７／８のＬＤＰＣ符号の符号化と復号を実施するために追加プロセスが必要になる場合がある。１３／１６レート符号をパンクチャリングすることにより得られる、レート７／８、長さ１２４８のＬＤＰＣ符号の場合、パンクチャリングにより冗長性が増加し（符号化およびＳＣブロッキング中にゼロをパディングすること）、ＳＣブロッキングの複雑さが増す。

例えば、図７Ａは、左側に、１３４４のコードワード長（Ｎ＝１３４４、Ｋ＝１１７６）を使用するレート７／８のＬＤＰＣ符号に対するＳＣ ＱＰＳＫブロッキングの例を示し、右側に、１２４８のパンクチャリングされたコードワード長（Ｎ＝１２４８、Ｋ＝１０９２）を使用するレート７／８のＬＤＰＣ符号のＳＣ ＱＰＳＫブロッキングの例を示す。図７Ａの例は、ビットからシンボルへのマッピングにＱＰＳＫ変調を使用している。（Ｎ＝１３４４、Ｋ＝１１７６）ＱＰＳＫの場合、変調後の１３４４ビットコードワードは、６７２シンボルコードワードになる。それぞれ４４８個のシンボルを含む各３つのＳＣデータブロック（ＢＬＫ１、ＢＬＫ２、ＢＬＫ３）は、２つのシンボルコードワードから構成される（各ブロックは１つまたは２つのコードワードから構成される）。比較すると、（Ｎ＝１２４８、Ｋ＝１０９２）ＱＰＳＫの場合、変調後の１２４８ビットコードワードは、６２４シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各３９個のデータブロックは２８個のコードワードから構成され、各データブロックは１つまたは２つのコードワードから構成される。

図７Ｂは、（１２４８、１０９２）ＬＤＰＣ（右側）と比較した（１３４４、１１７６）ＬＤＰＣ（左側）によるＳＣ １６ＱＡＭブロッキングの例を示す。（１３４４、１１７６）ＬＤＰＣの場合、１６ＱＡＭでは、変調後の１３４４ビットコードワードは、１つの３３６シンボルコードワードになる。各３つのＳＣデータブロックは、４つの３３６シンボルコードワードから構築され、各４４８シンボルデータブロックは、２つのシンボルコードワードから構築される。ただし、（１２４８、１０９２）ＬＤＰＣの場合、符号化されたコードワードのそれぞれは１２４８ビットを含み、１６ＱＡＭ変調後に３１２シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各３９個のデータブロックは、５６個のコードワードから構成される。

同様に、図７Ｃは、（１２４８、１０９２）ＬＤＰＣ（右側）と比較した（１３４４、１１７６）ＬＤＰＣによるＳＣ ６４ＱＡＭブロッキングの例を示している。（１３４４、１１７６）ＬＤＰＣの場合、６４ＱＡＭでは、変調後の１３４４ビットコードワードは、１つの２２４シンボルコードワードになる。各４４８シンボルデータブロックは、２つの２２４シンボルコードワードから構成される。ただし、（１２４８、１０９２）ＬＤＰＣの場合、変調後の１つの１２４８ビットコードワードは、１つの２０８シンボルコードワードになる。その結果、ブロッキングプロセスはより複雑になり、各１３個のデータブロックは、２８個のコードワードから構築され、各データブロックは３個または４個のコードワードから構築される。

［参考文献２］は、Ｎ＝６７２のショートコードワード長に対する高レート７／８のＬＤＰＣ符号を提案している。図８を参照すると、［参考文献２］のレート７／８長さ６７２のＬＤＰＣ行列Ｈｎ８６０は、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０から行を加算することによって導出される。上記のように、８０２．１１ａｄ規定のレート３／４長さ６７２のＬＤＰＣ行列８５０は、リフト係数Ｚ＝４２を使用して１６８行（Ｎ−Ｋ＝１６８）×６７２列（Ｎ＝６７２）の元のバイナリ行列を区分することにより得られ、４行（Ｒ＝（Ｎ−Ｋ／４２））×１６列（Ｃ＝Ｎ／４２）として表現でき、各部分行列Ｐｉが適用される巡回シフトを表すインデックス値ｉによって配列要素で表される（または、「空白」または「ｎｕｌｌ」ですべてゼロの部分行列を示す「−」）３／４長さ６７２のＬＤＰＣ基本行列Ｈ８５０を提供する。ベース３／４長さ６７２のＬＤＰＣ行列Ｈ８５０から選択された行は、加算されて３／４長さ６７２のＬＤＰＣ行列Ｈｎ８５０を提供する。特に、基本符号行列Ｈの第１行Ｒ１および第３行Ｒ３からの部分行列８５０は、加算されて新しいＬＤＰＣ行列Ｈｎ８５０の第１行内の対応する列エントリに対する部分行列を提供し、基本符号行列Ｈ８５０の第２行Ｒ２および第４行Ｒ４からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ８５０の第２行内の対応する列エントリに対する部分行列を提供する。説明の目的で、図９は、モジュロ２加算を使用して、Ｚ＝４の単純化されたケースに対する巡回置換行列の加算を示す。

長さＮ＝１３４４を有する高レート７／８のロングＬＤＰＣ符号
次に、特に低レート符号、すなわちＮ＝１３４４に対して規定されたものと一致するコードワード長を提供する高レートの長いＬＤＰＣ符号を対象とする実施形態例を説明する。

図１０は、例示的な一実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１０２０を生成する方法を示す。図１０の例では、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が基本行列として使用されるが、リフティング係数はＺ＝４２からＺ＝８４に増加されてレート３／４長さ１３４４のＬＤＰＣ行列を中間行列Ｈ_int１０１０として生成する。特に、コードワードサイズ６７２×２＝１３４４を有する３／４レートのＬＤＰＣ行列Ｈ_int１０１０を構築するために、基本行列８５０の構造と列位置シフトは同じままであるが、リフティング係数はＺ＝４２からＺ＝８４に増加される。例えば、８０２．１１ａｄのコードワード長が６７２のバイナリ３／４基本行列８５０は、１６８行×６７２列、Ｚ＝４２を含む。図１０に示すように、区分された３／４基本行列８４０は、４行×１６列の部分行列を含み、各部分行列はＺ×Ｚ（４２×４２）のサイズを有する。リフティング係数Ｚが４２から８４に増加されると、中間の区分された、長さ３／４の１３４４ＬＤＰＣ行列Ｈ_int１０１０は、３３６行×１３４４列のバイナリ行列を表す４行×１６列の部分行列を含む。

例示的な実施形態において、中間レート３／４長さ１３４４のＬＤＰＣ行列Ｈ_intの選択された行は、加算されてコードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１０２０を生成する。特に、中間ＬＤＰＣ行列Ｈ_int１０１０の第１行Ｒ１および第３行Ｒ３からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１０２０の第１行内の対応する列エントリに対して部分行列を提供する。中間ＬＰＤＣ行列Ｈ_int１０１０の第２行Ｒ２および第４行Ｒ４からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１０２０の第２行内の対応する列エントリに対して部分行列を提供する。

図１１は、例示的な一実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１１３０を生成する方法のさらなる例示的な実施形態を示す。なお、図１１の例では、直前の例で説明した拡張リフティング係数を使用する代わりに、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が再び基本行列として使用される。リフティング行列１１１０は、中間行列Ｈ_int１１２０を生成するために使用される。リフティング行列１１１０は、最適化された誤り率性能をもたらす基準を使用した最適化検索により選択される。図示された実施形態では、リフティング行列１１１０は、その第１および第３行が相補的であり、かつその第２および第４行が相補的であるように選択される。

リフティング行列１１１０は、図６Ａ〜６Ｄに関して上述したのと同じ方法で、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０に適用され、中間行列Ｈ_int１１２０を生成する。結果の中間行列Ｈ_int１１２０は、部分行列要素の８行×３２列を含み、各部分行列列要素は、Ｚ×Ｚ（Ｚ＝４２）単位行列Ｐ０に適用される巡回シフトを示すインデックス値ｉ、またはすべて「０」の行列を示すヌル値で示される。したがって、区分された中間行列Ｈ_int１１２０は、３３６行×１３４４列のバイナリ行列を表す。

図１１に示されるように、中間行列Ｈ_int１１２０の周期的行は、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１１３０を生成するために加算される。特に、中間行列Ｈ_int１１２０の第１行Ｒ１および第５行Ｒ５からの部分行列は、モジュロ２加算を使用して加算されて新しいＬＤＰＣ行列Ｈ_l１１３０の第１行内の対応する列エントリに対して部分行列を提供する。同様に、中間行列Ｈ_int１１２０の第２および第６行は、新しいＬＤＰＣ行列Ｈ_l１１３０の第２行に加算される。中間行列Ｈ_int１１２０の第３および第７行は加算されて新しいＬＤＰＣ行列Ｈ_l１１３０の第３行を提供する。中間行列Ｈ_int１１２０の第４および第８行は、加算されて新しいＬＤＰＣ行列Ｈｎ１１３０の第４行を提供する。図１１に示すように、区分されたＬＤＰＣ行列Ｈ_l１１３０は、部分行列要素の４行×３２列を含み、各部分行列要素は、バイナリ行列Ｈ_lが１６８行×１３４４列のサイズを有するようにＺ＝４２のＺ×Ｚ部分行列を表す。

図１１の例は、行列Ｈ_l１１３０を生成するためにリフティングステップと加算ステップの組み合わせに依存することが理解されるであろう。

少なくともいくつかの例では、図１１に示すリフティング行列１１１０の代わりに異なる最適化されたリフティング行列が使用されることが可能であり、この点に関して、図１２は、リフティング行列１１１０の代わりにいくつかの例で使用し得るさらなる最適化されたリフティング行列１２１０の例を示す。

図１３は、別の例示的な実施形態による、コードワード長Ｎ＝１３４４を有するレート７／８のＬＤＰＣ行列Ｈ_l１３３０を生成する方法のさらなる例示的な実施形態を示す。図１３の例では、８０２．１１ａｄ規定のレート３／４長さ６７２（６７２、５０４）のＬＤＰＣ行列Ｈ８５０が基本行列として再び使用され、特に、レート７／８長さ６７２のＬＤＰＣ行列Ｈｎ８６０を中間行列として図８に関して上述した同じ方法で生成するために使用される。２行×１６列の最適化されたリフティング行列１３１０は、上記と同じリフティング行列技術を使用して、レート７／８長さ６７２のＬＤＰＣ行列Ｈｎ８６０に適用されてレート７／８長さ１３４４のＬＤＰＣ行列Ｈ_l１３３０を取得する。図１３に示すように、区分されたＬＤＰＣ行列Ｈ_l１３２０は、８行×３２列の部分行列要素を含み、各部分行列要素は、バイナリ行列Ｈ_l１３２０が３３６行×１３４４列のサイズを有するようにＺ＝４２のＺ×Ｚ部分行列を表す。

例示的な実施形態では、最適化された誤り率性能を提供するリフティング行列の最適化検索を実行することにより最適化されたリフティング行列が選択される。最適化されたリフティング行列１３１０の場合、いくつかの例示的な実施形態では、ＬＤＰＣエンコーダでの符号化とビットーシンボル変調器２０６での変調との間にランダムインターリーバが含まれる。

少なくともいくつかの例では、異なる最適化リフティング行列が図１３に示す使用されることができ、この点に関して、図１４は、いくつかの例でリフティング行列１３１０の代わりに使用され得る、さらなる最適化リフティング行列１４１０の例を示す。最適化されたリフティング行列１４１０の場合、いくつかの例示的な実施例では、通常の行−列インターリーバがＬＤＰＣエンコーダでの符号化とビット−シンボル変調器２０６での変調の間に含まれる。

少なくともいくつかの構成において、７／８長さ１３４４のＬＤＰＣ行列Ｈｌの実施形態は、以下の特徴、すなわち、１１ａｄと共存する、ＩＥＥＥ８０２．１１ａｙで提案されている異なる符号レートの他のＬＤＰＣコードから１３４４のコードワード長を変更しないレート７／８のＬＤＰＣコードを提供する、符号化とシングルキャリアブロッキングの冗長性（ゼロをパディングする）を減少する、新しいレート７／８のＬＤＰＣ符号を最適化してパンクチャリングされたソリューションと同等以上の性能を実現する特徴のうちの１つまたは複数を提供することができるＬＤＰＣ構造を提供する。

デコーダと復号方法
ＬＤＰＣ符号化信号は、ＳＴＡ１０２またはＡＰ１０４の受信機で受信され得る。図１５Ａの例に示されるように、受信機は、等化およびデブロッキングモジュール１５０２、復調器１８０、ＬＬＲ計算機１５０６、およびＬＤＰＣデコーダ１９０を含む。オプションとして、ＬＬＲ計算器１５０６は、復調器１８０の構成要素とすることができる。図１５Ｂに示すように、受信したＬＤＰＣ符号化信号では、等化およびデブロッキングモジュール１５０２はまず、受信信号１５０１を等化して受信信号が送信されるチャネルによって引き起こされるシンボル間干渉を低減し、次に等化信号をデブロックしてコードワードシンボルを復元する（ステップ１５２２）。復調器１８０は、例えば、ＢＰＳＫ、ＱＰＳＫ、１６ＱＡＭ、または６４ＱＡＭによって、デブロックされたコードワードシンボルをビット単位のコードワードに復調する（ステップ１５２４）。ＬＬＲ計算器１８０は、デブロックされたコードワードシンボルのビット値の対数尤度比を生成するために使用し得る（ステップ１５２６）。対数尤度比は、ＬＤＰＣデコーダ１９０の入力として使用されてもよい。ＬＤＰＣデコーダ１９０は次に、ソースワードを符号化する際に使用されるＬＤＰＣ行列Ｈ_nを使用して、１×Ｎ行ベクトルＳを有する復調信号を復号してもよい（ステップ１５２８）。ＬＤＰＣデコーダ１９０は、１×Ｋソースワード行ベクトル

を回復するために１×Ｎ行ベクトル

を生成する。有効なコードワード

であるためには、

である。ＬＤＰＣ符号化信号を復号するためにはさまざまなアルゴリズム、例えば、メッセージパッシングアルゴリズムが利用可能である。図１６は、メッセージパッシングアルゴリズムを使用してＬＤＰＣ符号化ソースワードを復号するＬＤＰＣデコーダの例である。他の復号アルゴリズムを使用してＬＤＰＣ復号を実施してもよい。メッセージパッシングアルゴリズムが使用される場合、ＬＤＰＣデコーダ１９０は、コントローラ１６０２、チェックノードモジュール１６０４、および可変ノードモジュール１６０６を含み得る。

上述のように、送信信号のＬＤＰＣ符号化情報は、ソースワードを符号化するために使用される、Ｋ／ＮレートのＬＤＰＣ符号Ｈ_n＝（Ｎ−Ｋ）×ＮのＬＤＰＣ行列の情報など、送信されるフレームに含まれ得る。本出願の一実施形態では、ＬＤＰＣデコーダ１９０では、リフティング係数Ｚを用いて、Ｋ／ＮレートのＬＤＰＣ符号Ｈ_n＝（Ｎ−Ｋ）×Ｎを使用してもよい。符号化プロセスで説明したように、Ｈ_nは複数の部分行列から構成され、各部分行列はＺ×Ｚのサイズを有する。パリティ検査行列を生成する方法は、符号化プロセスで説明されている。

ビット単位のコードワードは、例えば、ＬＬＲ値を持つメッセージパッシングアルゴリズム（ＭＰＡ）を使用して、行列Ｈ_lで復号されてもよい。図１７の例に示すように、ＭＰＡを使用したＬＤＰＣ復号は、ＬＤＰＣパリティ検査行列Ｈ_lのグラフィカル表現である、タナーグラフの構造を使用する反復復号アルゴリズムである。ＬＤＰＣデコーダ１９０において、各チェックノード１７０２は、それがそのパリティ検査方程式における唯一の消去されたビットである場合、ＬＬＲ値に基づいて消去されたビットの値を決定する。メッセージは、タナーグラフのエッジ１７０６に沿って渡される。アルゴリズムの各反復については、各変数ノード１７０４は、変数ノード１７０４が接続されている各検査ノード１７０２にメッセージ（「外部情報」）を送信する。各検査ノード１７０２は、メッセージ（「外部情報」）を、検査ノード１７０２が接続されている変数ノード１７０４に送信する。この文脈における「外部」とは、検査ノード１７０２または変数ノード１７０４がすでに所有している情報がそのノードに渡されないことを意味する。各コードワードビットに対する事後確率は、ＬＬＲ計算機１５０６で受信された信号と、Ｈ_lで定義されたパリティ制約とに基づいて計算される、すなわち、有効なコードワード

であるためには、

である。

ＬＤＰＣデコーダ１９０の積層アーキテクチャでは、Ｚ個の並列検査ノードプロセッサは、パリティ検査行列のＺ行の部分行列に関連するエッジのメッセージを順次処理する。例では、Ｚ＝４２であり、エッジは１６個である。巡回シフト構造は、並列プロセッサに単純なバレルシフタを供給可能にするデコーダアーキテクチャを簡素化する。層の処理が終了すると、パリティ検査プロセッサは再初期化され、次の層が処理される。

本開示は、開示された方法およびシステムの例を実施するための特定の例示的なアルゴリズムおよび計算を提供する。しかしながら、本開示は、特定のアルゴリズムまたは計算に縛られない。本開示は、特定の順序のステップを備える方法およびプロセスを説明しているが、本方法およびプロセスの１つまたは複数のステップは、適宜省略または変更されてもよい。１つまたは複数のステップは、適宜、説明されている順序以外の順序で実行し得る。

前述の実施形態の説明を通して、本発明は、ハードウェアのみを使用して、またはソフトウェアおよび必要な汎用性のハードウェアプラットフォームを使用して、またはハードウェアとソフトウェアの組み合わせによって実装され得る。そのような理解に基づいて、本発明の技術的解決策は、ソフトウェア製品の形態で具現化され得る。ソフトウェア製品は、コンパクトディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、ＵＳＢフラッシュドライブ、またはハードディスクである、不揮発性または非一時的な記憶媒体に格納してもよい。ソフトウェア製品は、コンピュータデバイス（パーソナルコンピュータ、サーバ、またはネットワークデバイス）が本発明の実施形態で提供される方法を実行できるようにする多数の命令を含む。

本発明およびその利点が詳細に説明されたが、本出願では、添付の特許請求の範囲によって規定される本発明から逸脱することなく、様々な変形、置換および変更が実施可能であることを理解されたい。

さらに、本出願の範囲は、本明細書に記載のプロセス、機械、製造、物質の組成、手段、方法、およびステップの特定の実施形態に限定されることを意図していない。当業者が本発明の開示から容易に理解するように、本明細書に記載の対応する実施形態と実質的に同じ機能を実行する、または実質的に同じ結果を達成する、現在するあるいは今後開発されるプロセス、機械、製造、組成物、手段、方法、またはステップは、本発明に従って利用され得る。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質の組成、手段、方法、またはステップをその範囲内に含むことを意図している。

Claims (21)

1. ソースワードを符号化する方法であって、
   １×Ｋのソースワード行ベクトル
   を受信するステップと、
   １×Ｎのコードワードベクトル
   を生成するステップであり、
   Ｇはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列である、ステップと
   を含み、
   Ｈ_lは、基本パリティ検査行列Ｈから、最適化されたリフティング行列を前記基本パリティ検査行列Ｈに適用することにより導出され、前記最適化されたリフティング行列は、
   または
   である、方法。
2. 前記中間基本パリティ検査行列の異なる行を加算してＨ_lを取得する、請求項１に記載の方法。
3. Ｈ_lは、
   である、請求項１または２に記載の方法。
4. ソースワードを符号化する方法であって、
   １×Ｋのソースワード行ベクトル
   を受信するステップと、
   １×Ｎのコードワードベクトル
   を生成するステップであり、Ｇはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列である、ステップと
   を含み、
   Ｈ_lは、基本パリティ検査行列Ｈから、前記基本パリティ検査行列Ｈの異なる行を加算して中間パリティ検査行列を取得し、リフティング行列を前記中間基本パリティ検査行列に適用してＨ_lを取得することにより、導出される、方法。
5. 前記リフティング行列は、
   または
   である、請求項４に記載の方法。
6. 前記基本パリティ検査行列Ｈは、レート３／４長さ６７２のコードワードに対して８０２．１１ａｄで規定されているＬＤＰＣ行列である、請求項１から５のいずれか一項に記載の方法。
7. ソースワードを符号化する方法であって、
   １×Ｋのソースワード行ベクトル
   を受信するステップと、
   １×Ｎのコードワードベクトル
   を生成するステップであり、
   Ｇはパリティ検査行列Ｈ_lから導出されたＫ×Ｎの生成行列である、ステップとを含み、
   Ｈ_lは、Ｋ／Ｎ未満のワードベクトルサイズに対するコードワードベクトルサイズのコードワード生成をサポートするように設計された基本パリティ検査行列Ｈから導出され、
   はバイナリ行列であり、
   は次数ｎ−ｋの単位行列であり、「Ｔ」はマトリックス転置を示す場合、
   であり、前記パリティ検査行列は
   であり、
   Ｈ_lは、前記基本パリティ検査行列Ｈに適用されるリフティング係数を増加させて拡張基本パリティ検査行列を取得し、前記拡張基本パリティ検査行列の異なる行を加算してＨ_lを取得することにより、前記基本パリティ検査行列Ｈから導出される、方法。
8. Ｈ_lは、前記基本パリティ検査行列Ｈの異なる行を加算して中間パリティ検査行列を取得し、リフティング行列を前記中間基本パリティ検査行列に適用してＨ_lを取得することにより、前記基本パリティ検査行列Ｈから導出される。請求項７に記載の方法。
9. 前記基本パリティ検査行列Ｈは、５０４ビットの入力ソースワードベクトルサイズから６７２ビットの出力コードワードベクトルサイズのコードワード生成をサポートするように設計されているレート３／４の低密度パリティ検査（ＬＤＰＣ）行列であり、前記基本パリティ検査行列Ｈは４行×１６列の行列に区分でき、
   ここで各区分された行列要素は、対応する４２ビット×４２ビットの部分行列を表し、各４２ビット×４２ビットの部分行列は、４２ビット×４２ビットのバイナリ単位行列の巡回置換であるか、すべてゼロ値を含むかのいずれかであり、前記バイナリ単位行列の巡回置換に対応する前記要素は、前記要素に対応する前記部分行列を取得するために前記バイナリ単位行列に適用される前記循環シフトを示す整数インデックス値によって示され、すべてゼロ値を含む部分行列に対応する前記要素は、空白要素で示される、請求項７から８のいずれか一項に記載の方法。
10. Ｎ１３４４であり、Ｋ／Ｎの比率は７／８である、請求項７から９のいずれか一項に記載の方法。
11. Ｎ１３４４であり、Ｋ／Ｎの比率は７／８であり、
    前記基本パリティ検査行列Ｈに適用される前記リフティング係数を増大して前記拡張基本パリティ検査行列を取得するステップは、４２ビット×４２ビットのバイナリ単位行列のサイズを８４ビット×８４ビットのバイナリ単位行列に増大し、前記基本パリティ検査行列Ｈに対応する８４ビット×８４ビットの部分行列の前記拡張４行×１６列の行列を決定するステップを含み、
    前記拡張基本パリティ検査行列の異なる行を加算してＨ_lを取得するステップは、モジュロ２加算を使用して前記拡張基本パリティ検査行列の第１行および第３行からの部分行列を加算してＨ_l１０２０の第１行内の対応する列エントリに対して部分行列を提供し、モジュロ２加算を使用して拡張基本パリティ検査行列の第２行および第４行からの前記部分行列を加算してＨ_l１０２０の第２行内の対応する列エントリに対して部分行列を提供するステップを含む、請求項７に記載の方法。
12. Ｎ１３４４であり、Ｋ／Ｎの比率は７／８であり、
    リフティング行列を前記基本パリティ検査行列Ｈに適用して前記中間パリティ検査行列を取得するステップは、４行×１６列の最適化されたバイナリリフティング行列を前記区分された４行×１６列の行列に適用してそれぞれ４２ビット×４２ビットのバイナリ単位行列の巡回置換であるか、すべてゼロ値を含むかのいずれかである４２ビット×４２ビットの部分行列の８行および３２列を持つ前記中間パリティ検査行列を取得するステップを含み、
    前記中間基本パリティ検査行列の異なる行を加算してＨ₁を取得するステップは、前記中間パリティ検査行列の第１行と第５行を加算してＨ_lの第１行を取得するステップと、前記中間パリティ検査行列の第２行と第６行を加算してＨ_lの第２行を取得するステップと、前記中間パリティ検査行列の第３行と第７行を加算してＨ_lの第３行を取得するステップと、前記中間パリティ検査行列の第４行と第８行を加算してＨ_lの第４行を取得するステップとを含み、前記リフティング行列は、
    または
    である、請求項１０に従属する請求項７に記載の方法。
13. Ｈ_lは、
    によって表される、請求項１２に記載の方法。
14. Ｎ１３４４であり、Ｋ／Ｎの比率は７／８であり、
    前記基本パリティ検査行列Ｈの異なる行を加算して前記中間パリティ検査行列を取得するステップは、前記区分された基本パリティ検査行列の第１行と第３行を加算し、区分された基本パリティ検査行列の第２行と第４行を加算して２つの行を有し、また次のように表される前記中間パリティ検査行列を取得するステップを含み、
    リフティング行列を前記中間基本パリティ検査行列に適用してＨ_lを取得するステップは、２行×１６列の最適化されたバイナリリフティング行列を前記区分された２行ｘ１６列の中間パリティ検査行列に適用して、それぞれ４２ビット×４２ビットのバイナリ単位行列の巡回置換か、またはすべてゼロ値を含むかのいずれかである４２ビット×４２ビットの部分行列の４行および３２列を持つＨ_lを取得するステップを含む、請求項８に記載の方法。
15. 前記リフティング行列は、
    により表される、請求項１４に記載の方法。
16. 前記リフティング行列は、
    により表される、請求項１４に記載の方法。
17. Ｈ_lは、
    により表される、請求項７または８に記載の方法。
18. 前記中間基本パリティ検査行列の行１と行３が加算される、請求項２に記載の方法。
19. 前記中間基本パリティ検査行列の行２と行４が加算される、請求項２または１８に記載の方法。
20. 前記リフティング行列は、空白の行−列エントリと非空白の行−列エントリで構成され、前記中間基本パリティ検査行列の加算された部分行列に対応する両方の非空白エントリのペアは相補的である、請求項２、１８または１９に記載の方法。
21. プロセッサを備えるシステムであって、前記プロセッサは前記システムに請求項１から２０のいずれか一項に記載の方法を実行させるように構成される、システム。