KR102266736B1 - 반도체 소자 - Google Patents

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Abstract

실시 예의 반도체 소자는 기판과, 기판 위에 에피층 및 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 에피층과 콘택하는 클러스터 전극을 포함한다.

Description

반도체 소자{Semiconductor device}
실시 예는 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 물질은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성캐리어 밀도 등 전력용 스위치 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
전력용 반도체 소자로서, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등이 있다.
이러한 반도체 소자의 경우 누설 전류의 변동 폭이 불균일하여 항복 전압이 낮고 소자의 특성을 예측할 수 없어 신뢰성이 떨어지는 문제가 있다.
실시 예는 우수한 항복 전압 특성을 갖는 반도체 소자를 제공한다.
실시 예의 반도체 소자는, 기판; 상기 기판 위에 에피층; 및 상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극을 포함할 수 있다.
상기 복수의 입자는 구, 반구, 또는 다면체 중 적어도 하나의 형상을 가질 수 있다.
상기 반도체 소자는, 상기 복수의 입자와 상기 에피층 사이에 쐐기 모양으로 배치된 제1 산화층을 더 포함할 수 있다. 또는, 상기 반도체 소자는, 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층을 더 포함할 수 있다.
복수의 상기 제1 산화층의 이격 거리는 상기 복수의 입자 각각의 평균 직경과 동일할 수 있다. 또는 복수의 상기 제1 산화층의 이격 거리는 0보다 크고 수백 ㎛보다 작을 수 있다.
상기 반도체 소자는, 상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 더 포함할 수 있다. 상기 제2 산화층은 상기 복수의 입자와 이격되어 배치될 수도 있고, 상기 복수의 입자와 콘택하며 배치될 수도 있다.
상기 제2 산화층은 판형 단면 형상을 가질 수 있다.
상기 반도체 소자는 상기 복수의 입자와 상기 에피층 사이에 배치된 제1 산화층; 및 복수의 상기 제1 산화층 사이에서 상기 에피층 위에 배치된 제2 산화층을 더 포함할 수 있다.
제1 및 제2 산화층은 일체로 형성될 수 있다. 또는, 상기 제1 및 제2 산화층은 서로 이격되어 배치될 수 있다.
상기 반도체 소자는, 기판의 저면에 배치된 하부 전극을 더 포함할 수 있다.
상기 반도체 소자는, 상기 복수의 입자와 각각 연결된 복수의 와이어를 더 포함할 수 있다.
상기 복수의 입자는 서로 등간격으로 배치되거나 서로 다른 간격으로 배치될 수 있다.
상기 복수의 입자는 매트릭스 형태로 배치된 평면 형상을 갖거나, 벌집 형태로 배치된 평면 형상을 갖거나, 또는 랜덤하게 배치된 평면 형상을 가질 수 있다.
입자 각각은 Ag, Al, Au, Cr, Cu, Ni, Ti, 또는 W 중 적어도 하나를 포함할 수 있다.
상기 에피층 또는 상기 기판 중 적어도 하나는 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ 족 화합물 반도체 중 적어도 하나를 포함할 수 있다.
상기 복수의 입자 각각의 체적은 수 ㎛3 내지 수백 ㎛3일 수 있다.
상기 에피층은 발광 구조물을 포함하고, 상기 발광 구조물은 상기 기판 위에 배치된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함할 수 있다.
또는, 상기 에피층은 상기 기판 위에 채널층; 및 상기 채널층 위에 배치되며, 상기 채널층과 이종 접합 계면을 형성하는 전자 공급층을 포함하고, 상기 클러스터 전극은 상기 전자 공급층 위에 배치될 수 있다.
상기 제1 산화층은 상기 입자보다 작을 수 있고, 상기 제2 산화층은 상기 입자보다 작을 수 있다.
실시 예에 의한 반도체 소자는 전극이 복수의 입자 형태로 되어 있어 전계가 집중되지 않고 분산되어 우수한 항복 전압 특성과 개선된 내전압 특성을 가질 수 있고, 전극 형성용 마스킹 공정과 식각 공정이 불필요항 공정 단가를 절감시킬 수 있고, 공정 시간을 단축시킬 수 있다.
도 1은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 3은 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 5는 또 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 6a 내지 도 6c는 실시 예에 의한 반도체 소자의 다양한 평면도를 나타낸다.
도 7a는 비교 례에 의한 반도체 소자의 단면도 및 전계 그래프를 나타내고, 도 7b는 도 2에 도시된 반도체 소자의 단면도 및 전계 그래프를 나타낸다.
도 8a 내지 도 8d는 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 9는 도 2에 도시된 반도체 소자의 일 적용 례의 단면도를 나타낸다.
도 10은 도 2에 도시된 반도체 소자의 다른 적용 례의 단면도를 나타낸다.
도 11은 실시 예에 의한 발광 소자 패키지의 단면도를 나타낸다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 일 실시 예에 의한 반도체 소자(100A)의 단면도를 나타낸다.
도 1에 도시된 반도체 소자(100A)는 기판(110), 에피층(120) 및 클러스터(cluster) 전극(130)을 포함할 수 있다.
기판(110) 위에 에피층(120)이 배치될 수 있다. 여기서, 기판(110) 또는 에피층(120) 중 적어도 하나는 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ 족 화합물 반도체 중 적어도 하나를 포함할 수 있다. 예를 들어, 기판(110) 및 에피층(120) 각각을 구현할 수 있는 Ⅳ족 반도체로서 탄소(C), 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC) 등이 있고, Ⅲ-Ⅴ족 화합물 반도체로서 갈륨 비소(GaAs), 갈륨 질소(GaN) 등이 있고, Ⅱ-Ⅵ 족 화합물 반도체로서 산화 아연(ZnO), 아연 셀레늄(ZnSe), 카드뮴 텔레늄(CdTe) 등이 있다.
또한, 기판(110)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(110)은 사파이어(Al203), GaP, InP, 또는 Ga203 중 적어도 하나를 포함할 수 있다.
또한, 기판(110)과 에피층(120)은 서로 동종의 물질을 포함할 수도 있고 이종의 물질을 포함할 수도 있다.
클러스터 전극(130)은 에피층(120) 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 에피층(120)과 전기적으로 콘택할 수 있다. 도 1의 경우, 클러스터 전극(130)은 4개의 입자(130-1, 130-2, 130-3, 130-4)를 갖는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면 클러스터 전극(130)에 포함되는 입자의 개수는 4개보다 많거나 적을 수 있다.
클러스터 전극(130)의 복수의 입자(130-1 내지 130-4) 각각은 은(Ag), 알루미늄(Al), 금(Au), 크롬(Cr), 구리(Cu), 니켈(Ni), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있으나, 실시 예는 복수의 입자(130-1 내지 130-4) 각각의 구성 물질에 국한되지 않는다.
복수의 입자(130-1 내지 130-4)는 서로 등간격으로 배치될 수도 있고 서로 다른 간격으로 배치될 수도 있다. 도 1을 참조하면, 서로 인접하는 입자(130-1, 130-2) 간의 이격된 거리(L1)와, 서로 인접하는 다른 입자(130-2, 130-3) 간의 이격된 거리(L2)와, 서로 인접하는 또 다른 입자(130-3, 130-4) 간의 이격된 거리(L3)는 서로 동일할 수도 있고 서로 다를 수도 있다.
또한, 복수의 입자(130-1 내지 130-4) 각각의 체적은 수 ㎛3 내지 수백 ㎛3일 수 있으나, 실시 예는 복수의 입자(130-1, 130-2, 130-3, 130-4)의 크기에 국한되지 않는다.
또한, 복수의 입자(130-1 내지 130-4)의 체적은 서로 동일할 수도 있고, 서로 다를 수도 있다.
또한, 복수의 입자(130-1 내지 130-4)는 도 1에 도시된 바와 같이 구(sphere) 형상을 가질 수 있지만, 실시 예는 이에 국한되지 않는다. 즉, 복수의 입자(130-1, 130-2, 130-3, 130-4)는 구, 반구, 또는 다면체 중 적어도 하나의 형상을 가질 수 있다.
또한, 복수의 입자(130-1 내지 130-4)는 서로 동일한 형상을 가질 수도 있고 서로 다른 형상을 가질 수도 있다.
또한, 도 1에 도시된 반도체 소자(100A)는 하부 전극(140)을 더 포함할 수 있다. 하부 전극(140)은 기판(110)의 저면(110A)에 배치될 수 있다. 하부 전극(140)은 금속 물질을 포함할 수 있다. 예를 들어, 하부 전극(140)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 하부 전극(140)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다.
도 2는 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타낸다.
도 1에 도시된 반도체 소자(100A)와 달리, 도 2에 도시된 반도체 소자(100B)는 제1 산화층(150)을 더 포함할 수 있다. 이를 제외하면, 도 2에 도시된 반도체 소자(100B)는 도 1에 도시된 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 중복되는 설명을 생략하거나 도 1에 도시된 반도체 소자(100A)에 대한 설명으로 대신한다.
도 2에 도시된 바와 같이, 제1 산화층(150)은 복수의 입자(130-1 내지 130-4)와 에피층(120) 사이의 공간에 배치될 수 있다. 이때, 제1 산화층(150)은 복수의 입자(130-1 내지 130-4) 또는 에피층(120) 중 적어도 하나와 전기적으로 콘택할 수 있다.
또한, 제1 산화층(150)은 입자보다 크기가 작을 수 있다.
또한, 제1 산화층(150)은 복수의 입자(130-1 내지 130-4)와 에피층(120) 사이의 빈 공간에 박히는 쐐기 모양으로 배치될 수도 있다.
또한, 복수의 제1 산화층(150) 간의 이격 거리(d)는 복수의 입자(130-1 내지 130-4) 각각의 평균 직경(D)과 동일할 수 있으나, 실시 예는 이에 국한되지 않는다. 여기서, 평균 직경(D)이란, 복수의 입자(130-1 내지 130-4)의 직경의 평균치를 의미하며, 예를 들어, 수십 ㎛ 내지 수백 ㎛일 수 있다.
또한, 복수의 제1 산화층(150) 사이의 이격 거리(d)가 0 이하일 경우 제1 산화층(150)의 트랩 전하(trapped charge)가 증가하여 전류 효율 및 C-V 특성이 감소할 수 있다. 또한, 이격 거리(d)가 수백 ㎛보다 클 경우, 주어진 면적에서 복수의 입자(130-1 내지 130-4)의 밀도가 감소하여 전류 효율 특성이 감소할 수 있다. 이 경우, 전류 밀도는 200 A/㎠ 보다 작아질 수 있다. 따라서, 이격 거리(d)는 0보다 크고 수백 ㎛보다 작을 수 있다.
도 3은 또 다른 실시 예에 의한 반도체 소자(100C)의 단면도를 나타낸다.
도 1에 도시된 반도체 소자(100A)와 달리, 도 3에 도시된 반도체 소자(100C)는 제2 산화층(160A, 160B)을 더 포함할 수 있다. 이를 제외하면, 도 3에 도시된 반도체 소자(100C)는 도 1에 도시된 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 중복되는 설명을 생략하거나 도 1에 도시된 반도체 소자(100A)에 대한 설명으로 대신한다.
제2 산화층(160A, 160B)은 복수의 입자(130-1 내지 130-4) 사이에서 에피층(120) 위에 배치될 수 있다. 이때, 도 3에 도시된 바와 같이 제2-1 산화층(160A)은 복수의 입자(130)와 이격되어 배치될 수도 있고, 제2-2 산화층(160B)은 입자(130)와 콘택하며 배치될 수도 있다. 즉, 제2-2 산화층(160B)은 제1 산화층(150)과 동일한 모습을 갖는다.
또한, 제2 산화층(160, 160B)은 입자보다 크기가 작을 수 있다.
또는, 반도체 소자(100C)는 복수의 입자(130-1 내지 130-4)와 이격되어 배치된 제2-1 산화층(160A)만을 포함할 수도 있고, 복수의 입자(130-1 내지 130-4)와 콘택하여 배치된 제2-2 산화층(160B)만을 포함할 수도 있다.
도 4는 또 다른 실시 예에 의한 반도체 소자(100D)의 단면도를 나타낸다.
도 3에 도시된 제2 산화층(160A, 160B)과 마찬가지로, 도 4에 도시된 제2 산화층(170)은 복수의 입자(130-1 내지 130-4) 사이에서 에피층(120) 위에 배치된다. 그러나, 도 3에 도시된 제2 산화층(160A, 160B)과 달리, 도 4에 도시된 제2 산화층(170)은 판(plate)형 단면 형상을 가질 수 있다. 이를 제외하면, 도 4에 도시된 반도체 소자(100D)는 도 1에 도시된 반도체 소자(100A)와 동일하므로 동일한 참조부호를 사용하였으며, 중복되는 설명을 생략한다.
또한, 제2 산화층(170)의 두께(t)는 2 ㎚일 수 있으며, 자연 산화막일 수도 있다.
도 5는 또 다른 실시 예에 의한 반도체 소자(100E)의 단면도를 나타낸다.
제1 산화층(150)만을 포함하는 도 2에 도시된 반도체 소자(100B)와 달리 도 5에 도시된 반도체 소자(100E)는 제1 산화층(150)뿐만 아니라 제2-1 산화층(160A)을 더 포함할 수도 있다.
즉, 도 5에 도시된 제1 산화층(150)은 도 2에 도시된 제1 산화층(150)과 동일하게 복수의 입자(130-1 내지 130-4)와 에피층(120) 사이에 배치될 수 있다. 또한, 도 3에 도시된 제2-1 산화층(160A)과 동일하게 제2 산화층(160A)은 제1 산화층(150) 사이에서 에피층(120) 위에 배치될 수 있다. 이때, 제2 산화층(160A) 대신에, 입자(130-1)와 전기적으로 콘택되는 도 3에 도시된 제2-2 산화층(160B)이 제1 산화층(150)과 함께 에피층(120) 위에 배치될 수도 있다.
도 5에 도시된 바와 같이, 제1 및 제2 산화층(150, 160A)은 서로 이격되어 배치될 수 있다. 또는, 도 5에 도시된 바와 달리, 제1 및 제2 산화층(150, 160A)은 일체로 형성될 수도 있다.
또한, 전술한 제1 또는 제2 산화층(150, 160A, 160B)의 폭은 나노(㎚) 크기일 수 있다.
실시 예에 의한 반도체 소자가 도 1 내지 도 5에 도시된 반도체 소자(100A 내지 100E) 중 도 4에 도시된 바와 같이 구현될 경우 우수한 항복 전압 특성을 갖고, 도 2에 도시된 바와 같이 구현될 경우 우수한 전류 효율을 가질 수 있다.
도 6a 내지 도 6c는 실시 예에 의한 반도체 소자(100F, 100G, 100H)의 다양한 평면도를 나타낸다.
도 6a 내지 도 6c에 도시된 반도체 소자(100F, 100G, 100H) 각각은 도 1 내지 도 5에 도시된 반도체 소자(100A, 100B, 100C, 100D, 100E)의 단면 형상을 가질 수 있다.
먼저, 도 6a에 도시된 바와 같이, 반도체 소자(100F)에서 복수의 입자(130)는 매트릭스 형태로 배치된 평면 형상을 가질 수 있다. 또는, 도 6b에 도시된 바와 같이, 반도체 소자(100G)에서 복수의 입자(130)는 랜덤하게 배치된 평면 형상을 가질 수도 있다. 또는, 도 6c에 도시된 바와 같이, 반도체 소자(100H)에서 복수의 입자(130)는 벌집(honeycomb) 형태로 배치된 평면 형상을 가질 수도 있다. 그 밖에, 비록 도시되지는 않았지만, 복수의 입자(130)는 다양한 평면 형상을 가질 수도 있다. 즉, 또 다른 실시 예에 의하면, 반도체 소자는 도 6a 내지 도 6c에 도시된 평면 형상이 혼재된 복수의 입자(130)를 포함할 수도 있다.
또한, 전술한 복수의 입자(130) 사이의 간격이 작을 경우 즉, 복수의 입자의 밀도가 높을 경우 온 저항(rON)아 지고 문턱 전압(Vth)이 낮아질 수 있다.
도 7a는 비교 례에 의한 반도체 소자의 단면도 및 전계(electric field) 그래프를 나타내고, 도 7b는 도 2에 도시된 반도체 소자(100B)의 단면도 및 전계 그래프를 나타낸다. 도 7a 및 도 7b에 도시된 전계 그래프에서, 횡축은 거리(x)를 나타내고 종축은 전계를 나타낸다.
도 7a에 도시된 비교 례에 의한 반도체 소자는 기판(110), 에피층(120) 및 판형 전극(30)으로 구성될 수 있다. 전극(30)이 이와 같은 형태를 가질 경우, 전극(30)의 경계(interface)의 가장 자리(edge)(x=x1, x=x2)에서 전계가 집중되므로, 각 가장 자리(x=x1, x=x2)제1 전계(E=E1)가 매우 높음을 알 수 있다. 이로 인해, 항복(breakdown)이 발생할 때 도 7a에 도시된 반도체 소자는 동작 불능 상태가 될 수도 있다.
반면에, 도 7b에 도시된 실시 예에 의한 반도체 소자(100B)에서, 클러스터 전극(130)은 복수의 입자(130-1 내지 130-4)로 이루어지므로, 도 7a와 비교할 때 입자(130-1 내지 130-4)의 각 지점(x3, x4, x5, x6)에서의 제2 전계(E2)가 제1 전계(E1)보다 매우 낮아짐을 알 수 있다. 즉, 복수의 입자(130-1 내지 130-4) 각각에서 전계가 분산되므로, 제2 전계(E2)는 제1 전계(E1)보다 매우 낮아질 수 있다. 이와 같이, 실시 예에 의한 반도체 소자의 경우 전계가 집중되는 현상이 방지되어, 반도체 소자(100B)는 개선된 내전압 특성을 가질 수 있다.
도 2에 도시된 반도체 소자(100B)의 항복 전압 특성에 대해서만 살펴보았으나, 도 1, 도 3 내지 도 5에 도시된 반도체 소자(100A, 100C 내지 100E)의 경우에도 도 2에 도시된 반도체 소자(100B)와 마찬가지로 전극(130)이 복수의 입자(130-1 내지 130-4) 형태로 되어 있으므로, 항복 전압 특성이 개선되어 우수한 내전압 특성을 가질 수 있다.
이하, 도 2에 도시된 반도체 소자(100B)의 제조 방법을 첨부된 도 8a 내지 도 8d를 참조하여 다음과 같이 설명한다. 도 1, 도 3 내지 도 5에 도시된 반도체 소자(100A, 100C, 100D, 100E)의 제조 방법은 생략되었으나, 이들(100A, 100C, 100D, 100E)의 경우도 도 8a 내지 도 8d를 응용하여 당업자의 수준에서 제조할 수 있음은 물론이다.
도 8a 내지 도 8d는 도 2에 도시된 반도체 소자(100B)의 제조 방법을 설명하기 위한 공정 단면도이다.
먼저, 도 8a를 참조하면, 기판(110)의 배면(110A)과 전면(110B)에 하부 전극(140)과 에피층(120)을 각각 형성한다. 여기서, 하부 전극(140)은 금속 물질로 형성될 수 있으며, 예를 들어, 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 하부 전극(140)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질로 형성될 수 있다.
기판(110)과 에피층(120) 각각은 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ 족 화합물 반도체 중 적어도 하나로 형성될 수 있다.
이후, 도 8b를 참조하면, 에피층(120) 위에 금속 박막층(130A)을 형성한다. 금속 박막층(130A)은 은(Ag), 알루미늄(Al), 금(Au), 크롬(Cr), 구리(Cu), 니켈(Ni), 티타늄(Ti), 또는 텅스텐(W) 중 적어도 하나로 형성될 수 있다.
이후, 도 8c를 참조하면, 금속 박막층(130A)을 열처리하여 복수의 입자(130)로 이루어진 클러스터 전극(130)을 형성한다. 예를 들어, 100 ℃ 내지 1500 ℃의 온도 범위에서 금속 박막층(130A)을 급속 열 처리(RTP:Rapid Thermal Processing)하거나, 급속 열 어닐링(RTA:Rapid Thermal Annealing)하거나, 또는, 퍼니스(Furnace) 등의 열처리하여, 금속 박막층(130A)으로부터 복수의 입자(130)를 형성할 수 있다.
이후, 도 8d를 참조하면, 도 8c에 도시된 결과물을 산화시켜, 제1 산화층(150)을 형성한다. 예를 들어, 도 8c에 도시된 결과물을 500 ℃ 내지 1400 ℃의 온도 범위에서 열 습식 산화 퍼니스(thermal wet oxidation furnace)를 이용하여 산화시키면, 복수의 입자(130)와 에피층(120) 사이에 쐐기 모양의 제1 산화층(150)이 형성될 수 있다.
도 7a에 도시된 비교 례에서와 같이 전극(30)을 형성할 경우, 전극(30)을 형성하기 위한 마스킹(masking) 공정과 식각(etching) 공정이 요구된다. 그러나, 도 7b 또는 도 8c에 도시된 바와 같이 전극(130)을 형성할 경우, 마스킹 공정과 식각 공정이 불필요항 공정 단가를 절감시킬 수 있고, 공정 시간을 단축시킬 수 있다.
한편, 전술한 실시 예에 의한 반도체 소자(100A 내지 100E)는 다양한 분야에 적용될 수 있다. 예를 들어, 반도체 소자(100A 내지 100E)는 발광 다이오드에 적용될 수도 있고, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등과 같은 전력 소자 등에 적용될 수도 있다.
일 적용 례에 의하면, 도 1 내지 도 5에 도시된 반도체 소자(100A 내지 100D)는 수직형 쇼트키 다이오드일 수 있다. 이 경우, 하부 전극(140)은 쇼트키 다이오드의 양극에 해당하고, 클러스터 전극(130)은 쇼트키 다이오드의 음극에 해당할 수 있다. 또는, 이와 반대로 하부 전극(140) 및 클러스트 전극(130)은 쇼트키 다이오드의 음극 및 양극에 각각 해당할 수도 있다.
다른 적용 례에 의하면, 도 1 내지 도 5에 도시된 반도체 소자(100A 내지 100E)는 발광 다이오드에 적용될 수 있다. 이에 대해 첨부된 도 9를 참조하여 다음과 같이 설명한다.
도 9는 도 2에 도시된 반도체 소자(100B)의 일 적용 례(100B-1)의 단면도를 나타낸다.
도 9에 도시된 반도체 소자(100B-1)의 기판(110), 에피층(120A), 복수의 입자(130), 하부 전극(140) 및 제1 산화층(150)은 도 2에 도시된 기판(110), 에피층(120), 복수의 입자(130), 하부 전극(140) 및 제1 산화층(150)에 각각 해당한다.
특히, 에피층(120A)은 발광 구조물을 포함할 수 있다. 발광 구조물은 기판(110) 위에 배치된 제1 도전형 반도체층(122), 활성층(124) 및 제2 도전형 반도체층(126)을 포함할 수 있다.
제1 도전형 반도체층(122)은 기판(110)과 활성층(124) 사이에 배치되며, 반도체 화합물로 형성될 수 있다. 제1 도전형 반도체층(122)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 반도체층(122)에는 제1 도전형 도펀트가 도핑될 수 있다. 제1 도전형 반도체층(122)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122)을 통해서 주입되는 정공(또는, 전자)와 제2 도전형 반도체층(126)을 통해서 주입되는 전자(또는, 정공)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 반도체층(126)은 활성층(124) 위에 배치되며, 제2 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제2 도전형 반도체층(126)이 n형 반도체층인 경우, 제2 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제2 도전형 반도체층(126)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 반도체층(126)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
이때, 하부 전극(140)은 제1 도전형 반도체층(122)에 제1 도전형 캐리어인 정공(또는, 전자)를 공급하는 역할을 하고, 클러스터 전극(130)은 제2 도전형 반도체층(126)에 제2 도전형 캐리어인 전자(또는, 정공)을 공급하는 역할을 한다. 하부 전극(140)은 전기 전도도가 우수한 금속을 사용할 수 있고, 반도체 소자(100B-1) 작동시 발생하는 열을 충분히 발산시킬 수 있어야 하므로 열전도도가 높은 금속을 사용할 수 있다.
예를 들어, 하부 전극(140)은 몰리브덴(Mo), 실리콘(Si), 텅스텐(W), 구리(Cu) 및 알루미늄(Al)로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금으로 이루어질 수 있으며, 또한, 금(Au), 구리합금(Cu Alloy), 니켈(Ni), 구리-텅스텐(Cu-W), 캐리어 웨이퍼(예: GaN, Si, Ge, GaAs, ZnO, SiGe, SiC, SiGe, Ga2O3 등) 등을 선택적으로 포함할 수 있다.
도 9에 도시된 반도체 소자(100B-1)는 수직 본딩형 구조를 갖는 발광 소자이지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1 내지 도 5에 도시된 반도체 소자(100A 내지 100E)는 수평 본딩형 또는 플립 칩 본딩형 구조를 갖는 발광 소자(미도시)에도 적용될 수 있다.
또 다른 적용 례에 의하면, 도 1 내지 도 5에 도시된 반도체 소자(100A 내지 100E)는 전력 소자에도 적용될 수 있다. 이에 대해 첨부된 도 10을 참조하여 다음과 같이 설명한다.
도 10은 도 2에 도시된 반도체 소자(100B)의 다른 적용 례(100B-2)의 단면도를 나타낸다.
도 10에 도시된 반도체 소자(100B-2)의 기판(110), 에피층(120B), 복수의 입자(130), 및 제1 산화층(150)은 도 2에 도시된 기판(110), 에피층(120A), 복수의 입자(130), 및 제1 산화층(150)에 각각 해당한다. 도 10에 도시된 반도체 소자(100B-2)는 도 2에 도시된 반도체 소자(100B)와 달리 하부 전극(140)을 포함하지 않는다. 이를 제외하면, 도 10에 도시된 반도체 소자(100B-2)와 도 2에 도시된 반도체 소자(100B)는 동일한 구성 요소를 갖는다.
특히, 에피층(120A)은 중간층(121), 채널층(123) 및 전자 공급층(125)을 포함할 수 있다.
중간층(121)은 기판(110) 위에 배치되며, 압축 응력을 에피층(120)에 부여할 수 있다. 중간층(121)을 통해 에피층(120)에 부여되는 압축 응력이 커지면, 비교적 큰 두께를 갖는 에피층(120)을 형성할 수 있다. 즉, 도 10에 도시된 반도체 소자(100B-2)는 전력 반도체 소자이므로, 중간층(121)의 두께가 증가하면 전력 소자의 항복 전압(BV:Breakdown Voltage)이 증가하는 등 소자 특성이 양호해질 수 있다.
실시 예에 의하면, 중간층(121)은 초격자(SL:Super Lattice)층으로 이루어질 수 있다. 여기서, 초격자층이란, 인접하는 초격자층과 파동 함수(wave function)가 오버랩(overlap)되며, 인접하는 초격자층과의 간격이 3 ㎚ 내지 4 ㎚인 층이 될 수도 있지만, 실시 예는 이에 국한되지 않는다.
경우에 따라 중간층(121)은 생략될 수 있다.
채널층(123)은 중간층(121) 위에 배치되며, 중간층(121)과 전자 공급층(125) 사이에 배치될 수 있다. 채널층(123)은 전자의 이동도를 향상시키기 위해 언도프된(undoped) 층일 수 있으며, 적어도 하나의 GaN 층을 포함할 수 있다.
전자 공급층(125)은 채널층(123) 위에 배치되며, 채널(123A)의 형성에 도움을 주는 층으로서 밴드 갭 에너지를 휘게 하는 역할을 한다. 전자 공급층(125)은 채널(123A)보다 밴드 폭이 큰 층으로서, 층 전체에서 균일한 분극 밀도를 가질 수 있다. 전자 공급층(125)은 채널층(123)보다 작은 격자 정수를 갖는다. 따라서, 전자 공급층(125)과 채널층(123)은 이종 접합(heterojunction) 계면(125A)을 형성한다. 이와 같이, 격자 정수 차를 갖는 채널층(123)과 전자 공급층(125)이 이종 접합 계면(125A)을 형성할 경우, 격자 정수 차에 의해 자발 분극(spontaneous polarization)과 피에조 분극(piezoelectric polarization)이 야기되어, 이종 접합 계면(125A)에서 채널층(123) 측에 채널인 2차원 전자 가스(2-DEG:2-Dimensional Electron Gas)층(123A)이 발생될 수 있다. 즉, 게이트 전극(G)에 게이트 바이어스를 인가할 때, 이종 접합 계면(125A)에서 채널층(123) 측에 채널(123A)이 형성된다. 이와 같이, 전자 공급층(125)은 전자에 대해 배리어의 역할을 하므로, 이종 접합 계면(123A)에서 채널층(123)에 2-DEG층(123A)이 형성될 수 있다.
전자 공급층(125)은 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, AlaInbGa(1-a-b)N (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 전자 공급층(125)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN과 같은 질화물 반도체층 또는 AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나를 포함할 수 있다. 예를 들어, 전자 공급층(125)은 AlxGaN 또는 AlxInGaN을 포함할 수 있다. 또한, 전자 공급층(125)은 전자의 이동도를 향상시키기 위해, 언도프된 층일 수 있다.
전자 공급층(125) 위에 게이트 전극(G), 소스 콘택(S) 및 드레인 콘택(D)이 배치될 수 있다. 게이트 전극(G), 소스 콘택(S) 및 드레인 콘택(D) 각각은 도시된 바와 같이 복수의 입자를 갖는 클러스터 전극(130)일 수 있다. 소스 콘택(S)은 게이트 전극(G)의 일측으로부터 이격되어 전자 공급층(125) 위에 배치된다. 드레인 콘택(D)은 게이트 전극(G)의 타측으로부터 이격되어 전자 공급층(125) 위에 배치된다.
소스 및 드레인 콘택(S, D) 각각에서 복수의 입자 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 게이트 전극(G)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 오믹 특성을 갖는 반사 전극 재료로 형성될 수 있다.
실시 예는 도 10에 예시된 게이트 전극(G), 소스 및 드레인 콘택(S, D)의 형상과 구조에 의해 국한되지 않는다. 즉, 다른 실시 예에 의하면, 게이트 전극(G)과 전자 공급층(125) 사이에 게이트 절연층(미도시)이 더 배치될 수도 있다.
이하, 도 9에 도시된 반도체 소자(100B-1)를 포함하는 발광 소자 패키지(200)를 첨부된 도 11을 참조하여 다음과 같이 살펴본다.
도 11은 실시 예에 의한 발광 소자 패키지(200)의 단면도를 나타낸다.
도 11에 도시된 발광 소자 패키지(200)는 반도체 소자(100B-1), 몸체(210), 제1 및 제2 리드 프레임(212, 214), 몰딩 부재(220) 및 와이어(216-1, 216-2, 216-3, 216-4)를 포함할 수 있다. 여기서, 반도체 소자(100B)는 도 2에 도시된 반도체 소자(100B)에 해당할 수 있다.
제1 및 제2 리드 프레임(212, 214)는 서로 전기적으로 분리된다. 몰딩 부재(220)는 몸체(210)에 의해 형성된 캐비티에 채워져 반도체 소자(100B-1)를 포위하여 보호할 수 있다. 또한, 몰딩 부재(220)는 형광체를 포함하여, 반도체 소자(100B-1)에서 방출된 광의 파장을 변화시킬 수 있다.
반도체 소자(100B-1)의 하부 전극(140)은 발광 소자의 양극에 해당할 수 있으며, 제1 리드 프레임(212)과 전기적으로 직접 연결될 수 있다. 이때, 반도체 소자(100B)에서 클러스터 전극(130)을 이루는 복수의 입자(130-1, 130-2, 130-3, 130-4)는 발광 소자의 음극에 해당할 수 있다. 또는, 하부 전극(140)이 발광 소자의 음극에 해당하고, 클러스터 전극(130)이 발광 소자의 양극에 해당할 수도 있다.
이때, 클러스터 전극(130)의 복수의 입자(130-1, 130-2, 130-3, 130-4)는 복수의 와이어(216-1, 216-2, 216-3, 216-4)와 각각 전기적으로 연결되며, 복수의 와이어(216-1, 216-2, 216-3, 216-4)를 통해 제2 리드 프레임(214)과 연결될 수 있다.
또는, 도 11과 달리, 하부 전극(140)은 제1 리드 프레임(212) 대신에 제2 리드 프레임(214)과 전기적으로 직접 콘택하고, 복수의 입자(130-1 내지 130-4)는 복수의 와이어(216-1 내지 216-4) 각각을 통해 제2 리드 프레임(214) 대신에 제1 리드 프레임(212)에 전기적으로 연결될 수 있다.
도 11을 참조하면, 와이어(216-1, 216-2, 216-3, 216-4)는 도 1 내지 도 5에 도시된 복수의 입자(130-1, 130-2, 130-3, 130-4)와 각각 연결됨을 알 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100A ~ 100E, 100B-1, 100B-2: 반도체 소자 110: 기판
120, 120A, 120B: 에피층 121: 중간층
122: 제1 도전형 반도체층 123 채널층
124: 활성층 125: 전자 공급층
125A: 채널 126: 제2 도전형 반도체층
130: 클러스터 전극 130-1 ~ 130-4: 입자
140: 하부 전극 150: 제1 산화층
160A, 160B, 170: 제2 산화층 210: 몸체
212, 214: 리드 프레임 216-1 ~ 216-4: 와이어
220: 몰딩 부재

Claims (21)

  1. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 쐐기 모양으로 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자와 이격되어 배치된 반도체 소자.
  2. 제1 항에 있어서, 상기 복수의 입자는 구의 형상을 갖는 반도체 소자.
  3. 삭제
  4. 삭제
  5. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자와 제1 산화층과 이격되어 배치되고,
    복수의 상기 제1 산화층의 이격 거리는 상기 복수의 입자 각각의 평균 직경과 동일한 반도체 소자.
  6. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자와 제1 산화층과 이격되어 배치되고,
    복수의 상기 제1 산화층의 이격 거리는 0보다 크고 수백 ㎛보다 작은 반도체 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자 및 제1 산화층과 이격되어 배치된 반도체 소자.
  14. 제1 항에 있어서, 상기 기판의 저면에 배치된 하부 전극을 더 포함하는 반도체 소자.
  15. 제1 항에 있어서, 상기 복수의 입자는 서로 등간격으로 배치된 반도체 소자.
  16. 제1 항에 있어서, 상기 복수의 입자는 서로 다른 간격으로 배치된 반도체 소자.
  17. 제1 항에 있어서, 상기 복수의 입자 각각은 Ag, Al, Au, Cr, Cu, Ni, Ti, 또는 W 중 적어도 하나를 포함하는 반도체 소자.
  18. 제1 항에 있어서, 상기 에피층 또는 상기 기판 중 적어도 하나는 Ⅳ족 반도체, Ⅲ-Ⅴ족 화합물 반도체, 또는 Ⅱ-Ⅵ 족 화합물 반도체 중 적어도 하나를 포함하는 반도체 소자.
  19. 제1 항에 있어서, 상기 복수의 입자 각각의 체적은 수 ㎛3 내지 수백 ㎛3인 반도체 소자.
  20. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자와 제1 산화층과 이격되어 배치되고,
    상기 제1 산화층은 상기 입자보다 작은 반도체 소자.
  21. 기판;
    상기 기판 위에 에피층;
    상기 에피층 위에서 서로 이격되어 배치된 복수의 입자를 포함하며, 상기 에피층과 콘택하는 클러스터 전극;
    상기 복수의 입자와 상기 에피층 사이에 배치되며, 상기 복수의 입자 또는 상기 에피층 중 적어도 하나와 콘택하는 제1 산화층; 및
    상기 복수의 입자 사이에서 상기 에피층 위에 배치된 제2 산화층을 포함하고,
    상기 제2 산화층은 상기 복수의 입자와 제1 산화층과 이격되어 배치되고,
    상기 제2 산화층은 상기 복수의 입자 각각보다 작은 반도체 소자.
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