KR102254619B1 - 표시 기판 및 그의 제조 방법 - Google Patents

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Abstract

본 발명에 따른 표시 기판은 베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극 및 상기 반도체 패턴과 중첩하며, 상기 화소 전극과 동일한 물질을 헤이즈(haze) 처리하여 형성된 광차단 패턴을 포함한다. 따라서, 박막 트랜지스터의 위에 광차단 패턴이 형성되어 상기 박막 트랜지스터로 유입되는 광을 차단함으로써, 상기 박막 트랜지스터의 누설 전류를 감소시킬 수 있다. 따라서, 플리커 현상 및 표시 기판의 명암비 저하를 방지할 수 있다.

Description

표시 기판 및 그의 제조 방법{DISPLAY SUBSTRATE AND A METHOD OF THE SAME}
본 발명은 표시 기판에 관한 것으로, 보다 상세하게는, 액정표시장치에 사용될 수 있는 표시 기판 및 그의 제조 방법에 관한 것이다.
일반적으로, 액정표시장치(liquid crystal display; LCD)에서는 어레이 기판 및 대향 기판의 사이에 배치되는 액정들의 배향에 따라 상기 어레이 기판 및 대향 기판을 투과하는 광량이 조절됨으로써, 원하는 영상이 표시된다. 상기 어레이 기판에는 액정들의 배향을 제어하기 위한 신호 전극들이 배치된다.
또한, 표시 장치에서 화소를 구동하기 위한 박막 트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 상기 소스 전극과 드레인 전극 사이의 채널을 형성하는 채널층을 포함한다.
기존의 박막 트랜지스터는 채널층이 노출되는 구조로서 외부 자연광 또는 백라이트로부터 유입된 광을 반사할 수 없어 상기 박막 트랜지스터의 누설 전류(off current)를 발생시킨다. 따라서 플리커(Flicker) 현상이 발생하거나 또는 표시 기판의 명암비(Contrast ratio)가 저하된다.
이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 박막 트랜지스터에 유입되는 광을 차단하기 위한 표시 기판을 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인, 상기 게이트 라인과 교차하는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 화소 전극 및 상기 반도체 패턴과 중첩하며, 상기 화소 전극과 동일한 물질을 헤이즈(haze) 처리하여 형성된 광차단 패턴을 포함한다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴의 투과율(transmittance)은 0.5% 내지 12%일 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 전극 및 상기 광차단 패턴은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 기판은 상기 박막 트랜지스터를 커버하는 패시베이션층을 더 포함하며, 상기 화소 전극 및 상기 광차단 패턴은 상기 패시베이션층 위에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴은 상기 반도체 패턴 보다 평면도 상에서 크기가 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴은 상기 화소 전극과 동일한 층에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 반도체 패턴 아래에 배치될 수 있다.
상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은, 제1 베이스 기판 위에, 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성한다. 상기 박막 트랜지스터 상에 패시베이션층을 형성한다. 상기 패시베이션층 상에 투명 도전층을 형성한다. 상기 투명 도전층을 패터닝하여, 상기 소스 전극과 전기적으로 연결되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극 및 상기 반도체 패턴과 중첩하는 광차단 패턴을 형성한다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴을 형성하는 단계는, 상기 투명 도전층 상에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 마스크로 이용하여, 상기 투명 도전층을 습식 식각하여 상기 화소 전극 및 투명 도전 패턴을 형성한다. 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 제2 포토레지스트 패턴을 형성한다. 상기 제2 포토레지스트 패턴을 마스크로 이용하여 상기 투명 도전 패턴을 표면처리하여 상기 광차단 패턴을 형성한다.
본 발명의 일 실시예에 있어서, 상기 화소 전극 및 상기 투명 도전층은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 투명 도전 패턴을 표면처리하기 위하여, 상기 투명 도전 패턴에 플라즈마를 가할 수 있다.
본 발명의 일 실시예에 있어서, 상기 플라즈마는 수소 가스 플라즈마일 수 있다.
본 발명의 일 실시예에 있어서, 상기 투명 도전 패턴을 표면처리하기 위하여 상기 투명 도전 패턴을 300℃ 내지 370℃으로 가열할 수 있다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴은 상기 반도체 패턴 보다 평면도 상에서 크기가 클 수 있다.
본 발명의 일 실시예에 있어서, 상기 게이트 전극은 상기 반도체 패턴 아래에 배치될 수 있다.
본 발명의 일 실시예에 있어서, 상기 광차단 패턴의 투과율(transmittance)은 0.5% 내지 12%일 수 있다.
본 발명의 실시예들에 따른 표시 기판 및 이의 제조방법에 따르면, 박막 트랜지스터의 위에 광차단 패턴이 형성되어 상기 박막 트랜지스터로 유입되는 광을 차단함으로써, 상기 박막 트랜지스터의 누설 전류를 감소시킬 수 있다. 따라서, 플리커 현상 및 표시 기판의 명암비 저하를 방지할 수 있다.
또한, 화소 전극과 동일한 층에 형성되며 동일한 물질을 포함하는 광차단 패턴은 상기 화소 전극과 동일한 마스크를 사용하여 광차단 패턴의 형성에 소요되는 제조비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 도시한 평면도이다.
도 2는 도 1의 표시 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 3 내지 도 14는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 도시한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판을 도시한 평면도이다. 도 2는 도 1의 표시 기판을 I-I' 라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 기판(1000)은 제1 기판, 상기 제1 기판과 이격되는 제2 기판 및 상기 제1 기판과 상기 제2 기판의 사이에 개재된 액정층을 포함한다.
상기 제1 기판은 제1 베이스 기판(100), 게이트 라인(110), 게이트 절연층(115), 박막 트랜지스터(TFT), 데이터 라인(130), 제1 패시베이션층(135), 화소 전극(PE) 및 광차단 패턴(BP)을 포함한다.
상기 박막 트랜지스터(TFT)는 게이트 전극(GE), 반도체 패턴(120), 소스 전극(SE) 및 드레인 전극(DE)을 포함한다. 본 실시예에서, 상기 박막 트랜지스터(TFT)는 바텀-게이트 구조를 갖는 것으로 도시되었으나, 이는 예시적인 것으로서, 본 발명의 실시예들에 따른 제1 기판에 포함되는 박막 트랜지스터의 구조는 이에 한정되지 않는다. 예를 들어, 다른 실시예들에서, 상기 박막 트랜지스터는 탑-게이트 구조 또는 이중 게이트 구조 등과 같이 다르게 형성될 수 있다.
상기 제1 베이스 기판(100)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제1 베이스 기판(100)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 게이트 라인(110)은 상기 제1 베이스 기판(100) 상에서, 제1 방향(D1)을 따라 연장되며, 게이트 구동부(미도시)로부터 게이트 온/오프 전압을 인가 받는다. 예를 들어, 상기 게이트 라인(110)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 탄탈륨(Ta), 티타늄(Ti), 텅스텐(W), 구리(Cu), 은(Ag) 등으로 형성될 수 있다. 또는, 상기 게이트 라인(110)은 인듐 도핑된 아연 산화물(indium doped zinc oxide IZO) 또는 갈륨 도핑된 아연 산화물(gallium doped zinc oxide GZO)을 포함할 수 있다.
상기 게이트 전극(GE)은 상기 게이트 라인(110)에 전기적으로 연결되며, 상기 게이트 라인(110)과 실질적으로 동일한 물질을 포함한다. 예를 들어, 상기 게이트 전극(GE)은 상기 게이트 라인(110)으로부터 상기 제1 방향(D1)에 실질적으로 수직하는 제2 방향(D2)을 따라 돌출되어, 상기 게이트 라인(110)과 일체로 형성될 수 있다.
상기 게이트 절연층(115)은 상기 게이트 라인(110) 및 게이트 전극(GE)을 커버하며 상기 제1 베이스 기판(100) 상에 배치된다. 상기 게이트 절연층(115)은 예를 들어 실리콘 산화물 또는 실리콘 질화물과 같은 투명한 절연물질을 포함할 수 있다.
상기 반도체 패턴(120)은 상기 게이트 절연층(115) 상에 배치되며, 상기 게이트 전극(GE)에 중첩한다. 상기 반도체 패턴(120)은 아몰퍼스 실리콘(amorphous silicon), 다결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 상기 반도체 패턴(120)이 아몰퍼스 실리콘을 포함하는 경우, 상기 반도체 패턴(120)은 아몰퍼스 실리콘층 및 상기 아몰퍼스 실리콘 층 위에 형성된 오믹 콘택층을 포함할 수 있다.
예를 들어, 상기 산화물 반도체는, 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
상기 데이터 라인(130)은 상기 게이트 절연층(115) 상에 배치되며, 상기 제2 방향(D2)을 따라 연장된다. 상기 데이터 라인(130)은 데이터 구동부(미도시)로부터 소정의 데이터 전압을 인가 받는다. 상기 데이터 라인(130)은 상기 게이트 라인(110)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 데이터 라인(130)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
상기 소스 전극(SE)은 상기 반도체 패턴(120)의 일 단부에 중첩하도록 상기 게이트 절연층(115) 상에 배치된다. 상기 소스 전극(SE)은 상기 데이터 라인(130)에 전기적으로 연결된다. 예를 들어, 상기 소스 전극(SE)은 상기 데이터 라인(130)으로부터 상기 제1 방향(D1)을 따라 돌출되어, 상기 데이터 라인(130)과 일체로 형성될 수 있다.
상기 드레인 전극(DE)은 상기 소스 전극(SE)으로부터 이격되며, 상기 반도체 패턴(120)의 타 단부에 중첩하도록 상기 게이트 절연층(115) 상에 배치된다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 알루미늄(Al), 금(Au), 은(Ag), 구리(Cu), 철(Fe), 니켈(Ni) 또는 그들의 합금을 포함할 수 있다.
상기 패시베이션층(135)은 상기 소스 전극(SE) 및 드레인 전극(DE) 상에 배치되며, 상기 소스 전극(SE) 및 드레인 전극(DE)을 커버한다. 상기 패시베이션층(135)은 상기 게이트 절연층(115)과 실질적으로 동일한 재질을 포함할 수 있다. 예를 들어, 상기 패시베이션층(135)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
상기 제1 기판은 상기 패시베이션층(135)으로부터 형성되며 상기 드레인 전극(DE)의 일부를 노출시키는 콘택홀(CNT)을 포함한다.
상기 화소 전극(PE)은 상기 패시베이션층(135) 위에 배치된다. 상기 화소 전극(PE)의 일 단부는 상기 콘택홀(CNT)을 통해 상기 드레인 전극(DE)에 전기적으로 연결된다. 상기 화소 전극(PE)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
상기 광차단 패턴(BP)은 상기 패시베이션층(135) 상에 배치되며, 상기 반도체 패턴(120)과 중첩한다. 상기 광차단 패턴(BP)은 상기 반도체 패턴(120) 보다 평면도 상에서 크기가 클 수 있다. 상기 광차단 패턴(BP)은 외부로부터 유입되는 자연광 또는 백라이트 광을 반사하여 상기 박막 트랜지스터로 유입되는 광을 차단한다. 상기 광차단 패턴(BP)은 상기 화소 전극(PE)과 동일한 물질로부터 헤이즈(haze) 처리되어 형성될 수 있다. 예를 들어, 상기 광차단 패턴(BP)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
또는, 상기 광차단 패턴(BP)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 광차단 패턴(BP)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
예를 들어, 광차단 패턴(BP)은 수소 (H2) 가스를 이용한 플라즈마 처리에 의해 형성될 수 있다. 상기 광차단 패턴(BP)의 투과율(transmittance)은 약 0.5% 내지 약 20%일 수 있다. 바람직하게, 상기 광차단 패턴(BP)의 약 12%일 수 있다.
예를 들어, 광차단 패턴(BP)은 300℃ 내지 370℃로 가열되는 과정에 의해 형성될 수 있다. 상기 광차단 패턴(BP)의 투과율은 약 20% 내지 70%일 수 있다. 바람직하게, 상기 광차단 패턴(BP)의 투과율은 약 20%일 수 있다.
상기 제2 기판은 상기 제1 베이스 기판(100)과 대향하는 제2 베이스 기판(200), 차광 패턴(BM), 컬러 필터(CF), 오버 코팅막(210) 및 공통 전극(CE)을 포함한다.
상기 제2 베이스 기판(200)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제2 베이스 기판(200)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 차광 패턴(BM)은 상기 제1 베이스 기판(100)과 대향하는 상기 제2 베이스 기판(200)의 일면에 형성된다. 차광 패턴(BM)은 단위 화소영역들 간의 경계영역, 박막트랜지스터(TFT), 게이트 라인(110), 데이터 라인(130)을 커버한다. 차광 패턴(BM)은 단위 화소영역에 대응하는 형상을 갖는 개구부를 정의한다.
상기 컬러 필터(CF)는 상기 제2 베이스 기판(200) 위에 형성되며, 차광 패턴(BM)과 일부 중첩된다. 상기 컬러 필터(CF)는 소정의 색을 갖는 유기 물질을 포함할 수 있다. 예를 들어, 적색(R), 녹색(G) 또는 청색(B)의 포토레지스트(photoresist) 물질을 포함할 수 있다.
상기 오버 코팅막(210)은 컬러 필터(CF) 및 차광 패턴(BM)을 커버하여 보호하며, 제2 기판(400)의 표면을 평탄화시킨다. 오버 코팅막(210)은 투명한 유기물로 이루어지는 것이 바람직하다.
상기 공통 전극(CE)은 상기 컬러 필터(CF)에 중첩하도록 상기 오버 코팅막 (210) 위에 배치된다. 상기 공통 전극(CE)은 소정의 공통 전압을 인가받을 수 있다. 또한, 공통 전극(CE)에는 단위 화소영역에 대응하여 개구 패턴이 형성될 수 있다.
상기 공통 전극(CE)은 상기 화소 전극(PE)과 동일한 재질로 형성될 수 있다. 예를 들어, 상기 공통 전극(CE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
도 3 내지 도 14는 본 발명의 일 실시예에 따른 표시 기판의 제조 방법을 도시한 단면도들이다.
도 3을 참조하면, 제1 베이스 기판(100) 상에 게이트 라인 및 게이트 전극(GE)이 형성되고 상기 게이트 라인 및 게이트 전극(GE)을 커버하도록 게이트 절연층(115)이 형성된다. 상기 게이트 절연층(115)은 투명한 절연성 물질을 포함한다.
도 4를 참조하면, 상기 게이트 절연층(115) 상에 반도체 패턴(120)이 형성된다. 상기 반도체 패턴(120)은 상기 게이트 전극(GE)에 중첩한다. 상기 반도체 패턴(120)은 아몰퍼스 실리콘(amorphous silicon), 다결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 상기 반도체 패턴(120)이 아몰퍼스 실리콘을 포함하는 경우, 상기 반도체 패턴(120)은 아몰퍼스 실리콘 층 및 상기 아몰퍼스 실리콘층 위에 형성된 오믹 콘택층을 포함할 수 있다. 예를 들어, 상기 산화물 반도체는, 인듐 갈륨 아연 산화물(indium gallium zinc oxide; IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide; ITZO) 또는 하프늄 인듐 아연 산화물(hafnium indium zinc oxide; HIZO)을 포함할 수 있다.
도 5를 참조하면, 상기 반도체 패턴(120)의 일 단부에 중첩하도록 소스 전극(SE)이 형성되고, 상기 반도체 패턴(120)의 타 단부에 중첩하도록 드레인 전극(DE)이 형성된다. 상기 소스 전극(SE) 및 드레인 전극(DE)은 실질적으로 동일한 금속층이 패터닝됨으로써 형성될 수 있다. 예를 들어, 상기 소스 전극(SE) 및 드레인 전극(DE)은 구리(Cu) 또는 구리 산화물(CuOx)을 포함할 수 있다.
도 6을 참조하면, 상기 소스 전극(SE) 및 드레인 전극(DE)이 형성된 제1 베이스 기판(100) 상에 패시베이션층(135)이 형성된다. 예를 들어, 상기 패시베이션층(135)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 7을 참조하면, 상기 패시베이션층(135) 상에 콘택홀(CNT)이 형성된다. 상기 콘택홀(CNT)은 상기 드레인 전극(DE)의 일부를 노출시킨다.
도 8을 참조하면, 상기 콘택홀(CNT)이 형성된 제1 베이스 기판(100) 상에 투명 도전층(145)이 형성된다. 상기 투명 도전층(145)은 상기 콘택홀(CNT)을 통해 상기 드레인 전극(DE)에 전기적으로 연결될 수 있다.
도 9를 참조하면, 상기 투명 도전층(145)이 형성된 제1 베이스 기판(100) 상에 제1 포토레지스트 패턴(PR1)을 형성한다. 상기 제1 포토레지스트 패턴(PR1)은 제1 두께부(A1) 및 상기 제1 두께부(A1) 보다 큰 두께를 갖는 제2 두께부(A2)를 포함한다. 상기 제1 두께부(A1)의 두께는 상기 제2 두께부(A2)의 두께보다 작다. 상기 제1 두께부(A1)는 이후에 설명될 투명 도전 패턴(155) 및 광차단 패턴(BP)과 중첩한다. 상기 제2 두께부는 이후에 설명될 화소 전극(PE)과 중첩한다.
상기 제1 포토레지스트 패턴(PR1)은, 포토레지스트 조성물을 코팅한 후, 이를 노광하고, 현상함으로써 형성될 수 있으며, 상기 제1 포토레지스트 패턴(PR1)이 두께 구배를 갖도록, 슬릿, 반투과부 등을 이용한 하프톤 노광이 이용될 수 있다.
도 10을 참조하면, 상기 제1 포토레지스트 패턴(PR1)을 마스크로 이용하여, 상기 투명 도전층(145)을 식각하여, 투명 도전 패턴(155) 및 화소 전극(PE)을 형성한다.
상기 투명 도전 패턴(155) 및 상기 화소 전극(PE)은 동일한 층에 배치되며 동일한 물질을 포함한다.
예를 들어, 상기 투명 도전 패턴(155) 및 상기 화소 전극(PE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
도 11을 참조하면, 애싱(ashing) 공정 등을 통하여, 상기 제1 포토레지스트 패턴(PR1)을 부분적으로 제거한다. 결과적으로, 상기 제1 포토레지스트 패턴(PR1)의 제1 두께부(A1)가 제거되고, 제2 두께부(A2)가 부분적으로 잔류하여 제2 포토레지스트 패턴(PR2)를 형성한다.
상기 제2 포토레지스트 패턴(PR2)은 상기 제2 두께부(A2)에 배치된 상기 제1 포토레지스트 패턴(PR1)을 상기 투명 도전 패턴(155)이 노출될 때까지 소정의 두께만큼 제거함으로써, 형성될 수 있다.
도 12를 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 마스크로 이용하여 상기 투명 도전 패턴(155)을 표면처리(G)한다.
예를 들어, 상기 투명 도전 패턴(155)은 수소(H2) 가스를 이용한 플라즈마 처리를 이용하여 환원될 수 있다. 상기 투명 도전 패턴(155)을 300℃로 가열한 후 30초 동안 수소 가스 플라즈마 처리를 한다. 플라즈마 처리된 상기 투명 도전 패턴(155)의 투과율은 약 0.5% 내지 약 20%일 수 있다. 바람직하게, 상기 투명 도전 패턴(155)의 약 12%일 수 있다. 따라서, 상기 투명 도전 패턴(155)으로부터 헤이즈(haze)가 증가되어 광 차단 패턴(BP)이 형성된다.
다른 실시예에서, 상기 수소 가스 플라즈마의 소스로서 암모니아(NH3) 가스가 사용될 수 있다.
예를 들어, 상기 투명 도전 패턴(155)은 300℃ 내지 370℃로 가열하여 환원될 수 있다. 가열된 상기 투명 도전 패턴(155)의 투과율은 약 20% 내지 70%일 수 있다. 바람직하게, 상기 투명 도전 패턴(155)의 투과율은 약 20%일 수 있다. 따라서, 상기 투명 도전 패턴(155)으로부터 헤이즈(haze)가 증가되어 광 차단 패턴(BP)이 형성된다.
예를 들어, 상기 투명 도전 패턴(155)이 인듐 주석 산화물을 포함하는 경우, 표면처리 전의 상기 투명 도전 패턴(155)은 In2O3를 주로 포함할 수 있다. 상기 표면처리를 통하여, 상기 투명 도전 패턴(155)의 인듐(In)이 환원될 수 있다.
도 13을 참조하면, 상기 제2 포토레지스트 패턴(PR2)을 제거한다. 따라서, 표시 기판(1000)의 제1 기판이 형성된다. 상기 광차단 패턴(BP)은 상기 화소 전극(PE)과 동일한 물질을 포함하는 상기 투명 도전 패턴(155)이 환원되어 상기 화소 전극(PE) 보다 높은 인듐(In) 함량을 갖는 도전성 물질을 포함할 수 있다.
상기 광차단 패턴(BP)은 상기 패시베이션층(135) 상에 배치되며, 상기 반도체 패턴(120)과 중첩한다. 상기 광차단 패턴(BP)은 상기 반도체 패턴(120) 보다 평면도 상에서 크기가 클 수 있다. 상기 광차단 패턴(BP)은 외부로부터 유입되는 자연광 또는 백라이트 광을 반사하여 상기 박막 트랜지스터(TFT)로유입되는 광을 차단한다.
상기 광차단 패턴(BP)은 상기 화소 전극(PE)과 동일한 물질로부터 형성될 수 있다. 예를 들어, 상기 광차단 패턴(BP)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다.
또는, 상기 광차단 패턴(BP)은 반사율이 높은 금속을 포함할 수 있다. 예를 들어, 상기 광차단 패턴(BP)은 알루미늄(Al), 백금(Pt), 은(Ag), 금(Au), 크롬(Cr), 텅스텐(W), 몰리브데늄(Mo), 티타늄(Ti) 또는 이들의 합금을 포함할 수 있다.
도 14를 참조하면, 상기 표시 기판의 상기 제1 기판과 대향하는 제2 기판을 형성한다. 상기 제1 베이스 기판(100)과 대향하는 제2 베이스 기판(200)을 형성한다.
상기 제2 베이스 기판(200)은 투명한 절연 기판을 포함한다. 예를 들어, 상기 제2 베이스 기판(200)은 유리(glass), 석영(quartz), 플라스틱(plastic), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate) 수지, 폴리에틸린(polyethylene) 수지 또는 폴리카보네이트(polycarbonate) 수지를 포함할 수 있다.
상기 제2 베이스 기판(200) 위에 차광 패턴(BM)이 형성된다. 상기 차광 패턴(BM)은 화소가 형성되는 영역의 개구부를 정의한다.
상기 제2 베이스 기판(200) 위에 컬러 필터(CF)가 형성된다. 상기 컬러 필터(CF)는 차광 패턴(BM)과 일부 중첩된다. 상기 컬러 필터(CF)는 소정의 색을 갖는 유기 물질로부터 형성될 수 있다. 예를 들어, 적색(R), 녹색(G) 또는 청색(B)의 포토레지스트(photoresist) 물질을 포함할 수 있다.
상기 컬러 필터(CF) 및 상기 차광 패턴(BM) 상에 오버 코팅막(210)이 형성된다. 상기 오버 코팅막(210)은 컬러 필터(CF) 및 차광 패턴(BM)을 커버하여 보호하며, 제2 기판의 표면을 평탄화시킨다. 오버 코팅막(210)은 투명한 유기물로부터 형성된다.
상기 오버 코팅막(210) 상에 상기 컬러 필터(CF)와 중첩하도록 공통 전극(CE)이 형성된다. 상기 공통 전극(CE)에는 화소 영역(PA)에 대응하여 개구 패턴이 형성될 수 있다. 상기 공통 전극(CE)은 상기 화소 전극(PE)과 동일한 재질로 형성될 수 있다. 예를 들어, 상기 공통 전극(CE)은 인듐 아연 산화물(indium zinc oxide; IZO), 인듐 주석 산화물(indium tin oxide; ITO), 주석 산화물(SnOx) 또는 아연 산화물(ZnOx)을 포함할 수 있다. 따라서, 제2 기판이 형성된다.
상기 제1 기판 및 상기 제2 기판 사이에 액정층(LC)이 형성된다. 상기 액정층(LC)은 전계에 의하여 액정 분자의 배열을 조절하여 화소의 광 투과율을 조절할 수 있다. 따라서, 표시 기판(1000)이 형성된다.
이와 같이, 본 발명의 실시예들에 따른 표시 기판 및 이의 제조방법에 따르면, 박막 트랜지스터의 위에 광차단 패턴이 형성되어 상기 박막 트랜지스터로 유입되는 광을 차단함으로써, 상기 박막 트랜지스터의 누설 전류를 감소시킬 수 있다. 따라서, 플리커 현상 및 표시 기판의 명암비 저하를 방지할 수 있다.
또한, 화소 전극과 동일한 층에 형성되는 광차단 패턴은 상기 화소 전극과 동일한 마스크를 사용하여 광차단 패턴 형성에 소요되는 제조비용을 감소시킬 수 있다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110: 게이트 라인 130: 데이터 라인
PE: 화소 전극 CE: 공통 전극
BP: 광차단 패턴 BM: 차광 패턴
CNT: 콘택홀 GE: 게이트 전극
SE: 소스 전극 DE: 드레인 전극
120: 반도체 패턴 TFT: 박막 트랜지스터
1000: 표시 기판 100: 제1 베이스 기판
200: 제2 베이스 기판 115: 게이트 절연막
135: 패시베이션층 145: 투명 도전층
155: 투명 도전 패턴 210: 오버 코팅층
LC: 액정층

Claims (16)

  1. 베이스 기판 위에 배치되며 일 방향으로 연장된 게이트 라인;
    상기 게이트 라인과 교차하는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 전기적으로 연결되며, 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터;
    상기 박막 트랜지스터와 전기적으로 연결되며 적어도 인듐을 포함하는 화소 전극; 및
    상기 반도체 패턴과 중첩하며, 상기 화소 전극 보다 높은 인듐 함량과 낮은 투과율을 갖는 광차단 패턴을 포함하는 표시 기판.
  2. 제1항에 있어서, 상기 광차단 패턴의 투과율(transmittance)은 0.5% 내지 12%인 것을 특징으로 하는 표시 기판.
  3. 제2항에 있어서, 상기 화소 전극 및 상기 광차단 패턴은 인듐 아연 산화물(indium zinc oxide; IZO) 및 인듐 주석 산화물(indiumtin oxide; ITO) 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 박막 트랜지스터를 커버하는 패시베이션층을 더 포함하며, 상기 화소 전극 및 상기 광차단 패턴은 상기 패시베이션층 위에 배치되는 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 광차단 패턴은 상기 반도체 패턴 보다 평면도 상에서 크기가 큰 것을 특징으로 하는 표시 기판.
  6. 제1항에 있어서, 상기 광차단 패턴은 상기 화소 전극과 동일한 층에 배치되는 것을 특징으로 하는 표시 기판.
  7. 제1항에 있어서, 상기 게이트 전극은 상기 반도체 패턴 아래에 배치되는 것을 특징으로 하는 표시 기판.
  8. 제1 베이스 기판 위에, 게이트 전극, 반도체 패턴, 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터 상에 패시베이션층을 형성하는 단계;
    상기 패시베이션층 상에 투명 도전층을 형성하는 단계;
    상기 투명 도전층을 패터닝하여, 상기 소스 전극과 전기적으로 연결되며 상기 드레인 전극과 전기적으로 연결되는 화소 전극 및 상기 반도체 패턴과 중첩하는 투명 도전 패턴을 형성하는 단계; 및
    상기 투명 도전 패턴에 플라즈마를 가하여 상기 화소 전극보다 높은 인듐 함량과 낮은 투과율을 갖는 광차단 패턴을 형성하는 단계를 포함하는 표시 기판의 제조 방법.
  9. 제8항에 있어서,
    상기 투명 도전층 상에 두께 구배를 갖는 제1 포토레지스트 패턴을 형성하는 단계; 및
    상기 투명 도전층을 패터닝한 후, 상기 제1 포토레지스트 패턴을 부분적으로 제거하여 상기 화소 전극 위에 배치되는 제2 포토레지스트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  10. 제8항에 있어서, 상기 화소 전극 및 상기 광차단 패턴은 인듐 아연 산화물(indium zinc oxide; IZO) 및 인듐 주석 산화물(indium tin oxide; ITO) 중에서 선택된 적어도 하나를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
  11. 삭제
  12. 제8항에 있어서, 상기 플라즈마는 수소 가스 플라즈마인 것을 특징으로 하는 표시 기판의 제조 방법.
  13. 삭제
  14. 제8항에 있어서, 상기 광차단 패턴은 상기 반도체 패턴 보다 평면도 상에서 크기가 큰 것을 특징으로 하는 표시 기판의 제조 방법.
  15. 제8항에 있어서, 상기 게이트 전극은 상기 반도체 패턴 아래에 배치되는 것을 특징으로 하는 표시 기판의 제조 방법.
  16. 제8항에 있어서, 상기 광차단 패턴의 투과율(transmittance)은 0.5% 내지 12%인 것을 특징으로 하는 표시 기판의 제조 방법.
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