KR102223697B1 - Manufacturing method of package device chip - Google Patents

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KR102223697B1 KR1020170111659A KR20170111659A KR102223697B1 KR 102223697 B1 KR102223697 B1 KR 102223697B1 KR 1020170111659 A KR1020170111659 A KR 1020170111659A KR 20170111659 A KR20170111659 A KR 20170111659A KR 102223697 B1 KR102223697 B1 KR 102223697B1
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Abstract

본 발명은 패키지 디바이스 칩의 측면에 몰드 수지를 잔존시키는 것을 가능하게 하는 패키지 디바이스 칩의 제조 방법을 제공하는 것을 목적으로 한다.
패키지 디바이스 칩의 제조 방법은, 디바이스가 형성된 웨이퍼의 표면에 분할 예정 라인을 따른 홈을 형성하는 홈 형성 단계(ST1)와, 홈에 몰드 수지를 충전하고 웨이퍼의 표면을 몰드 수지로 피복하여 패키지 웨이퍼를 형성하는 패키지 웨이퍼 형성 단계(ST2)와, 패키지 웨이퍼의 외주 가장자리를 따라 몰드 수지를 제1 높이와 제2 높이로 제거하여 홈을 계단형으로 노출시키는 외주 가장자리 제거 단계(ST5)와, 홈을 따라 형성된 분할홈의 위치를 계단형의 노출면에서 노출된 홈에 기초하여 산출하는 얼라인먼트 단계(ST6)와, 얼라인먼트 단계(ST6)에서 산출한 위치에 기초하여 분할홈을 홈을 따라 형성하는 분할 단계(ST7)를 구비한다.An object of the present invention is to provide a method for manufacturing a package device chip which makes it possible to leave a mold resin on the side surface of the package device chip.
A method of manufacturing a package device chip includes a groove forming step (ST1) of forming a groove along a line to be divided on a surface of a wafer on which a device is formed, and filling the groove with a mold resin and covering the surface of the wafer with a mold resin to provide a package wafer. A package wafer forming step (ST2) of forming a package wafer (ST2), an outer circumferential edge removing step (ST5) in which the mold resin is removed at a first height and a second height along the outer circumferential edge of the package wafer to expose the groove in a stepped shape, and the groove An alignment step (ST6) calculating the position of the divided groove formed accordingly based on the groove exposed on the stepped exposed surface, and a dividing step of forming the divided groove along the groove based on the position calculated in the alignment step (ST6). (ST7) is provided.

Description

패키지 디바이스 칩의 제조 방법{MANUFACTURING METHOD OF PACKAGE DEVICE CHIP}Manufacturing method of package device chip {MANUFACTURING METHOD OF PACKAGE DEVICE CHIP}

본 발명은 패키지 디바이스 칩의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a package device chip.

반도체 웨이퍼를 개개의 디바이스 칩으로 분할하는 데, 절삭 블레이드나 레이저 광선 조사에 의한 제조 방법이 알려져 있다. 개개로 분할된 디바이스 칩은, 마더 기판 등에 고정되고, 와이어 등으로 배선되며, 몰드 수지로 패키지되는 것이 일반적이다. 그러나, 디바이스 칩의 측면의 미세한 크랙 등에 의해, 장시간 디바이스를 가동시키면, 크랙이 신장하여 디바이스가 파손될 우려가 있기 때문에, 디바이스 칩의 측면을 몰드 수지로 덮어, 외적 환경 요인을 디바이스에 미치지 않게 하는 패키지 디바이스 칩이 개발되었다(예컨대, 특허문헌 1 참조).For dividing a semiconductor wafer into individual device chips, a manufacturing method using cutting blades or laser beam irradiation is known. The device chips divided into pieces are generally fixed to a mother substrate or the like, wired with wires or the like, and packaged with a mold resin. However, if the device is operated for a long time due to minute cracks on the side of the device chip, the crack will elongate and the device may be damaged, so the side of the device chip is covered with a mold resin to prevent external environmental factors from affecting the device. A device chip was developed (see, for example, Patent Document 1).

[특허문헌 1] 일본 특허 공개 제2002-100709호 공보[Patent Document 1] Japanese Patent Application Laid-Open No. 2002-100709

특허문헌 1에 나타난 패키지 디바이스 칩을 제조할 때에, 반도체 웨이퍼에 분할 예정 라인을 따라 몰드 수지를 충전하는 홈을 형성할 필요가 있다. 홈을 절삭 블레이드로 형성하는 경우, 절삭 블레이드의 구부러짐, 절삭 장치의 축의 신축, 및 위치 결정 정밀도의 영향으로 홈의 간격이 ㎛ 단위로 변동하는 경우가 있다. 특히, 반도체 웨이퍼의 표면에 저유전율 절연체 피막(Low-k막)이 형성되고, 저유전율 절연체 피막을 레이저 어블레이션(ablation)으로 제거한 후, 제거된 얕은 홈을 따라 절삭하면, 레이저 어블레이션의 열의 영향으로 얕은 홈의 근방이 딱딱해져, 절삭 블레이드의 구부러짐을 발생시키기 쉬워진다.When manufacturing the package device chip shown in Patent Document 1, it is necessary to form grooves for filling the mold resin along the line to be divided in the semiconductor wafer. When the groove is formed by a cutting blade, the gap between the grooves may fluctuate in µm units due to the influence of the bending of the cutting blade, the expansion and contraction of the axis of the cutting device, and positioning accuracy. In particular, if a low dielectric constant insulator film (low-k film) is formed on the surface of a semiconductor wafer, and the low dielectric constant insulator film is removed by laser ablation and then cut along the removed shallow groove, the heat of laser ablation Due to the influence, the vicinity of the shallow groove becomes hard, and bending of the cutting blade is liable to occur.

특허문헌 1에 나타난 패키지 디바이스 칩을 제조할 때에, 절삭 블레이드의 구부러짐이 발생하면, 단면에 있어서 홈이 반도체 웨이퍼의 두께 방향에 대해 기울어지는 경우가 있다. 홈이 반도체 웨이퍼의 두께 방향에 대해 기울어지면, 홈에 충전된 몰드 수지를 더욱 분할하여, 개개의 패키지 디바이스로 분할할 때에, 패키지 디바이스 칩의 측면에 몰드 수지가 남지 않는 경우가 있다. 특히, 1장의 반도체 웨이퍼로 제조할 수 있는 패키지 디바이스의 수를 많게 하기 위해서, 분할 예정 라인의 폭이 좁아지면, 홈의 간격의 변동에 의해, 패키지 디바이스 칩의 측면에 몰드 수지가 남지 않을 우려가 높아진다.When manufacturing the package device chip shown in Patent Document 1, when bending of the cutting blade occurs, the groove in the cross section may be inclined with respect to the thickness direction of the semiconductor wafer. When the groove is inclined with respect to the thickness direction of the semiconductor wafer, when the mold resin filled in the groove is further divided and divided into individual package devices, the mold resin may not remain on the side surface of the package device chip. In particular, in order to increase the number of package devices that can be manufactured with one semiconductor wafer, if the width of the line to be divided becomes narrow, there is a possibility that mold resin will not remain on the side of the package device chip due to fluctuations in the spacing of grooves It gets higher.

본 발명은 이러한 점을 감안하여 이루어진 것으로, 패키지 디바이스 칩의 측면에 몰드 수지를 잔존시키는 것을 가능하게 하는 패키지 디바이스 칩의 제조 방법을 제공한다.The present invention has been made in view of such a point, and provides a method of manufacturing a package device chip that makes it possible to leave a mold resin on the side surface of the package device chip.

전술한 과제를 해결하여, 목적을 달성하기 위해서, 본 발명의 패키지 디바이스 칩의 제조 방법은, 패키지 디바이스 칩의 제조 방법으로서, 교차하는 복수의 분할 예정 라인으로 구획된 복수의 영역에 디바이스가 형성된 표면을 구비하는 웨이퍼의 표면에, 상기 분할 예정 라인을 따른 홈을 형성하는 홈 형성 단계와, 상기 홈에 몰드 수지를 충전하고 웨이퍼의 표면을 상기 몰드 수지로 피복하여, 패키지 웨이퍼를 형성하는 패키지 웨이퍼 형성 단계와, 상기 패키지 웨이퍼의 외주 가장자리를 따라 상기 몰드 수지를 제1 높이와 상기 제1 높이보다 낮은 제2 높이로 제거하여, 상기 몰드 수지가 충전된 상기 홈을 외주 가장자리에서 계단형으로 노출시키는 외주 가장자리 제거 단계와, 상기 홈을 따라 형성된 상기 패키지 웨이퍼의 분할홈의 위치를, 계단형의 노출면에서 노출된 상기 홈에 기초하여 산출하는 얼라인먼트 단계와, 상기 얼라인먼트 단계에서 산출한 위치에 기초하여 상기 분할홈을 상기 홈을 따라 형성하는 분할 단계를 포함하고, 상기 제1 높이에서 노출된 상기 홈의 위치와 상기 제2 높이에서 노출된 상기 홈의 위치가 어긋나 있는 경우, 어긋남에 대응하여 상기 분할홈을 형성하는 위치를 설정하는 것을 특징으로 한다.In order to solve the above-described problems and achieve the object, the method of manufacturing a package device chip of the present invention is a method of manufacturing a package device chip. A groove forming step of forming a groove along the line to be divided on a surface of a wafer having a package wafer forming a package wafer by filling the groove with a mold resin and covering the surface of the wafer with the mold resin. And removing the mold resin at a first height and a second height lower than the first height along the outer circumferential edge of the package wafer, and exposing the groove filled with the mold resin in a stepwise shape from the outer circumferential edge. The edge removal step, the alignment step of calculating the position of the divided groove of the package wafer formed along the groove based on the groove exposed from the stepped exposed surface, and the position calculated in the alignment step, the A dividing step of forming a dividing groove along the groove, and when a position of the groove exposed at the first height and a position of the groove exposed at the second height deviate from each other, the divided groove It characterized in that it sets the position to form.

상기 패키지 웨이퍼 형성 단계 후이며, 상기 외주 가장자리 제거 단계 전에, 상기 패키지 웨이퍼의 몰드면측에 보호 부재를 접착 후, 상기 웨이퍼의 이면측을 연삭해서 박화(薄化)하여, 상기 몰드 수지가 충전된 상기 홈을 노출시키는 연삭 단계를 포함해도 좋다.After the step of forming the package wafer and before the step of removing the outer circumferential edge, after bonding a protective member to the mold side of the package wafer, the back side of the wafer is ground to thin, and the mold resin is filled. A grinding step to expose the grooves may be included.

상기 분할 단계에서는, 레이저 광선 또는 절삭 블레이드에 의해 상기 몰드 수지를 제거해도 좋다.In the dividing step, the mold resin may be removed by a laser beam or a cutting blade.

본 발명의 패키지 디바이스 칩의 제조 방법에서는, 몰드 수지가 충전된 홈이 비스듬히 형성되어 있었다고 해도, 외주 가장자리를 따른 제거 가공을 두 높이에 노출면을 형성하여 실시함으로써, 분할홈을 형성하는 위치를 비스듬한 홈에 따른 위치로 설정할 수 있어, 패키지 디바이스 칩의 측면에 몰드 수지를 잔존시키는 것을 가능하게 한다고 하는 효과를 나타낸다.In the manufacturing method of the package device chip of the present invention, even if the groove filled with the mold resin was formed at an angle, the removal processing along the outer circumferential edge was performed by forming exposed surfaces at two heights, so that the position of forming the divided groove was oblique. It is possible to set the position along the groove, and it has the effect of enabling the mold resin to remain on the side surface of the package device chip.

도 1의 (a)는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 가공 대상인 패키지 웨이퍼를 구성하는 웨이퍼의 사시도이고, 도 1의 (b)는 도 1의 (a)에 도시된 웨이퍼의 디바이스의 사시도이다.
도 2는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 가공 대상인 패키지 웨이퍼의 주요부의 단면도이다.
도 3은 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법에 의해 제조되는 패키지 디바이스 칩을 도시한 사시도이다.
도 4는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 흐름을 도시한 플로우차트이다.
도 5는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계에 이용되는 절삭 장치의 개략의 구성을 도시한 사시도이다.
도 6의 (a)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 중의 웨이퍼의 주요부의 단면도이고, 도 6의 (b)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 후의 웨이퍼의 주요부의 단면도이며, 도 6의 (c)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 후의 웨이퍼의 사시도이다.
도 7은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 패키지 웨이퍼 형성 단계에 의해 형성된 패키지 웨이퍼의 사시도이다.
도 8의 (a)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 연삭 단계를 도시한 측면도이고, 도 8의 (b)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 연삭 단계 후의 패키지 웨이퍼의 단면도이다.
도 9는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 재접착 단계를 도시한 사시도이다.
도 10은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 외주 가장자리 제거 단계를 도시한 사시도이다.
도 11은 도 10 중의 XI-XI선을 따르는 단면도이다.
도 12는 도 10 중의 XII-XII선을 따르는 단면도이다.
도 13은 도 10에 도시된 패키지 웨이퍼의 외주 가장자리의 일례의 평면도이다.
도 14는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계 및 분할 단계에서 이용되는 레이저 가공 장치를 도시한 사시도이다.
도 15는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계의 주요부를 확대하여 도시한 사시도이다.
도 16은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계를 도시한 평면도이다.
도 17은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 촬상된 촬상 화상의 일례를 도시한 도면이다.
도 18은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 촬상된 촬상 화상의 다른 예를 도시한 도면이다.
도 19는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 등록된 홈의 좌표의 일례를 도시한 도면이다.
도 20은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 분할홈 단계 후의 패키지 웨이퍼의 주요부의 단면도이다.1A is a perspective view of a wafer constituting a package wafer as a processing target in the method for manufacturing a package device chip according to Embodiment 1, and FIG. 1B is a device of the wafer shown in FIG. 1A. Is a perspective view of.
2 is a cross-sectional view of a main part of a package wafer as a processing target in the method for manufacturing a package device chip according to the first embodiment.
3 is a perspective view showing a package device chip manufactured by the method of manufacturing a package device chip according to the first embodiment.
4 is a flowchart showing a flow of a method for manufacturing a package device chip according to the first embodiment.
5 is a perspective view showing a schematic configuration of a cutting device used in a groove forming step of the method for manufacturing a package device chip shown in FIG. 4.
6A is a cross-sectional view of a main part of a wafer during a groove forming step in the method for manufacturing the package device chip shown in FIG. 4, and FIG. 6B is a groove in the method for manufacturing the package device chip shown in FIG. 4. It is a cross-sectional view of the main part of the wafer after the forming step, and FIG. 6C is a perspective view of the wafer after the groove forming step in the method of manufacturing the package device chip shown in FIG. 4.
7 is a perspective view of a package wafer formed by the step of forming a package wafer in the method of manufacturing the package device chip shown in FIG. 4.
FIG. 8A is a side view showing a grinding step of the method of manufacturing the package device chip illustrated in FIG. 4, and FIG. 8B is a package after the grinding step of the method of manufacturing the package device chip illustrated in FIG. 4. It is a cross-sectional view of the wafer.
9 is a perspective view illustrating a re-adhesion step of the method of manufacturing the package device chip shown in FIG. 4.
10 is a perspective view illustrating a step of removing an outer circumferential edge of the method of manufacturing the package device chip shown in FIG. 4.
11 is a cross-sectional view taken along line XI-XI in FIG. 10.
12 is a cross-sectional view taken along line XII-XII in FIG. 10.
13 is a plan view of an example of an outer peripheral edge of the package wafer shown in FIG. 10.
14 is a perspective view illustrating a laser processing apparatus used in an alignment step and a dividing step of the method of manufacturing the package device chip shown in FIG. 4.
15 is an enlarged perspective view illustrating a main part of an alignment step of the method of manufacturing the package device chip illustrated in FIG. 4.
16 is a plan view illustrating an alignment step in the method of manufacturing the package device chip shown in FIG. 4.
FIG. 17 is a diagram illustrating an example of a captured image captured in an alignment step of the method for manufacturing a package device chip shown in FIG. 4.
18 is a diagram illustrating another example of a captured image captured in an alignment step of the method of manufacturing a package device chip shown in FIG. 4.
FIG. 19 is a diagram illustrating an example of coordinates of grooves registered in an alignment step of the method of manufacturing the package device chip illustrated in FIG. 4.
20 is a cross-sectional view of a main portion of a package wafer after a dividing groove step in the method of manufacturing the package device chip shown in FIG. 4.

본 발명을 실시하기 위한 형태(실시형태)에 대해, 도면을 참조하면서 상세히 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또한, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합하는 것이 가능하다. 또한, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지 생략, 치환 또는 변경을 행할 수 있다.An embodiment (embodiment) for carrying out the present invention will be described in detail with reference to the drawings. The present invention is not limited by the contents described in the following embodiments. In addition, the constituent elements described below include those that can be easily conceived by those skilled in the art, and those that are substantially the same. In addition, the structures described below can be appropriately combined. Further, various omissions, substitutions, or changes in the configuration can be made without departing from the gist of the present invention.

〔실시형태 1〕[Embodiment 1]

실시형태 1에 따른 패키지 디바이스 칩의 제조 방법을 도면을 참조하여 설명한다. 도 1의 (a)는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 가공 대상인 패키지 웨이퍼를 구성하는 웨이퍼의 사시도이다. 도 1의 (b)는 도 1의 (a)에 도시된 웨이퍼의 디바이스의 사시도이다. 도 2는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 가공 대상인 패키지 웨이퍼의 주요부의 단면도이다. 도 3은 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법에 의해 제조되는 패키지 디바이스 칩을 도시한 사시도이다.A method of manufacturing a package device chip according to the first embodiment will be described with reference to the drawings. 1A is a perspective view of a wafer constituting a package wafer as a processing target in a method for manufacturing a package device chip according to the first embodiment. Fig. 1(b) is a perspective view of the device of the wafer shown in Fig. 1(a). 2 is a cross-sectional view of a main part of a package wafer as a processing target in the method for manufacturing a package device chip according to the first embodiment. 3 is a perspective view showing a package device chip manufactured by the method of manufacturing a package device chip according to the first embodiment.

실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 가공 대상인 도 2에 도시된 패키지 웨이퍼(PW)는, 도 1에 도시된 웨이퍼(W)에 의해 구성된다. 도 1의 (a)에 도시된 웨이퍼(W)는, 실시형태 1에서는 실리콘, 사파이어, 갈륨비소 등을 기판(SB)으로 하는 원판형의 반도체 웨이퍼나 광디바이스 웨이퍼이다. 웨이퍼(W)는, 도 1에 도시된 바와 같이, 교차(실시형태 1에서는, 직교)하는 복수의 분할 예정 라인(L)에 의해 구획된 복수의 영역에 각각 디바이스(D)가 형성된 디바이스 영역(DR)과, 디바이스 영역(DR)을 둘러싸는 외주 잉여 영역(GR)을 표면(WS)에 구비한다. 디바이스(D)의 표면에는, 도 1의 (b)에 도시된 바와 같이, 복수의 돌기 전극인 범프(BP)가 형성되어 있다.The package wafer PW shown in FIG. 2, which is an object to be processed in the method for manufacturing a package device chip according to Embodiment 1, is constituted by the wafer W shown in FIG. 1. The wafer W shown in Fig. 1A is a disk-shaped semiconductor wafer or an optical device wafer made of silicon, sapphire, gallium arsenide, or the like as a substrate SB in the first embodiment. As shown in FIG. 1, the wafer W is a device region in which a device D is formed in a plurality of regions divided by a plurality of division scheduled lines L that intersect (orthogonal in the first embodiment). DR) and an outer peripheral redundant area GR surrounding the device area DR are provided on the surface WS. On the surface of the device D, bumps BP, which are a plurality of protruding electrodes, are formed as shown in Fig. 1B.

웨이퍼(W)는, 도 2에 도시된 바와 같이, 디바이스 영역(DR)의 표면(WS) 및 분할 예정 라인(L)을 따라 형성된 홈(DT)이 몰드 수지(MR)로 덮여져 패키지 웨이퍼(PW)로 구성된다. 패키지 웨이퍼(PW)는, 분할 예정 라인(L)을 따라, 도 3에 도시된 패키지 디바이스 칩(PD)으로 분할된다. 패키지 디바이스 칩(PD)은, 기판(SB)의 표면(WS)과 모든 측면(SD)이 몰드 수지(MR)에 의해 덮여지고, 범프(BP)가 몰드 수지(MR)로부터 돌출되어, 범프(BP)가 노출되어 있다.In the wafer W, as shown in FIG. 2, the surface WS of the device region DR and the groove DT formed along the line to be divided L are covered with a mold resin MR, and the package wafer ( PW). The package wafer PW is divided along the line L to be divided into package device chips PD shown in FIG. 3. In the package device chip PD, the surface WS and all side surfaces SD of the substrate SB are covered with a mold resin MR, and the bump BP protrudes from the mold resin MR, and the bump ( BP) is exposed.

다음으로, 패키지 디바이스 칩의 제조 방법을 도면을 참조하여 설명한다. 도 4는 실시형태 1에 따른 패키지 디바이스 칩의 제조 방법의 흐름을 도시한 플로우차트이다. 도 5는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계에 이용되는 절삭 장치의 개략의 구성을 도시한 사시도이다. 도 6의 (a)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 중의 웨이퍼의 주요부의 단면도이다. 도 6의 (b)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 후의 웨이퍼의 주요부의 단면도이다. 도 6의 (c)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 홈 형성 단계 후의 웨이퍼의 사시도이다. 도 7은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 패키지 웨이퍼 형성 단계에 의해 형성된 패키지 웨이퍼의 사시도이다. 도 8의 (a)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 연삭 단계를 도시한 측면도이다. 도 8의 (b)는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 연삭 단계 후의 패키지 웨이퍼의 단면도이다. 도 9는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 재접착 단계를 도시한 사시도이다. 도 10은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 외주 가장자리 제거 단계를 도시한 사시도이다. 도 11은 도 10 중의 XI-XI선을 따르는 단면도이다. 도 12는 도 10 중의 XII-XII선을 따르는 단면도이다. 도 13은 도 10에 도시된 패키지 웨이퍼의 외주 가장자리의 일례의 평면도이다. 도 14는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계 및 분할 단계에서 이용되는 레이저 가공 장치를 도시한 사시도이다. 도 15는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계의 주요부를 확대하여 도시한 사시도이다. 도 16은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계를 도시한 평면도이다. 도 17은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 촬상된 촬상 화상의 일례를 도시한 도면이다. 도 18은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 촬상된 촬상 화상의 다른 예를 도시한 도면이다. 도 19는 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 얼라인먼트 단계에서 등록된 홈의 좌표의 일례를 도시한 도면이다. 도 20은 도 4에 도시된 패키지 디바이스 칩의 제조 방법의 분할홈 단계 후의 패키지 웨이퍼의 주요부의 단면도이다.Next, a method of manufacturing a package device chip will be described with reference to the drawings. 4 is a flowchart showing a flow of a method for manufacturing a package device chip according to the first embodiment. 5 is a perspective view showing a schematic configuration of a cutting device used in a groove forming step of the method for manufacturing a package device chip shown in FIG. 4. 6A is a cross-sectional view of a main portion of a wafer during a groove forming step in the method of manufacturing the package device chip shown in FIG. 4. 6B is a cross-sectional view of a main portion of a wafer after a groove forming step in the method of manufacturing the package device chip shown in FIG. 4. 6C is a perspective view of a wafer after a groove forming step in the method of manufacturing the package device chip shown in FIG. 4. 7 is a perspective view of a package wafer formed by the step of forming a package wafer in the method of manufacturing the package device chip shown in FIG. 4. FIG. 8A is a side view illustrating a grinding step of the method of manufacturing the package device chip shown in FIG. 4. FIG. 8B is a cross-sectional view of a package wafer after a grinding step in the method of manufacturing the package device chip shown in FIG. 4. 9 is a perspective view illustrating a re-adhesion step of the method of manufacturing the package device chip shown in FIG. 4. 10 is a perspective view illustrating a step of removing an outer circumferential edge of the method of manufacturing the package device chip shown in FIG. 4. 11 is a cross-sectional view taken along line XI-XI in FIG. 10. 12 is a cross-sectional view taken along line XII-XII in FIG. 10. 13 is a plan view of an example of an outer peripheral edge of the package wafer shown in FIG. 10. 14 is a perspective view illustrating a laser processing apparatus used in an alignment step and a dividing step of the method of manufacturing the package device chip shown in FIG. 4. 15 is an enlarged perspective view illustrating a main part of an alignment step in the method of manufacturing the package device chip illustrated in FIG. 4. 16 is a plan view illustrating an alignment step in the method of manufacturing the package device chip illustrated in FIG. 4. FIG. 17 is a diagram illustrating an example of a captured image captured in an alignment step of the method of manufacturing a package device chip shown in FIG. 4. FIG. 18 is a diagram illustrating another example of a captured image captured in an alignment step of the method for manufacturing a package device chip shown in FIG. 4. FIG. 19 is a diagram illustrating an example of coordinates of grooves registered in an alignment step of the method of manufacturing the package device chip illustrated in FIG. 4. 20 is a cross-sectional view of a main portion of a package wafer after a dividing groove step in the method of manufacturing the package device chip shown in FIG. 4.

실시형태 1에 따른 패키지 디바이스 칩의 제조 방법(이하, 간단히 제조 방법이라고 적음)은, 도 2에 도시된 패키지 웨이퍼(PW)를 분할 예정 라인(L)을 따라 절단하여, 도 3에 도시된 패키지 디바이스 칩(PD)을 제조하는 방법이다.In the method of manufacturing a package device chip according to Embodiment 1 (hereinafter, simply referred to as a manufacturing method), the package wafer PW shown in FIG. 2 is cut along the line to be divided, and the package shown in FIG. This is a method of manufacturing a device chip (PD).

제조 방법은, 도 4에 도시된 바와 같이, 홈 형성 단계(ST1)와, 패키지 웨이퍼 형성 단계(ST2)와, 연삭 단계(ST3)와, 재접착 단계(ST4)와, 외주 가장자리 제거 단계(ST5)와, 얼라인먼트 단계(ST6)와, 분할 단계(ST7)를 구비한다.As shown in FIG. 4, the manufacturing method includes a groove forming step ST1, a package wafer forming step ST2, a grinding step ST3, a re-adhesion step ST4, and an outer circumferential edge removing step ST5. ), an alignment step (ST6), and a division step (ST7).

홈 형성 단계(ST1)는, 웨이퍼(W)의 표면(WS)에 각 분할 예정 라인(L)을 따른 홈(DT)을 형성하는 단계이다. 홈 형성 단계(ST1)는, 각 분할 예정 라인(L)에 각 분할 예정 라인(L)의 길이 방향을 따른 홈(DT)을 형성한다. 홈 형성 단계(ST1)에서 형성되는 홈(DT)의 깊이는, 패키지 디바이스 칩(PD)의 기판(SB)의 마무리 두께 이상이다. 또한, 실시형태 1에 있어서, 홈(DT)의 폭은, 40 ㎛ 이상이고 또한 80 ㎛ 이하이다. 실시형태 1에 있어서, 홈 형성 단계(ST1)는, 도 5에 도시된 절삭 장치(10)의 척 테이블(11)의 유지면(11a)에 웨이퍼(W)의 표면(WS)의 뒤쪽의 이면(WR)을 흡인 유지하고, 도 6의 (a)에 도시된 바와 같이, 절삭 수단(12)의 절삭 블레이드(13)를 이용하여, 도 6의 (b)에 도시된 바와 같이, 웨이퍼(W)의 표면(WS)에 홈(DT)을 형성한다.The groove forming step ST1 is a step of forming a groove DT along each division scheduled line L in the surface WS of the wafer W. In the groove forming step ST1, a groove DT along the length direction of each division scheduled line L is formed in each division scheduled line L. The depth of the groove DT formed in the groove forming step ST1 is equal to or greater than the finished thickness of the substrate SB of the package device chip PD. In addition, in Embodiment 1, the width of the groove DT is 40 µm or more and 80 µm or less. In the first embodiment, in the groove forming step ST1, the rear surface of the rear surface WS of the wafer W on the holding surface 11a of the chuck table 11 of the cutting device 10 shown in FIG. 5. Suction holding (WR), as shown in Figure 6 (a), using the cutting blade 13 of the cutting means 12, as shown in Figure 6 (b), the wafer W ) To form a groove DT on the surface WS.

홈 형성 단계(ST1)는, 척 테이블(11)을 도시하지 않은 X축 이동 수단에 의해 수평 방향과 평행한 X축 방향으로 이동시키고, 절삭 수단(12)의 절삭 블레이드(13)를 Y축 이동 수단(14)에 의해 수평 방향과 평행하고 또한 X축 방향과 직교하는 Y축 방향으로 이동시키며, 절삭 수단(12)의 절삭 블레이드(13)를 Z축 이동 수단(15)에 의해 연직 방향과 평행한 Z축 방향으로 이동시켜, 도 6의 (c)에 도시된 바와 같이, 웨이퍼(W)의 각 분할 예정 라인(L)의 표면(WS)에 홈(DT)을 형성한다.In the groove forming step (ST1), the chuck table 11 is moved in the X-axis direction parallel to the horizontal direction by an X-axis moving means (not shown), and the cutting blade 13 of the cutting means 12 is moved in the Y-axis. It is moved in the Y-axis direction parallel to the horizontal direction and orthogonal to the X-axis direction by means (14), and the cutting blade (13) of the cutting means (12) is parallel to the vertical direction by the Z-axis moving means (15). By moving in one Z-axis direction, as shown in Fig. 6C, a groove DT is formed in the surface WS of each line L to be divided of the wafer W.

또한, 절삭 장치(10)는, 척 테이블(11)을 Z축 방향과 평행한 축심 주위로 회전시키는 도시하지 않은 회전 구동원과, 얼라인먼트하기 위해서 패키지 웨이퍼(PW)를 촬상하는 촬상 수단(16)과, X축 이동 수단, Y축 이동 수단(14), Z축 이동 수단(15), 회전 구동원 및 절삭 수단(12)을 제어하는 제어 수단(17)을 구비한다. 제어 수단(17)은, 패키지 웨이퍼(PW)에 대한 가공 동작을 절삭 장치(10)에 실시시키는 컴퓨터이다.In addition, the cutting device 10 includes a rotation driving source (not shown) that rotates the chuck table 11 around an axis parallel to the Z-axis direction, and an imaging means 16 that captures the package wafer PW for alignment. , X-axis moving means, Y-axis moving means 14, Z-axis moving means 15, a rotation driving source and a control means 17 for controlling the cutting means 12. The control means 17 is a computer that causes the cutting device 10 to perform a processing operation on the package wafer PW.

제어 수단(17)은, CPU(central processing unit)와 같은 마이크로 프로세서를 갖는 연산 처리 장치와, ROM(read only memory) 또는 RAM(random access memory)과 같은 메모리를 갖는 기억 장치와, 입출력 인터페이스 장치를 갖는다. 제어 수단(17)의 연산 처리 장치는, 기억 장치에 기억되어 있는 컴퓨터 프로그램에 따라 연산 처리를 실시하고, 절삭 장치(10)를 제어하기 위한 제어 신호를, 입출력 인터페이스 장치를 통해 절삭 장치(10)의 전술한 구성 요소에 출력한다. 또한, 제어 수단(17)은, 가공 동작의 상태나 화상 등을 표시하는 액정 표시 장치 등에 의해 구성되는 도시하지 않은 표시 수단이나, 오퍼레이터가 가공 내용 정보 등을 등록할 때에 이용하는 입력 수단과 접속되어 있다. 입력 수단은, 표시 수단에 설치된 터치 패널과, 키보드 등 중 적어도 하나에 의해 구성된다.The control means 17 includes an operation processing device having a microprocessor such as a CPU (central processing unit), a memory device having a memory such as read only memory (ROM) or a random access memory (RAM), and an input/output interface device. Have. The arithmetic processing device of the control means 17 performs arithmetic processing according to a computer program stored in the storage device, and transmits a control signal for controlling the cutting device 10 to the cutting device 10 through an input/output interface device. Output to the above-described components. In addition, the control means 17 is connected to a display means (not shown) constituted by a liquid crystal display device or the like that displays a state of a processing operation, an image, etc., or an input means used when an operator registers processing content information, etc. . The input means is constituted by at least one of a touch panel provided on the display means, a keyboard, and the like.

패키지 웨이퍼 형성 단계(ST2)는, 도 7에 도시된 바와 같이, 홈(DT)에 몰드 수지(MR)를 충전하고 웨이퍼(W)의 표면(WS)을 몰드 수지(MR)로 피복하여, 패키지 웨이퍼(PW)를 형성하는 단계이다. 실시형태 1에 있어서, 패키지 웨이퍼 형성 단계(ST2)는, 도시하지 않은 수지 피복 장치의 유지 테이블에 웨이퍼(W)의 이면(WR)을 유지하고, 웨이퍼(W)의 표면(WS)에 몰드 수지를 적하하며, 유지 테이블을 연직 방향과 평행한 축심 주위로 회전시킴으로써, 몰드 수지(MR)로 표면(WS) 전체 및 홈(DT)을 덮는다. 실시형태 1에 있어서, 몰드 수지(MR)로서 열경화성 수지를 이용한다. 패키지 웨이퍼 형성 단계(ST2)는, 웨이퍼(W)의 표면(WS) 전체 및 홈(DT)을 덮은 몰드 수지(MR)를 가열하여, 경화시킨다. 또한, 실시형태 1은, 몰드 수지(MR)로 표면(WS) 전체 및 홈(DT)을 덮었을 때에, 범프(BP)가 노출되어 있으나, 본 발명은 경화한 몰드 수지(MR)에 연마 가공을 실시하여, 범프(BP)를 확실하게 노출시키도록 해도 좋다. 또한, 패키지 웨이퍼 형성 단계(ST2)는, 몰드 수지(MR)를 웨이퍼(W)에 적하하는 것 이외에, 형틀에 웨이퍼(W)를 끼우고, 웨이퍼(W)와 형틀의 간극에 몰드 수지(MR)를 충전시킨 후 경화시켜도 좋다.In the package wafer formation step ST2, as shown in FIG. 7, the groove DT is filled with a mold resin MR, and the surface WS of the wafer W is covered with a mold resin MR. This is a step of forming the wafer PW. In the first embodiment, in the package wafer formation step (ST2), the back surface WR of the wafer W is held on a holding table of a resin coating device (not shown), and a mold resin is formed on the surface WS of the wafer W. Is dripped, and the holding table is rotated around an axial center parallel to the vertical direction, so that the entire surface WS and the groove DT are covered with the mold resin MR. In Embodiment 1, a thermosetting resin is used as the mold resin (MR). In the package wafer forming step ST2, the mold resin MR covering the entire surface WS of the wafer W and the groove DT is heated and cured. In addition, in Embodiment 1, when the entire surface WS and the groove DT are covered with the mold resin MR, the bump BP is exposed, but the present invention is subjected to polishing processing on the cured mold resin MR. It may be performed so as to reliably expose the bump BP. In addition, in the package wafer forming step ST2, in addition to dropping the mold resin MR onto the wafer W, the wafer W is inserted into the mold, and the mold resin MR is inserted into the gap between the wafer W and the mold. ) May be charged and then cured.

연삭 단계(ST3)는, 패키지 웨이퍼 형성 단계(ST2) 후이며 외주 가장자리 제거 단계(ST5) 전에 행해지는 단계이다. 연삭 단계(ST3)는, 도 8의 (a)에 도시된 바와 같이, 패키지 웨이퍼(PW)의 몰드 수지(MR)에 의해 피복된 몰드면측에 보호 부재(PP)를 접착 후, 웨이퍼(W)의 이면(WR)측을 연삭하여, 도 8의 (b)에 도시된 바와 같이, 몰드 수지(MR)가 충전된 홈(DT)을 이면(WR)측에 노출시키고, 기판(SB)을 마무리 두께까지 박화하는 단계이다. 연삭 단계(ST3)는, 도 8의 (a)에 도시된 바와 같이, 패키지 웨이퍼(PW)의 몰드 수지(MR)측에 보호 부재(PP)를 접착한 후, 보호 부재(PP)를 연삭 장치(20)의 척 테이블(21)의 유지면(21a)에 흡인 유지하고, 패키지 웨이퍼(PW)의 이면(WR)에 연삭 지석(22)을 접촉시키며, 척 테이블(21) 및 연삭 지석(22)을 축심 주위로 회전시켜, 패키지 웨이퍼(PW)의 이면(WR)에 연삭 가공을 실시한다. 연삭 단계(ST3)는, 도 8의 (b)에 도시된 바와 같이, 패키지 웨이퍼(PW)를 박화한다.The grinding step ST3 is a step performed after the package wafer forming step ST2 and before the outer peripheral edge removing step ST5. In the grinding step ST3, as shown in FIG. 8A, after bonding the protective member PP to the mold surface side covered with the mold resin MR of the package wafer PW, the wafer W The rear surface (WR) side of the is ground, and the groove DT filled with the mold resin MR is exposed to the rear surface WR side, as shown in Fig. 8B, and the substrate SB is finished. It is the step of thinning to the thickness. In the grinding step ST3, after attaching the protective member PP to the mold resin MR side of the package wafer PW, as shown in FIG. 8A, the protective member PP is ground. The chuck table 21 and the grinding grindstone 22 are sucked and held by the holding surface 21a of the chuck table 21 of 20, and the grinding grindstone 22 is brought into contact with the back surface WR of the package wafer PW. ) Is rotated around the axial center, and grinding is performed on the back surface WR of the package wafer PW. In the grinding step ST3, as shown in Fig. 8B, the package wafer PW is thinned.

재접착 단계(ST4)는, 패키지 웨이퍼(PW)의 이면(WR)에 다이싱 테이프(T)를 접착하고, 몰드면으로부터 보호 부재(PP)를 박리하는 단계이다. 재접착 단계(ST4)는, 도 9에 도시된 바와 같이, 외주에 환형 프레임(F)이 접착된 다이싱 테이프(T)에 패키지 웨이퍼(PW)의 이면(WR)을 접착하고, 보호 부재(PP)를 몰드면으로부터 박리한다.In the re-adhesion step ST4, the dicing tape T is adhered to the back surface WR of the package wafer PW, and the protective member PP is peeled off from the mold surface. In the re-adhesion step ST4, as shown in FIG. 9, the back surface WR of the package wafer PW is adhered to the dicing tape T to which the annular frame F is adhered to the outer periphery, and the protective member ( PP) is peeled from the mold surface.

외주 가장자리 제거 단계(ST5)는, 패키지 웨이퍼(PW)의 외주 가장자리를 따라, 몰드 수지(MR)와 웨이퍼(W)의 표면(WS)측을 이면(WR)으로부터의 높이가 제1 높이(T1)와, 제1 높이(T1)보다 낮은 제2 높이(T2)가 되는 위치까지 제거하는 단계이다. 외주 가장자리 제거 단계(ST5)는, 몰드 수지(MR)가 충전된 홈(DT)을, 패키지 웨이퍼(PW)의 외주 가장자리에서 제1 높이(T1)가 되는 제1 노출면(101)과, 제2 높이(T2)가 되는 제2 노출면(102)에서 계단형으로 노출시키는 단계이다. 실시형태 1에 있어서, 외주 가장자리 제거 단계(ST5)는, 패키지 웨이퍼(PW)의 외주 잉여 영역(GR)의 외주 가장자리의 전체 둘레에 걸쳐 몰드 수지(MR) 및 웨이퍼(W)의 표면(WS)을 제거한다. 실시형태 1에 있어서, 외주 가장자리 제거 단계(ST5)는, 홈 형성 단계(ST1)와 마찬가지로, 도 10에 도시된 바와 같이, 절삭 장치(10)의 척 테이블(11)의 유지면(11a)에 패키지 웨이퍼(PW)의 이면(WR)을 흡인 유지하고, 척 테이블(11)을 회전 구동원에 Z축 방향과 평행한 축심 주위로 회전시키면서 절삭 블레이드(13)를 제1 높이(T1)가 되는 위치까지 절입시킨 후, Y축 이동 수단(14)에 절삭 수단(12)을 패키지 웨이퍼(PW)의 외주측으로 이동시키고, 절삭 블레이드(13)를 제2 높이(T2)가 되는 위치까지 절입시킨다. 외주 가장자리 제거 단계(ST5)는, 도 11, 도 12 및 도 13에 도시된 바와 같이, 패키지 웨이퍼(PW)의 외주 잉여 영역(GR)의 외주 가장자리의 전체 둘레의 몰드 수지(MR) 및 웨이퍼(W)의 표면(WS)을 제거하여, 외주 잉여 영역(GR)의 외주 가장자리의 전체 둘레에 제1 노출면(101)과 제2 노출면(102)을 형성한다. 이때, 홈(DT)은, 패키지 웨이퍼(PW)의 두께 방향에 대해 경사져 있는 경우, 제1 노출면(101)에 있어서의 위치와, 제2 노출면(102)에 있어서의 위치가 서로 어긋난다. 한편, 도 9 내지 도 13은 범프(BP)를 생략하고 있다.In the outer circumferential edge removal step ST5, along the outer circumferential edge of the package wafer PW, the height from the back surface WR of the mold resin MR and the front surface WS side of the wafer W is a first height T1 ) And a second height T2 lower than the first height T1. In the outer peripheral edge removal step ST5, the groove DT filled with the mold resin MR is formed, the first exposed surface 101 having a first height T1 at the outer peripheral edge of the package wafer PW, and the first exposed surface 101 2 This is a step of exposing the second exposed surface 102 to the height T2 in a stepwise manner. In the first embodiment, the outer circumferential edge removal step ST5 includes the mold resin MR and the surface WS of the wafer W over the entire circumference of the outer circumferential edge of the outer circumferential redundant region GR of the package wafer PW. Remove. In the first embodiment, the outer circumferential edge removal step ST5 is similar to the groove forming step ST1, as shown in FIG. 10, on the holding surface 11a of the chuck table 11 of the cutting device 10. The position at which the cutting blade 13 becomes the first height (T1) while sucking and holding the back surface WR of the package wafer PW and rotating the chuck table 11 around an axis parallel to the Z-axis direction to the rotation driving source. After cutting to, the cutting means 12 is moved to the Y-axis moving means 14 to the outer circumferential side of the package wafer PW, and the cutting blade 13 is cut to a position at the second height T2. In the outer peripheral edge removal step ST5, as shown in FIGS. 11, 12, and 13, the mold resin MR and the wafer ( By removing the surface WS of W), the first exposed surface 101 and the second exposed surface 102 are formed around the entire circumference of the outer circumferential edge of the outer circumferential redundant region GR. At this time, when the groove DT is inclined with respect to the thickness direction of the package wafer PW, the position on the first exposed surface 101 and the position on the second exposed surface 102 are shifted from each other. Meanwhile, in FIGS. 9 to 13, the bump BP is omitted.

얼라인먼트 단계(ST6)는, 홈(DT)을 따라 형성된 패키지 웨이퍼(PW)의 도 20에 도시된 분할홈(DD)의 위치를, 외주 잉여 영역(GR)의 외주 가장자리의 제1 노출면(101)과 제2 노출면(102)에서 계단형으로 노출된 홈(DT)에 기초하여 산출하는 단계이다. 얼라인먼트 단계(ST6)는, 몰드 수지(MR)가 충전된 홈(DT)을 노출시켜 패키지 웨이퍼(PW)를 레이저 가공 장치(30)의 척 테이블(31)의 유지면(31a)으로 흡인 유지한다.In the alignment step ST6, the position of the divided groove DD shown in FIG. 20 of the package wafer PW formed along the groove DT is determined to be a first exposed surface 101 of the outer circumferential edge of the outer circumferential redundant region GR. ) And the groove DT exposed in a stepped manner from the second exposed surface 102. In the alignment step ST6, the groove DT filled with the mold resin MR is exposed to attract and hold the package wafer PW to the holding surface 31a of the chuck table 31 of the laser processing apparatus 30. .

레이저 가공 장치(30)는, 척 테이블(31)을 인덱싱 이송 방향인 수평 방향과 평행한 Y축 방향으로 Y축 이동 수단(33)에 의해 이동시켜, 복수의 분할 예정 라인(L) 중 하나의 분할 예정 라인(L)에 레이저 광선 조사 수단(34)을 대향시킨다. 또한, 레이저 가공 장치(30)는, 척 테이블(31)을 연직 방향과 평행한 Z축 주위로 회전 구동원(35)에 의해 회전시켜, 레이저 광선 조사 수단(34)과 대향한 분할 예정 라인(L)을 가공 이송 방향인 수평 방향과 평행하고 또한 Y축 방향과 직교하는 X축 방향과 평행하게 한다. 레이저 가공 장치(30)는, 레이저 광선 조사 수단(34)으로부터 레이저 광선(LR)을 조사하면서 X축 이동 수단(36)에 척 테이블(31)을 X축 방향으로 이동시키고, 레이저 광선 조사 수단(34)과 대향한 분할 예정 라인(L)에 레이저 광선(LR)을 조사하여, 어블레이션 가공을 실시한다.The laser processing apparatus 30 moves the chuck table 31 in the Y-axis direction parallel to the horizontal direction which is the indexing feed direction by the Y-axis moving means 33, The laser beam irradiation means 34 is opposed to the line to be divided (L). In addition, the laser processing apparatus 30 rotates the chuck table 31 around the Z-axis parallel to the vertical direction by the rotation drive source 35, so that the line to be divided (L) facing the laser beam irradiation means 34 ) Is parallel to the horizontal direction, which is the machining feed direction, and parallel to the X-axis direction orthogonal to the Y-axis direction. The laser processing apparatus 30 moves the chuck table 31 to the X-axis moving means 36 in the X-axis direction while irradiating the laser beam LR from the laser beam irradiation means 34, and the laser beam irradiation means ( The laser beam LR is irradiated to the line L to be divided opposite to 34), and ablation processing is performed.

또한, 레이저 가공 장치(30)는, 얼라인먼트하기 위해서 패키지 웨이퍼(PW)를 촬상하는 촬상 수단(37)과, X축 이동 수단(36), Y축 이동 수단(33), 회전 구동원(35) 및 레이저 광선 조사 수단(34)을 제어하는 제어 수단(32)을 구비한다. 제어 수단(32)은, 패키지 웨이퍼(PW)에 대한 가공 동작을 레이저 가공 장치(30)에 실시시키는 컴퓨터이다.In addition, the laser processing apparatus 30 includes an imaging means 37 for imaging the package wafer PW for alignment, an X-axis moving means 36, a Y-axis moving means 33, a rotation drive source 35, and A control means 32 for controlling the laser beam irradiation means 34 is provided. The control means 32 is a computer that causes the laser processing apparatus 30 to perform a processing operation on the package wafer PW.

제어 수단(32)은, CPU(central processing unit)와 같은 마이크로 프로세서를 갖는 연산 처리 장치와, ROM(read only memory) 또는 RAM(random access memory)과 같은 메모리를 갖는 기억 장치와, 입출력 인터페이스 장치를 갖는다. 제어 수단(32)의 연산 처리 장치는, 기억 장치에 기억되어 있는 컴퓨터 프로그램에 따라 연산 처리를 실시하고, 레이저 가공 장치(30)를 제어하기 위한 제어 신호를, 입출력 인터페이스 장치를 통해 레이저 가공 장치(30)의 전술한 구성 요소에 출력한다. 또한, 제어 수단(32)은, 가공 동작의 상태나 화상 등을 표시하는 액정 표시 장치 등에 의해 구성되는 도시하지 않은 표시 수단이나, 오퍼레이터가 가공 내용 정보 등을 등록할 때에 이용하는 입력 수단과 접속되어 있다. 입력 수단은, 표시 수단에 설치된 터치 패널과, 키보드 등 중 적어도 하나에 의해 구성된다.The control means 32 includes an operation processing device having a microprocessor such as a CPU (central processing unit), a memory device having a memory such as read only memory (ROM) or a random access memory (RAM), and an input/output interface device. Have. The arithmetic processing device of the control means 32 performs arithmetic processing according to a computer program stored in the storage device, and transmits a control signal for controlling the laser processing device 30 through the input/output interface device. It outputs to the above-described component of 30). In addition, the control means 32 is connected to a display means (not shown) constituted by a liquid crystal display device or the like that displays a state of a processing operation, an image, etc., or an input means used when an operator registers processing content information, etc. . The input means is constituted by at least one of a touch panel provided on the display means, a keyboard, and the like.

얼라인먼트 단계(ST6)는, 도 15 및 도 16에 도시된 바와 같이, 척 테이블(31)을 회전 구동원(35)에 축심 주위로 회전시켜, 외주 잉여 영역(GR)의 외주 가장자리의 제1 노출면(101)과 제2 노출면(102)에서 노출된 홈(DT)의 연장 방향인 길이 방향을 도 20에 도시된 분할홈(DD)을 형성할 때에 척 테이블(31)을 가공 이송하는 가공 이송 방향인 X축 방향과 평행하게 한다. 얼라인먼트 단계(ST6)에서는, 제어 수단(32)이, 촬상 수단(37)이 촬상한 분할 예정 라인(L)에 형성된 홈(DT)의 화상에 기초하여, 회전 구동원(35)에 축심 주위로 척 테이블(31)을 회전시켜, 도 16에 도시된 바와 같이, 서로 직교하는 분할 예정 라인(L) 중 한쪽의 분할 예정 라인(L)에 형성된 홈(DT)을 X축 방향과 평행하게 한다.In the alignment step ST6, as shown in FIGS. 15 and 16, the chuck table 31 is rotated around the axial center by the rotation driving source 35, so that the first exposed surface of the outer circumferential edge of the outer circumferential redundant region GR Machining feed for machining and transferring the chuck table 31 when forming the divided groove DD shown in FIG. 20 in the longitudinal direction, which is the extension direction of the groove DT exposed from the 101 and the second exposed surface 102 The direction is parallel to the X-axis direction. In the alignment step ST6, the control means 32 is chucked to the rotation drive source 35 around the axis based on the image of the groove DT formed in the segmentation scheduled line L imaged by the imaging means 37. The table 31 is rotated to make the groove DT formed in one of the division scheduled lines L perpendicular to each other, as shown in Fig. 16, parallel to the X-axis direction.

얼라인먼트 단계(ST6)는, 외주 잉여 영역(GR)의 외주 가장자리의 제1 노출면(101)과 제2 노출면(102)에서 노출된 복수의 홈(DT)의 양단(a, b)을 촬상 수단(37)으로 촬상하고, 촬상 수단(37)이 촬상한 도 17 및 도 18에 도시된 촬상 화상(G1, G2)으로부터 척 테이블(31)의 유지면(31a)에 있어서의 홈(DT)의 양단(a, b) 또는 한쪽의, 제1 노출면(101)과 제2 노출면(102)에 있어서의 위치를 산출하여 등록한다. 실시형태 1에 있어서, 얼라인먼트 단계(ST6)는, 제1 노출면(101)에서 노출된 홈(DT)의 폭 방향의 양 가장자리(A1, B1, A2, B2)의 Y 방향의 위치와, 제2 노출면(102)에서 노출된 홈(DT)의 폭 방향의 양 가장자리(a1, b1, a2, b2)의 Y 방향의 위치를 산출하여, 기억 장치에 기억 즉 등록한다.In the alignment step (ST6), both ends (a, b) of the plurality of grooves DT exposed from the first exposed surface 101 and the second exposed surface 102 of the outer circumferential edge of the outer surplus region GR are captured. The groove DT in the holding surface 31a of the chuck table 31 from the picked-up images G1 and G2 shown in Figs. 17 and 18, which are imaged by the means 37 and captured by the imaging means 37. The positions on both ends (a, b) or one of the first and second exposed surfaces 101 and 102 are calculated and registered. In the first embodiment, the alignment step ST6 includes positions in the Y direction of both edges A1, B1, A2, B2 in the width direction of the groove DT exposed from the first exposed surface 101, 2 The positions in the Y direction of both edges a1, b1, a2, and b2 in the width direction of the groove DT exposed from the exposed surface 102 are calculated, and stored, or registered, in the memory device.

얼라인먼트 단계(ST6)는, 촬상 수단(37)이 촬상한 화상으로부터 패키지 웨이퍼(PW)의 위치를 산출한다. 예컨대 패키지 웨이퍼(PW)의 외주 가장자리의 3점의 좌표를 검출하고, 패키지 웨이퍼(PW)의 중심의 좌표를 산출하며, 미리 등록한 패키지 웨이퍼(PW)의 직경으로부터 패키지 웨이퍼(PW)의 유지면(31a)에서의 위치를 산출한다. 검출한 패키지 웨이퍼(PW)의 위치 정보에 기초하여, 도 15에 도시된 바와 같이, X축 이동 수단(36)과 Y축 이동 수단(33)에 의해 패키지 웨이퍼(PW)의 외주 가장자리를 따라 척 테이블(31)과 촬상 수단(37)을 상대적으로 이동시켜, 둘레 방향으로 홈(DT)을 순차 촬상하고, 모든 홈(DT)의 양단(a, b)을 촬상하며, 홈(DT)의 제1 노출면(101)과 제2 노출면(102)에 있어서의 위치를 산출하여 등록한다. 한편, 실시형태 1은, 얼라인먼트 단계(ST6)는, 모든 홈(DT)의 양단(a, b)의 제1 노출면(101)과 제2 노출면(102)에 있어서의 위치를 등록하지만, 본 발명은 미리 정해진 소정 개수 간격의 홈(DT)의 양단(a, b)의 제1 노출면(101)과 제2 노출면(102)에 있어서의 위치를 등록해도 좋다.The alignment step ST6 calculates the position of the package wafer PW from the image captured by the imaging means 37. For example, the coordinates of three points of the outer peripheral edge of the package wafer PW are detected, the coordinates of the center of the package wafer PW are calculated, and the holding surface of the package wafer PW ( Calculate the position at 31a). Based on the detected positional information of the package wafer PW, as shown in FIG. 15, the X-axis moving means 36 and the Y-axis moving means 33 are used to chuck along the outer peripheral edge of the package wafer PW. The table 31 and the imaging means 37 are relatively moved, the grooves DT are sequentially photographed in the circumferential direction, and both ends a and b of all the grooves DT are photographed, and the groove DT is removed. The positions on the 1 exposed surface 101 and the second exposed surface 102 are calculated and registered. On the other hand, in the first embodiment, the alignment step ST6 registers the positions on the first exposed surface 101 and the second exposed surface 102 at both ends a and b of all grooves DT, According to the present invention, positions on the first exposed surface 101 and the second exposed surface 102 at both ends a and b of the grooves DT at predetermined intervals of a predetermined number may be registered.

얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 도 17의 촬상 화상(G1)으로부터 홈(DT)을 추출하고, 홈(DT)의 길이 방향의 일단(a)의 폭 방향의 양 가장자리(A1, B1)의 Y 방향의 위치(YA1, YB1)를, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다. 얼라인먼트 단계(ST6)에서는, 제어 수단(32)이, 홈(DT)의 길이 방향의 일단(a)의 폭 방향의 양 가장자리(a1, b1)의 Y 방향의 위치(Ya1, Yb1)를, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다.In the alignment step ST6, the control means 32 extracts the groove DT from the captured image G1 in FIG. 17, and both edges A1 in the width direction of one end a in the length direction of the groove DT. The positions YA1 and YB1 in the Y direction of, B1 are registered in association with the groove DT, as shown in FIG. 19. In the alignment step ST6, the control means 32 shows the positions Ya1 and Yb1 in the Y direction of both edges a1 and b1 in the width direction of one end a in the longitudinal direction of the groove DT. As shown in Fig. 19, registration is made in correspondence with the home DT.

얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 가장자리(A1, a1)의 Y 방향의 위치(YA1, Ya1)가 서로 어긋나 있는 경우, 또는, 가장자리(B1, b1)의 Y 방향의 위치(YB1, Yb1)가 서로 어긋나 있는 경우, 이들의 어긋남과, 제1 노출면(101)과 제2 노출면(102)의 패키지 웨이퍼(PW)의 두께 방향의 거리(TD)에 기초하여, 홈(DT)의 패키지 웨이퍼(PW)의 두께 방향과의 이루는 각도(θ1)를 산출하고, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다.In the alignment step ST6, when the control means 32 shifts the Y-direction positions YA1 and Ya1 of the edges A1 and a1, or the Y-direction position YB1 of the edges B1 and b1. , Yb1) are misaligned from each other, based on the misalignment and the distance TD in the thickness direction of the package wafer PW between the first exposed surface 101 and the second exposed surface 102, the groove DT ) Of the package wafer PW with respect to the thickness direction of the package wafer PW is calculated, and registered in correspondence with the groove DT as shown in FIG. 19.

얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 도 18의 촬상 화상(G2)으로부터 홈(DT)을 추출하고, 홈(DT)의 길이 방향의 타단(b)의 폭 방향의 양 가장자리(A2, B2)의 Y 방향의 위치(YA2, YB2)를, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다. 얼라인먼트 단계(ST6)에서는, 제어 수단(32)이, 홈(DT)의 길이 방향의 타단(b)의 폭 방향의 양 가장자리(a2, b2)의 Y 방향의 위치(Ya2, Yb2)를, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다.In the alignment step ST6, the control means 32 extracts the groove DT from the captured image G2 in FIG. 18, and both edges A2 in the width direction of the other end b in the length direction of the groove DT. The positions YA2 and YB2 in the Y direction of, B2 are registered in association with the groove DT, as shown in FIG. 19. In the alignment step ST6, the control means 32 shows the positions Ya2 and Yb2 in the Y direction of both edges a2 and b2 in the width direction of the other end b in the longitudinal direction of the groove DT. As shown in Fig. 19, registration is made in correspondence with the home DT.

얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 가장자리(A2, a2)의 Y 방향의 위치(YA2, Ya2)가 서로 어긋나 있는 경우, 또는, 가장자리(B2, b2)의 Y 방향의 위치(YB2, Yb2)가 서로 어긋나 있는 경우, 이들의 어긋남과 거리(TD)에 기초하여, 홈(DT)의 패키지 웨이퍼(PW)의 두께 방향과의 이루는 각도(θ2)를 산출하고, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다.In the alignment step ST6, when the control means 32 shifts the Y-direction positions YA2 and Ya2 of the edges A2 and a2, or the Y-direction positions YB2 of the edges B2 and b2. , Yb2) is deviated from each other, based on the deviation and the distance TD, the angle θ2 of the groove DT with the thickness direction of the package wafer PW is calculated, as shown in FIG. As described above, registration is made in correspondence with the home DT.

얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 가장자리(A1, B1, a1, b1, A2, B2, a2, b2)의 위치(YA1, YB1, Ya1, Yb1, YA2, YB2, Ya2, Yb2) 및 각도(θ1, θ2)를 이용하여, 분할홈(DD)의 Y 방향의 위치(DDP)를 산출하고, 도 19에 도시된 바와 같이, 홈(DT)과 대응시켜 등록한다. 실시형태 1에 있어서, 얼라인먼트 단계(ST6)에서는, 제어 수단(32)이 패키지 웨이퍼(PW)의 두께 방향의 중앙에 있어서의 홈(DT)의 폭 방향의 중앙의 위치를 산출하고, 이 위치를 분할홈(DD)의 Y 방향의 위치(DDP)라고 등록한다.In the alignment step ST6, the control means 32 is at the positions (YA1, YB1, Ya1, Yb1, YA2, YB2, Ya2, Yb2) of the edges (A1, B1, a1, b1, A2, B2, a2, b2). And the angles θ1 and θ2, the position DDP of the divided groove DD in the Y direction is calculated, and as shown in FIG. 19, it is registered in correspondence with the groove DT. In the first embodiment, in the alignment step ST6, the control means 32 calculates the center position in the width direction of the groove DT at the center in the thickness direction of the package wafer PW, and determines this position. It is registered as the position DDP of the divided groove DD in the Y direction.

분할 단계(ST7)는, 얼라인먼트 단계(ST6)에서 산출한 분할홈(DD)의 위치(DDP)에 기초하여, 분할홈(DD)을 홈(DT)을 따라 형성하는 단계이다. 분할홈(DD)은, 홈(DT)에 충전된 몰드 수지(MR)를 분할하여, 패키지 웨이퍼(PW)를 패키지 디바이스 칩(PD)으로 분할하는 것이다. 실시형태 1에 있어서, 분할홈(DD)의 폭은, 15 ㎛ 이상이고 또한 30 ㎛ 이하이다.The dividing step ST7 is a step of forming the dividing groove DD along the groove DT based on the position DDP of the dividing groove DD calculated in the alignment step ST6. The dividing groove DD divides the mold resin MR filled in the groove DT, and divides the package wafer PW into package device chips PD. In Embodiment 1, the width of the divided groove DD is 15 µm or more and 30 µm or less.

분할 단계(ST7)에서는, 제어 수단(32)이 산출한 분할홈(DD)의 위치(DDP)에 기초하여, X축 이동 수단(36)과 Y축 이동 수단(33)을 제어하여, 레이저 광선(LR)을 각 홈(DT)에 충전된 몰드 수지(MR)에 조사시켜, 도 20에 도시된 바와 같이, 분할홈(DD)을 형성한다. 분할 단계(ST7)는, 레이저 광선(LR)에 의해, 홈(DT) 내의 몰드 수지(MR)를 이분하도록, 분할홈(DD)을 형성한다. 이와 같이, 실시형태 1에 따른 제조 방법은, 얼라인먼트 단계(ST6)에서 산출한 분할홈(DD)의 위치(DDP)에 기초하여, 분할홈(DD)을 홈(DT)을 따라 형성함으로써, 제1 높이(T1)의 제1 노출면(101)에서 노출된 홈(DT)의 위치와, 제2 높이(T2)의 제2 노출면(102)에서 노출된 홈(DT)의 위치가 어긋나 있는 경우, 홈(DT)의 위치의 어긋남에 대응하여 분할홈(DD)을 형성하는 위치를 설정하게 된다. 실시형태 1에 따른 제조 방법은, 제어 수단(32)이 산출한 분할홈(DD)의 위치(DDP)에 기초하여, X축 이동 수단(36)과 Y축 이동 수단(33)을 제어하여, 레이저 광선(LR)을 각 홈(DT)에 충전된 몰드 수지(MR)에 조사시키기 때문에, 홈(DT)이 깊이 방향인 웨이퍼(W)의 두께 방향에서 비스듬히 형성되어 있어도, 분할홈(DD)이 홈(DT) 내의 몰드 수지(MR)를 이분하도록, 분할홈(DD)을 형성한다.In the dividing step ST7, based on the position DDP of the dividing groove DD calculated by the control unit 32, the X-axis moving means 36 and the Y-axis moving means 33 are controlled, and the laser beam By irradiating (LR) to the mold resin (MR) filled in each groove (DT), as shown in Fig. 20, to form a divided groove (DD). In the dividing step ST7, the dividing groove DD is formed so that the mold resin MR in the groove DT is divided by the laser beam LR. As described above, in the manufacturing method according to Embodiment 1, based on the position DDP of the divided groove DD calculated in the alignment step ST6, the divided groove DD is formed along the groove DT. 1 The position of the groove DT exposed from the first exposed surface 101 of the height T1 and the position of the groove DT exposed from the second exposed surface 102 of the second height T2 are shifted. In this case, a position in which the divided groove DD is formed is set in response to a shift in the position of the groove DT. The manufacturing method according to the first embodiment controls the X-axis moving means 36 and the Y-axis moving means 33 based on the position DDP of the divided groove DD calculated by the control means 32, Since the laser beam LR is irradiated to the mold resin MR filled in each groove DT, even if the groove DT is formed obliquely in the thickness direction of the wafer W in the depth direction, the divided groove DD Divided grooves DD are formed so that the mold resin MR in the grooves DT is divided into two.

또한, 실시형태 1에 있어서, 분할 단계(ST7)에서는, 제어 수단(32)이 산출한 분할홈(DD)의 위치(DDP)에 기초하여 모든 홈(DT)에 분할홈(DD)을 형성하지만, 본 발명은 각도(θ1, θ2) 중 적어도 한쪽이, 미리 정해진 소정값을 초과하는 홈(DT)에는 분할홈(DD)을 형성하지 않아도 좋다. 이 경우, 소정값은, 분할홈(DD)의 내면, 즉 패키지 디바이스 칩(PD)의 측면의 적어도 일부의 몰드 수지(MR)가 제거되는 값인 것이 바람직하다.In addition, in the first embodiment, in the dividing step ST7, the dividing grooves DD are formed in all the grooves DT based on the position DDP of the dividing groove DD calculated by the control means 32. In the present invention, at least one of the angles θ1 and θ2 does not need to form the divided groove DD in the groove DT exceeding a predetermined value. In this case, the predetermined value is preferably a value at which at least a part of the mold resin MR on the inner surface of the divided groove DD, that is, the side surface of the package device chip PD is removed.

실시형태 1에 있어서, 얼라인먼트 단계(ST6) 및 분할 단계(ST7)에 있어서, 레이저 가공 장치(30)를 이용하였으나, 본 발명에서는, 도 5에 도시된 절삭 장치(10)를 이용해도 좋다. 요컨대, 본 발명에서는, 분할 단계(ST7)에서는, 절삭 블레이드(13)에 의해 홈(DT) 내에 충전된 몰드 수지(MR)를 제거하여, 분할홈(DD)을 형성해도 좋다. 또한, 실시형태 1은, 홈 형성 단계(ST1)에 있어서, 절삭 블레이드(13)에 의해 홈(DT)을 형성하였으나, 본 발명은 홈 형성 단계(ST1)에 있어서, 절삭 블레이드(13)에 의한 절삭 이외에, 레이저 어블레이션에 의한 가공에 의해 홈(DT)을 형성해도 좋다.In the first embodiment, the laser processing device 30 was used in the alignment step ST6 and the dividing step ST7, but in the present invention, the cutting device 10 shown in FIG. 5 may be used. In short, in the present invention, in the dividing step ST7, the mold resin MR filled in the groove DT by the cutting blade 13 may be removed to form the dividing groove DD. In addition, in the first embodiment, in the groove forming step ST1, the groove DT is formed by the cutting blade 13, but in the present invention, in the groove forming step ST1, the cutting blade 13 is used. In addition to cutting, the groove DT may be formed by processing by laser ablation.

실시형태 1에 따른 제조 방법은, 웨이퍼(W)의 이면(WR)으로부터의 높이가 제1 높이(T1)가 되는 제1 노출면(101)과, 제2 높이(T2)가 되는 제2 노출면(102)에서 홈(DT)을 노출시켜, 분할홈(DD)의 위치를 산출하기 때문에, 몰드 수지(MR)가 충전된 홈(DT)이 웨이퍼(W)의 두께 방향에 대해 비스듬히 형성되어 있었다고 해도, 분할홈(DD)에 의해 홈(DT) 내에 충전된 몰드 수지(MR)를 이분할 수 있어, 패키지 디바이스 칩(PD)의 기판(SB)의 측면(SD)에 몰드 수지(MR)를 잔존시킬 수 있다고 하는 효과를 나타낸다.The manufacturing method according to Embodiment 1 includes a first exposed surface 101 whose height from the back surface WR of the wafer W becomes the first height T1, and a second exposure that becomes the second height T2. Since the groove DT is exposed on the surface 102 to calculate the position of the divided groove DD, the groove DT filled with the mold resin MR is formed obliquely with respect to the thickness direction of the wafer W. Even if there is, the mold resin MR filled in the groove DT can be divided into two by the division groove DD, and the mold resin MR is formed on the side surface SD of the substrate SB of the package device chip PD. It exhibits the effect of being able to remain.

한편, 본 발명은 상기 실시형태에 한정되는 것이 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 여러 가지로 변형하여 실시할 수 있다.In addition, the present invention is not limited to the above embodiment. That is, it can be implemented by various modifications without departing from the gist of the present invention.

13: 절삭 블레이드 101: 제1 노출면(노출면)
102: 제2 노출면(노출면) PW: 패키지 웨이퍼
W: 웨이퍼 WS: 표면
WR: 이면 L: 분할 예정 라인
LR: 레이저 광선 D: 디바이스
DT: 홈 DD: 분할홈
MR: 몰드 수지 PP: 보호 부재
PD: 패키지 디바이스 칩 T1: 제1 높이
T2: 제2 높이 ST1: 홈 형성 단계
ST2: 패키지 웨이퍼 형성 단계 ST3: 연삭 단계
ST5: 외주 가장자리 제거 단계 ST6: 얼라인먼트 단계
ST7: 분할 단계13: cutting blade 101: first exposed surface (exposed surface)
102: second exposed surface (exposed surface) PW: package wafer
W: Wafer WS: Surface
WR: Back L: Line to be divided
LR: laser beam D: device
DT: Home DD: Split groove
MR: mold resin PP: protective member
PD: package device chip T1: first height
T2: second height ST1: groove formation step
ST2: Package wafer formation step ST3: Grinding step
ST5: Outer edge removal step ST6: Alignment step
ST7: Division step

Claims (3)

패키지 디바이스 칩의 제조 방법으로서,
교차하는 복수의 분할 예정 라인으로 구획된 복수의 영역에 디바이스가 형성된 표면을 구비하는 웨이퍼의 표면에, 상기 분할 예정 라인을 따른 홈을 형성하는 홈 형성 단계와,
상기 홈에 몰드 수지를 충전하고 웨이퍼의 표면을 상기 몰드 수지로 피복하여, 패키지 웨이퍼를 형성하는 패키지 웨이퍼 형성 단계와,
상기 패키지 웨이퍼의 외주 가장자리를 따라 상기 몰드 수지를 제1 높이와 상기 제1 높이보다 낮은 제2 높이로 제거하여, 상기 몰드 수지가 충전된 상기 홈을 외주 가장자리에서 계단형으로 노출시키는 외주 가장자리 제거 단계와,
상기 홈을 따라 형성된 상기 패키지 웨이퍼의 분할홈의 위치를, 계단형의 노출면에서 노출된 상기 홈에 기초하여 산출하는 얼라인먼트 단계와,
상기 얼라인먼트 단계에서 산출한 위치에 기초하여 상기 분할홈을 상기 홈을 따라 형성하는 분할 단계를 포함하고,
상기 제1 높이에서 노출된 상기 홈의 위치와 상기 제2 높이에서 노출된 상기 홈의 위치가 어긋나 있는 경우, 어긋남에 대응하여 상기 분할홈을 형성하는 위치를 설정하는 것을 특징으로 하는 패키지 디바이스 칩의 제조 방법.As a method of manufacturing a package device chip,
A groove forming step of forming a groove along the division scheduled line on a surface of a wafer having a surface on which a device is formed in a plurality of regions divided by a plurality of intersecting division scheduled lines,
A package wafer forming step of filling the groove with a mold resin and covering the surface of the wafer with the mold resin to form a package wafer; and
An outer peripheral edge removal step of removing the mold resin along an outer peripheral edge of the package wafer to a first height and a second height lower than the first height to expose the groove filled with the mold resin in a stepwise shape from the outer peripheral edge Wow,
An alignment step of calculating the position of the divided groove of the package wafer formed along the groove based on the groove exposed from the stepped exposed surface,
And a dividing step of forming the dividing groove along the groove based on the position calculated in the alignment step,
When the position of the groove exposed at the first height and the position of the groove exposed at the second height are misaligned, a position to form the divided groove is set in response to the deviation. Manufacturing method. 제1항에 있어서, 상기 패키지 웨이퍼 형성 단계 후이며, 상기 외주 가장자리 제거 단계 전에, 상기 패키지 웨이퍼의 몰드면측에 보호 부재를 접착 후, 상기 웨이퍼의 이면측을 연삭해서 박화(薄化)하여, 상기 몰드 수지가 충전된 상기 홈을 노출시키는 연삭 단계를 포함하는 것을 특징으로 하는 패키지 디바이스 칩의 제조 방법.The method of claim 1, wherein after the step of forming the package wafer and before the step of removing the outer circumferential edge, a protective member is adhered to the mold side of the package wafer, and then the back side of the wafer is ground to thin, and the And a grinding step of exposing the groove filled with a mold resin. 제1항 또는 제2항에 있어서, 상기 분할 단계에서는, 레이저 광선 또는 절삭 블레이드에 의해 상기 몰드 수지가 제거되는 것을 특징으로 하는 패키지 디바이스 칩의 제조 방법.The method for manufacturing a package device chip according to claim 1 or 2, wherein in the dividing step, the mold resin is removed by a laser beam or a cutting blade.
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