JP7098221B2 - Wafer processing method - Google Patents
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Description
本発明は、ウェーハを加工して5Sモールドパッケージを形成するウェーハの加工方法に関する。 The present invention relates to a method for processing a wafer to form a 5S mold package by processing the wafer.
LSIやNAND型フラッシュメモリ等の各種デバイスの小型化及び高密度実装化を実現する構造として、例えばデバイスチップをチップサイズでパッケージ化したチップサイズパッケージ(CSP)が実用に供され、携帯電話やスマートフォン等に広く使用されている。更に、近年はこのCSPの中で、チップの表面のみならず全側面を封止材で封止したCSP、所謂5Sモールドパッケージが開発され実用化されている。 As a structure that realizes miniaturization and high-density mounting of various devices such as LSI and NAND flash memory, for example, a chip size package (CSP) in which a device chip is packaged in a chip size is put into practical use, and a mobile phone or a smartphone is used. It is widely used for such purposes. Further, in recent years, in this CSP, a CSP in which not only the surface of the chip but also all the side surfaces are sealed with a sealing material, a so-called 5S mold package, has been developed and put into practical use.
従来の5Sモールドパッケージは、以下の工程によって製作されている。
(1)半導体ウェーハ(以下、ウェーハと略称することがある)の表面にデバイス(回路)及びバンプと呼ばれる外部接続端子を形成する。
(2)ウェーハの表面側から分割予定ラインに沿ってウェーハを切削し、デバイスチップの仕上がり厚さに相当する深さの切削溝を形成する。
(3)ウェーハの表面をカーボンブラック入りの封止材で封止する。
(4)ウェーハの裏面側をデバイスチップの仕上がり厚さまで研削して切削溝中の封止材を露出させる。
(5)ウェーハの表面はカーボンブラック入りの封止材で封止されているため、ウェーハ表面の外周部分の封止材を除去してターゲットパターン等のアライメントマークを露出させ、このアライメントマークに基づいて切削すべき分割予定ラインを検出するアライメントを実施する。
(6)アライメントに基づいて、ウェーハの表面側から分割予定ラインに沿ってウェーハを切削して、表面及び全側面が封止材で封止された5Sモールドパッケージに分割する。
The conventional 5S mold package is manufactured by the following process.
(1) External connection terminals called devices (circuits) and bumps are formed on the surface of a semiconductor wafer (hereinafter, may be abbreviated as a wafer).
(2) The wafer is cut from the surface side of the wafer along the planned division line to form a cutting groove having a depth corresponding to the finished thickness of the device chip.
(3) The surface of the wafer is sealed with a sealing material containing carbon black.
(4) The back surface side of the wafer is ground to the finished thickness of the device chip to expose the sealing material in the cutting groove.
(5) Since the surface of the wafer is sealed with a sealing material containing carbon black, the sealing material on the outer peripheral portion of the wafer surface is removed to expose the alignment mark such as the target pattern, and the alignment mark is used as the basis. Alignment is performed to detect the planned division line to be cut.
(6) Based on the alignment, the wafer is cut from the surface side of the wafer along the planned division line, and the wafer is divided into 5S mold packages whose surface and all side surfaces are sealed with a sealing material.
上述したように、ウェーハの表面はカーボンブラックを含む封止材で封止されているため、ウェーハ表面に形成されているデバイス等は肉眼では全く見ることはできない。この問題を解決してアライメントを可能とするため、上記(5)で記載したように、ウェーハ表面の封止材の外周部分を除去してターゲットパターン等のアライメントマークを露出させ、このアライメントマークに基づいて切削すべき分割予定ラインを検出してアライメントを実行する技術を本出願人は開発した(特開2013-074021号公報及び特開2016-015438号公報参照)。 As described above, since the surface of the wafer is sealed with a sealing material containing carbon black, the devices and the like formed on the surface of the wafer cannot be seen with the naked eye at all. In order to solve this problem and enable alignment, as described in (5) above, the outer peripheral portion of the encapsulant on the wafer surface is removed to expose the alignment mark such as the target pattern, and this alignment mark is used. Based on this, the applicant has developed a technique for detecting a planned division line to be cut and performing alignment (see JP2013-074021A and JP2016-015438).
しかし、上記公開公報に記載されたアライメント方法では、ダイシング用の切削ブレードに替えてエッジトリミング用の幅の広い切削ブレードをスピンドルに装着してウェーハの外周部分の封止材を除去する工程が必要であり、切削ブレードの交換及びエッジトリミングにより外周部分の封止材を除去する手間が掛かり、生産性が悪いという問題がある。 However, the alignment method described in the above-mentioned publication requires a step of mounting a wide cutting blade for edge trimming on the spindle instead of the cutting blade for dicing and removing the encapsulant on the outer peripheral portion of the wafer. Therefore, there is a problem that it takes time and effort to remove the sealing material of the outer peripheral portion by replacing the cutting blade and trimming the edge, resulting in poor productivity.
本発明はこのような点に鑑みてなされたものであり、その目的とするところは、ウェーハ表面に被覆されたカーボンブラックを含む封止材を通してアライメント工程を実施可能なウェーハの加工方法を提供することである。 The present invention has been made in view of these points, and an object of the present invention is to provide a method for processing a wafer in which an alignment step can be carried out through a sealing material containing carbon black coated on the wafer surface. That is.
本発明によると、交差して形成された複数の分割予定ラインによって区画された表面の各領域にそれぞれ複数のバンプを有するデバイスが形成されたウェーハの加工方法であって、該ウェーハの表面側から該分割予定ラインに沿って切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの切削溝を形成する切削溝形成工程と、該切削溝形成工程を実施した後、該切削溝を含む該ウェーハの表面を封止材で封止する封止工程と、該封止工程を実施した後、該ウェーハの表面の外周部分に設けられた該封止材を除去することなく、該ウェーハの表面側から赤外線撮像手段によって該封止材を透過してウェーハの表面側を撮像してアライメントマークを検出し、該アライメントマークに基づいてレーザー加工すべき該分割予定ラインを検出するアライメント工程と、該アライメント工程を実施した後、該ウェーハの表面側から該分割予定ラインに沿って該封止材に対して吸収性を有する波長のレーザービームを照射して、アブレーション加工により該切削溝中の該封止材に該デバイスチップの仕上がり厚さに相当する深さのレーザー加工溝を形成するレーザー加工溝形成工程と、該レーザー加工溝形成工程を実施した後、該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、該保護部材貼着工程を実施した後、該ウェーハの裏面側から該デバイスチップの仕上がり厚さまで該ウェーハを研削して該レーザー加工溝を露出させ、該封止材によって表面及び4側面が囲繞された個々のデバイスチップに分割する分割工程と、を備え、該封止工程では、該赤外線撮像手段が受光する赤外線が透過するような透過性を有する封止材によって該ウェーハの表面が封止されることを特徴とするウェーハの加工方法が提供される。
According to the present invention, there is a method for processing a wafer in which a device having a plurality of bumps is formed in each region of a surface partitioned by a plurality of planned division lines formed at an intersection, from the surface side of the wafer. After performing the cutting groove forming step of forming a cutting groove having a depth corresponding to the finished thickness of the device chip by the cutting blade along the scheduled division line and the cutting groove forming step, the wafer including the cutting groove is performed. After performing the sealing step of sealing the surface of the wafer with a sealing material and the sealing step, the surface side of the wafer without removing the sealing material provided on the outer peripheral portion of the surface of the wafer. An alignment step of detecting an alignment mark by transmitting an image of the surface side of the wafer through the encapsulant by an infrared imaging means, and detecting the planned division line to be laser-processed based on the alignment mark, and the alignment. After carrying out the step, a laser beam having an absorbent wavelength is irradiated from the surface side of the wafer along the planned division line to the encapsulant, and the encapsulation in the cutting groove is performed by ablation processing. After performing the laser processing groove forming step of forming a laser processing groove having a depth corresponding to the finished thickness of the device chip on the material and the laser processing groove forming step, a protective member is attached to the surface of the wafer. After performing the protective member attaching step and the protective member attaching step, the wafer is ground from the back surface side of the wafer to the finished thickness of the device chip to expose the laser machined groove, and the sealing material is used. It comprises a dividing step of dividing into individual device chips in which the surface and four side surfaces are surrounded, and in the sealing step, the sealing material has a transparency so that the infrared rays received by the infrared imaging means can be transmitted. A method for processing a wafer is provided, characterized in that the surface of the wafer is sealed.
好ましくは、アライメント工程で用いる赤外線撮像手段はInGaAs撮像素子を含む。 Preferably, the infrared image pickup means used in the alignment step includes an InGaAs image pickup device.
本発明のウェーハの加工方法によると、赤外線撮像手段が受光する赤外線が透過するような封止材でウェーハの表面を封止し、赤外線撮像手段によって封止材を透過してウェーハに形成されたアライメントマークを検出し、アライメントマークに基づいてアライメントを実施できるようにしたので、従来のようにウェーハの表面の外周部分の封止材を除去することなく、簡単にアライメント工程を実施できる。 According to the wafer processing method of the present invention, the surface of the wafer is sealed with a sealing material that transmits infrared rays received by the infrared imaging means, and the sealing material is transmitted through the sealing material by the infrared imaging means to form the wafer. Since the alignment mark is detected and the alignment can be performed based on the alignment mark, the alignment process can be easily performed without removing the sealing material on the outer peripheral portion of the surface of the wafer as in the conventional case.
よって、ウェーハの表面側からデバイスチップの仕上がり厚さに相当する深さに形成された切削溝内に充填された封止材に沿ってアブレーション加工によりレーザー加工溝を形成することができ、その後ウェーハの裏面側からデバイスチップの仕上がり厚さまでウェーハを研削してレーザー加工溝を露出させることにより、封止材によって表面及び4側面が封止された個々のデバイスチップに分割することができる。 Therefore, it is possible to form a laser-machined groove by ablation along the encapsulant filled in the cutting groove formed from the surface side of the wafer to a depth corresponding to the finished thickness of the device chip, and then the wafer. By grinding the wafer from the back surface side to the finished thickness of the device chip to expose the laser machined groove, it is possible to divide the wafer into individual device chips whose front surface and four side surfaces are sealed by the encapsulant.
以下、本発明の実施形態を図面を参照して詳細に説明する。図1を参照すると、本発明の加工方法で加工するのに適した半導体ウェーハ(以下、単にウェーハと略称することがある)11の表面側斜視図が示されている。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Referring to FIG. 1, a front perspective view of a semiconductor wafer (hereinafter, may be simply abbreviated as a wafer) 11 suitable for processing by the processing method of the present invention is shown.
半導体ウェーハ11の表面11aにおいては、複数の分割予定ライン(ストリート)13が格子状に形成されており、直交する分割予定ライン13によって区画された各領域にはIC、LSI等のデバイス15が形成されている。
On the
各デバイス15の表面には複数の電極バンプ(以下、単にバンプと略称することがある)17を有しており、ウェーハ11はそれぞれ複数のバンプ17を備えた複数のデバイス15が形成されたデバイス領域19と、デバイス領域19を囲繞する外周余剰領域21とをその表面に備えている。
The surface of each
本発明実施形態のウェーハの加工方法では、まず、第1の工程として、ウェーハ11の表面側から分割予定ライン13に沿って切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの切削溝を形成する切削溝形成工程を実施する。この切削溝形成工程を図2を参照して説明する。
In the wafer processing method of the present invention, first, as a first step, a cutting groove having a depth corresponding to the finished thickness of the device chip is formed from the surface side of the
切削ユニット10は、スピンドル12の先端部に着脱可能に装着された切削ブレード14と、撮像手段(撮像ユニット)18を有するアライメントユニット16とを備えている。撮像ユニット18は、可視光で撮像する顕微鏡及びカメラを有するほか、赤外線画像を撮像する赤外線撮像素子を備えている。本実施形態では、赤外線撮像素子としてInGaAs撮像素子を採用した。
The
切削溝形成工程を実施する前に、まず撮像ユニット18でウェーハ11の表面を可視光で撮像し、各デバイス15に形成されているターゲットパターン等のアライメントマークを検出し、このアライメントマークに基づいて切削すべき分割予定ライン13を検出するアライメントを実施する。
Before carrying out the cutting groove forming step, the surface of the
アライメント実施後、矢印R1方向に高速回転する切削ブレード14をウェーハ11の表面11a側から分割予定ライン13に沿ってデバイスチップの仕上がり厚さに相当する深さに切り込ませ、ウェーハ11を吸引保持した図示しないチャックテーブルを矢印X1方向に加工送りすることにより、分割予定ライン13に沿って切削溝23を形成する切削溝形成工程を実施する。
After the alignment is performed, the
この切削溝形成工程を、切削ユニット10を分割予定ライン13のピッチずつ加工送り方向X1と直交する方向に割り出し送りしながら、第1の方向に伸長する分割予定ライン13に沿って次々と実施する。
This cutting groove forming step is carried out one after another along the scheduled
次いで、図示しないチャックテーブルを90°回転した後、第1の方向に直交する第2の方向に伸長する分割予定ライン13に沿って同様な切削溝形成工程を次々と実施する。
Next, after rotating the chuck table (not shown) by 90 °, the same cutting groove forming step is carried out one after another along the planned
切削溝形成工程を実施した後、図3に示すように、ウェーハ11の表面11aに封止材20を塗布して、切削溝23を含むウェーハ11の表面11aを封止材で封止する封止工程を実施する。封止材20は流動性があるため、封止工程を実施すると、切削溝23中に封止材20が充填される。
After performing the cutting groove forming step, as shown in FIG. 3, the sealing
封止材20としては、質量%でエポキシ樹脂又はエポキシ樹脂+フェノール樹脂10.3%、シリカフィラー85.3%、カーボンブラック0.1~0.2%、その他の成分4.2~4.3%を含む組成とした。その他の成分としては、例えば、金属水酸化物、三酸化アンチモン、二酸化ケイ素等を含む。
The
このような組成の封止材20でウェーハ11の表面11aを被覆してウェーハ11の表面11aを封止すると、封止材20中にごく少量含まれているカーボンブラックにより封止材20が黒色となるため、封止材20を通してウェーハ11の表面11aを見ることは通常困難である。
When the
ここで、封止材20中にカーボンブラックを混入させるのは、主にデバイス15の静電破壊を防止するためであり、現在のところカーボンブラックを含有しない封止材は市販されていない。
Here, the reason why carbon black is mixed in the sealing
封止材20の塗布方法は特に限定されないが、バンプ17の高さまで封止材20を塗布するのが望ましく、次いでエッチングにより封止材20をエッチングして、バンプ17の頭出しをする。
The method of applying the
封止工程を実施した後、ウェーハ11の表面11a側から赤外線撮像手段によって封止材20を通してウェーハ11の表面11aを撮像し、ウェーハ11の表面に形成されている少なくとも2つのターゲットパターン等のアライメントマークを検出し、これらのアライメントマークに基づいてレーザー加工すべき分割予定ライン13を検出するアライメント工程を実施する。
After performing the sealing step, the
このアライメント工程について、図4を参照して詳細に説明する。アライメント工程を実施する前に、ウェーハ11の裏面11b側を外周部が環状フレームFに装着されたダイシングテープTに貼着する。
This alignment process will be described in detail with reference to FIG. Before performing the alignment step, the
アライメント工程では、図4に示すように、ダイシングテープTを介して切削装置のチャックテーブル40でウェーハ11を吸引保持し、ウェーハ11の表面11aを封止している封止材20を上方に露出させる。そして、クランプ42で環状フレームFをクランプして固定する。
In the alignment step, as shown in FIG. 4, the
アライメント工程では、図2に示した切削装置の撮像ユニット18と同様なレーザー加工装置の撮像ユニット18Aの赤外線撮像素子でウェーハ11の表面11aを撮像する。封止材20は、撮像ユニット18の赤外線撮像素子が受光する赤外線が透過する封止材から構成されているため、赤外線撮像素子によってウェーハ11の表面11aに形成された少なくとも2つのターゲットパターン等のアライメントマークを検出することができる。
In the alignment step, the
好ましくは、赤外線撮像素子として感度の高いInGaAs撮像素子を採用する。好ましくは、撮像ユニット18,18Aは、露光時間等を調整できるエクスポージャーを備えている。
Preferably, an InGaAs image sensor having high sensitivity is adopted as the infrared image sensor. Preferably, the
次いで、これらのアライメントマークを結んだ直線が加工送り方向と平行となるようにチャックテーブル40をθ回転し、更にアライメントマークと分割予定ライン13の中心との距離だけチャックテーブル40を加工送り方向X1(図6(A)参照)と直交する方向に移動することにより、レーザー加工すべき分割予定ライン13を検出する。
Next, the chuck table 40 is rotated by θ so that the straight line connecting these alignment marks is parallel to the machining feed direction, and the chuck table 40 is further rotated by the distance between the alignment mark and the center of the scheduled
アライメント工程を実施した後、図5(A)に示すように、ウェーハ11の表面11a側から分割予定ライン13に沿ってレーザー加工装置のレーザーヘッド(集光器)46から封止材20に対して吸収性を有する波長(例えば、355nm)のレーザービームLBを照射して、切削溝23中に充填された封止材20中にアブレーション加工により、図5(B)に示すようなレーザー加工溝25を形成するレーザー加工溝形成工程を実施する。
After performing the alignment step, as shown in FIG. 5A, from the
このレーザー加工溝形成工程を、第1の方向に伸長する分割予定ライン13に沿って次々と実施した後、チャックテーブル40を90°回転し、第1の方向に直交する第2の方向に伸長する分割予定ライン13に沿って次々と実施する。
After performing this laser machining groove forming step one after another along the planned
レーザー加工溝形成工程を実施した後、ウェーハ11の裏面11b側からデバイスチップの仕上がり厚さまでウェーハ11を研削して、封止材20中に形成したレーザー加工溝25を露出させ、ウェーハ11を個々のデバイスチップ27に分割する分割工程を実施する。
After performing the laser machining groove forming step, the
この分割工程を図6を参照して説明する。分割工程を実施する前に、ウェーハ11の表面11aに表面保護テープ等の保護部材22を貼着する保護部材貼着工程を実施する。そして、保護部材22を介して研削装置のチャックテーブル24でウェーハ11を吸引保持する。
This division step will be described with reference to FIG. Before carrying out the dividing step, a protective member sticking step of sticking a
研削ユニット26は、スピンドルハウジング28中に回転可能に収容され図示しないモーターにより回転駆動されるスピンドル30と、スピンドル30の先端に固定されたホイールマウント32と、ホイールマウント32に着脱可能に装着された研削ホイール34とを含んでいる。研削ホイール34は、環状のホイール基台36と、ホイール基台36の下端外周に固着された複数の研削砥石38とから構成される。
The grinding
分割工程では、チャックテーブル24を矢印aで示す方向に例えば300rpmで回転しつつ、研削ホイール34を矢印bで示す方向に例えば6000rpmで回転させると共に、図示しない研削ユニット送り機構を駆動して研削ホイール34の研削砥石38をウェーハ11の裏面11bに接触させる。
In the splitting step, the chuck table 24 is rotated in the direction indicated by the arrow a at, for example, 300 rpm, the grinding
そして、研削ホイール34を所定の研削送り速度で下方に所定量研削送りしながらウェー11の裏面11bを研削する。接触式又は非接触式の厚み測定ゲージでウェーハ11の厚さを測定しながら、ウェーハ11を所定の厚さ、例えば100μmに研削して、図6(B)に示すように、ウェーハ11を表面及び4側面が封止材によって封止された個々のデバイスチップ27に分割する。
Then, the
このようにして製造されたデバイスチップ27は、デバイスチップ27の表裏を反転してバンプ17をマザーボードの導電パッドに接続するフリップチップボンディングにより、マザーボードに実装することができる。
The
10 切削ユニット
11 半導体ウェーハ
13 分割予定ライン
14 切削ブレード
15 デバイス
16 アライメントユニット
17 電極バンプ
18,18A 撮像ユニット
20 封止材
23 切削溝
25 レーザー加工溝
26 研削ユニット
27 デバイスチップ
34 研削ホイール
38 研削砥石
46 レーザーヘッド(集光器)
10
Claims (3)
該ウェーハの表面側から該分割予定ラインに沿って切削ブレードによってデバイスチップの仕上がり厚さに相当する深さの切削溝を形成する切削溝形成工程と、
該切削溝形成工程を実施した後、該切削溝を含む該ウェーハの表面を封止材で封止する封止工程と、
該封止工程を実施した後、該ウェーハの表面の外周部分に設けられた該封止材を除去することなく、該ウェーハの表面側から赤外線撮像手段によって該封止材を透過してウェーハの表面側を撮像してアライメントマークを検出し、該アライメントマークに基づいてレーザー加工すべき該分割予定ラインを検出するアライメント工程と、
該アライメント工程を実施した後、該ウェーハの表面側から該分割予定ラインに沿って該封止材に対して吸収性を有する波長のレーザービームを照射して、アブレーション加工により該切削溝中の該封止材に該デバイスチップの仕上がり厚さに相当する深さのレーザー加工溝を形成するレーザー加工溝形成工程と、
該レーザー加工溝形成工程を実施した後、該ウェーハの表面に保護部材を貼着する保護部材貼着工程と、
該保護部材貼着工程を実施した後、該ウェーハの裏面側から該デバイスチップの仕上がり厚さまで該ウェーハを研削して該レーザー加工溝を露出させ、該封止材によって表面及び4側面が囲繞された個々のデバイスチップに分割する分割工程と、を備え、
該封止工程では、該赤外線撮像手段が受光する赤外線が透過するような透過性を有する封止材によって該ウェーハの表面が封止されることを特徴とするウェーハの加工方法。 A method for processing a wafer in which a device having a plurality of bumps is formed in each region of a surface partitioned by a plurality of planned division lines formed at an intersection.
A cutting groove forming step of forming a cutting groove having a depth corresponding to the finished thickness of the device chip by a cutting blade from the surface side of the wafer along the planned division line.
After performing the cutting groove forming step, a sealing step of sealing the surface of the wafer including the cutting groove with a sealing material, and a sealing step.
After performing the sealing step, the sealing material is transmitted from the surface side of the wafer by infrared imaging means to the wafer without removing the sealing material provided on the outer peripheral portion of the surface of the wafer. An alignment process in which the surface side is imaged to detect an alignment mark, and the planned division line to be laser-machined is detected based on the alignment mark.
After performing the alignment step, a laser beam having a wavelength capable of absorbing the encapsulant is irradiated from the surface side of the wafer along the planned division line, and the cutting groove is subjected to ablation processing. A laser processing groove forming step of forming a laser processing groove having a depth corresponding to the finished thickness of the device chip on the encapsulant, and a laser processing groove forming step.
After performing the laser machined groove forming step, a protective member attaching step of attaching the protective member to the surface of the wafer, and a protective member attaching step.
After performing the protective member attaching step, the wafer is ground from the back surface side of the wafer to the finished thickness of the device chip to expose the laser machined groove, and the front surface and four side surfaces are surrounded by the encapsulant. It is equipped with a division process that divides into individual device chips.
In the sealing step, a method for processing a wafer is characterized in that the surface of the wafer is sealed with a sealing material having a transparency such that infrared rays received by the infrared imaging means are transmitted.
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017173188A JP7098221B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
KR1020180105976A KR102631710B1 (en) | 2017-09-08 | 2018-09-05 | Method for processing wafer |
CN201811036207.9A CN109473396B (en) | 2017-09-08 | 2018-09-06 | Wafer processing method |
TW107131504A TW201913784A (en) | 2017-09-08 | 2018-09-07 | Wafer processing method |
DE102018215249.7A DE102018215249A1 (en) | 2017-09-08 | 2018-09-07 | Processing method for a wafer |
SG10201807751QA SG10201807751QA (en) | 2017-09-08 | 2018-09-07 | Wafer processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017173188A JP7098221B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2019050261A JP2019050261A (en) | 2019-03-28 |
JP7098221B2 true JP7098221B2 (en) | 2022-07-11 |
Family
ID=65441509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017173188A Active JP7098221B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP7098221B2 (en) |
KR (1) | KR102631710B1 (en) |
CN (1) | CN109473396B (en) |
DE (1) | DE102018215249A1 (en) |
SG (1) | SG10201807751QA (en) |
TW (1) | TW201913784A (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020181876A (en) * | 2019-04-24 | 2020-11-05 | 株式会社ディスコ | Method for manufacturing device package |
JP7033237B2 (en) * | 2019-12-27 | 2022-03-09 | リンテック株式会社 | How to manufacture kits and semiconductor chips |
JPWO2021132678A1 (en) * | 2019-12-27 | 2021-07-01 | ||
JPWO2021171898A1 (en) * | 2020-02-27 | 2021-09-02 |
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JP2015023078A (en) | 2013-07-17 | 2015-02-02 | 株式会社ディスコ | Method of processing wafer |
JP2017005056A (en) | 2015-06-08 | 2017-01-05 | 株式会社ディスコ | Wafer processing method |
JP2017117990A (en) | 2015-12-25 | 2017-06-29 | 株式会社ディスコ | Processing method of wafer |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5948034B2 (en) | 2011-09-27 | 2016-07-06 | 株式会社ディスコ | Alignment method |
JP2016015438A (en) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
JP2017108089A (en) * | 2015-12-04 | 2017-06-15 | 株式会社東京精密 | Laser processing apparatus and laser processing method |
-
2017
- 2017-09-08 JP JP2017173188A patent/JP7098221B2/en active Active
-
2018
- 2018-09-05 KR KR1020180105976A patent/KR102631710B1/en active IP Right Grant
- 2018-09-06 CN CN201811036207.9A patent/CN109473396B/en active Active
- 2018-09-07 SG SG10201807751QA patent/SG10201807751QA/en unknown
- 2018-09-07 TW TW107131504A patent/TW201913784A/en unknown
- 2018-09-07 DE DE102018215249.7A patent/DE102018215249A1/en active Pending
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JP2009538538A (en) | 2006-05-25 | 2009-11-05 | エレクトロ サイエンティフィック インダストリーズ インコーポレーテッド | Backside wafer dicing |
JP2015023078A (en) | 2013-07-17 | 2015-02-02 | 株式会社ディスコ | Method of processing wafer |
JP2017005056A (en) | 2015-06-08 | 2017-01-05 | 株式会社ディスコ | Wafer processing method |
JP2017117990A (en) | 2015-12-25 | 2017-06-29 | 株式会社ディスコ | Processing method of wafer |
Also Published As
Publication number | Publication date |
---|---|
SG10201807751QA (en) | 2019-04-29 |
KR20190028322A (en) | 2019-03-18 |
TW201913784A (en) | 2019-04-01 |
CN109473396A (en) | 2019-03-15 |
DE102018215249A1 (en) | 2019-03-14 |
KR102631710B1 (en) | 2024-01-30 |
JP2019050261A (en) | 2019-03-28 |
CN109473396B (en) | 2023-06-23 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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