DE102018215249A1 - Processing method for a wafer - Google Patents
Processing method for a wafer Download PDFInfo
- Publication number
- DE102018215249A1 DE102018215249A1 DE102018215249.7A DE102018215249A DE102018215249A1 DE 102018215249 A1 DE102018215249 A1 DE 102018215249A1 DE 102018215249 A DE102018215249 A DE 102018215249A DE 102018215249 A1 DE102018215249 A1 DE 102018215249A1
- Authority
- DE
- Germany
- Prior art keywords
- wafer
- front surface
- sealing material
- laser
- surface side
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 11
- 239000003566 sealing material Substances 0.000 claims abstract description 57
- 238000002679 ablation Methods 0.000 claims abstract description 5
- 238000007789 sealing Methods 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 9
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 6
- 235000012431 wafers Nutrition 0.000 description 88
- 230000002093 peripheral effect Effects 0.000 description 7
- 239000006229 carbon black Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000004071 soot Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- ADCOVFLJGNWWNZ-UHFFFAOYSA-N antimony trioxide Chemical compound O=[Sb]O[Sb]=O ADCOVFLJGNWWNZ-UHFFFAOYSA-N 0.000 description 2
- 239000004615 ingredient Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000000945 filler Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000003754 machining Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910000000 metal hydroxide Inorganic materials 0.000 description 1
- 150000004692 metal hydroxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
- H01L21/681—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment using optical controlling means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Dicing (AREA)
- Laser Beam Processing (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
Abstract
Ein Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch ein Versiegelungsmaterial durch eine Aufnahmeeinheit für infrarotes Licht von der vorderen Oberflächenseite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren einer Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung; einen Ausbildungsschritt für eine laserbearbeitete Nut zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass er durch das Versiegelungsmaterial absorbiert wird, entlang der Teilungslinie von der vorderen Oberflächenseite des Wafers, Ausbilden laserbearbeiteter Nuten, die eine Tiefe entsprechend der fertigen Dicke eines jeden der Bauelementchips aufweisen, in dem Versiegelungsmaterial in den geschnittenen Nuten durch eine Ablationsbearbeitung auszubilden; und einen Teilungsschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die die laserbearbeiteten Nuten freizulegen, und Teilen des Wafers in einzelne Bauelementchips, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist. A processing method for a wafer includes: an alignment step of picking up the front surface side of the wafer by a sealing material through an infrared light pickup unit from the front surface side of the wafer, detecting an alignment mark, and detecting a division line to be laser-processed based on the alignment mark; a laser-processed groove forming step for emitting a laser beam of a wavelength absorbed by the sealing material along the division line from the front surface side of the wafer; forming laser-machined grooves having a depth corresponding to the finished thickness of each of the device chips; form the sealing material in the cut grooves by an ablation process; and a dividing step of grinding the wafer from a back surface side of the wafer to the finished thickness of each of the device chips to expose the laser processed grooves, and dividing the wafer into individual device chips each surrounding its front surface and four side surfaces by the sealing material having.
Description
Technisches GebietTechnical area
Die vorliegende Erfindung betrifft ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers um eine 5S-geformte Packung auszubilden.The present invention relates to a processing method for a wafer for processing a wafer to form a 5S-shaped package.
Beschreibung des Stands der TechnikDescription of the Related Art
Als ein Aufbau zum Realisieren von Miniaturisierung und einer höheren Dichte verschiedener Bauelemente wie Large-Scale-Integrated-Circuits (LSIs) und Flashspeicher eines NAND-Typs wurde zum Beispiel eine Chip-Größenpackung (chip-size package; CSP), in welcher Bauelementchips in Chipgröße verpackt sind, praktisch verwendet und weit in Mobiltelefonen, Smartphones und dergleichen eingesetzt. Darüber hinaus wurde in den vergangenen Jahren aus dem CSP ein CSP, in dem nicht nur eine vordere Oberfläche, sondern alle Seitenoberflächen eines Chips mit einem Versiegelungsmaterial versiegelt sind, das heißt, dass eine sogenannte 5S-geformte Packung entwickelt und praktisch verwendet wurde.As a construction for realizing miniaturization and a higher density of various devices such as large-scale integrated circuits (LSIs) and NAND-type flash memories, for example, a chip-size package (CSP) in which device chips in FIG Chip size are packaged, practically used and widely used in mobile phones, smart phones and the like. Moreover, in recent years, the CSP has become a CSP in which not only a front surface but all side surfaces of a chip are sealed with a sealing material, that is, a so-called 5S-molded package has been developed and put to practical use.
Die konventionelle 5S-geformte Packung wird durch die folgenden Schritte hergestellt.
- (1) Ausbilden von Bauelementen (Schaltung) und externen Verbindungsanschlüssen, die Erhöhung genannt werden, an einer vorderen Oberfläche eines Halbleiterwafers (im Folgenden manchmal einfach als Wafer bezeichnet).
- (2) Schneiden des Wafers entlang Teilungslinien von einer vorderen Oberflächenseite des Wafers, um geschnittene Nuten auszubilden, die jeweils eine Tiefe entsprechend den fertigen Dicken von jedem der Bauelementchips aufweisen.
- (3) Versiegeln der vorderen Oberfläche des Wafers mit einem Versiegelungsmaterial, das Ruß enthält.
- (4) Schleifen einer hinteren Oberflächenseite des Wafers auf eine fertige Dicke eines jeden der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen.
- (5) Durchführen einer Ausrichtung, in welcher, da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, versiegelt ist, das Versiegelungsmaterial an einem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und die Teilungslinien, die geschnitten werden sollen, werden basierend auf den Ausrichtungsmarkierungen detektiert.
- (6) Schneiden des Wafers entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers basierend auf der Ausrichtung und Teilen des Wafers in 5S-geformte Packungen, von denen jede die vordere Oberfläche und eine Seitenoberfläche mit dem Versiegelungsmaterial versiegelt aufweist.
- (1) Formation of components (circuit) and external connection terminals called elevation on a front surface of a semiconductor wafer (hereinafter sometimes referred to simply as a wafer).
- (2) cutting the wafer along dividing lines from a front surface side of the wafer to form cut grooves each having a depth corresponding to the finished thicknesses of each of the device chips.
- (3) Seal the front surface of the wafer with a sealing material containing soot.
- (4) grinding a back surface side of the wafer to a finished thickness of each of the device chips to expose the sealing material in the cut grooves.
- (5) Performing alignment in which, since the front surface of the wafer is sealed with the sealing material containing carbon black, the sealing material on a peripheral portion of the front surface of the wafer is removed to expose the alignment marks such as target pattern, and the Dividing lines to be cut are detected based on the alignment marks.
- (6) Cutting the wafer along the dividing lines from the front surface side of the wafer based on the orientation and dividing the wafer into 5S-formed packages, each of which has the front surface and a side surface sealed with the sealing material.
Da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, wie oben beschrieben, versiegelt ist, können die Bauelemente und dergleichen, die in der vorderen Oberfläche des Wafers ausgebildet sind, nicht mit dem bloßen Auge erkannt werden. Um eine Ausrichtung durch Lösen dieses Problems zu ermöglichen, hat der vorliegende Erfinder einer Technik entwickelt, in welcher, wie in dem obigen Absatz 5 beschrieben, das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und basierend auf diesen Zielmustern wird die Teilungslinie, die geschnitten werden soll, detektiert, sodass eine Ausrichtung durchgeführt wird (siehe die
DARSTELLUNG DER ERFINDUNGPRESENTATION OF THE INVENTION
Jedoch entsprechend dem Ausrichtungsverfahren, das in den oben genannten Patentdokumenten beschrieben ist, wird ein Schritt zum Entfernen des Versiegelungsmaterials an dem umfänglichen Abschnitt des Wafers mit einer Schneidklinge einer großen Breite zum Schneiden der Kante, die an einer Spindel befestigt ist, anstelle einer Schneidklinge zum Teilen benötigt und es ist arbeitsaufwendig, die Schneidklinge zu ersetzen und das Versiegelungsmaterial an dem umfänglichen Abschnitt durch Kantenschneiden zu entfernen, wodurch eine geringe Produktivität verursacht wird.However, according to the alignment method described in the above patent documents, a step of removing the sealing material at the peripheral portion of the wafer with a large-width cutting blade for cutting the edge fixed to a spindle instead of a cutting blade for dividing and it is laborious to replace the cutting blade and to remove the sealing material at the peripheral portion by edge cutting, thereby causing low productivity.
Es ist darum ein Ziel der vorliegenden Erfindung ein Bearbeitungsverfahren für einen Wafer bereitzustellen, in dem ein Ausrichtungsschritt durch das Versiegelungsmaterial, das Ruß enthält, das aufgebracht ist, um eine vordere Oberfläche des Wafers zu beschichten, durchgeführt werden kann.It is therefore an object of the present invention to provide a wafer processing method in which an alignment step can be performed by the sealing material containing carbon black applied to coat a front surface of the wafer.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers bereitgestellt, in dem jedes der Bauelemente, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind. Das Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe aufweisen, die einer Dicke von jedem der Bauelementchips entsprechen, durch eine Schneidklinge entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine geschnittene Nut durchgeführt wurde; einen Ausrichtungsschritt zum Aufnehmen der vorderen Oberflächenseite des Wafers durch das Versiegelungsmaterial durch ein Aufnahmemittel für infrarotes Licht von der vorderen Seite des Wafers, Detektieren einer Ausrichtungsmarkierung und Detektieren der Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausbildungsschritt für eine laserbearbeitete Nut zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass er in dem Versiegelungsmaterial absorbiert wird, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, und Ausbilden von laserbearbeiteten Nuten, die eine Tiefe aufweisen, die der fertigen Dicke eines jeden der Bauelementchips entspricht, in dem Versiegelungsmaterial in den geschnittenen Nuten durch einen Ablationsprozess, nachdem der Ausrichtungsschritt durchgeführt wurde; einen Anbringungsschritt für ein Schutzelement, um ein Schutzelement an der vorderen Oberfläche des Wafers anzubringen, nachdem der Ausbildungsschritt für eine laserbearbeitete Nut durchgeführt wurde; und einen Teilungsschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die laserbearbeiteten Nuten freizulegen, und Teilen des Wafers in einzelne Bauelementchips, die jeweils die vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweisen, nachdem der Anbringungsschritt für ein Schutzband durchgeführt wurde. In dem Versiegelungsschritt wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, das eine solche Transmissionseigenschaft aufweist, dass Infrarotstrahlen, die durch das Aufnahmemittel für Infrarotlicht aufgenommen werden sollen, durch das Versiegelungsmaterial laufen.In accordance with one aspect of the present invention, there is provided a wafer processing method for processing a wafer in which each of the devices having a plurality of ridges is formed in each of the front surface areas divided by a plurality of intersecting division lines; which are formed in a crossing manner. The processing method for a wafer includes: a cut groove forming step for forming cut grooves, each one Having depths corresponding to a thickness of each of the device chips, through a cutting blade along the division lines from a front surface side of the wafer; a sealing step of sealing the front surface of the wafer including the cut grooves with a sealing material after performing the cut groove forming step; an alignment step of picking up the front surface side of the wafer by the sealing material by an infrared light picking means from the front side of the wafer, detecting an alignment mark, and detecting the division line to be laser-processed based on the alignment mark after the sealing step is performed; a laser processed groove forming step for emitting a laser beam of such a wavelength as to be absorbed in the sealing material along the division lines from the front surface side of the wafer, and forming laser machined grooves having a depth equal to the finished thickness of each of Component chips correspond in the sealing material in the cut grooves by an ablation process after the aligning step has been performed; a protective member attaching step for attaching a protective member to the front surface of the wafer after the laser machined groove forming step is performed; and a dividing step of grinding the wafer from a back surface side of the wafer to the finished thickness of each of the device chips to expose the laser processed grooves, and dividing the wafer into individual device chips each surrounding the front surface and four side surfaces surrounded by the sealing material; after the attachment step for a protective tape has been performed. In the sealing step, the front surface of the wafer is sealed with the sealing material having such a transmission property that infrared rays to be picked up by the infrared light-receiving means pass through the sealing material.
Vorzugsweise beinhaltet das Aufnahmemittel für infrarotes Licht, das in dem Ausrichtungsschritt verwendet wird, ein InGaAs-Aufnahmeelement.Preferably, the infrared light receiving means used in the alignment step includes an InGaAs receiving element.
Entsprechend dem Bearbeitungsverfahren für einen Wafer der vorliegenden Erfindung wird die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial versiegelt, durch das die Infrarotstrahlen, die durch das Aufnahmemittel für infrarotes Licht empfangen werden sollen, laufen, die Ausrichtungsmarkierung, die in dem Wafer ausgebildet ist, durch das Versiegelungsmaterial durch das Aufnahmemittel für infrarotes Licht detektiert und die Ausrichtung kann basierend auf der Ausrichtungsmarkierung durchgeführt werden. Darum kann der Ausrichtungsschritt einfach durchgeführt werden, ohne das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers zu entfernen, wie im Stand der Technik.According to the processing method for a wafer of the present invention, the front surface of the wafer is sealed with the sealing material through which the infrared rays to be received by the infrared light receiving means pass, the alignment mark formed in the wafer through the wafer Sealing material detected by the infrared light receiving means and the alignment can be performed based on the alignment mark. Therefore, the alignment step can be easily performed without removing the sealing material at the peripheral portion of the front surface of the wafer as in the prior art.
Entsprechend können die laserbearbeiteten Nuten durch eine Ablationsbearbeitung entlang des Versiegelungsmaterials, das in die geschnittenen Nuten gefüllt wurde, die in einer Tiefe entsprechend der fertigen Dicke eines jeden der Bauelementchips ausgebildet sind, von der vorderen Oberflächenseite des Wafers ausgebildet werden und dann kann durch Schleifen des Wafers von der hinteren Oberflächenseite des Wafers auf die fertige Dicke eines jeden der Bauelementchips, um die laserbearbeiteten Nuten freizuglegen, der Wafer in einzelne Bauelementchips geteilt werden, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen mit dem Versiegelungsmaterial versiegelt aufweist.Accordingly, the laser processed grooves can be formed by ablation processing along the sealing material filled in the cut grooves formed at a depth corresponding to the finished thickness of each of the component chips from the front surface side of the wafer, and then can be performed by grinding the wafer from the back surface side of the wafer to the finished thickness of each of the device chips to expose the laser machined grooves, the wafers are divided into individual device chips, each having its front surface and four side surfaces sealed with the sealing material.
Das obige und andere Merkmale, Ziele und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst durch ein Studieren der folgenden Beschreibung und beigefügten Ansprüche mit Bezug zu den angehängten Figuren, die eine bevorzugte Ausführungsform der Erfindung zeigen, verstanden.The above and other features, objects, and advantages of the present invention and the manner of practicing the same will become clearer and the invention itself understood by studying the following description and appended claims with reference to the attached figures which illustrate a preferred embodiment of the invention.
Figurenlistelist of figures
-
1 ist eine perspektivische Ansicht eines Halbleiterwafers;1 Fig. 12 is a perspective view of a semiconductor wafer; -
2 ist eine perspektivische Ansicht, die einen Ausbildungsschritt für eine geschnittene Nut zeigt;2 Fig. 15 is a perspective view showing a cut groove forming step; -
3 ist eine perspektivische Ansicht, die einen Versiegelungsschritt zeigt;3 Fig. 15 is a perspective view showing a sealing step; -
4 ist eine Schnittansicht, die einen Ausrichtungsschritt zeigt;4 Fig. 10 is a sectional view showing an alignment step; -
5A ist eine partielle, seitliche Schnittansicht, die einen Ausbildungsschritt für eine laserbearbeitete Nut zeigt;5A Fig. 10 is a partial side sectional view showing a laser machined groove forming step; -
5B ist eine partiell vergrößerte Schnittansicht eines Wafers, nachdem der Ausbildungsschritt für eine laserbearbeitete Nut durchgeführt wurde;5B Fig. 15 is a partially enlarged sectional view of a wafer after the laser machined groove forming step is performed; -
6A ist eine partielle, seitliche Schnittansicht, die einen Teilungsschritt zum Schleifen einer hinteren Oberfläche des Wafers zeigt, um den Wafer in einzelne Bauelementchips zu teilen;6A Fig. 10 is a partial side sectional view showing a division step of grinding a back surface of the wafer to divide the wafer into discrete component chips; -
6B ist eine vergrößerte Schnittansicht eines Bauelementchips, der seine vordere Oberfläche und vier Seitenoberflächen mit einem Versiegelungsmaterial versiegelt aufweist.6B FIG. 10 is an enlarged sectional view of a device chip having its front surface and four side surfaces sealed with a sealing material. FIG.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORM DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT
Eine Ausführungsform der vorliegenden Erfindung wird detailliert im Folgenden mit Bezug zu den Figuren beschrieben. Mit Bezug zu
Jedes Bauelement
In einem Bearbeitungsverfahren für einen Wafer entsprechend einer Ausführungsform der vorliegenden Erfindung wird zuerst ein Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke von jedem Bauelementchip aufweisen, durch eine Schneidklinge entlang der Teilungslinie
Eine Schneideinheit
Vor dem Durchführen des Ausbildungsschritts für eine geschnittene Nut wird eine Ausrichtung durchgeführt, bei der die vordere Oberfläche des Wafers
Nachdem die Ausrichtung durchgeführt wurde, wird ein Ausbildungsschritt für eine Nut durchgeführt, in welchem die Schneidklinge
Der Ausbildungsschritt für eine geschnittene Nut wird sequenziell entlang den Teilungslinien
Nachdem der Ausbildungsschritt für eine Nut durchgeführt wurde, wird ein Versiegelungsschritt durchgeführt, in dem, wie in
Als das Versiegelungsmaterial
Wenn die vordere Oberfläche
Hier ist der Ruß in das Versiegelungsmaterial
Nachdem der Versiegelungsschritt durchgeführt wurde, wird ein Ausrichtungsschritt durchgeführt, in dem die vordere Oberfläche
Der Ausrichtungsschritt wird detailliert mit Bezug zu
In dem Ausrichtungsschritt wird die vordere Oberfläche
Vorzugsweise ist ein InGaAs-Aufnahmeelement, das eine hohe Empfindlichkeit aufweist, als das Aufnahmeelement für Infrarotlicht angepasst. Vorzugsweise, beinhaltet die Aufnahmeeinheit
Als nächstes wird der Einspanntisch
Nachdem der Ausrichtungsschritt durchgeführt wurde, wird ein Ausbildungsschritt für eine laserbearbeitete Nut durchgeführt, indem, wie in
Dieser Ausbildungsschritt für eine laserbearbeitete Nut wird sequenziell entlang der Teilungslinien
Nachdem der Ausbildungsschritt für eine laserbearbeitete Nut durchgeführt wurde, wird ein Teilungsschritt durchgeführt, indem der Wafer
Dieser Teilungsschritt wird mit Bezug zu
Eine Schleifeinheit
In dem Teilungsschritt, während der Einspanntisch
Danach wird die hintere Oberfläche
Der Bauelementchip
Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsformen beschränkt. Der Umfang der Erfindung ist durch die angehängten Ansprüche definiert und alle Änderungen und Modifikationen, die in das Äquivalente des Umfangs der Ansprüche fallen, werden darum durch die Erfindung umfasst.The present invention is not limited to the details of the preferred embodiments described above. The scope of the invention is defined by the appended claims, and all changes and modifications that fall within the equivalence of the scope of the claims are therefore embraced by the invention.
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.This list of the documents listed by the applicant has been generated automatically and is included solely for the better information of the reader. The list is not part of the German patent or utility model application. The DPMA assumes no liability for any errors or omissions.
Zitierte PatentliteraturCited patent literature
- JP 2013074021 [0004]JP 2013074021 [0004]
- JP 2016015438 [0004]JP 2016015438 [0004]
Claims (2)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017173188A JP7098221B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
JP2017-173188 | 2017-09-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018215249A1 true DE102018215249A1 (en) | 2019-03-14 |
Family
ID=65441509
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018215249.7A Pending DE102018215249A1 (en) | 2017-09-08 | 2018-09-07 | Processing method for a wafer |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP7098221B2 (en) |
KR (1) | KR102631710B1 (en) |
CN (1) | CN109473396B (en) |
DE (1) | DE102018215249A1 (en) |
SG (1) | SG10201807751QA (en) |
TW (1) | TW201913784A (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2020181876A (en) * | 2019-04-24 | 2020-11-05 | 株式会社ディスコ | Method for manufacturing device package |
WO2021132680A1 (en) * | 2019-12-27 | 2021-07-01 | リンテック株式会社 | Kit and method for manufacturing semiconductor chip |
JPWO2021132678A1 (en) * | 2019-12-27 | 2021-07-01 | ||
TW202136448A (en) * | 2020-02-27 | 2021-10-01 | 日商琳得科股份有限公司 | Protective coating formation sheet, method for producing chip equipped with protective coating, and layered product |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013074021A (en) | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | Alignment method |
JP2016015438A (en) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3595232B2 (en) | 1999-03-11 | 2004-12-02 | 沖電気工業株式会社 | Method for manufacturing semiconductor device |
JP3415069B2 (en) | 1999-05-14 | 2003-06-09 | 株式会社東京精密 | Dicing equipment |
JP2003327666A (en) | 2002-05-16 | 2003-11-19 | Kyocera Chemical Corp | Epoxy resin composition and semiconductor sealed device |
JP4471632B2 (en) * | 2003-11-18 | 2010-06-02 | 株式会社ディスコ | Wafer processing method |
JP2006052279A (en) | 2004-08-11 | 2006-02-23 | Tokai Carbon Co Ltd | Carbon black colorant for semiconductor sealing material and method for producing the same |
US7494900B2 (en) | 2006-05-25 | 2009-02-24 | Electro Scientific Industries, Inc. | Back side wafer dicing |
JP2015023078A (en) | 2013-07-17 | 2015-02-02 | 株式会社ディスコ | Method of processing wafer |
JP2017005056A (en) | 2015-06-08 | 2017-01-05 | 株式会社ディスコ | Wafer processing method |
JP2017108089A (en) * | 2015-12-04 | 2017-06-15 | 株式会社東京精密 | Laser processing apparatus and laser processing method |
JP6608694B2 (en) * | 2015-12-25 | 2019-11-20 | 株式会社ディスコ | Wafer processing method |
-
2017
- 2017-09-08 JP JP2017173188A patent/JP7098221B2/en active Active
-
2018
- 2018-09-05 KR KR1020180105976A patent/KR102631710B1/en active IP Right Grant
- 2018-09-06 CN CN201811036207.9A patent/CN109473396B/en active Active
- 2018-09-07 DE DE102018215249.7A patent/DE102018215249A1/en active Pending
- 2018-09-07 TW TW107131504A patent/TW201913784A/en unknown
- 2018-09-07 SG SG10201807751QA patent/SG10201807751QA/en unknown
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2013074021A (en) | 2011-09-27 | 2013-04-22 | Disco Abrasive Syst Ltd | Alignment method |
JP2016015438A (en) | 2014-07-03 | 2016-01-28 | 株式会社ディスコ | Alignment method |
Also Published As
Publication number | Publication date |
---|---|
KR20190028322A (en) | 2019-03-18 |
SG10201807751QA (en) | 2019-04-29 |
TW201913784A (en) | 2019-04-01 |
CN109473396A (en) | 2019-03-15 |
JP7098221B2 (en) | 2022-07-11 |
KR102631710B1 (en) | 2024-01-30 |
JP2019050261A (en) | 2019-03-28 |
CN109473396B (en) | 2023-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102018215249A1 (en) | Processing method for a wafer | |
DE102017206400B4 (en) | PROCESSING PROCESS FOR A WAFER | |
DE102016208307A1 (en) | WAFER PROCESSING PROCEDURES | |
DE102015201833B4 (en) | Holding table and using the holding table | |
DE102018201084A1 (en) | LASER PROCESSING DEVICE | |
DE202014011497U1 (en) | Laser processing device | |
DE102014215392A1 (en) | Optical device wafer processing method | |
DE102018215248A1 (en) | Processing method for a wafer | |
DE102017223555A1 (en) | Manufacturing process for a semiconductor package | |
DE102018210393B4 (en) | Processing method for a substrate | |
DE10295893T5 (en) | Process for the production of semiconductor chips | |
DE102017103737A1 (en) | WAFER PROCESSING PROCEDURES | |
DE102017210694A1 (en) | Detection method for an inner crack and inner crack detection device | |
DE102016226180A1 (en) | Wafer processing method | |
DE102015216193A1 (en) | Wafer processing method | |
DE102018215247A1 (en) | Processing method for a wafer | |
DE102015207193A1 (en) | Crystal substrate processing method | |
DE102017214521B4 (en) | Processing method for a bonded wafer | |
DE102018215271A1 (en) | PROCESSING METHOD FOR A WAFER | |
DE102018215246A1 (en) | Processing method for a wafer | |
DE102019218969A1 (en) | CENTER DETECTION METHOD | |
DE102010030339A1 (en) | Manufacturing method for semiconductor wafer, involves forming separation groove with depth, which is greater or same as thickness of completed component along each separation line on front side of semiconductor wafer | |
DE102014226050A1 (en) | Device wafer processing method | |
DE102018215245A1 (en) | Processing method for a wafer | |
DE102018215252A1 (en) | Processing method for a wafer |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication |