DE102018215247A1 - Processing method for a wafer - Google Patents
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- 238000003672 processing method Methods 0.000 title claims abstract description 10
- 239000003566 sealing material Substances 0.000 claims abstract description 65
- 238000007789 sealing Methods 0.000 claims description 12
- 235000012431 wafers Nutrition 0.000 description 88
- 230000002093 peripheral effect Effects 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 239000006229 carbon black Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 239000004615 ingredient Substances 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 239000004071 soot Substances 0.000 description 3
- 239000004593 Epoxy Substances 0.000 description 2
- ADCOVFLJGNWWNZ-UHFFFAOYSA-N antimony trioxide Chemical compound O=[Sb]O[Sb]=O ADCOVFLJGNWWNZ-UHFFFAOYSA-N 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 238000005286 illumination Methods 0.000 description 2
- 238000003754 machining Methods 0.000 description 2
- BUHVIAUBTBOHAG-FOYDDCNASA-N (2r,3r,4s,5r)-2-[6-[[2-(3,5-dimethoxyphenyl)-2-(2-methylphenyl)ethyl]amino]purin-9-yl]-5-(hydroxymethyl)oxolane-3,4-diol Chemical compound COC1=CC(OC)=CC(C(CNC=2C=3N=CN(C=3N=CN=2)[C@H]2[C@@H]([C@H](O)[C@@H](CO)O2)O)C=2C(=CC=CC=2)C)=C1 BUHVIAUBTBOHAG-FOYDDCNASA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910000000 metal hydroxide Inorganic materials 0.000 description 1
- 150000004692 metal hydroxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229920001568 phenolic resin Polymers 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67092—Apparatus for mechanical treatment
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/38—Removing material by boring or cutting
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B24—GRINDING; POLISHING
- B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
- B24B7/00—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor
- B24B7/20—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground
- B24B7/22—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain
- B24B7/228—Machines or devices designed for grinding plane surfaces on work, including polishing plane glass surfaces; Accessories therefor characterised by a special design with respect to properties of the material of non-metallic articles to be ground for grinding inorganic material, e.g. stone, ceramics, porcelain for grinding thin, brittle parts, e.g. semiconductors, wafers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
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- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- B—PERFORMING OPERATIONS; TRANSPORTING
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- B28D5/022—Fine working of gems, jewels, crystals, e.g. of semiconductor material; apparatus or devices therefor by rotary tools, e.g. drills by cutting with discs or wheels
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- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
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- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
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- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer
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- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Grinding Of Cylindrical And Plane Surfaces (AREA)
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
Abstract
Ein Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausrichtungsschritt zum Detektieren einer Ausrichtungsmarkierung durch das Versiegelungsmaterial durch eine Aufnahmeeinheit für sichtbares Licht von der vorderen Oberflächenseite des Wafers und Detektieren einer Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung; einen Ausbildungsschritt für eine modifizierte Schicht zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial läuft, entlang der Teilungslinie von der vorderen Oberflächenseite des Wafers, wobei ein Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in geschnittenen Nuten positioniert ist, um modifizierte Schichten in dem Versiegelungsmaterial auszubilden;; und einen Teilungsschritt zum Aufbringen einer äußeren Kraft auf dem Versiegelungsmaterial in den geschnittenen Nuten und Teilen des Wafers mit den modifizierten Schichten, die als Startpunkte der Teilung dienen, in einzelne Bauelementchips, von denen jeder seine vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweist. Der Ausrichtungsschritt wird durchgeführt, während ein Bereich, der durch das Aufnahmemittel für sichtbares Licht aufgenommen werden soll, mit Licht durch eine geneigte Leuchteinheit geneigt bestrahlt wird.A processing method for a wafer includes: an aligning step of detecting an alignment mark by the sealing material through a visible light receiving unit from the front surface side of the wafer and detecting a division line to be laser-processed based on the alignment mark; a modified layer forming step for emitting a laser beam of such wavelength as to pass through the sealing material along the division line from the front surface side of the wafer, wherein a focal point of the laser beam in the sealing material is positioned in cut grooves to form modified layers in the To form sealing material; and a dividing step for applying an external force on the sealing material in the cut grooves and parts of the wafer having the modified layers serving as starting points of the division into individual component chips each having its front surface and four side surfaces surrounded by the sealing material. The alignment step is performed while an area to be picked up by the visible light pickup means is irradiated with light inclined by an inclined lamp unit.
Description
HINTERGRUND DER ERFINDUNGBACKGROUND OF THE INVENTION
Technisches GebietTechnical area
Die vorliegende Erfindung betrifft ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers um eine 5S-geformte Packung auszubilden.The present invention relates to a processing method for a wafer for processing a wafer to form a 5S-shaped package.
Beschreibung des Stands der TechnikDescription of the Related Art
Als ein Aufbau zum Realisieren von Miniaturisierung und einer höheren Dichte verschiedener Bauelemente wie Large-Scale-Integrated-Circuits (LSIs) und Flashspeicher eines NAND-Typs wurde zum Beispiel eine Chip-Größenpackung (chip-size package; CSP), in welcher Bauelementchips in Chipgröße verpackt sind, praktisch verwendet und weit in Mobiltelefonen, Smartphones und dergleichen eingesetzt. Darüber hinaus wurde in den vergangenen Jahren aus dem CSP ein CSP, in dem nicht nur eine vordere Oberfläche, sondern alle Seitenoberflächen eines Chips mit einem Versiegelungsmaterial versiegelt sind, das heißt, dass eine sogenannte 5S-geformte Packung entwickelt und praktisch verwendet wurde.As a construction for realizing miniaturization and a higher density of various devices such as large-scale integrated circuits (LSIs) and NAND-type flash memories, for example, a chip-size package (CSP) in which device chips in FIG Chip size are packaged, practically used and widely used in mobile phones, smart phones and the like. Moreover, in recent years, the CSP has become a CSP in which not only a front surface but all side surfaces of a chip are sealed with a sealing material, that is, a so-called 5S-molded package has been developed and put to practical use.
Die konventionelle 5S-geformte Packung wird durch die folgenden Schritte hergestellt.
- (1) Ausbilden von Bauelementen (Schaltung) und externen Verbindungsanschlüssen, die Erhöhung genannt werden, an einer vorderen Oberfläche eines Halbleiterwafers (im Folgenden manchmal einfach als Wafer bezeichnet).
- (2) Schneiden des Wafers entlang Teilungslinien von einer vorderen Oberflächenseite des Wafers, um geschnittene Nuten auszubilden, die jeweils eine Tiefe entsprechend den fertigen Dicken von jedem der Bauelementchips aufweisen.
- (3) Versiegeln der vorderen Oberfläche des Wafers mit einem Versiegelungsmaterial, das Ruß enthält.
- (4) Schleifen einer hinteren Oberflächenseite des Wafers auf eine fertige Dicke eines jeden der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen.
- (5) Durchführen einer Ausrichtung, in welcher, da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, versiegelt ist, das Versiegelungsmaterial an einem umfänglichen Abschnitt der vorderen Oberfläche des Wafers entfernt wird, um die Ausrichtungsmarkierungen wie Zielmuster freizulegen, und die Teilungslinien, die geschnitten werden sollen, werden basierend auf den Ausrichtungsmarkierungen detektiert.
- (6) Schneiden des Wafers entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers basierend auf der Ausrichtung und Teilen des Wafers in 5S-geformte Packungen, von denen jede die vordere Oberfläche und eine Seitenoberfläche mit dem Versiegelungsmaterial versiegelt aufweist.
- (1) Formation of components (circuit) and external connection terminals called elevation on a front surface of a semiconductor wafer (hereinafter sometimes referred to simply as a wafer).
- (2) cutting the wafer along dividing lines from a front surface side of the wafer to form cut grooves each having a depth corresponding to the finished thicknesses of each of the device chips.
- (3) Seal the front surface of the wafer with a sealing material containing soot.
- (4) grinding a back surface side of the wafer to a finished thickness of each of the device chips to expose the sealing material in the cut grooves.
- (5) Performing alignment in which, since the front surface of the wafer is sealed with the sealing material containing carbon black, the sealing material on a peripheral portion of the front surface of the wafer is removed to expose the alignment marks such as target pattern, and the Dividing lines to be cut are detected based on the alignment marks.
- (6) Cutting the wafer along the dividing lines from the front surface side of the wafer based on the orientation and dividing the wafer into 5S-formed packages, each of which has the front surface and a side surface sealed with the sealing material.
Da die vordere Oberfläche des Wafers mit dem Versiegelungsmaterial, das Ruß enthält, wie oben beschrieben, versiegelt ist, können die Bauelemente und dergleichen, die in der vorderen Oberfläche des Wafers ausgebildet sind, nicht mit dem bloßen Auge erkannt werden. Um eine Ausrichtung durch Lösen dieses Problems zu ermöglichen, hat der vorliegende Erfinder einer Technik entwickelt, in welcher, wie in dem obigen Absatz
DARSTELLUNG DER ERFINDUNGPRESENTATION OF THE INVENTION
Jedoch entsprechend dem Ausrichtungsverfahren, das in den oben genannten Patentdokumenten beschrieben ist, wird ein Schritt zum Entfernen des Versiegelungsmaterials an dem umfänglichen Abschnitt des Wafers mit einer Schneidklinge einer großen Breite zum Schneiden der Kante, die an einer Spindel befestigt ist, anstelle einer Schneidklinge zum Teilen benötigt und es ist arbeitsaufwendig, die Schneidklinge zu ersetzen und das Versiegelungsmaterial an dem umfänglichen Abschnitt durch Kantenschneiden zu entfernen, wodurch eine geringe Produktivität verursacht wird.However, according to the alignment method described in the above patent documents, a step of removing the sealing material at the peripheral portion of the wafer with a large-width cutting blade for cutting the edge fixed to a spindle instead of a cutting blade for dividing and it is laborious to replace the cutting blade and to remove the sealing material at the peripheral portion by edge cutting, thereby causing low productivity.
Es ist darum ein Ziel der vorliegenden Erfindung ein Bearbeitungsverfahren für einen Wafer bereitzustellen, in dem ein Ausrichtungsschritt durch das Versiegelungsmaterial, das Ruß enthält, das aufgebracht ist, um eine vordere Oberfläche des Wafers zu beschichten, durchgeführt werden kann.It is therefore an object of the present invention to provide a wafer processing method in which an alignment step can be performed by the sealing material containing carbon black applied to coat a front surface of the wafer.
In Übereinstimmung mit einem Aspekt der vorliegenden Erfindung ist ein Bearbeitungsverfahren für einen Wafer zum Bearbeiten eines Wafers bereitgestellt, in dem jedes der Bauelemente, das mehrere Erhöhungen aufweist, in jedem der Bereiche einer vorderen Oberfläche ausgebildet ist, die durch mehrere sich kreuzende Teilungslinien aufgeteilt ist, die in einer sich kreuzenden Weise ausgebildet sind. Das Bearbeitungsverfahren für einen Wafer beinhaltet: einen Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe aufweisen, die einer Dicke von jedem der Bauelementchips entsprechen, durch eine Schneidklinge entlang der Teilungslinien von einer vorderen Oberflächenseite des Wafers; einen Versiegelungsschritt zum Versiegeln der vorderen Oberfläche des Wafers inklusive der geschnittenen Nuten mit einem Versiegelungsmaterial, nachdem der Ausbildungsschritt für eine geschnittene Nut durchgeführt wurde; einen Schleifschritt zum Schleifen des Wafers von einer hinteren Oberflächenseite des Wafers auf die fertige Dicke von jedem der Bauelementchips, um das Versiegelungsmaterial in den geschnittenen Nuten freizulegen, nachdem der Versiegelungsschritt durchgeführt wurde; einen Ausrichtungsschritt zum Detektieren einer Ausrichtungsmarkierung durch das Versiegelungsmaterial durch ein Aufnahmemittel für sichtbares Licht von der vorderen Seite des Wafers und Detektieren der Teilungslinie, die laserbearbeitet werden soll, basierend auf der Ausrichtungsmarkierung, nachdem der Schleifschritt durchgeführt wurde; einen Ausbildungsschritt für eine modifizierte Schicht zum Emittieren eines Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial läuft, entlang der Teilungslinien von der vorderen Oberflächenseite des Wafers, wobei ein Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in der geschnittenen Nut gesetzt ist, um modifizierte Schichten in dem Versiegelungsmaterial auszubilden, nachdem der Ausrichtungsschritt durchgeführt wurde; und einen Teilungsschritt zum Aufbringen einer äußeren Kraft auf dem Versiegelungsmaterial in den geschnittenen Nuten und Teilen des Wafers, wobei die modifizierten Schichten als Teilungsstartpunkte dienen, in einzelne Bauelementchips, die jeweils die vordere Oberfläche und vier Seitenoberflächen durch das Versiegelungsmaterial umgeben aufweisen, nachdem der Ausbildungsschritt für eine modifizierte Schicht durchgeführt wurde. Der Ausrichtungsschritt wird durchgeführt, während ein Bereich, der durch das Aufnahmemittel für sichtbares Licht aufgenommen werden soll, mit Licht durch ein geneigtes Leuchtmittel geneigt bestrahlt wird.In accordance with one aspect of the present invention, there is provided a wafer processing method for processing a wafer in which each of the devices having a plurality of ridges is formed in each of the front surface areas divided by a plurality of intersecting division lines; which are formed in a crossing manner. The processing method for a wafer includes: a cut groove forming step for forming cut grooves; each having a depth corresponding to a thickness of each of the device chips, through a cutting blade along the division lines from a front surface side of the wafer; a sealing step of sealing the front surface of the wafer including the cut grooves with a sealing material after performing the cut groove forming step; a grinding step of grinding the wafer from a back surface side of the wafer to the finished thickness of each of the device chips to expose the sealing material in the cut grooves after the sealing step is performed; an alignment step for detecting an alignment mark by the sealing material by a visible light pickup means from the front side of the wafer and detecting the division line to be laser-processed based on the alignment mark after the grinding step is performed; a modified layer forming step for emitting a laser beam of such a wavelength as to pass through the sealing material along the division lines from the front surface side of the wafer, a focal point of the laser beam in the sealing material being set in the cut groove, to form modified layers in form the sealing material after the alignment step has been performed; and a dividing step for applying an external force on the sealing material in the cut grooves and parts of the wafer, the modified layers serving as dividing start points, into individual component chips each surrounding the front surface and four side surfaces surrounded by the sealing material after the formation step of a modified layer was performed. The alignment step is performed while an area to be picked up by the visible light pickup means is irradiated with light inclined by an inclined lamp.
Entsprechend dem Bearbeitungsverfahren für einen Wafer der vorliegenden Erfindung während der Wafer mit Licht durch das geneigte Leuchtmittel bestrahlt wird, wird die Ausrichtungsmarkierung, die in dem Wafer ausgebildet ist, durch das Versiegelungsmaterial durch das Aufnahmemittel für sichtbares Licht detektiert und die Ausrichtung kann basierend auf der Ausrichtungsmarkierung durchgeführt werden. Darum kann der Ausrichtungsschritt einfach durchgeführt werden, ohne das Versiegelungsmaterial an dem umfänglichen Abschnitt der vorderen Oberfläche des Wafers zu entfernen, wie im Stand der Technik.According to the processing method for a wafer of the present invention, while the wafer is irradiated with light by the inclined illuminant, the alignment mark formed in the wafer is detected by the sealing material through the visible light receiving means and the orientation can be based on the alignment mark be performed. Therefore, the alignment step can be easily performed without removing the sealing material at the peripheral portion of the front surface of the wafer as in the prior art.
Entsprechend durch Emittieren des Laserstrahls einer solchen Wellenlänge, dass sie durch das Versiegelungsmaterial von der vorderen Oberflächenseite des Wafers läuft, mit dem Fokuspunkt des Laserstrahls in dem Versiegelungsmaterial in den geschnittenen Nuten positioniert, um die modifizierten Schichten innerhalb des Versiegelungsmaterials in den geschnittenen Nuten auszubilden, ist es möglich, den Wafer in einzelne Bauelementchips zu teilen, wobei die modifizierten Schichten als Startpunkte der Teilung dienen, die jeweils eine vordere Oberfläche und vier Seitenoberflächen aufweisen, die durch das Versiegelungsmaterial umgeben sind.Accordingly, by emitting the laser beam of such a wavelength as to pass through the sealing material from the front surface side of the wafer with the focal point of the laser beam in the sealing material positioned in the cut grooves to form the modified layers within the sealing material in the cut grooves it is possible to divide the wafer into individual device chips, the modified layers serving as starting points of the division, each having a front surface and four side surfaces surrounded by the sealing material.
Das obige und andere Merkmale, Ziele und Vorteile der vorliegenden Erfindung und die Weise des Realisierens dieser wird klarer und die Erfindung selbst durch ein Studieren der folgenden Beschreibung und beigefügten Ansprüche mit Bezug zu den angehängten Figuren, die eine bevorzugte Ausführungsform der Erfindung zeigen, verstanden.The above and other features, objects, and advantages of the present invention and the manner of practicing the same will become clearer and the invention itself understood by studying the following description and appended claims with reference to the attached figures which illustrate a preferred embodiment of the invention.
Figurenlistelist of figures
-
1 ist eine perspektivische Ansicht eines Halbleiterwafers;1 Fig. 12 is a perspective view of a semiconductor wafer; -
2 ist eine perspektivische Ansicht, die einen Ausbildungsschritt für eine geschnittene Nut zeigt;2 Fig. 15 is a perspective view showing a cut groove forming step; -
3 ist eine perspektivische Ansicht, die einen Versiegelungsschritt zeigt;3 Fig. 15 is a perspective view showing a sealing step; -
4 ist eine partielle, seitliche Schnittansicht, die einen Schleifschritt zeigt;4 Fig. 16 is a partial side sectional view showing a grinding step; -
5 ist eine Schnittansicht, die einen Ausrichtungsschritt zeigt;5 Fig. 10 is a sectional view showing an alignment step; -
6A ist eine Schnittansicht, die einen Ausbildungsschritt für eine modifizierte Schicht zeigt;6A Fig. 10 is a sectional view showing a modified layer forming step; -
6B ist eine vergrößerte Schnittansicht, die den Ausbildungsschritt für eine modifizierte Schicht darstellt;6B Fig. 10 is an enlarged sectional view illustrating the modified layer forming step; -
7 ist eine perspektivische Ansicht einer Teilungsvorrichtung;7 is a perspective view of a dividing device; -
8A ist eine Schnittansicht, die einen Teilungsschritt zeigt;8A Fig. 10 is a sectional view showing a dividing step; -
8B ist eine Schnittansicht, die den Teilungsschritt zeigt; und8B Fig. 10 is a sectional view showing the dividing step; and -
9 ist eine partiell vergrößerte Schnittansicht des Wafers, nachdem der Teilungsschritt durchgeführt wurde.9 Fig. 16 is a partially enlarged sectional view of the wafer after the dividing step has been performed.
DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMDETAILED DESCRIPTION OF THE PREFERRED EMBODIMENT
Eine Ausführungsform der vorliegenden Erfindung wird detailliert im Folgenden mit Bezug zu den Figuren beschrieben. Mit Bezug zu
Jedes Bauelement
In einem Bearbeitungsverfahren für einen Wafer entsprechend einer Ausführungsform der vorliegenden Erfindung wird zuerst ein Ausbildungsschritt für eine geschnittene Nut zum Ausbilden geschnittener Nuten, die jeweils eine Tiefe entsprechend einer fertigen Dicke von jedem Bauelementchip aufweisen, durch eine Schneidklinge entlang der Teilungslinie
Eine Schneideinheit
Vor dem Durchführen des Ausbildungsschritts für eine geschnittene Nut wird eine Ausrichtung durchgeführt, bei der die vordere Oberfläche des Wafers
Nachdem die Ausrichtung durchgeführt wurde, wird ein Ausbildungsschritt für eine Nut durchgeführt, in welchem die Schneidklinge
Der Ausbildungsschritt für eine geschnittene Nut wird sequenziell entlang den Teilungslinien
Nachdem der Ausbildungsschritt für eine Nut durchgeführt wurde, wird ein Versiegelungsschritt durchgeführt, in dem, wie in
Als das Versiegelungsmaterial
Wenn die vordere Oberfläche
Hier ist der Ruß in das Versiegelungsmaterial
Nachdem der Versiegelungsschritt durchgeführt wurde, wird ein Schleifschritt durchgeführt, in dem der Wafer
Eine Schleifeinheit
In dem Schleifschritt, während der Einspanntisch
Danach wird die hintere Oberfläche
Nachdem der Schleifschritt durchgeführt wurde, wird ein Ausrichtungsschritt durchgeführt, in dem die vordere Oberfläche
Der Ausrichtungsschritt wird detailliert mit Bezug zu
In dem Ausrichtungsschritt, wie in
In dem Ausrichtungsschritt wird die vordere Oberfläche
Im Hinblick darauf kann in dem Ausrichtungsschritt der vorliegenden Ausführungsform durch geneigtes Bestrahlen eines Bereichs, der aufgenommen werden soll, mit Licht von einem geneigten Lichtmittel
Als nächstes wird der Einspanntisch
Nachdem der Ausrichtungsschritt durchgeführt wurde, wird ein Ausbildungsschritt für eine modifizierte Schicht durchgeführt, indem, wie in
Dieser Ausbildungsschritt für eine modifizierte Schicht wird sequenziell entlang der Teilungslinien
Nachdem der Ausbildungsschritt für eine modifizierte Schicht durchgeführt wurde, wird ein Teilungsschritt durchgeführt, in dem eine äußere Kraft auf den Wafer
Das Rahmenhaltemittel
Dann wird der ringförmige Rahmen F, der an der Befestigungsoberfläche
Das Ausdehnungsmittel
Die Ausdehnungstrommel
Das Antriebsmittel
Der Teilungsschritt für den Wafer
Als nächstes werden die Luftzylinder
Als ein Ergebnis werden Zugkräfte radial auf dem Wafer
Die vorliegende Erfindung ist nicht auf die Details der oben beschriebenen bevorzugten Ausführungsformen beschränkt. Der Umfang der Erfindung ist durch die angehängten Ansprüche definiert und alle Änderungen und Modifikationen, die in das Äquivalente des Umfangs der Ansprüche fallen, werden darum durch die Erfindung umfasst.The present invention is not limited to the details of the preferred embodiments described above. The scope of the invention is defined by the appended claims, and all changes and modifications that fall within the equivalence of the scope of the claims are therefore embraced by the invention.
ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION
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- JP 2016015438 [0004]JP 2016015438 [0004]
Claims (1)
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017172839A JP6918418B2 (en) | 2017-09-08 | 2017-09-08 | Wafer processing method |
JP2017-172839 | 2017-09-08 |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102018215247A1 true DE102018215247A1 (en) | 2019-03-14 |
Family
ID=65441994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102018215247.0A Granted DE102018215247A1 (en) | 2017-09-08 | 2018-09-07 | Processing method for a wafer |
Country Status (6)
Country | Link |
---|---|
JP (1) | JP6918418B2 (en) |
KR (1) | KR102581138B1 (en) |
CN (1) | CN109473351A (en) |
DE (1) | DE102018215247A1 (en) |
SG (1) | SG10201807747VA (en) |
TW (1) | TWI789422B (en) |
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Legal Events
Date | Code | Title | Description |
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R012 | Request for examination validly filed | ||
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|
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