KR102200856B1 - 회로 모듈 및 그 제조 방법 - Google Patents

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Abstract

회로 모듈(301)은 제 1 주면(201a)을 갖는 제 1 기판(201)과, 제 1 주면(201a)에 실장된 제 1 모듈(101)과, 제 1 주면(201a) 상에 형성되어 제 1 모듈(101)을 덮는 밀봉 수지부(3)와, 밀봉 수지부(3)의 측면을 덮는 도전체막(7)을 구비한다. 제 1 모듈(101)은 도전체부와, 상기 도전체부 상에 탑재된 발열할 수 있는 소자를 포함한다. 상기 도전체부는 밀봉 수지부(3)의 상기 측면에 있어서 도전체막(7)에 접속되어 있다.

Description

회로 모듈 및 그 제조 방법
본 발명은 회로 모듈 및 그 제조 방법에 관한 것이다.
무선 LAN(Local Area Network), LTE(Long Term Evolution) 등에 통신 모듈이 사용된다. 이들 통신 모듈을 소형화, 고성능화하기 위해서 통신의 프런트 엔드 부분인 저잡음 증폭기(Low-Noise Amplifier)(이하, 「LNA」라고도 한다), 전력 증폭기(Power Amplifier)(이하, 「PA」라고도 한다), 고주파 스위치(이하, 「SW」라고도 한다) 등을 1개의 패키지에 담은 FEM(Front End Module)을 통신 모듈에 탑재하는 것이 행해져 있다.
FEM은 반도체 패키지 기술을 사용하여 제작되는 경우가 많다. 구체적으로는 베어 칩 IC가, 예를 들면 리드프레임, 인터포저 등의 위에 본딩되어 이것이 트랜스퍼 몰드에 의해 패키지에 봉입된다. 이렇게 해서 작성한 FEM을 통신 모듈의 기판 상에 탑재하여 수지에 의해 매입하고, 또한 외면에 실드를 실시함으로써 통신 모듈을 얻고 있다.
관련되는 기술의 일례가 일본 특허공개 2002-26656호 공보(특허문헌 1)에 기재되어 있다.
일본 특허공개 2002-26656호 공보
FEM에 내장되어 있는 PA 등의 소자는 작동 시에 발열할 수 있다. 이들 소자로부터 발생하는 열은 발열한 소자 자체의 특성 및 신뢰성을 손상시킬 우려가 있음과 아울러, 열에 약한 다른 전자 부품의 작동 상태에도 악영향을 미칠 수 있다. 그래서 소자로부터 발생한 열을 어떻게 효율적으로 방열할지가 과제로 되어 있다. 이 과제에 대하여 기재에 입체적으로 메탈라이즈하면서 패턴 형성하여 방열하는 구조가 알려져 있지만 소형화, 저비용화에 문제가 있었다.
그래서 본 발명은 내장되어 있는 발열할 수 있는 소자로부터 발생하는 열을 효율 좋게 방열할 수 있는 회로 모듈을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해 본 발명의 일실시형태에 의거하는 회로 모듈은 제 1 주면을 갖는 제 1 기판과, 상기 제 1 주면에 실장된 제 1 모듈과, 상기 제 1 주면 상에 형성되어 상기 제 1 모듈을 덮는 밀봉 수지부와, 상기 밀봉 수지부의 측면을 덮는 도전체막을 구비하고, 상기 제 1 모듈은 도전체부와, 상기 도전체부 상에 탑재된 발열할 수 있는 소자를 포함하고, 상기 도전체부는 상기 밀봉 수지부의 측면에 있어서 상기 도전체막에 접속하고 있다.
(발명의 효과)
본 발명에 의하면 내장되어 있는 발열할 수 있는 소자로부터 발생하는 열을 효율 좋게 방열할 수 있다.
도 1은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈에 포함되는 제 1 모듈의 투시 평면도이다.
도 2는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈에 포함되는 제 1 모듈의 측면도이다.
도 3은 도 1에 있어서의 Ⅲ-Ⅲ선에 관한 화살표로부터 본 단면도이다.
도 4는 도 1에 있어서의 Ⅳ-Ⅳ선에 관한 화살표로부터 본 단면도이다.
도 5는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 투시 평면도이다.
도 6은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 측면도이다.
도 7은 도 5에 있어서의 Ⅶ-Ⅶ선에 관한 화살표로부터 본 단면도이다.
도 8은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 플로우 차트이다.
도 9는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 1 공정의 설명도이다.
도 10은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 2 공정의 설명도이다.
도 11은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 3 공정의 설명도이다.
도 12는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 4 공정의 제 1 설명도이다.
도 13은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 4 공정의 제 2 설명도이다.
도 14는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 4 공정의 제 3 설명도이다.
도 15는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 5 공정의 설명도이다.
도 16은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 제 6 공정의 설명도이다.
도 17은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 변형예의 제 1 설명도이다.
도 18은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 변형예의 제 2 설명도이다.
도 19는 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 변형예의 제 3 설명도이다.
도 20은 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법의 변형예의 제 4 설명도이다.
도 21은 본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈에 포함되는 제 1 모듈의 투시 평면도이다.
도 22는 본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈에 포함되는 제 1 모듈의 측면도이다.
도 23은 도 21에 있어서의 XXⅢ-XXⅢ선에 관한 화살표로부터 본 단면도이다.
도 24는 도 21에 있어서의 XXⅣ-XXⅣ선에 관한 화살표로부터 본 단면도이다.
도 25는 본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈의 투시 평면도이다.
도 26은 본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈의 측면도이다.
도 27은 도 25에 있어서의 XXⅦ-XXⅦ선에 관한 화살표로부터 본 단면도이다.
도 28은 본 발명에 의거하는 실시형태 3에 있어서의 회로 모듈의 투시 평면도이다.
도 29는 도 28에 있어서의 XXⅨ-XXⅨ선에 관한 화살표로부터 본 단면도이다.
도 30은 본 발명에 의거하는 실시형태 3에 있어서의 회로 모듈의 측면도이다.
도면에 있어서 나타내는 치수비는 반드시 충실하게 현실 그대로를 나타내고 있다고는 할 수 없고, 설명의 편의를 위해 치수비를 과장해서 나타내고 있는 경우가 있다. 이하의 설명에 있어서 상 또는 하의 개념을 언급할 때에는 절대적인 상 또는 하를 의미한다고는 할 수 없고, 도시된 자세 중에서의 상대적인 상 또는 하를 의미하는 경우가 있다.
(실시형태 1)
도 1~도 7을 참조하여 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈 에 대해서 설명한다. 본 실시형태에 있어서의 회로 모듈의 전체를 설명하기 전에 우선 이 회로 모듈에 포함되는 제 1 모듈(101)에 대해서 설명한다. 제 1 모듈(101)의 투시 평면도를 도 1에 나타낸다. 제 1 모듈(101)은, 예를 들면 FEM의 일종이다. 제 1 모듈(101)에 내장되는 부품 등은 밀봉 수지부에 의해 덮여 있지만, 도 1에서는 설명의 편의를 위해 밀봉 수지부를 투시해서 내부의 구조를 나타내고 있다. 도체 패턴(17)이 중앙에 배치되어 있으며, 도체 패턴(17)의 표면에 부품(4a), 부품(4b), 부품(4c)이 배치되어 있다. 부품(4a)은, 예를 들면 PA이어도 좋다. 부품(4b)은, 예를 들면 LNA이어도 좋다. 부품(4c)은, 예를 들면 SW이어도 좋다. 외측의 변을 따라 복수의 도체 패턴(12)이 배치되어 있다.
제 1 모듈(101)의 측면도를 도 2에 나타낸다. 도 2에 있어서는 절연 기판(1)과, 밀봉 수지부(15)가 보인다. 도 1에 있어서의 Ⅲ-Ⅲ선에 관한 화살표로부터 본 단면도를 도 3에 나타낸다. 도 1에 있어서의 Ⅳ-Ⅳ선에 관한 화살표로부터 본 단면도를 도 4에 나타낸다. 도 3 및 도 4에 나타내는 바와 같이 제 1 모듈(101)은 절연 기판(1)과, 밀봉 수지부(15)를 포함한다. 절연 기판(1)의 하면의 일부에는 도체 패턴(16)이 형성되어 있으며, 상면의 일부에는 도체 패턴(17)이 형성되어 있다. 도체 패턴(16)은 금속박으로 형성된 것이어도 좋다. 여기에서 말하는 금속박은 동박이어도 좋다. 예를 들면, 도체 패턴(16)은 절연 기판(1)의 표면에 미리 형성된 동박을 에칭해서 소망의 패턴으로 형성된 것이어도 좋다. 도체 패턴(17)에 대해서도 마찬가지인 것을 말할 수 있다. 도체 패턴(16)과 도체 패턴(17)은 절연 기판(1)을 두께 방향으로 관통하는 도체 비아(19)에 의해 접속되어 있다. 도전체부(10)는 도체 패턴(16)과, 도체 패턴(17)과, 도체 비아(19)를 포함한다. 도전체부(10)는 통상 금속으로 형성되어 있다. 도전체부(10)가 금속으로 형성되어 있을 경우에는 도전체부를 「금속부」라고 바꿔 말해도 좋다. 절연 기판(1)의 상면의 일부에는 단자로서의 도체 패턴(12)이 형성되어 있다. 부품(4a)의 상면에 설치된 단자와 도체 패턴(12) 사이는 와이어(13)에 의해 전기적 접속이 이루어져 있다. 도 1 및 도 4에 있어서는 끝의 일부가 2점 쇄선으로 표시되어 있지만, 이 부분은 제 1 모듈(101)이 단독으로 제작된 당초에는 존재하는 부분이지만, 후에 어떠한 기판에 실장되어 회로 모듈로서 완성될 때에는 제거되는 부분이다. 회로 모듈로서 완성된 시점에서는 도 1 및 도 4에 있어서 2점 쇄선으로 표시되어 있는 부분은 이미 제거되어 있다. 즉, 도 1 및 도 4에 있어서 실선으로 나타내고 있는 부분이 회로 모듈로서 완성된 시점에서 회로 모듈 내에 존재하는 제 1 모듈(101)을 나타내고 있다.
본 실시형태에 있어서의 회로 모듈(301)의 투시 평면도를 도 5에 나타낸다. 회로 모듈(301)에 내장되는 부품 등은 밀봉 수지부에 의해 덮여 있지만, 도 5에서는 설명의 편의를 위해 밀봉 수지부를 투시해서 내부의 구조를 나타내고 있다. 회로 모듈(301)의 내부에는 제 1 모듈(101) 외에 부품(5a), 부품(5b), 부품(5c)이 배치되어 있다. 부품(5b)은, 예를 들면 IC이어도 좋다. 보다 구체적으로는 부품(5b)은, 예를 들면 트랜스시버의 기능을 갖는 IC이어도 좋다. 부품(5c)은, 예를 들면 수정 진동자이어도 좋다. 제 1 모듈(101)은 회로 모듈(301)의 밀봉 수지부(3)의 측면(3d)에 접하는 위치에 배치되어 있다. 제 1 모듈(101)의 1개의 측면은 밀봉 수지부(3)의 1개의 측면과 동일 평면 내에 있다.
회로 모듈(301)의 측면도를 도 6에 나타낸다. 밀봉 수지부(3)의 상면 및 측면은 도전체막(7)에 의해 덮여 있다. 도전체막(7)은, 예를 들면 실드로서 형성된 막이다. 도전체막(7)은, 예를 들면 금속막이다. 도전체막(7)의 지면 안측에는 도체 패턴(16, 17)의 단면이 위치하고 있다. 도체 패턴(16, 17)의 단면은 도전체막(7)의 이면측에 대하여 접하고 있다. 도체 패턴(16, 17)의 단면은 도전체막(7)에 덮어 가려져 있어서 직접은 보이지 않으므로 도 6에서는 파선으로 표시되어 있다. 도 5에 있어서의 Ⅶ-Ⅶ선에 관한 화살표로부터 본 단면도를 도 7에 나타낸다.
본 실시형태에 있어서의 회로 모듈(301)은 제 1 주면(201a)을 갖는 제 1 기판(201)과, 제 1 주면(201a)에 실장된 제 1 모듈(101)과, 제 1 주면(201a) 상에 형성되어 제 1 모듈(101)을 덮는 밀봉 수지부(3)와, 밀봉 수지부(3)의 측면(3d)을 덮는 도전체막(7)을 구비한다. 제 1 모듈(101)은 도전체부(10)와, 도전체부(10) 상에 탑재된 발열할 수 있는 소자를 포함한다. 「발열할 수 있는 소자」란 발열을 목적으로 한 소자에 한정되지 않고, 불소망하면서 발열해버리는 소자를 포함한다. 동작할 때에 발열하는 소자의 대부분은 이것에 해당한다. 발열할 수 있는 소자는, 예를 들면 부품(4a)이다. 부품(4a)은, 예를 들면 PA이다. 도전체부(10)는 밀봉 수지부(3)의 측면(3d)에 있어서 도전체막(7)에 접속되어 있다.
본 실시형태에서는 제 1 모듈(101)에 있어서 발열할 수 있는 소자를 탑재한 부재인 도전체부(10)가 밀봉 수지부(3)의 측면(3d)에 있어서 도전체막(7)에 접속하고 있으므로 제 1 모듈(101) 내의 발열할 수 있는 소자에서 발생한 열이 도전체부(10)를 통해 도전체막(7)으로 유도된다. 이렇게 해서 도전체막(7)으로부터 효율 좋게 방열할 수 있다. 따라서, 회로 모듈(301)에 있어서는 내장되어 있는 발열할 수 있는 소자로부터 발생하는 열을 효율 좋게 방열할 수 있다.
또한, 회로 모듈(301) 내에 있어서의 제 1 모듈(101)의 탑재 위치에 주목하면 제 1 모듈(101)의 도전체부(10)가 밀봉 수지부(3)의 측면(3d)에 있어서 도전체막(7)에 접속하도록 제 1 모듈(101)을 배치한다는 것은 밀봉 수지부(3)의 측면에 접하도록 제 1 모듈(101)을 배치한다는 것에 틀림없다. 제 1 모듈(101)을 밀봉 수지부(3)의 측면에 접하도록 배치한다는 것은 바꿔 말하면 제 1 모듈(101)과 밀봉 수지부(3)의 측면 사이에 마진이 불필요하다는 것이 된다. 이렇게 해서 제 1 모듈(101)의 소위 탑재 마진을 삭감할 수 있으므로 회로 모듈(301)의 소형화를 도모할 수 있다.
본 실시형태에서 나타낸 바와 같이 제 1 모듈(101)은 절연 기판(1)을 구비하고, 도전체부(10)는 절연 기판(1)의 표면에 배치된 도체 패턴(17)을 포함하는 것이 바람직하다. 이 구성을 채용함으로써 통상의 인터포저를 사용하여 제 1 모듈(101)을 저렴하게 제작할 수 있다. 본 실시형태에서 나타낸 바와 같이 절연 기판(1)과, 도체 패턴(16)과, 도체 패턴(17)과, 도체 비아(19)를 포함하는 구조를 구비하는 것은 통상의 인터포저로서 용이하게 조달 가능하다.
도 8~도 16을 참조하여 본 발명에 의거하는 실시형태 1에 있어서의 회로 모듈의 제조 방법에 대해서 설명한다. 이 제조 방법의 플로우 차트를 도 8에 나타낸다.
본 실시형태에 있어서의 회로 모듈의 제조 방법은 제 1 주면을 갖는 제 1 기판을 준비하는 공정(S1)과, 도전체부와 상기 도전체부 상에 탑재된 발열할 수 있는 소자를 포함하는 제 1 모듈을 준비하는 공정(S2)과, 상기 제 1 주면에 상기 제 1 모듈을 실장하는 공정(S3)과, 상기 제 1 모듈을 덮도록 상기 제 1 주면 상에 밀봉 수지부를 형성하는 공정(S4)과, 상기 밀봉 수지부의 일부를 제거하면서 상기 밀봉 수지부의 측면에 상기 도전체부의 단면을 노출시키는 공정(S5)과, 상기 밀봉 수지부의 측면을 덮도록 도전체막을 형성함으로써 상기 도전체부의 노출된 단면이 상기 밀봉 수지부의 측면에 있어서 상기 도전체막에 접속한 구조를 얻는 공정(S6)을 포함한다. 이하, 각 공정에 대해서 상세하게 설명한다.
우선, 공정(S1)으로서 도 9에 나타내는 바와 같이 제 1 주면(201a)을 갖는 제 1 기판(201)을 준비한다. 제 1 기판(201)으로서는 일반적인 인터포저를 사용해도 좋다. 또한, 공정(S2)으로서 제 1 모듈(101)을 준비한다. 제 1 모듈(101)은 본 실시형태에서 이미 설명한 바와 같은 구성의 것이다.
공정(S3)으로서 도 10에 나타내는 바와 같이 제 1 기판(201)의 제 1 주면(201a)에 제 1 모듈(101)을 실장한다. 이때 제 1 주면(201a)에는 제 1 모듈(101)뿐만 아니라 다른 부품도 실장해도 좋다. 도 10에 나타내는 예에서는 제 1 주면(201a)에 부품(5a) 등도 실장되어 있다.
공정(S4)으로서 도 11에 나타내는 바와 같이 제 1 모듈(101)을 덮도록 제 1 주면(201a) 상에 밀봉 수지부(3)를 형성한다.
공정(S5)으로서 밀봉 수지부(3)의 일부를 제거하면서 밀봉 수지부(3)의 측면(3d)에 도전체부(10)의 단면을 노출시킨다. 여기에서는 소위 하프 커팅을 행하는 예를 설명한다. 도 12에 나타내는 궤적(81)을 따라 화살표로 나타내는 바와 같이 커터로 제거 가공을 행한다. 궤적(81)은 밀봉 수지부(3)에 덮여 있는 제 1 모듈(101)의 끝부에 약간 겹치도록 설정되어 있다. 제거 가공은 대형 기판을 완전히 절단하는 것은 아니고, 홈가공으로 고정한다. 이 결과, 도 13에 나타내는 바와 같이 홈(11)이 형성된다. 홈(11)이 형성된 후에는 제 1 모듈(101)은 끝부가 이미 제거되어 있다. 이 상태의 단면도를 도 14에 나타낸다. 홈(11)이 형성된 것에 의해 밀봉 수지부(3)에 측면(3d)이 형성되어 있으며, 제 1 모듈(101)의 끝면이 측면(3d)의 일부를 이루고 있다. 도 14에서는 명확하게 보이지 않지만, 제 1 모듈(101)의 도전체부(10)의 단면이 측면(3d)에 노출되어 있다. 여기까지가 공정(S5)이다.
공정(S6)으로서 도 15에 나타내는 바와 같이 밀봉 수지부(3)의 측면(3d)을 덮도록 도전체막(7)을 형성한다. 이것에 의해 도전체부(10)의 노출된 단면이 밀봉 수지부(3)의 측면(3d)에 있어서 도전체막(7)에 접속한 구조를 얻는다.
도 16에 나타내는 바와 같이 대형 기판을 개별 사이즈로 분할한다. 이렇게 해서 각각의 회로 모듈(301)이 얻어진다. 대형 기판으로부터는 복수의 회로 모듈(301)을 얻을 수 있다.
본 실시형태에 있어서의 회로 모듈의 제조 방법으로서는 여기에서 나타낸 바와 같이 제 1 모듈은 절연 기판을 구비하고, 도전체부는 절연 기판의 표면에 배치된 도체 패턴을 포함하는 것이 바람직하다. 이 방법을 채용함으로써 공정(S2)에 있어서 통상의 인터포저를 사용한 제 1 모듈을 저렴하게 준비할 수 있다.
도 17~도 20을 참조하여 본 실시형태에 있어서의 회로 모듈의 제조 방법의 변형예에 대해서 설명한다. 공정(S1)으로부터 공정(S4)까지는 이미 설명한 것과 동일하다. 앞서, 공정(S5)에 있어서 하프 커팅을 행하는 예를 나타냈지만, 이 변형예로서는 소위 풀 커팅을 행하는 예를 나타낸다. 도 17에 나타내는 궤적(82)을 따라 화살표로 나타내는 바와 같이 커터로 절단 가공을 행한다. 궤적(82)은 밀봉 수지부(3)로 덮여 있는 제 1 모듈(101)의 끝부에 약간 겹치도록 설정되어 있다. 이 결과, 도 18에 나타내는 바와 같이 잘라 나누어진다. 이 상태의 단면도를 도 19에 나타낸다. 공정(S6)으로서 도 20에 나타내는 바와 같이 밀봉 수지부(3)의 측면(3d)을 덮도록 도전체막(7)을 형성한다. 이렇게 해서 복수의 회로 모듈이 얻어진다.
(실시형태 2)
도 21~도 27을 참조하여 본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈에 대해서 설명한다. 본 실시형태에 있어서의 회로 모듈의 전체를 설명하기 전에 우선 이 회로 모듈에 포함되는 제 1 모듈(102)에 대해서 설명한다. 제 1 모듈(102)의 투시 평면도를 도 21에 나타낸다. 제 1 모듈(102)은, 예를 들면 FEM의 일종이다. 제 1 모듈(102)에 내장되는 부품 등은 밀봉 수지부에 의해 덮여 있지만, 도 21에서는 설명의 편의를 위해 밀봉 수지부를 투시해서 내부의 구조를 나타내고 있다. 제 1 모듈(102)은 도전체부로서 리드프레임(18)을 구비하고 있다. 리드프레임(18)이 금속으로 형성되어 있을 경우에는 도전체부를 「금속부」라고 바꿔 말해도 좋다. 리드프레임(18)은 제 1 부분(18a)과 복수의 제 2 부분(18b)을 포함한다. 제 1 부분(18a)의 표면에 부품(4a), 부품(4b), 부품(4c)이 배치되어 있다. 이들의 부품에 대한 상세는 실시형태 1에서 설명한 것과 마찬가지이다. 외측의 변을 따라 복수의 제 2 부분(18b)이 배치되어 있다. 복수의 제 2 부분(18b)은 단자의 역할을 한다. 여기에서 나타낸 리드프레임(18)의 내역은 설명의 편의를 위해 어디까지나 일례로서 나타내는 것이며, 이러한 내역에는 한정되지 않는다.
제 1 모듈(102)의 측면도를 도 22에 나타낸다. 도 22에 있어서는 리드프레임(18)과 밀봉 수지부(15)가 보이고 있다. 여기에서 보이고 있는 것은 리드프레임(18)의 제 1 부분(18a)이다. 도 21에 있어서의 XXⅢ-XXⅢ선에 관한 화살표로부터 본 단면도를 도 23에 나타낸다. 도 21에 있어서의 XXⅣ-XXⅣ선에 관한 화살표로부터 본 단면도를 도 24에 나타낸다. 도 22~도 24에 나타내는 바와 같이 제 1 모듈(102)은 리드프레임(18)과, 밀봉 수지부(15)를 포함한다. 리드프레임(18)은 금속의 판을, 예를 들면 펀칭 가공 등에 의해 소망의 형상으로 패터닝해서 형성된 것이어도 좋다. 여기에서 말하는 금속이란, 예를 들면 구리이어도 좋다. 여기에서 나타낸 리드프레임(18)은 전체적으로 평탄한 것이지만, 이러한 것에 한정되지 않고, 어떠한 변형 가공이 실시되어 리드프레임(18) 중 어느 하나의 개소에 단차가 형성된 것이어도 좋다. 즉, 제 1 부분(18a)과 복수의 제 2 부분(18b) 중 일부가 동일 평면상에 없는 것이어도 좋다. 부품(4a)의 상면에 설치된 단자와 제 2 부분(18b) 사이는 와이어(13)에 의해 전기적 접속이 이루어져 있다. 도 21 및 도 24에 있어서는 끝의 일부가 2점 쇄선으로 표시되어 있지만, 이 부분은 제 1 모듈(102)이 단독으로 제작된 당초에는 존재하는 부분이지만 후에 어떠한 기판에 실장되어 회로 모듈로서 완성될 때에는 제거되는 부분이다. 회로 모듈로서 완성된 시점에서는 도 21 및 도 24에 있어서 2점 쇄선으로 표시되어 있는 부분은 이미 제거되어 있다. 즉, 도 21 및 도 24에서 실선으로 나타내고 있는 부분이 회로 모듈로서 완성된 시점에서 회로 모듈 내에 존재하는 제 1 모듈(102)을 나타내고 있다.
본 실시형태에 있어서의 회로 모듈(302)의 투시 평면도를 도 25에 나타낸다. 회로 모듈(302)에 내장되는 부품 등은 밀봉 수지부에 의해 덮여 있지만, 도 25에서는 설명의 편의를 위해 밀봉 수지부를 투시해서 내부의 구조를 나타내고 있다. 회로 모듈(302)의 내부에는 제 1 모듈(102) 외에 부품(5a), 부품(5b), 부품(5c)이 배치되어 있다. 이들의 부품에 대한 상세는 실시형태 1에서 설명한 것과 마찬가지이다. 제 1 모듈(102)은 회로 모듈(302)의 밀봉 수지부(3)의 측면에 접하는 위치에 배치되어 있다. 제 1 모듈(102)의 1개의 측면은 밀봉 수지부(3)의 1개의 측면과 동일 평면 내에 있다.
회로 모듈(302)의 측면도를 도 26에 나타낸다. 밀봉 수지부(3)의 상면 및 측면은 도전체막(7)에 의해 덮여 있다. 도전체막(7)에 대한 상세는 실시형태 1에서 설명한 것과 마찬가지이다. 도전체막(7)의 지면 안측에는 리드프레임(18)의 단면이 위치하고 있다. 리드프레임(18)의 단면은 도전체막(7)의 이면측에 대하여 접하고 있다. 도 25에 있어서의 XXⅦ-XXⅦ선에 관한 화살표로부터 본 단면도를 도 27에 나타낸다.
본 실시형태에 있어서의 회로 모듈(302)은 기본적인 구성에 있어서는 실시형태 1에서 설명한 회로 모듈(301)과 공통된다. 회로 모듈(302)에 있어서는 상술한 바와 같이 도전체부는 리드프레임(18)을 포함한다.
본 실시형태에 있어서도 실시형태 1에서 설명한 바와 같은 효과를 얻을 수 있다. 특히, 본 실시형태에서는 제 1 모듈(102)에 있어서 발열할 수 있는 소자를 탑재한 부재인 도전체부인 리드프레임이 밀봉 수지부(3)의 측면(3d)에 있어서 도전체막(7)에 접속하고 있으므로 제 1 모듈(102) 내의 발열할 수 있는 소자에서 발생한 열이 리드프레임을 통해 도전체막(7)으로 유도된다. 이렇게 해서 도전체막(7)으로부터 효율 좋게 방열할 수 있다. 일반적으로 리드프레임은 두꺼운 것이므로 리드프레임의 단면은 면적이 큰 것이 된다. 본 실시형태에서는 이러한 리드프레임의 단면을 통해 도전체막(7)으로의 전열을 행할 수 있는 구조로 되어 있으므로 열을 효율 좋게 도전체막(7)에 전할 수 있고, 방열을 효율 좋게 행할 수 있다.
또한, 제 1 모듈(102)과 밀봉 수지부(3)의 측면 사이에 마진이 불필요하다는 것이 되는 점은 실시형태 1에서 설명한 것과 마찬가지이다. 이렇게 해서 제 1 모듈(102)의 소위 탑재 마진을 삭감할 수 있으므로 회로 모듈(302)의 소형화를 도모할 수 있다.
본 실시형태에서는 통상의 리드프레임을 사용하여 제 1 모듈(102)을 저렴하게 제작할 수 있다. 본 실시형태에서 나타낸 바와 같은 리드프레임(18)은 통상의 리드프레임 기술에 의해 용이하게 조달 가능하다.
본 발명에 의거하는 실시형태 2에 있어서의 회로 모듈의 제조 방법에 대해서 설명한다. 이 제조 방법은 기본적으로는 실시형태 1에서 설명한 제조 방법과 기본적으로 마찬가지이지만, 이하의 점에서 상이하다.
본 실시형태에 있어서의 회로 모듈의 제조 방법에서는 도전체부는 리드프레임이다. 이 방법을 채용함으로써 공정(S2)(도 8 참조)에 있어서 통상의 리드프레임을 사용한 제 1 모듈을 저렴하게 준비할 수 있다.
(실시형태 3)
도 28~도 30을 참조하여 본 발명에 의거하는 실시형태 3에 있어서의 회로 모듈에 대해서 설명한다. 본 실시형태에 있어서의 회로 모듈의 전체를 설명하기 전에 우선 이 회로 모듈에 내장되는 제 1 모듈(103)에 대해서 설명한다. 제 1 모듈(103)의 투시 평면도를 도 28에 나타낸다. 제 1 모듈(103)은, 예를 들면 FEM의 일종이다. 제 1 모듈(103)에 내장되는 부품 등은 밀봉 수지부에 의해 덮여 있지만, 도 28에서는 설명의 편의를 위해 밀봉 수지부를 투시해서 내부의 구조를 나타내고 있다. 제 1 모듈(103)은 도전체부로서 리드프레임(18)을 구비하고 있다. 리드프레임(18)에 대한 상세는 실시형태 2에서 설명한 것과 마찬가지이다. 제 1 부분(18a)의 표면에 부품(4a), 부품(4b), 부품(4c)이 배치되어 있다. 이들 부품에 대한 상세는 실시형태 1에서 설명한 것과 마찬가지이다. 도 28에 있어서의 XXⅨ-XXⅨ선에 관한 화살표로부터 본 단면도를 도 29에 나타낸다. 도 29에 나타내는 바와 같이 리드프레임(18)은 적어도 한쪽 끝에 절곡된 부분(18v)을 구비한다. 도 28 및 도 29에 있어서는 끝의 일부가 2점 쇄선으로 표시되어 있지만, 이 부분은 제 1 모듈(103)이 단독으로 제작된 당초에는 존재하는 부분이지만 후에 어떠한 기판에 실장되어 회로 모듈로서 완성될 때에는 제거되는 부분이다. 회로 모듈로서 완성된 시점에서는 도 28 및 도 29에 있어서 2점 쇄선으로 표시되어 있는 부분은 이미 제거되어 있다. 즉, 도 28 및 도 29에서 실선으로 나타내고 있는 부분이 회로 모듈로서 완성된 시점에서 회로 모듈 내에 존재하는 제 1 모듈(103)을 나타내고 있다. 절곡된 부분(18v)의 일부도 제거되어 있다. 절곡된 부분(18v)에서는 위를 향해서 수직으로 절곡된 상태에서 절곡된 부분(18v)의 두께를 감하도록 일부가 제거되어 있다. 따라서, 리드프레임(18)의 끝을 절곡하지 않고, 간단히 도중에서 잘라 떨어뜨리도록 제거했을 경우에 비해 제거 가공 후에 새롭게 생성되는 측면으로 노출되는 리드프레임(18)의 단면의 면적이 커지고 있다.
회로 모듈(303)의 측면도를 도 30에 나타낸다. 밀봉 수지부(3)의 상면 및 측면이 도전체막(7)에 의해 덮여 있는 점은 실시형태 1에서 설명한 것과 마찬가지이다. 도전체막(7)에 대한 상세는 실시형태 1에서 설명한 것과 마찬가지이다. 도전체막(7)의 지면 안측에는 리드프레임(18)의 단면이 위치하고 있다. 리드프레임(18)의 단면은 도전체막(7)의 이면측에 대하여 접하고 있다. 그러나 실시형태 2와 상이하며, 리드프레임(18)이 절곡된 부분(18v)의 큰 단면이 여기에 존재하고, 도전체막(7)에 접속한다. 따라서, 도 30에서 파선에 의해 표시한 리드프레임(18)의 단면은 면적이 커지고 있다.
본 실시형태에서는 도전체부로서의 리드프레임(18)은 밀봉 수지부(3)의 측면을 따르도록 절곡된 부분(18v)을 구비하고, 절곡된 부분(18v)에 있어서 도전체막(7)에 접속되어 있다.
본 실시형태에 있어서도 실시형태 1에서 설명한 바와 같은 효과를 얻을 수 있다. 특히, 본 실시형태에서는 도전체부가 리드프레임(18)을 포함하고, 또한 도전체부로서의 리드프레임(18)의 절곡된 부분(18v)에 있어서 도전체막(7)에 접속하고 있으므로 리드프레임의 두께를 초과해서 큰 단면적으로 도전체막에 접속할 수 있어 효율 좋게 방열할 수 있다.
지금까지의 실시형태에 있어서 몇 개의 회로 모듈의 예에 대해서 설명했다. 회로 모듈은 각 실시형태에서 나타낸 예에 한정되지 않고, 도전체막(7)에 접속하는 바와 같이 방열을 위한 부재를 더 구비하고 있어도 좋다. 「방열을 위한 부재」란, 예를 들면 방열판이어도 좋다.
또한, 상기 실시형태 중 복수를 적당히 조합해서 채용해도 좋다.
또한, 금회 개시한 상기 실시형태는 모든 점에서 예시이며, 제한적인 것은 아니다. 본 발명의 범위는 청구범위에 의해 나타내어지고, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함하는 것이다.
1: 절연 기판 2: (제 1 기판의 내부의)도체 패턴
3, 15: 밀봉 수지부 3d: 측면
4a, 4b, 4c, 5a, 5b: 부품 7: 도전체막
10: 도전체부 11: 홈
13: 와이어
12, 16, 17: (절연 기판의 표면에 배치된)도체 패턴
18: 리드프레임 18a: (리드프레임의)제 1 부분
18b: (리드프레임의)제 2 부분 18v: 절곡된 부분
19: 도체 비아 81, 82: 궤적
101, 102, 103: 제 1 모듈 201, 202: 제 1 기판
201a: 제 1 주면 301, 302, 303: 회로 모듈

Claims (7)

  1. 제 1 주면을 갖는 제 1 기판과,
    상기 제 1 주면에 실장된 제 1 모듈과,
    상기 제 1 주면 상에 형성되어 상기 제 1 모듈을 덮는 제 1 밀봉 수지부와,
    상기 제 1 밀봉 수지부의 측면을 덮는 도전체막을 구비하고,
    상기 제 1 모듈은 도전체부와, 상기 도전체부 상에 탑재된 발열할 수 있는 소자를 포함하고,
    상기 도전체부는 상기 제 1 밀봉 수지부의 상기 측면에 있어서 상기 도전체막에 접속되어 있는 회로 모듈.
  2. 제 1 항에 있어서,
    상기 제 1 모듈은 절연 기판을 구비하고, 상기 도전체부는 상기 절연 기판의 표면에 배치된 도체 패턴과 제 2 밀봉 수지부를 포함하는 회로 모듈.
  3. 제 1 항에 있어서,
    상기 도전체부는 리드프레임을 포함하고, 상기 제 1 모듈은 상기 리드프레임의 표면에 배치되는 제 2 밀봉 수지부를 포함하는 회로 모듈.
  4. 제 3 항에 있어서,
    상기 도전체부는 상기 제 1 밀봉 수지부의 상기 측면을 따르도록 절곡된 부분을 구비하고, 상기 절곡된 부분에 있어서 상기 도전체막에 접속되어 있는 회로 모듈.
  5. 제 1 주면을 갖는 제 1 기판을 준비하는 공정과,
    도전체부와 상기 도전체부 상에 탑재된 발열할 수 있는 소자를 포함하는 제 1 모듈을 준비하는 공정과,
    상기 제 1 주면에 상기 제 1 모듈을 실장하는 공정과,
    상기 제 1 모듈을 덮도록 상기 제 1 주면 상에 밀봉 수지부를 형성하는 공정과,
    상기 밀봉 수지부의 일부를 제거하면서 상기 밀봉 수지부의 측면에 상기 도전체부의 단면을 노출시키는 공정과,
    상기 밀봉 수지부의 측면을 덮도록 도전체막을 형성함으로써 상기 도전체부의 노출된 단면이 상기 밀봉 수지부의 측면에 있어서 상기 도전체막에 접속한 구조를 얻는 공정을 포함하는 회로 모듈의 제조 방법.
  6. 제 5 항에 있어서,
    상기 제 1 모듈은 절연 기판을 구비하고, 상기 도전체부는 상기 절연 기판의 표면에 배치된 도체 패턴을 포함하는 회로 모듈의 제조 방법.
  7. 제 5 항에 있어서,
    상기 도전체부는 리드프레임을 포함하는 회로 모듈의 제조 방법.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020202841A1 (ja) * 2019-04-03 2020-10-08 株式会社村田製作所 モジュール、端子集合体、及びモジュールの製造方法
WO2022153789A1 (ja) * 2021-01-12 2022-07-21 株式会社村田製作所 回路モジュール

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011211023A (ja) * 2010-03-30 2011-10-20 Panasonic Corp モジュールとその製造方法
JP2012049419A (ja) * 2010-08-30 2012-03-08 Panasonic Corp モジュールと、その製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002026656A (ja) 2000-07-11 2002-01-25 Seiko Epson Corp Ｓａｗ発振器
US6580167B1 (en) * 2001-04-20 2003-06-17 Amkor Technology, Inc. Heat spreader with spring IC package
TWI490998B (zh) * 2008-03-21 2015-07-01 Chipmos Technologies Inc 晶片封裝單元
US7612441B1 (en) * 2008-05-05 2009-11-03 Lite-On Semiconductor Corp. Image-sensing chip package module adapted to dual-side soldering
JP2012028484A (ja) * 2010-07-22 2012-02-09 Panasonic Corp モジュールと、その製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011198866A (ja) * 2010-03-18 2011-10-06 Renesas Electronics Corp 半導体装置およびその製造方法
JP2011211023A (ja) * 2010-03-30 2011-10-20 Panasonic Corp モジュールとその製造方法
JP2012049419A (ja) * 2010-08-30 2012-03-08 Panasonic Corp モジュールと、その製造方法

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