JP2008130955A - 部品内蔵多層配線基板装置及びその製造方法 - Google Patents

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Abstract

【課題】工数が少なく容易かつ安価に製造することができ、しかも、小型化、低背化の妨げになることもない新規で効果の高いシールド構造の部品内蔵多層配線基板装置を提供する。
【解決手段】電子部品6を実装した1または2以上の層を樹脂封止し、この樹脂封止のモールド体7の少なくとも一側面の一部を形成するようにモールド体7に密着して金属板5を設け、この金属板5をモールド体7の上面側、下面側の少なくともいずれか一側の一部の電極4gに接続し、部品内蔵多層配線基板装置1a内の金属板5によってシールド構造を形成する。
【選択図】図1

Description

この発明は、電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置及びその製造方法に関し、詳しくは、新規なシールド構造を備えた部品内蔵多層配線基板装置及びその製造方法に関する。
従来、各種の電子部品モジュールの分野においては、小型化、低背化の要求に応えるため、部品内蔵多層配線基板装置によってモジュールを形成することが提案されている。
この部品内蔵多層配線基板装置は、1又2以上の層を有する配線基板を備え、多層配線基板の電子部品を実装した1または2以上の層を樹脂封止して形成され、多層配線基板に電子部品を埋め込むように実装することでモジュールの小型化、低背化が実現される。
ところで、この種の部品内蔵多層配線基板装置が形成する高周波帯域の送受信モジュールにおいては、電気的なシールドが必要となる場合がある。
そして、この種の部品内蔵多層基板装置のシールド構造としては、従来、以下に説明するように、複数個のビアホール(via hole)を縦格子状に配置した構造(従来構造1)及び、配線基板に金属ケースを取り付けた構造(従来構造2)が提案されている(例えば、特許文献1参照)。
[従来構造1]
従来構造1は、図12に示す3枚の両面プリント基板101、102、103を貼り合わせた構造の多層配線基板装置において、同図に示すように、両面プリント基板101上である両面プリント基板102内に電子部品であるチップ部品110、ベアチップIC111を埋め込んでチップコート樹脂113や絶縁樹脂114で封止し、複数のスルーホール115で上面側と下面側の電極としての銅パターン104、109間の導通をとりながらチップ部品110、べアチップIC111の側面を囲んでシールドする構造である。なお、図中の105〜108は銅パターン、112はボンディングワイヤである。
[従来構造2]
従来構造2は、図13に示すように両面プリント基板301の上面側電極としての銅パターン302に回路部品305を半田付けし、スルーホール304により下面側電極としての銅パターン303とシールドケース306を半田付けし、回路部品305及び銅パターン302を合む回路ブロックを囲みシールドする構造である。
実開平5−53269号公報(段落[0006]−[0010]、図1、図3等)
前記従来構造1の場合、スルーホール115の本数が少ないと十分なシールド効果が得られないことから、スルーホール115を多数形成する必要があり、工数が増えて製造に時間がかかり、容易かつ安価に製造することができない問題がある。なお、スルーホールに代えてビアホールを設ける場合も同様の問題がある。
また、スルーホール115の抵抗によってシールド効果が低下するおそれもある。さらに、能動素子の電子部品を搭載する場合には、別途放熱の手段を設けなければならず、モジュールの十分な小型化、低背化が図れない。
前記従来構造2の場合、回路部品305とシールドケース306の間隔や、シールドケース306の厚みが必要になるため、嵩高くなり、モジュールの小型化、低背化の妨げとなる。
また、製造する際にシールドケース306の半田付け等の工程を要し、容易かつ安価に製造することができない問題もある。さらに、能動素子の電子部品を搭載する場合には、従来構造1の場合と同様の問題もある。
本発明は、工数が少なく容易かつ安価に製造することができ、しかも、小型化、低背化の妨げになることもない新規で効果の高いシールド構造の部品内蔵多層配線基板装置及びその製造方法を提供することを目的とし、さらには、能動素子の電子部品を実装する際の放熱を併せて実現することも目的とする。
上記した目的を達成するために、本発明の部品内蔵多層配線基板装置は、電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置において、前記樹脂封止のモールド体の少なくとも一側面の一部を形成するように前記モールド体に密着して金属板が設けられ、前記金属板が前記モールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴としている(請求項1)。
また、本発明の部品内蔵多層配線基板装置は、前記樹脂封止のモールド体の少なくとも一側面の一部の内側に金属板が設けられ、前記金属板が前記モールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴としている(請求項2)。
さらに、本発明の部品内蔵多層配線基板装置は、電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置において、前記電子部品の少なくとも1つが能動素子であり、前記能動素子に金属板が着接され、前記金属板が前記樹脂封止されたモールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴としている(請求項3)。
また、本発明の部品内蔵多層配線基板装置は、上記請求項1または2の部品内蔵多層配線基板装置において、電子部品の少なくとも1つが能動素子であり、前記能動素子に放熱用の金属板が着接され、前記放熱用の金属板が前記モールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴としている(請求項4)。
そして、本発明の上記各部品内蔵多層配線基板装置において、金属板は穴が形成されていることが好ましく(請求項5)、金属板が接続された電極はグランド電極であることが望ましい(請求項6)。
つぎに、本発明の部品内蔵多層配線基板装置の製造方法は、複数個のセルが下面側の電極としてのリードフレームに金属板が接続した打ち抜きパターンに形成されたリードフレーム基板を準備するリードフレーム準備工程と、前記リードフレーム基板の各セルを曲げ加工して前記金属板を曲げ起こすリードフレーム曲げ工程と、複数個の基板セルを有するマザー基板を準備するマザー基板準備工程と、前記マザー基坂の各基板セル上に電子部品の配線層を実装する第1の実装工程と、前記マザー基板上に前記リードフレーム基板を実装する第2の実装工程と、前記マザー基板上の前記電子部品の配線層を前記リードフレーム基板とともに樹指封止する樹脂封止工程と、前記樹脂封止によって前記マザー基板上に形成されたモールド体を硬化させる樹脂硬化工程と、前記マザー基板のモールド体上に上面側の電極を形成する電極形成工程と、前記マザー基板を基板セル単位に切断する切断工程とを含むことを特徴としている(請求項7)。
そして、自動化を図る上からは、前記リードフレーム準備工程、前記リードフレーム曲げ工程、前記第1の実装工程、前記第2の実装工程、前記樹脂対止工程、前記樹脂硬化工程、前記電極形成工程、前記切断工程は、この順の順送の工程であることが好ましい(請求項8)。
請求項1の発明によれば、電極に接続された金属板のシールド構造を備えることができる。
この場合、多数個のビアホールやスルーホールをシールド構造として設ける必要がなく、製造工数が少なくなって製造時間が短縮され、容易かつ安価に製造することができる。
しかも、モールド体の上面側、下面側の電極に金属板が金属接合で安定に導通し、高いシールド効果を奏して電気的なシールド性能が向上する。
さらに、金属板は基板装置に内装され、従来のシールドケースを用いた場合のような小型化、低背化の妨げとなることがない。
したがって、工数が少なく容易かつ安価に製造することができ、しかも、小型化、低背化の妨げになることもない新規で効果の高いシールド構造の部品内蔵多層配線基板装置を提供することができる。その上、金属板のカバーによってモールド体の露出する樹脂部分が少なくなるため、吸湿を防ぐ効果を奏する利点もある。
請求項2の発明によれば、モールド体に内包された電極板によって請求項1の発明と同様の効果を奏することができる。
そして、金属板をモールド体に内包すればよいので、前記の防湿の効果に代えて、製造する際の基板装置のセル単位の切り分けが、請求項1の発明のようにモールド体の側面を形成する場合より少ない工数で容易に行える効果を奏する。
請求項3の発明によれば、電極に接続された金属板は能動素子に着接されその放熱手段も形成することができる。この場合、金属板が基板装置に内蔵されているので小型化、低背化を図ることができる。
そして、前記金属板の放熱手段により、前記能動素子の温度上昇が抑えられて素子の信頼性が向上するだけでなく、基板装置の温度上昇が緩和されてオーミック損の増加が抑制される。
請求項4の発明によれば、請求項1または2の発明の構成に請求項3の発明の構成を組み合わせた構成であるので、請求項1または2の発明の効果及び請求項3の発明の効果を奏する新規な部品内蔵多層配線基板装置を提供することができる。
つぎに、請求項5の発明によれば、上記各請求項の発明の金属板に穴が形成されているので、樹脂封止の際の樹脂の流動に対する金属板の影響を少なくすることができる。
また、請求項6の発明によれば、金属板がグランド電極に接続されるため、シールド効果が一層向上する。
つぎに、請求項7の発明によれば、前記各請求項の発明の部品内蔵多層基板装置を一度に多数個、容易に製造して量産することができる具体的な製造方法を提供することができる。
また、請求項8の発明によれば、請求項7の発明の自動化に最適な構成を提供することができる。
つぎに、本発明をより詳細に説明するため、実施形態について、図1〜図11にしたがって詳述する。
(第1の実施形態)
第1の実施形態について、図1〜図5を参照して説明する。
図1は部品内蔵多層配線基板装置laの断面図、図2はその製造方法の説明図である。また、図3は部品内蔵多層配線基板装置1aの電極等を形成するリードフレームαaのセルを示し、(a)は平面図、(b)は左側面図、(c)は正面図である。
図4はリードフレームαaの多数個のセルがプレス加工等で形成されたリードフレーム基板βaの曲げ加工前の平面図、図5(a)、(b)、(c)はその曲げ加工後の平面図、左側面図、正面図である。
(部品内蔵多層配線基板装置1aの構造)
部品内蔵多層配線基板装置1aは、説明を簡単にするため、ベース基板2が部品実装層を1層とした構造である。
そして、ベース基板2は電気的絶縁基板であり、裏面に複数個の電極3、3gが設けられ、表面には本発明の下両側の電極を形成する複数個の電極4、4gが設けられている。なお、電極3g、4gはグランド電極であり、電極3、4は信号電極等のホット電極である。
ところで電極3、3gは、SUSにより形成された転写板上に電解めっき、無電解めっき、スパッタにより銅電極を形成後、パターニングし、その電極パターンの上に所定の電子部品を実装後、絶縁層となる樹脂層を混合樹脂組成物(プリプレグ)により形成し、樹脂層を硬化させた後転写板を剥がすことにより形成される。本実施形態に用いられる樹脂としては、例えばエポキシ樹脂、変性ポリイミド樹脂、ポリイミド樹脂、フェノール樹脂、ビスマレイミドトリアジン樹脂等の熱硬化性樹脂が好ましい。また、混合樹脂組成物に含まれる無機フィラーとしては、例えばガラスクロスやアルミナ、シリカ等が好ましい。尤も、樹脂層の中に何らかの電子部品を埋め込まない場合はガラエポ基板やテフロン(登録商標)基板のように両面に電極が形成された電極板をベース基板2として用いても良い。本願の実施例においては、電極3、3g上に実装され、ベース基板2内に埋め込まれている電子部品は図示していない。
また、電極4、4gは、転写板を装着したままのベース基板2上に、電解めっき、無電解めっきやスパッタにより銅電極を形成後、パターニングして形成される。上述と同様、両面に電極が形成されたガラエポ基板やテフロン(登録商標)基板を用いる場合にはパターニングを行なうだけで電極4、4gが形成される。
リードフレームαaは板金をプレスによる打ち抜き、もしくはエッチング加工することによって形成される。リードフレームαaの枠部αa1の中には、最終的にシールドとして機能させるための金属板5となる矩形片αa3が繋ぎ部αa2を介して形成されている。矩形片αa3は最終的に電極4、4gに電気的に接合させるため、銅や銅合金(真鍮)の半田接合可能金属とすることが好ましい。尤も、材料は銅や銅合金に限られるものではなく、アルミ、鉄、SUS等の金属を用いてもよく、この場合は半田付け性を向上させるために金、銀、銅、スズ、亜鉛もしくはニッケルなどのめっきを適宜施せばよい。特に磁気的なシールドが要求される場合には鉄や、磁性を有するSUS(SUS430)を用いることが好ましい。
そして、各矩形片αa3を曲げ起こすことにより、ベース基板2上において、4辺に沿ってベース基板2の表面上を壁面状に囲む本発明の金属板5が形成される。なお、図1においては、構造を見易くする等のため、正面(紙面手前)の金属板5を除去し、モールド体7の一部を透視した状態にしている。
さらに、ベース基板2の各金属板5で囲まれた部分の電極パターン上にモジュールの各電子部品6が搭載された後、一括リフローの半田付けによって金属板5および電子部品6がベース基板2上に実装される。
また、ベース基板2上に各電子部品6を樹脂封止した断面矩形のモールド体7が形成され、前記配線層が樹脂封止される。
そして、各金属板5は前記樹脂封止によって形成された断面矩形のモールド体7の各側面を形成するようにモールド体7に密着し、側面シールド板を形成する。
さらに、モールド体7の上面に一体に上面側の電極8の層が設けられて部品内蔵多層配線基板装置1aが形成されている。このとき、電極8がグランド電極であれば、その裏面にモールド体7から露出した各金属板5の上端面が接続され、電極4g、8が金属板5を介して電気的に導通する。この後、繋ぎ部αa2をカットすることにより枠部αa1を切り離す。尤も、枠部αa1を含めてモールド体7の中に埋め込んでもよい。
したがって、部品内蔵多層配線基板装置1aは、少なくとも下両側の電極4gに接続された各金属板5のシールド構造を備え、該シールド構造によって電子部品6等を囲い、シールド効果を奏することができる。
そして、本実施形態の場合、各金属板5が上両側の電極8にも接続されるため、電極4g、8及び金属板5によってモールド体7全体が1枚の金属板で包むように電気的にシールドされるため、シールド効果が極めて高くなる。
また、各金属板5は、部品内蔵多層配線基板装置la内に埋め込まれた状態にあるため、部品内蔵多層配線基板装置laが形成するモジュールの小型化、低背化の妨げになることがない。
しかも、各金属板5のカバーによってモールド体7の露出する樹脂部分が少なくなるため、吸湿を防ぐ効果を奏する利点もある。
なお、ベース基板2の部品実装層が2層以上の場合は、1つのリードフレームαaで形成される金属板5の側壁の高さの範囲に、部品実装層が複数個積層された多層構造になり、この多層構造の場合にも前記と同様の効果が得られる。
ところで、本発明においては、金属板5はベース基板2の少なくとも一側に設けられていればよく、さらに、その金属板5は一側の一部を形成するものであってもよい。その際、金属板5は下面側のグランド電極でない電極4に接続されていてもよく、上面側の電極にのみ接続されていてもよい。すなわち、金属板5は部品内蔵多層配線基板装置laのシールド効果が生じる適当な電極に接続されていればよい。
(部品内蔵多層配線基板装置1aの製造方法)
つぎに、図1の部品内蔵多層配線基板装置1aの具体的な製造方法について、図2等を参照して説明する。なお、図2においても、構造を見易くする等のため、正面(紙面手前)の金属板5等を除去した状態にしている。
本実施形態の製造方法は、図4のシート状のリードフレーム基板βaを準備するリードフレーム準備工程、リードフレーム曲げ工程、マザー基板準備工程、電子部品6の配線層を実装する第1の実装工程、リードフレーム基板βaをマザー基板に実装する第2の実装工程、樹脂封止工程と、樹脂硬化工程と、上面側の電極8を形成する電極形成工程と、マザー基板を基板セル単位に切断する切断工程を含む各工程の処理を実施して部品内蔵多層配線基板装置1aを量産する。
そして、リードフレーム準備工程は、図4のリードフレーム基板βaを準備する工程であり、リードフレーム基板βaは板金のプレス加工、エッチング等により、図3のリードフレームαaの複数個のセルが連続した打ち抜きパターンに形成される。
リードフレーム曲げ工程は、金型を用いてリードフレーム基板βaの各セルの金属板5となる矩形片αa3を図5に示すように曲げ起こす工程であり、各セルの矩形片αa3によって金属板5が形成される。
マザー基板準備工程は、ベース基板2となる複数個の基板セルが連続した図2のマザー基板γを準備する工程である。
第1の実装工程は、マザー基板γの各基板セル上に電子部品6の配線層を実装する工程であり、第2の実装工程は、マザー基板γ上にリードフレーム基板βaを実装する工程である。
そして、第1、第2の実装工程の終了後に一括リフローの半田付けの処理が施され、図2(a)の状態になる。
樹脂封止工程は、例えば熱硬化性樹脂を用いてマザー基板γ上の電子部品6の配線層をリードフレーム基板βaとともに樹指封止する工程であり、樹脂硬化工程は、前記樹脂封止によリマザー基板γ上に形成されたモールド体7を硬化させる工程である。なお、この工程の終了後、必要に応じて厚みだしの研磨等が実施される。
電極形成工程は、モールド体6上に上面側の電極となる電極εを形成する工程であり、この工程の実施によって図2(b)の状態になる。
切断工程は、ダイサーカットにより図2(c)の白抜きの矢印線の位置でマザー基板γを高精度に位置決めして基板セル単位に切断する工程であり、この切断によって、図2(d)に示すようにマザー基板γは金属板5がモールド体7の側面を形成するように個片化されてベース基板2を形成し、複数個の部品内蔵多層配線基板装置1aが製造される。
したがって、部品内蔵多層配線基板装置1aを一度に多数個、容易に製造して量産することができる。なお、ベース基板2の部品実装層が2層以上の場合にも部品実装層を多層に形成することで、略同様にして製造することができる。
(第2の実施形態)
第2の実施形態について、図6〜図9を参照して説明する。
図6は部品内蔵多層配線基板装置lbの断面図であり、この図6においても、構造を見易くする等のため、正面(紙面手前)の金属板5を除去し、モールド体7の一部を透視した状態にしている。
図7は部品内蔵多層配線基板装置1bのリードフレームαbのセルの平面図、図8はリードフレームαbの多数個のセルがプレス加工等で形成されたリードフレーム基板βbの曲げ加工前の平面図、図9(a)、(b)はその曲げ加工後の平面図、kーk線断面図である。なお、k−k線断面図は上下方向の寸法を誇張して図示してある。これらの図面において、図1〜図6と同一の符号を付したものは同一又は相当するものを示す。
(部品内蔵多層配線基板装置1bの構造)
そして、本実施形態の部品内蔵多層配線基板装置1bは、図6に示すようにベース基板2に発熱部品である例えば電力用の集積回路9を内蔵した能動素子の電子部品61が少なくとも1個実装される。
さらに、図1の部品内蔵多層配線基板装置1aの左側の金属板5に代えて、電子部品61の上面に放熱性の高い導電接着剤や蝋材で着接した放熱用の金属板51が設けられ、この金属板51は少なくとも下両側の電極4gに接続されてシールド効果も奏する。
そして、本発明においては、放熱用の金属板51のみを設けた構成であってもよいが、本実施形態においては、図1の部品内蔵多層配線基板装置1aの残りの3個の金属板5と同様の金属板52も備え、シールド効果を高める。
したがって、本実施形態の場合、金属板51が能動素子の電子部品61に着接され、その放熱手段も形成することができ、この場合、金属板51が部品内蔵多層配線基板装置1bに内蔵されているので小型化、低背化を図ることができる。
そして、金属板51の放熱手段により、電子部品61の温度上昇が抑えられてその信頼性が向上するだけでなく、部品内蔵多層配線基板装置1bの温度上昇が緩和されてオーミック損の増加が抑制される利点がある。その上、残りの各金属板52によってシールド効果が一層向上する。
(部品内蔵多層配線基板装置lbの製造方法)
ところで、金属板51は4つの折曲部51a〜51dを階段状に折曲した形状であり、各金属板51、2は図7のリードフレームαbを曲げ起こして形成される。
また、各金属板52は、例えば図2(c)のマザー基板γと同様のマザー基板を同図の破線矢印に示す位置で切断して部品内蔵多層配線基板装置lbが形成されることにより、図6に示したように、モールド体7の側面の内側に位置してモールド体7に埋められた状態になる。
この場合、前記切断の位置は第1の実施形態の場合のように精密に位置決めしなくてよく、切断工数も少なくなる。
すなわち、部品内蔵多層配線基板装置1bの製造も、部品内蔵多層配線基板装置1aの製造と同様、リードフレーム準備工程、リードフレーム曲げ工程、マザー基板準備工程、電子部品6、61の配線層を実装する第1の実装工程、図8のリードフレーム基板βbをマザー基板に実装する第2の実装工程、樹脂封止工程、樹脂硬化工程、上面側の電極8を形成する電極形成工程、マザー基板を基板セル単位に切断する切断工程を含む各工程の処理を実施して行なうことができる。
そして、部品内蔵多層配線基板装置1aを製造する場合と異なるのは、図8のリードフレーム基板βbが複数個のリードフレームαbのセルが連続した打ち抜きパターンに形成され、リードフレーム曲げ工程により、リードフレーム基板βbを図9のように曲げ加工してベース基板2のマザー基板γに取り付け、その金属板51となる矩形片αb3を電子部品61に着接し、さらに、切新工程により、図2の前記破線矢印に示したようにセルの中間でマザー基板γを個片化する点である。なお、図7、図9のαbl、αb2は図3のαa1、αa2と同様の枠部、繋ぎ部である。
この場合、セルの中間でマザー基板γを個片化するので切断工数が第1の実施形態の場合より減少する。
(第3の実施形態)
つぎに、前記両実施形態の製造方法で、部品内蔵多層配線基板装置la、1bを自動化して大量に製造する実施形態について、図10を参照して説明する。
本実施形態の場合、図10の製造工程のフロー図に示すように、上述の各工程を、リードフレーム準備工程Q1、リードフレーム曲げ工程Q2、第1の実装工程Q3、第2の実装工程Q4、樹脂封止工程Q5、樹脂硬化工程Q6、電極形成工程Q7、切新工程Q8の順の順送の工程とし、例えばロール状の金属板を引き出してリードフレーム準備工程Q1に送り、リードフレーム基板βa、βbを連続的に形成して、部品内蔵多層配線基板装置1a、1bを連続的に多数個製造する。
そして、本発明は上記した各実施形態に限定されるものではなく、その趣旨を逸脱しない限りにおいて上述したもの以外に種々の変更を行なうことが可能であり、例えば、金属板5は、図11に示すような適当な大きさの穴10を1個または複数個形成し、樹脂封止の際の樹脂の流動に対する金属板5の影響を少なくするようにしてもよい。
また、例えば第1の実施形態において、各金属板5の隙間の部分等にビアホール等を形成し、シールド効果をより高めるようにしてもよい。
さらに、各金属板5、51、52の形状や横幅、高さ等はシールド効果を高めるように種々に変形・調整してよいのは勿論である。
さらに、本発明は、ベース基板2を複数段にした多層構造の部品内蔵多層配線基板装置にも適用することができ、この場合、各層のリードフレームの形状等が異なっていてもよい。
そして、本発明は、高周波や低周波のモジュール等を形成する種々の部品内蔵多層配線基板装置に適用することができる。
第1の実施形態の部品内蔵多層配線基板装置の断面図である。 図1の部品内蔵多層配線基板装置の製造過程の説明図である。 図1の部品内蔵多層配線基板装置のリードフレームのセルを示し、(a)は平面図、(b)は左側面図、(c)は正面図である。 図3のリードフレームの多数個のセルが形成されたリードフレーム基板の曲げ加工前の平面図である。 図4のリードフレーム基板を曲げ加工した状態を示し、(a)は平面図、(b)は左側面図、(c)は正面図である。 第2の実施形態の部品内蔵多層配線基板装置の断面図である。 図6の部品内蔵多層配線基板装置のリードフレームのセルの平面図である。 図7のリードフレームの多数個のセルが形成されたリードフレーム基板の曲げ加工前の平面図である。 図8のリードフレーム基板を曲げ加工した状態を示し、(a)は平面図、(b)はkーk線断面図である。 第3の実施形態の順送の製造工程のフロー図である。 穴を形成した金属板の説明図である。 従来装置の一例の断面図である。 従来装置の他の例の断面図である。
符号の説明
1a、1b 部品内蔵多層配線基板装置
3、3g、4、4g、8 電極
6、61 電子部品
10 穴
αa、αb リードフレーム
βa、βb リードフレーム基板
γ マザー基板

Claims (8)

  1. 電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置において、
    前記樹脂封止のモールド体の少なくとも一側面の一部を形成するように前記モールド体に密着して金属板が設けられ、
    前記金属板が前記モールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴とする部品内蔵多層配線基板装置。
  2. 電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置において、
    前記樹脂封止のモールド体の少なくとも一側面の一部の内側に金属板が設けられ、
    前記金属板が前記モールド体の上面側、下両側の少なくともいずれか一方の一部の電極に接続されていることを特徴とする部品内蔵多層配線基板装置。
  3. 電子部品を実装した1または2以上の層を樹脂封止して形成される部品内蔵多層配線基板装置において、
    前記電子部品の少なくとも1つが能動素子であり、
    前記能動素子に金属板が着接され、
    前記金属板が前記樹脂封止のモールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴とする部品内蔵多層配線基板装置。
  4. 請求項1または2に記載の部品内蔵多層配線基板装置において、
    前記電子部品の少なくとも1つが能動素子であり、
    前記能動素子に放熱用の金属板が着接され、
    前記放熱用の金属板が前記モールド体の上面側、下面側の少なくともいずれか一方の一部の電極に接続されていることを特徴とする部品内蔵多層配線基板装置。
  5. 金属板は穴が形成されていることを特徴とする請求項1〜4のいずれか1項に記載の部品内蔵多層配線基板装置。
  6. 金属板が接続された電極はグランド電極であることを特徴とする請求項1〜5のいずれか1項に記載の部品内蔵多層配線基板装置。
  7. 請求項1〜6のいずれか1項に記載の部品内蔵多層配線基板装置の製造方法であって、
    複数個のセルが下面側の電極としてのリードフレームに金属板が接続した打ち抜きパターンに形成されたリードフレーム基板を準備するリードフレーム準備工程と、
    前記リードフレーム基板の各セルを曲げ加工して前記金属板を曲げ起こすリードフレーム曲げ工程と、
    複数個の基板セルを有するマザー基板を準備するマザー基板準備工程と、
    前記マザー基板の各基板セル上に電子部品の配線層を実装する第1の実装工程と、
    前記マザー基板上に前記リードフレーム基板を実装する第2の実装工程と、
    前記マザー基板上の前記電子部品の配線層を前記リードフレーム基板とともに樹指封止する樹脂封止工程と、
    前記樹脂封止によって前記マザー基板上に形成されたモールド体を硬化させる樹脂硬化工程と、
    前記マザー基板のモールド体上に上面側の電極を形成する電極形成工程と、
    前記マザー基板を基板セル単位に切断する切断工程と
    を含むことを特徴とする部品内蔵多層配線基板装置の製造方法。
  8. 前記リードフレーム準備工程、前記リードフレーム曲げ工程、前記第1の実装工程、前記第2の実装工程、前記樹脂封止工程、前記樹脂硬化工程、前記電極形成工程、前記切新工程は、この順の順送の工程であることを特徴とする請求墳7記載の部品内蔵多層配線基板装置の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010109985A1 (ja) * 2009-03-25 2010-09-30 株式会社村田製作所 電子部品の製造方法
JP2010272700A (ja) * 2009-05-21 2010-12-02 Mitsubishi Electric Corp 多層高周波パッケージ基板
JP2012191033A (ja) * 2011-03-11 2012-10-04 Nec Corp 回路モジュールの構造及びその製造方法
CN110783314A (zh) * 2018-07-24 2020-02-11 三星电机株式会社 电子器件模块
JP2022540901A (ja) * 2019-07-19 2022-09-20 レイセオン カンパニー 隔離強化のための壁

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE49929E1 (en) 2017-08-08 2024-04-16 Sumitomo Electric Industries, Ltd. Substrate for high-frequency printed wiring board

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04139863A (ja) * 1990-10-01 1992-05-13 Matsushita Electric Ind Co Ltd 半導体素子の放熱兼用シールドケース
JPH05267503A (ja) * 1992-03-17 1993-10-15 Yamaha Corp 半導体装置
JPH0955455A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 樹脂封止型半導体装置、リードフレーム及び樹脂封止型半導体装置の製造方法
JP2001267438A (ja) * 2000-03-14 2001-09-28 Nec Kyushu Ltd 半導体装置
JP2001339032A (ja) * 2000-05-30 2001-12-07 Alps Electric Co Ltd 電子回路ユニットの製造方法
JP2005093469A (ja) * 2003-09-12 2005-04-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005317935A (ja) * 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd モジュール部品およびその製造方法
JP2005322752A (ja) * 2004-05-07 2005-11-17 Murata Mfg Co Ltd シールドケース付き電子部品およびその製造方法
JP2006286915A (ja) * 2005-03-31 2006-10-19 Taiyo Yuden Co Ltd 回路モジュール

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04139863A (ja) * 1990-10-01 1992-05-13 Matsushita Electric Ind Co Ltd 半導体素子の放熱兼用シールドケース
JPH05267503A (ja) * 1992-03-17 1993-10-15 Yamaha Corp 半導体装置
JPH0955455A (ja) * 1995-08-15 1997-02-25 Toshiba Corp 樹脂封止型半導体装置、リードフレーム及び樹脂封止型半導体装置の製造方法
JP2001267438A (ja) * 2000-03-14 2001-09-28 Nec Kyushu Ltd 半導体装置
JP2001339032A (ja) * 2000-05-30 2001-12-07 Alps Electric Co Ltd 電子回路ユニットの製造方法
JP2005093469A (ja) * 2003-09-12 2005-04-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2005317935A (ja) * 2004-03-30 2005-11-10 Matsushita Electric Ind Co Ltd モジュール部品およびその製造方法
JP2005322752A (ja) * 2004-05-07 2005-11-17 Murata Mfg Co Ltd シールドケース付き電子部品およびその製造方法
JP2006286915A (ja) * 2005-03-31 2006-10-19 Taiyo Yuden Co Ltd 回路モジュール

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010109985A1 (ja) * 2009-03-25 2010-09-30 株式会社村田製作所 電子部品の製造方法
JP2010272700A (ja) * 2009-05-21 2010-12-02 Mitsubishi Electric Corp 多層高周波パッケージ基板
JP2012191033A (ja) * 2011-03-11 2012-10-04 Nec Corp 回路モジュールの構造及びその製造方法
CN110783314A (zh) * 2018-07-24 2020-02-11 三星电机株式会社 电子器件模块
JP2022540901A (ja) * 2019-07-19 2022-09-20 レイセオン カンパニー 隔離強化のための壁
JP7202504B2 (ja) 2019-07-19 2023-01-11 レイセオン カンパニー 隔離強化のための壁

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