KR102197080B1 - 반도체 소자 - Google Patents

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Abstract

실시 예의 반도체 소자는, 기판과, 기판 위에 배치되며 기판과 동종의 물질을 포함하는 에피층 및 기판과 에피층 사이에 배치되며, 기판과 에피층에 공통으로 포함된 원자를 포함하는 원자 레벨층을 포함한다.

Description

반도체 소자{Semiconductor device}
실시 예는 반도체 소자에 관한 것이다.
넓은 에너지 밴드갭(bandgap) 특성을 가진 질화 갈륨(GaN) 같은 Ⅲ-Ⅴ족 화합물 반도체는 넓고 조정이 용이한 밴드갭 에너지를 가지는 등 많은 장점으로 인해 광 전자 공학 분야(optoelectronics)와 전자 소자를 위해 널리 사용된다.
특히, GaN은 우수한 순방향 특성, 높은 항복전압(break down voltage), 낮은 진성 캐리어 밀도 등을 갖기 때문에, 쇼트키 장벽 다이오드(Schottky barrier diode), 금속 반도체 전계 효과 트랜지스터(metal semiconductor field effect transistor), 고전자 이동도 트랜지스터(HEMT:High Electron Mobility Transistor) 등과 같은 전력 반도체 소자 분야에 적합한 특성을 갖는다.
또한, GaN의 금속 유기 화학 기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 발광 다이오드(LED:Light Emitting Diode)가 개발되었다. 이러한 LED는 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
GaN은 통상적으로 사파이어(sapphire) 기판이나 실리콘 카바이드(SiC) 기판 등과 같이 동종이 아닌 이종 기판 상에 에피층으로서 성장된다. 따라서, 기판과 GaN 에피층이 서로 이종 접합됨으로 인해, 높은 전위 밀도와 에지(edge) 및 스크류(screw) 결함이 야기되어 박막(thin film)의 질뿐만 아니라 광도가 저하되는 문제점이 있다.
이를 개선하기 위해, 사파이어 기판을 패터닝하거나, 기판과 에피층 사이에 보이드를 도입하는 등 다양한 방법이 연구되고 있지만, 전위 밀도를 줄이거나 양자 효율을 개선시키는 데 한계가 있다.
실시 예는 낮은 전위 밀도를 갖고 양자 효율을 극대화시킬 수 있는 반도체 소자를 제공한다.
실시 예의 반도체 소자는, 기판; 상기 기판 위에 배치되며, 상기 기판과 동종의 물질을 포함하는 에피층; 및 상기 기판과 상기 에피층 사이에 배치되며, 상기 기판과 에피층에 공통으로 포함된 원자를 포함하는 원자 레벨층을 포함할 수 있다.
상기 기판과 상기 에피층 각각은 GaN을 포함하고, 상기 원자 레벨층은 질소 원자를 포함할 수 있다.
상기 원자 레벨층은 2 Å 내지 50 Å의 두께를 가질 수 있다.
상기 기판과 상기 에피층과 상기 원자 레벨층은 2 x 106 /㎠ 내지 4 x 106 /㎠ 의 전위 밀도를 가질 수 있다. 상기 원자 레벨층은 상기 질소 원자 사이에 공기를 포함할 수 있다.
상기 에피층은 상기 원자 레벨층 위에 버퍼층; 및 상기 버퍼층 위에 배치된 제1 도전형 질화물 반도체층과, 활성층과 제2 도전형 질화물 반도체층을 포함할 수 있다. 상기 반도체 소자는 메사 식각에 의해 노출된 상기 제1 도전형 질화물 반도체층 위에 제1 전극; 및 상기 제2 도전형 질화물 반도체층 위에 제2 전극을 더 포함할 수 있다.
상기 에피층은 상기 원자 레벨층 위에 버퍼층; 상기 버퍼층 위에 배치된 제1 반도체층; 및 상기 제1 반도체층 위에 배치되며, 상기 제1 반도체층과 이종 접합하는 제2 반도체층을 포함할 수 있다.
상기 반도체 소자는 상기 제2 반도체층을 관통하여 상기 이종 접합 계면과 연결된 적어도 하나의 콘택; 및 상기 적어도 하나의 콘택으로부터 이격되어, 상기 제2 반도체층 위에 배치된 게이트 전극을 더 포함할 수 있다.
또는, 상기 반도체 소자는 상기 제2 반도체층 위에 배치된 패시베이션층; 및 상기 제2 반도체층 위에서, 상기 패시베이션층을 사이에 두고 서로 이격되어 배치된 음극 및 양극을 더 포함할 수 있다.
실시 예에 반도체 소자는 기판과 에피층 사이에 원자 레벨층을 형성함으로써 전위 밀도를 감소시켜, 에피층을 가로 질러 존재하는 전류 누설 경로가 최소화되고, 반도체 소자가 발광 소자에 적용될 경우 높은 전류 밀도에서 양자 효율을 극대화시킬 수 있다.
도 1은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2a 내지 도 2c는 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 3은 반도체 소자의 성장 시간별 성장 온도와 성장 시간별 공급 가스의 주입량을 나타내는 그래프이다.
도 4는 반도체 소자의 성장 시간별 공급 가스의 주입량을 나타내는 그래프이다.
도 5a 및 도 5b는 GaN 기판의 원자 배열을 나타내는 사시도이다.
도 6a 및 도 6b는 실시 예와 기존의 에피 웨이퍼의 라운드를 CL로 획득한 사진을 각각 나타낸다.
도 7a 및 도 7b는 실시 예와 기존의 에피 웨이퍼의 센터를 CL로 획득한 사진을 각각 나타낸다.
도 8a 및 도 8b는 실시 예와 기존의 에피 웨이퍼의 플랫을 CL로 획득한 사진을 각각 나타낸다.
도 9는 기판이 사파이어이고 에피층이 GaN인 경우, 기존의 반도체 소자의 단면을 TEM으로 획득한 사진을 나타낸다.
도 10은 기판과 에피층이 각각 동종의 GaN으로 이루어지되, 원자 레벨층을 갖지 않는 기존의 반도체 소자의 단면을 TEM으로 획득한 사진을 나타낸다.
도 11은 기판과 에피층이 각각 동종의 GaN으로 이루어지고, 원자 레벨층을 포함하는 실시 예에 의한 반도체 소자의 단면을 TEM으로 획득한 사진을 나타낸다.
도 12는 도 1에 예시된 반도체 소자의 일 적용 례를 나타내는 단면도이다.
도 13은 도 1에 예시된 반도체 소자의 다른 적용 례를 나타내는 단면도이다.
도 14는 도 1에 예시된 반도체 소자의 또 다른 적용 례를 나타내는 단면도이다.
이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
본 실시 예의 설명에 있어서, 각 구성요소(element)의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성요소(element)가 서로 직접(directly)접촉되거나 하나 이상의 다른 구성요소(element)가 상기 두 구성요소(element) 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다.
또한 "상(위)" 또는 "하(아래)(on or under)"로 표현되는 경우 하나의 구성요소(element)를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.
도 1은 일 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 1에 도시된 반도체 소자는 기판(10), 원자 레벨층(atomic level layer)(또는, thim film layer)(20) 및 에피층(100)을 포함한다.
기판(10) 위에 에피층(100)이 배치된다. 기판(10)은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(10)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 및 Si 중 적어도 하나를 포함하는 기판일 수 있으나, 실시 예는 기판(10)의 종류에 국한되지 않는다.
에피층(100)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 에피층(100)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
실시 예에 의하면, 기판(10)과 에피층(100)은 동종의 물질을 포함한다. 이하, 설명의 편의상 기판(10)과 에피층(100) 각각은 GaN을 포함하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다.
원자 레벨층(20)은 기판(10)과 에피층(100) 사이에 배치되며, 기판(10)과 에피층(100)에 공통으로 포함된 원자를 포함한다. 예컨대, 기판(10)과 에피층(100) 각각이 GaN을 포함할 경우, 원자 레벨층(20)은 질소 원자(22)를 포함할 수 있다. 원자 레벨층(20)은 기판(10)의 탑에 위치한 Ga 페이스에 결합된 질소 원자(22)를 포함할 수 있다.
원자 레벨층(20)은 2 Å 내지 50 Å 예를 들어, 2 Å 내지 4 Å의 두께(t)를 가질 수 있다.
실시 예에 의하면, 기판(10)과 에피층(100)과 원자 레벨층(20) 각각은 2 x 106 /㎠ 내지 4 x 106 /㎠ 의 전위 밀도를 가질 수 있다.
전술한 바와 같이, 실시 예에 의한 반도체 소자는 동종의 기판(10)과 에피층(100) 사이에 배치된 원자 레벨층(20)을 포함함으로써, 발광 소자에 적용될 경우 발광 소자의 광도를 향상시킬 수 있고, 높은 전류 밀도에서 양자 효율을 증대시킬 수 있다.
이하, 도 1에 예시된 반도체 소자의 제조 공정을 첨부된 도면을 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 1에 도시된 반도체 소자는 이하에서 설명되는 제조 방법 이외의 다른 방법에 의해서도 제조될 수 있음은 물론이다. 또한, 설명의 편의상 기판(10)과 에피층(100)은 모두 동종 물질인 GaN으로 이루어지고, 원자 레벨층(20)은 질소 원자로 이루어진 것으로 설명하지만, 실시 예는 이에 국한되지 않는다.
도 2a 내지 도 2c는 반도체 소자의 제조 공정을 나타내는 단면도이다.
도 3은 반도체 소자의 성장 시간(growth time)별 성장 온도와 성장 시간별 공급 가스(H2, NH3)의 주입량을 나타내는 그래프이다.
도 4는 반도체 소자의 성장 시간별 공급 가스(H2, NH3, TMGa)의 주입량을 나타내는 그래프로서, TMGa는 트리메틸갈륨(Trimethylgallium, Ga(CH3)3)을 나타낸다.
도 3 및 도 4에서, slm은 standard liter per minute을 의미하고, 도 4에서 sccm은 standard cubic centimeter per minutes을 나타낸다.
도 5a 및 도 5b는 GaN 기판(10)의 원자 배열을 나타내는 사시도로서, a는 격자 상수를 나타내고, c는 성장 방향을 나타내고, Ga는 Ga 원자를 나타내고, N은 질소 원자를 각각 나타낸다.
도 2a를 참조하면, 기판(10)을 준비한다(STEP 1). 이때, 도 3에 도시된 바와 같이 성장 온도를 500 ℃로부터 1100 ℃까지 상승시킨다.
이후, 도 3 및 도 4에 도시된 바와 같이 성장 온도가 1100 ℃ 내지 1100 ℃를 유지하는 동안 100 Torr 내지 500 Torr의 고압에서 수소(H2) 가스를 기판(10)에 주입하는 표면 처리(surface treatment)한다(STEP 2). 기판(10)의 표면은 대기에 노출된 상태에서 GaOX(여기서, X > 0) 같은 산화물 및/또는 파티클 같은 오염을 가질 수 있다. 따라서, 기판(10)의 표면에 수소(H2) 가스를 주입함으로 인해, 이러한 산화물과 오염이 제거될 수 있다. 또한, 기판(10)에 표면에 수소(H2) 가스를 주입하면, 도 5a에 도시된 바와 같이 GaN 기판(10)의 탑(top)에 Ga 페이스(face)가 위치하게 된다.
이후, 도 2b를 참조하면, 도 3 및 도 4에 도시된 바와 같이 암모니아(NH3) 가스를 주입하여 도 5b에 도시된 바와 같이 기판(10)의 탑면의 Ga 페이스에 질소(N) 원자를 결합시켜 원자 레벨층(20)을 형성한다(STEP 3). 이때, 질소(N) 원자가 Ga 페이스와 충분한 결합 에너지를 얻도록 하기 위해, 성장 온도는 1000 ℃ 내지 1100 ℃로 높게 유지하며, 공정 시간은 1 min 내지 10 min 사이로 짧게 설정된다. 실제 에피층(100)의 총 성장 시간은 8시간 내지 10시간이며, 성장 속도(growh rate)는 1 ㎚/min 내지 5 ㎛/hr이다.
이후, 도 2c를 참조하면, TMGa 가스를 주입하여 원자 레벨층(20) 위에 에피층(100)을 성장시킨다(STEP 4).
도 2b에 예시된 바와 같이 기판(10) 위에 원자 레벨층(20)을 성장함으로 인해, 도 2c에 예시된 바와 같이 에피층(100)이 기판(10) 위에 성장될 때, 기판(10)과 에피층(100) 사이의 결함(defect)과, 에지 및 스크류 결함이 최소화되고, 박막의 질이 개선된다. 즉, 기판(10)과 에피층(100)의 동종 접합에 필수적인 인터페이스 조건을 조절하여, 발광 소자에 적용된 반도체 소자의 광도를 향상시킬 수 있고, 낮은 전류 밀도에서 양자 효율을 증대시킬 수 있다.
도 6a 내지 도 8b는 실시 예와 기존 각각에서, 기판(10) 위에 에피층(100)이 형성된 에피 웨이퍼의 평면을 촬영한 CL(Cathode-Luminescence) 데이터를 나타낸다.
도 6a 및 도 6b는 실시 예와 기존의 에피 웨이퍼의 라운드(round)를 촬영한 사진을 각각 나타내고, 도 7a 및 도 7b는 실시 예와 기존의 에피 웨이퍼의 센터(center)를 촬영한 사진을 각각 나타내고, 도 8a 및 도 8b는 실시 예와 기존의 에피 웨이퍼의 플랫(flat)을 각각 촬영한 사진을 나타낸다.
전술한 바와 같이, 기판(10)과 에피층(100) 사이에 원자 레벨층(20)이 형성됨으로써, 반도체 소자의 전위 밀도가 감소한다. 즉, 기존의 경우 도 6b, 도 7b 및 도 8b에 각각 도시된 에피 웨이퍼 전위 밀도는 각각 1 x 108 /㎠ 내지 4 x 108 /㎠이다. 예를 들어, 도 6b,도 7b, 및 도 8b에 예시된 에피 웨이퍼의 라운드(roud), 센터(center) 및 플랫(flat)에서의 전위 밀도는 각각 3.38 x 108 /㎠, 1.13 x 108 /㎠ 및 1.88 x 108 /㎠일 수 있다.
실시 예의 경우 도 6a, 도 7a 및 도 8a에 각각 도시된 에피 웨이퍼의 전위 밀도는 각각 2 x 106 /㎠ 내지 4 x 106 /㎠로서, 기존보다 훨씬 감소함을 알 수 있다. 예를 들어, 도 6a, 도 7a 및 도 8a에 도시된 에피 웨이퍼의 라운트, 센터 및 플랫에서의 전위 밀도는 각각 2.85 x 106 /㎠, 2.60 x 106 /㎠ 및 3.37 x 106 /㎠일 수 있다.
도 9는 기판(10)이 사파이어이고 에피층(100)이 GaN인 경우, 기존의 반도체 소자의 단면을 TEM(Tansmission Electron Microscope)으로 획득한 사진을 나타낸다.
도 10은 기판(10)과 에피층(100)이 각각 동종의 GaN으로 이루어지되, 원자 레벨층(20)을 갖지 않는 기존의 반도체 소자의 단면을 TEM으로 획득한 사진을 나타낸다.
도 11은 기판(10)과 에피층(100)이 각각 동종의 GaN으로 이루어지고, 원자 레벨층(20)을 포함하는 실시 예에 의한 반도체 소자의 단면을 TEM으로 획득한 사진을 나타낸다.
도 9에 도시된 기존의 반도체 소자의 전위 밀도는 5 x 108 /㎠ 이상이고, 도 10에 도시된 기존의 반도체 소자의 전위 밀도는 1 x 108 /㎠ 내지 4 x 108 /㎠인 반면, 도 11에 도시된 실시 예의 반도체 소자의 전위 밀도는 2 x 106 /㎠ 내지 4 x 106 /㎠이다.
도 9 및 도 10에 도시된 기존의 반도체 소자와 달리, 에피층(100)을 형성하기 이전에 형성되어, 에피층(100)과 기판(100) 사이에 배치된 원자 레벨층(20)을 갖는 반도체 소자에서 기판(10)과 원자 레벨층(20)과 에피층(100)은 도 11에 도시된 바와 같이 그의 경계가 거의 구분되지 않음을 알 수 있다.
실시 예에 의한 반도체 소자는 기판(10)과 에피층(100) 사이에 원자 레벨층(20)을 형성함으로써 전위 밀도를 감소시켜, 에피층(100)을 가로 질러 존재하는 전류 누설 경로를 최소화시키고, 반도체 소자가 발광 소자에 적용될 경우 높은 전류 밀도에서 양자 효율을 극대화시킬 수 있다.
이하, 도 1에 도시된 반도체 소자의 다양한 적용 례를 첨부된 도면을 참조하여 다음과 같이 설명한다.
도 12는 도 1에 예시된 반도체 소자의 일 적용 례를 나타내는 단면도이다.
도 12에 도시된 반도체 소자는 수평형 발광 소자에 해당한다.
수평형 발광 소자는 기판(10), 원자 레벨층(20), 버퍼층(110), 발광 구조물(120), 제1 및 제2 전극(132, 134)를 포함한다. 기판(10) 및 원자 레벨층(20)은 도 1에 도시된 기판(10) 및 원자 레벨층(20)에 각각 해당하고, 버퍼층(110)과 발광 구조물(120)은 도 1에 도시된 에피층(100)에 해당한다.
버퍼층(110)은 원자 레벨층(20)과 발광 구조물(120) 사이에 배치되어, 발광 구조물(120)의 격자 정합을 개선시키는 역할을 한다. 버퍼층(110)은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으며 언도프된(un-doped)된 층일 수 있으나, 실시 예는 이에 국한되지 않으며 버퍼층(110)은 생략될 수도 있다.
도 1에 도시된 에피층(100)에 해당하는 발광 구조물(120)은 버퍼층(110) 위에 배치된다. 발광 구조물(120)은 버퍼층(110) 위에 배치된 순차적으로 배치된 제1 도전형 질화물 반도체층(122), 활성층(124) 및 제2 도전형 질화물 반도체층(126)을 포함한다.
제1 도전형 질화물 반도체층(122)은 제1 도전형 도펀트가 도핑된 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 제1 도전형 질화물 반도체층(122)이 n형 반도체층인 경우, 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다.
예를 들어, 제1 도전형 질화물 반도체층(122)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 도전형 질화물 반도체층(122)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 어느 하나 이상을 포함할 수 있다.
활성층(124)은 제1 도전형 질화물 반도체층(122)을 통해서 주입되는 전자(또는, 정공)와 제2 도전형 질화물 반도체층(126)을 통해서 주입되는 정공(또는, 전자)이 서로 만나서, 활성층(124)을 이루는 물질 고유의 에너지 밴드에 의해서 결정되는 에너지를 갖는 빛을 방출하는 층이다.
활성층(124)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 어느 하나로 형성될 수 있다.
활성층(124)의 우물층/장벽층은 InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs(InGaAs)/AlGaAs, GaP(InGaP)/AlGaP 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다. 우물층은 장벽층의 밴드갭 에너지보다 낮은 밴드갭 에너지를 갖는 물질로 형성될 수 있다.
활성층(124)의 위 또는/및 아래에는 도전형 클래드층(미도시)이 형성될 수 있다. 도전형 클래드층은 활성층(124)의 장벽층의 밴드갭 에너지보다 더 높은 밴드갭 에너지를 갖는 반도체로 형성될 수 있다. 예를 들어, 도전형 클래드층은 GaN, AlGaN, InAlGaN 또는 초격자 구조 등을 포함할 수 있다. 또한, 도전형 클래드층은 n형 또는 p형으로 도핑될 수 있다.
제2 도전형 질화물 반도체층(126)은 Ⅲ-Ⅴ 족 또는 Ⅱ-Ⅵ 족 등의 화합물 반도체로 구현될 수 있다. 예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 도전형 질화물 반도체층(126)에는 제2 도전형 도펀트가 도핑될 수 있다. 제2 도전형 질화물 반도체층(126)이 p형 반도체층인 경우, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
제1 도전형 질화물 반도체층(122)은 n형 반도체층으로, 제2 도전형 질화물 반도체층(126)은 p형 반도체층으로 구현할 수 있다. 또는, 제1 도전형 질화물 반도체층(122)은 p형 반도체층으로, 제2 도전형 질화물 반도체층(126)은 n형 반도체층으로 구현할 수도 있다.
발광 구조물(120)은 n-P 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조로 구현할 수 있다.
또한, 제1 전극(132)은 메사 식각(Mesa etching)에 의해 노출된 제1 도전형 질화물 반도체층(122) 위에 배치되고, 제2 전극(134)은 제2 도전형 질화물 반도체층(126) 위에 배치된다.
제1 전극(132) 및 제2 전극(134) 각각은 예를 들어, 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
또한, 제1 전극(132)과 제1 도전형 질화물 반도체층(122) 사이에 제1 오믹 접촉층(미도시)이 더 배치되어, 오믹 특성을 향상시킬 수 있다. 예를 들어, 제1 오믹 접촉층은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
이와 비슷하게, 제2 전극(134)과 제2 도전형 질화물 반도체층(126) 사이에 제2 오믹 접촉층(미도시)이 더 배치되어, 오믹 특성을 향상시킬 수 있다. 제2 도전형 질화물 반도체층(126)이 p형 반도체층일 때, 제2 도전형 질화물 반도체층(126)의 불순물 도핑 농도가 낮아 접촉 저항이 높으며 그로 인해 오믹 특성이 좋지 못할 수 있으므로, 제2 오믹 접촉층은 이러한 오믹 특성을 개선하는 역할을 할 수 있다.
도 13은 도 1에 예시된 반도체 소자의 다른 적용 례를 나타내는 단면도이다.
도 13에 도시된 반도체 소자는 트랜지스터형 전력 반도체 소자에 해당한다.
전력 반도체 소자는 기판(10), 원자 레벨층(20), 버퍼층(110), 중간층(140), 제1 반도체층(150), 제2 반도체층(또는, 배리어층)(150, 160), 콘택(contact)(S, D) 및 게이트 전극(G)을 포함한다. 기판(10) 및 원자 레벨층(20)은 도 1에 도시된 기판(10) 및 원자 레벨층(20)에 각각 해당하고, 버퍼층(110), 중간층(140) 및 제1 및 제2 반도체층(150, 160)은 에피층(100)에 해당한다.
버퍼층(110)은 원자 레벨층(20) 위에 배치된다. 버퍼층(110)은 도 12에 도시된 버퍼층(110)과 동일한 역할을 수행할 수 있다. 즉, 버퍼층(110)은 제1 및 제2 반도체층(150, 160)의 격자 정합을 개선시키는 역할을 한다. 경우에 따라서, 버퍼층(110)은 생략될 수 있다.
중간층(140)은 버퍼층(110) 위에 배치된다. 중간층(140)은 반도체 소자의 항복 전압(BV:Breakdown Voltage)을 증가시키고 웨이퍼의 지나친 휨 현상을 방지하고, 결정질을 향상시켜 반도체 소자 특성을 양호하게 하는 역할을 한다. 경우에 따라서, 중간층(140)은 생략될 수 있다.
제1 반도체층(150)은 중간층(140) 위에 배치된다. 제2 반도체층(160)은 제1 반도체층(150) 위에 배치되며, 제1 반도체층(150)과 이종 접합한다.
제1 반도체층(150)은 제2 반도체층(160)과 접하여 이종 접합(HJ:Heterostructure Junction) 계면(HJ)을 형성한다. 이와 같이, 제1 및 제2 반도체층(150, 160)은 서로 이종 접합하기에 적합한 물질로 구현될 수 있다.
제1 및 제2 반도체층(150, 160) 각각은 Ⅲ족 원소를 포함하는 질화물을 포함할 수 있다. 예를 들어, 제1 및 제2 반도체층(150, 160) 각각은 GaN, AlGaN, InAlGaN, 또는 InN 중 적어도 하나 또는 이들의 합금을 포함할 수 있으나, 실시 예는 이에 국한되지 않는다. 즉, 제1 및 제2 반도체층(150, 160)이 서로 이종 접합하여 채널(CH)을 형성할 수 있다면, 실시 예는 제1 및 제2 반도체층(150, 160)의 물질에 국한되지 않는다.
또한, 제1 및 제2 반도체층(150, 160)은 서로 다른 구성 성분을 포함할 수 있다. 예를 들어, 제1 반도체층(150)은 AlGaN을 포함하고, 제2 반도체층(160)은 GaN을 포함할 수 있다. 여기서, 제2 반도체층(160)에 포함된 GaN은 언도프(undoped)될 수 있다.
또한, 제1 및 제2 반도체층(150, 160)은 서로 동일한 구성 성분을 포함하되, 제1 및 제2 반도체층(150, 160)의 구성 성분의 함량은 서로 다를 수 있다. 예를 들어, 제1 및 제2 반도체층(150, 160) 각각은 AlZGa1-ZN을 포함할 수 있다. 이 경우, 제1 반도체층(150)에 포함된 AlGaN의 알루미늄의 함량(Z1)은 제2 반도체층(160)에 포함된 AlGaN의 알루미늄의 함량(Z2)보다 클 수 있다. 예를 들어, Z1은 0.25이고, Z2는 0.05일 수 있으나 실시 예는 이러한 함량에 국한되지 않는다.
콘택(S, D)은 제2 반도체층(160)을 관통하여 이종 접합 계면(HJ)과 연결된다. 여기서, 소스 콘택(S) 및 드레인 콘택(D)은 채널(CH)과 연결되며, 제1 반도체층(150) 위에서 제2 반도체층(160)을 사이에 두고 서로 이격되어 배치된다. 또한, 소스 및 드레인 콘택(S, D) 각각은 금속으로 형성될 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 게이트 전극(G)의 물질과 동일한 물질을 포함할 수 있다. 또한, 소스 및 드레인 콘택(S, D) 각각은 오믹 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au), 또는 몰리브덴(Mo) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 소스 및 드레인 콘택(S, D) 각각은 Ti/Al 또는 Ti/Mo의 다층 구조를 가질 수 있다.
게이트 전극(G)은 콘택(S, D)으로부터 이격되어, 제2 반도체층(160) 위에 배치된다. 게이트 전극(G)은 금속 물질을 포함할 수 있다. 예를 들어, 게이트 전극(G)은 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 게이트 전극(G)은 Ni(Nickel), Au(Aurum), Pt(Platinum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함하여 단층 또는 다층 구조로 형성될 수 있다. 예를 들어, 게이트 전극(G)은 Ni/Au의 다층 구조 또는 Pt의 단층 구조를 가질 수 있다.
도 14는 도 1에 예시된 반도체 소자의 또 다른 적용 례를 나타내는 단면도이다.
도 14에 도시된 반도체 소자는 쇼트키 배리어 다이오드(SBD:Schottky Barrier Diode)형 전력 반도체 소자에 해당한다.
전력 반도체 소자는 기판(10), 원자 레벨층(20), 버퍼층(110), 제1 반도체층(170), 제2 반도체층(또는 배리어층)(180), 패시베이션(passivation)층(190), 양극(A) 및 음극(C)을 포함한다. 기판(10) 및 원자 레벨층(20)은 도 1에 도시된 기판(10) 및 원자 레벨층(20)에 각각 해당하고, 버퍼층(110), 제1 및 제2 반도체층(170, 180) 및 패시베이션층(190)은 도 1에 도시된 에피층(100)에 해당한다.
버퍼층(110)은 원자 레벨층(20) 위에 배치되고, 제1 반도체층(170)은 버퍼층(110) 위에 배치되고, 제2 반도체층(180)은 제1 반도체층(170) 위에 배치된다. 버퍼층(110)은 도 13에 도시된 버퍼층(110)과 동일한 역할을 수행할 수 있다. 즉, 버퍼층(110)은 제1 및 제2 반도체층(170, 180)의 격자 정합을 개선시키는 역할을 하며, 예를 들어, 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않으며 버퍼층(110)은 생략될 수도 있다.
제1 반도체층(170)은 언도프된(undoped) 반도체층일 수 있다. 제1 반도체층(170)은 Ⅲ족 - Ⅴ족 또는 Ⅱ족 - Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 예를 들어, 제AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 반도체층(170)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다.
제1 반도체층(170) 위에 배치된 제2 반도체층(180)은 Ⅲ족 - Ⅴ족 또는 Ⅱ족 - Ⅵ족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, 제2 반도체층(180)은 AlxInyGa(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체층(180)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 어느 하나 이상으로 형성될 수 있다.
전술한 제1 반도체층(170)과 제2 반도체층(180)은 서로 다른 조성을 가질 수 있다. 이로 인해, 제1 반도체층(170)과 제2 반도체층(180)이 이종 접합(heterostructure Junction) 구조를 이루므로, SBD는 낮은 온 저항(Ron) 및 낮은 스위칭 손실을 가지면서도 높은 역방향 전압을 견딜 수 있다. 즉, SBD는 높은 항복 전압을 가질 수 있다.
또한, 제2 반도체층(180)의 밴드갭이 제1 반도체층(170)의 밴드갭보다 크도록, 제1 및 제2 반도체층(170, 180)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, GaN에 비하여 AlaGa1-aN의 밴드갭이 크므로, 제1 반도체층(170)은 GaN으로 이루어지고, 제2 반도체층(180)은 AlGaN으로 이루어질 수 있다. 여기서, a는 0보다 크고 1보다 작을 수 있으며, 0보다 크고 0.3보다 작을 수 있으며 예를 들어 0.15 내지 0.2일 수 있다.
또는, 제1 반도체층(170)은 InbGa1-bN으로 이루어지고, 제2 반도체층(180)은 GaN으로 이루어질 수 있다. 여기서, b는 0보다 크고 1보다 작을 수 있으며 예를 들어 0보다 크고 0.2보다 작을 수 있다.
패시베이션층(190)은 제2 반도체층(180) 위에 배치되며, 일측에 경사면을 갖는다. 패시베이션층(190)은 일종의 식각 방지층으로서 음극(C)을 금속 에칭법에 의해 형성하는 과정에서 제2 반도체층(180)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다.
만일, 패시베이션층(190)의 두께가 100 Å보다 작다면, 금속층이 식각되는 동안 제2 반도체층(180)이 식각될 수도 있고, 두께가 2000 Å보다 크면, 양극(A)에 대향하는 패시베이션층(190)의 모서리에 유기되는 전계를 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 패시베이션층(190)의 두께는 100 Å 내지 2000 Å 일 수 있지만, 실시 예는 이에 국한되지 않는다.
패시베이션층(190)은 SiNx, MgO, Sc2O3, SiO2, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다.
음극(C)과 양극(A)은 제2 반도체층(180) 위에서, 패시베이션층(190)을 사이에 두고 서로 이격되어 배치된다. 즉, 양극(A)은 제2 반도체층(180) 위에서 패시베이션층(190)의 양측 중 경사진 일측에 배치되고, 음극(C)은 제2 반도체층(180) 위에서 패시베이션층(190)의 양측 중 타측에 배치된다.
양극(A)은 제2 반도체층(180)과 쇼트키 콘택(schottky contact)한다. 양극(A)은 금속 물질을 포함할 수 있으며, 예를 들어 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 양극(A)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi2(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.
또한, 음극(C)은 제2 반도체층(180)과 오믹 콘택한다. 음극(C)은 오믹 특성을 갖는 금속 물질로 형성될 수 있으며, 예를 들어 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.
전술한 양극(A) 및 음극(C)은 서로 다른 금속 물질을 포함할 수 있다. 또한, 양극(A)과 달리 음극(C)은 700℃ 내지 800℃에서 급속 열처리(RTA:Rapid Thermal Annealing)로 어닐링되어, 제2 반도체층(180)과 금속 합금(alloy)을 형성할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판 20: 원자 레벨층
110: 버퍼층 120: 발광 구조물
122: 제1 도전형 질화물 반도체층 124: 활성층
126: 제2 도전형 질화물 반도체층 132: 제1 전극
134: 제2 전극 140: 중간층
150, 170: 제1 반도체층 160, 180: 제2 반도체층
190: 패시베이션층

Claims (10)

  1. GaN으로 이루어진 기판;
    상기 기판 위에 배치되며, 상기 기판과 동종의 물질인 GaN을 포함하는 에피층; 및
    상기 기판과 상기 에피층 사이에 상기 에피층이 형성되기 이전에 형성되어 배치되며, 상기 기판과 상기 에피층에 공통으로 포함된 원자인 질소 원자(N)를 포함하고 갈륨 원자(Ga)를 포함하지 않는 원자 레벨층을 포함하고,
    상기 기판과 상기 에피층과 상기 원자 레벨층은 2 x 106 /㎠ 내지 4 x 106 /㎠ 의 전위 밀도를 갖고,
    상기 기판의 탑에 Ga 페이스가 위치하고, 상기 원자 레벨층의 상기 질소 원자는 상기 기판의 탑에 위치한 상기 Ga 페이스와 결합하는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서, 상기 원자 레벨층은 2 Å 내지 50 Å의 두께를 갖는 반도체 소자.
  4. 삭제
  5. 삭제
  6. 제1 항에 있어서, 상기 에피층은
    상기 원자 레벨층 위에 버퍼층; 및
    상기 버퍼층 위에 배치된 제1 도전형 질화물 반도체층과, 활성층과 제2 도전형 질화물 반도체층을 포함하는 발광 구조물을 포함하고,
    상기 반도체 소자는
    메사 식각에 의해 노출된 상기 제1 도전형 질화물 반도체층 위에 제1 전극; 및
    상기 제2 도전형 질화물 반도체층 위에 제2 전극을 더 포함하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 제1 항에 있어서, 상기 에피층은
    상기 원자 레벨층 위에 버퍼층;
    상기 버퍼층 위에 배치된 제1 반도체층; 및
    상기 제1 반도체층 위에 배치되며, 상기 제1 반도체층과 이종 접합하는 제2 반도체층을 포함하고,
    상기 반도체 소자는
    상기 제2 반도체층을 관통하여 상기 이종 접합 계면과 연결된 적어도 하나의 콘택; 및
    상기 적어도 하나의 콘택으로부터 이격되어, 상기 제2 반도체층 위에 배치된 게이트 전극을 더 포함하는 반도체 소자.
  10. 제1 항에 있어서, 상기 에피층은
    상기 원자 레벨층 위에 버퍼층;
    상기 버퍼층 위에 배치된 제1 반도체층; 및
    상기 제1 반도체층 위에 배치되며, 상기 제1 반도체층과 이종 접합하는 제2 반도체층을 포함하고,
    상기 반도체 소자는
    상기 제2 반도체층 위에 배치된 패시베이션층; 및
    상기 제2 반도체층 위에서, 상기 패시베이션층을 사이에 두고 서로 이격되어 배치된 음극 및 양극을 더 포함하는 반도체 소자.
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