KR101250251B1 - 전위 밀도를 감소시키기 위한 질화물 반도체 발광소자 및 그 제조 방법 - Google Patents

전위 밀도를 감소시키기 위한 질화물 반도체 발광소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전위 밀도를 감소시키기 위한 전위 감소 구조층을 구비한 질화물 반도체 발광소자 및 그 제조 방법을 개시한다.
본 발명의 질화물 반도체 발광소자는 기판 상에 전위 감소용 불순물을 이용하여 형성된 다수의 기둥과 연결 캡 및 상기 기둥 사이에 형성된 에어 갭으로 구비된 전위 감소 구조층을 포함하고, 상기 전위 감소 구조층의 에어 갭 영역은 전위의 발생과 전달을 방지하는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자는 Mg을 전위 감소용 불순물로 이용하여 형성된 전위 감소 구조층을 이용하여 전체 전위 밀도를 감소시켜, 질화물 반도체 발광소자의 전기적 특성과 발광 효율을 향상시킬 수 있다.

Description

전위 밀도를 감소시키기 위한 질화물 반도체 발광소자 및 그 제조 방법{NITRIDE BASED LIGHT EMITTING DIODE FOR REDUCING DISLOCATION DENSITY AND MANUFACTURING METHOD THEREOF}
본 발명은 질화물 반도체 발광소자 및 그 제조 방법에 관한 것으로, 특히 전위 밀도를 감소시키기 위한 전위 감소 구조층을 구비한 질화물 반도체 발광소자 및 그 제조 방법에 관한 것이다.
종래의 질화물 반도체 소자에는 예를 들어 GaN계 질화물 반도체 소자를 들 수 있고, 이 GaN계 질화물 반도체 발광소자는 그 응용분야에 있어서 청색 또는 녹색 LED의 발광소자, MESFET과 HEMT 등의 고속 스위칭과 고출력 소자 등에 응용되고 있다.
특히, 청색 또는 녹색 LED의 발광소자는 이미 양산화가 진행된 상태이며 전 세계적인 매출은 지수함수적으로 증가하고 있는 상황이다.
종래의 발광 소자는 도 1에 도시된 질화갈륨계 화합물 반도체 장치를 예로 들 수 있다.
도 1에 도시된 질화 갈륨계 화합물 반도체 장치는 사파이어 기판(10), SiN 버퍼막(12), GaN 버퍼층(14), 언도핑 GaN층(16), Si도핑 n-GaN층(18), Si도핑n-AlGaN층과 Si도핑n-GaN을 교대로 형성한 n형 초격자층(20), 활성층(24), p형 초격자층(26) 및 p-GaN층(28)을 포함한다. p-GaN층(28)의 상부면에는 p측 전극(30)이 형성되고, n-GaN층(18)의 노출 영역에는 n측 전극(32)이 차례로 형성된다.
이러한 질화 갈륨계 화합물 반도체 장치는 SiN 버퍼막(12)과 GaN 버퍼층(14)을 이용하여 층 사이의 전위 발생을 감소할 수 있다. 또한, SiN 버퍼막(12)과 GaN 버퍼층(14)은 언도핑 GaN층(16)과 Si도핑 n-GaN층(18)으로 전위가 전달되는 것을 감소한다.
이러한 전위 발생을 감소하거나 또는 전위의 전달을 감소하는 다른 방법에는 "국내특허등록공보 제 10-0775137호(2007.11.02)"에 기재된 ELO(Epitaxial Lateral Overgrowth) 방법이나 홈을 형성한 사파이어 기판상에 발광층을 성장시켜 전위 밀도를 줄이는 방법을 예로 들 수 있다.
그러나, 이들 방법은 도 1에 도시된 SiN 버퍼막(12)을 형성하기 위해 포토리소그래피 등의 추가 공정이 별도로 수반되고, ELO 방법에서는 측면 성장을 위한 별도의 마스크를 마련해야 하는 번거로움이 있다.
또한, 홈을 형성한 사파이어 기판상에 발광층을 성장시키는 방법은 사파이어 기판에 홈을 형성하기 위한 별도의 공정이 추가되기 때문에 과정이 복잡해지고, 전위 결함을 감소하기 위한 발광 소자의 제조 비용이 증대되는 문제가 있다.
본 발명의 목적은 전위 밀도를 감소시키기 위한 전위 감소 구조층을 구비한 질화물 반도체 발광소자를 제공하는 데 있다.
본 발명의 다른 목적은 상기 목적을 달성한 전위 감소 구조층을 구비한 질화물 반도체 발광소자를 용이하게 제조하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 질화물 반도체 발광소자는 기판 상에 전위 감소용 불순물을 이용하여 형성된 다수의 기둥과 연결 캡 및 상기 기둥 사이에 형성된 에어 갭으로 구비된 전위 감소 구조층을 포함하고, 상기 전위 감소 구조층의 에어 갭 영역은 전위의 발생과 전달을 방지하는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자에서 상기 전위 감소용 불순물은 Mg이고, 상기 기둥은 Mg을 포함한 질화갈륨계 화합물 반도체로 이루어진 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자에서 상기 전위 감소 구조층은 우르자이트(wurtzite) 결정 구조를 갖는 것을 특징으로 한다.
이때, 상기 전위 감소 구조층에서, 상기 기둥이 징크 블렌드 결정 구조를 갖고, 상기 연결 캡이 우르자이트 결정 구조를 가질 수 있다.
본 발명의 질화물 반도체 발광소자의 제조 방법은 기판 상에 전위 감소용 불순물을 포함한 질화물을 이용하여 다수의 기둥과 연결 캡 및 상기 기둥 사이에 형성된 에어 갭으로 구비되는 전위 감소 구조층을 형성하는 단계; 상기 전위 감소 구조층 상에 n형 질화물층을 형성하는 단계; 상기 n형 질화물층 상에 활성층을 형성하는 단계; 및 상기 활성층 상부 방향으로 p형 질화물층을 형성하는 단계;를 포함하고, 상기 전위 감소 구조층의 에어 갭 영역은 전위의 발생과 전달을 방지하는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자의 제조 방법에서 상기 전위 감소 구조층을 형성하는 단계는 상기 전위 감소 구조층을 형성하는 단계는 Mg을 상기 전위 감소용 불순물로 이용하여 상기 기판의 상부면에 Mg을 함유한 질화갈륨계 화합물 반도체로 이루어진 섬아연광(zinc blende) 구조의 초기막을 형성하는 단계; 질화분위기에서 고온 램핑을 수행하여, 상기 초기막이 상기 기판의 상부면에서 기둥 및 상기 기둥의 상부에 측면 방향으로 연장된 윙(wing)을 갖는 버섯(mushroom) 형태의 단면을 갖는 다수의 구조체로 자연 변환하는 단계; 언도프 질화갈륨계 화합물 반도체를 이용한 증착을 수행하고, 증착 과정에서 윙들이 수평방향으로 과성장되면서 윙과 윙이 결합하여 상기 연결 캡이 형성되는 단계; 및 언도프 질화갈륨계 화합물 반도체를 이용한 증착을 계속 수행하여 상기 구조층의 상부 방향으로 성장한 전위 감소 구조층을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자의 제조 방법에서 상기 초기막을 형성하는 단계는 NH3 가스, 트리메탈갈륨(TMG) 가스, 및 Cp2Mg 가스를 상기 기판의 상부면에 유입하되, 상기 Cp2Mg 가스는 10~2000sccm의 유량으로 유입되는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자의 제조 방법에서 상기 다수의 구조체로 자연 변환하는 단계는 NH3 가스를 유입하여 형성된 질소 분위기에서 900 ~ 1300 ℃, 바람직하게는 1000 ~ 1060 ℃의 램핑 온도 범위에서 이루어지는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자의 제조 방법에서 상기 물질 이동에 의해 버섯 형태의 단면을 갖는 전위 감소 구조층이 형성되는 것을 특징으로 한다.
본 발명의 질화물 반도체 발광소자는 Mg을 전위 감소용 불순물로 이용하여 형성된 전위 감소 구조층을 이용하여 기판과 전위 감소 구조층의 접촉 면적을 감소시킴으로써 전체 전위 밀도를 감소시켜, 질화물 반도체 발광소자의 전기적 특성과 발광 효율을 향상시킬 수 있다.
본 발명에 따른 질화물 반도체 발광소자의 제조 방법은 전위 감소 구조층을 이용하여 종래에 마스크를 이용하는 ELOG 방법 또는 버퍼층을 이용하는 방법보다 용이하게 전위 밀도를 감소시킨 질화물 반도체 발광소자를 제공할 수 있는 효과가 있다.
도 1은 종래의 GaN계 반도체 발광 소자를 설명하기 위한 단면도.
도 2는 본 발명의 실시예에 따른 질화물 반도체 발광소자를 설명하기 위한 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 질화물 반도체 발광소자의 제조 방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 전위 감소 구조층 형성과정에서 생성된 구조체의 단면을 나타낸 TEM 이미지.
도 5는 본 발명의 전위 감소 구조층 형성과정에서 생성된 구조체의 상부면을 나타낸 TEM 이미지.
도 6은 본 발명의 전위 감소 구조층 형성과정에서 성장 상태에 있는 성장 구조체의 상부면을 나타낸 이미지.
도 7a는 본 발명의 전위 감소 구조층의 상부면을 나타낸 TEM 이미지.
도 7b는 본 발명의 전위 감소 구조층의 단면을 나타낸 TEM 이미지.
도 7c는 본 발명의 전위 감소 구조층의 중간을 절단한 단면을 나타낸 TEM 이미지.
도 7d는 본 발명의 전위 감소 구조층의 상부면을 나타낸 TEM 이미지.
도 8은 본 발명의 전위 감소 구조층에 대한 표면 거칠기 결과를 나타낸 도면.
도 9a는 종래의 질화물 반도체 발광소자에서 검출된 전위를 나타낸 이미지.
도 9b는 본 발명의 전위 감소 구조층에 따른 전위를 나타낸 이미지.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 여기서, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 질화물 반도체 발광소자(100)는 사파이어 기판(110)의 상부면 방향으로 형성된 전위 감소 구조층(123), n형 질화물층(130), 활성층(140), p형 질화물층(150), 투명 전극층(160), p측　전극(171) 및 n측 전극(172)을 포함한다.
전위 감소 구조층(123)은 Mg을 함유한 질화갈륨계 화합물 반도체를 이용하여 자연 생성된 응집체를 기반으로 우르자이트(wurtzite) 결정 구조로 형성되되, 기판(110)에 결합된 기둥(121-1), 상기 기둥들(121-1) 상부의 연결 캡(123-2)와 다수의 인접한 기둥(121-1) 사이에 에어 갭(air gap: 125)이 구비된 형태로 사파이어 기판(110)의 상부면에 형성된다.
즉, 전위 감소 구조층(123)은 다수의 기둥(121-1), 다수의 기둥(121-1) 사이에 형성되는 에어 갭(125), 그리고 기둥들(121-1)과 에어 갭(125)을 덮는 평평한 상부면인 연결 캡(123-2)을 갖는 구조층이다. 여기서, 기둥(121-1) 부분은 기판(110)에 접하여 기둥 형태로 생성되고, 에어 갭(125)은 전위 감소 구조층(123)의 형성 과정에서 기둥들(121-1) 사이에 자연 형성된 공간이다.
상기 기둥은 최소 50nm 이상의 높이로 형성되는 것이 바람직하고, 버퍼 역할을 고려할 때, 대략 50~500nm 높이로 형성되는 것이 가장 바람직하다. 기둥의 높이가 최소 50nm 이상일 경우에 버섯(mushroom) 구조의 형성이 가능해지기 때문이다.
이러한 전위 감소 구조층(123)은 에어 갭(125)을 매립하여 평평한 상부면을 갖도록 사파이어 기판(110)의 상부면으로부터 2 ~ 3 ㎛의 두께로 구비되되, 기둥(121-1) 영역에만 관통 전위가 발생하여 상부 방향으로 전달되고, 에어 갭(125) 영역은 전위의 발생과 전달이 없는 구조로 구비된다.
따라서, 전위 감소 구조층(123)은 기둥(121-1) 영역을 통해서만 관통 전위가 발생하여 상부 방향으로 전달되고, 에어 갭(125) 영역은 전위의 발생과 전달이 없으므로, 질화물 반도체 발광소자(100)의 제조 과정에서 상부 방향의 다른 층들에 전달되는 전위를 감소시킬 수 있다.
전위 감소 구조층(123)의 상부면에 n형 질화물층(130)이 구비된다. n형 질화물층(130)은 전위의 전달이 감소되고 평평한 전위 감소 구조층(123)의 상부면에 형성된다.
따라서, n형 질화물층(130)은 전위 감소 구조층(123)에 의해 전위의 전달이 감소한 층으로 형성될 수 있고, 선택적으로 n형 질화물층(130)은 Si을 도핑한 고농도 n형 질화갈륨계 화합물 반도체층으로 이루어진 제 1 층, 및 저농도 질화갈륨계 화합물 반도체층으로 이루어진 제 2 층이 번갈아가며 형성된 적층 구조로 형성될 수 있다.
물론, n형 질화물층(130)은 단층의 n형 질화물층으로 성장시키는 것도 가능하나, 제 1 층과 제 2 층의 적층 구조로 형성하여 크랙이 없는 결정성이 좋은 캐리어 제한층으로 작용할 수 있다.
활성층(140)은 n형 질화물층(130)과 p형 질화물층(150) 사이에서 단일양자우물구조 또는 다중양자우물구조로　이루어질 수 있다. 여기서, 활성층(140)은 양자장벽층(141)과 양자우물층(142)으로 이루어진 다중양자우물구조로 형성된다.
양자장벽층(141)은 질화갈륨계 화합물 반도체층으로, 바람직하게는 GaN층이고, 양자우물층(142)은 질화갈륨계 화합물 반도체층으로 바람직하게는 InGaN층으로 이루어질 수 있다. 이러한 양자장벽층(141)과 양자우물층(142)이 반복되어 형성된 구조의 활성층(140)은 발생하는 응력과 변형에 의한 자발적인 분극을 억제할 수 있다.
p형 질화물층(150)은 활성층(140)의 상부면에 형성된다. 여기서, p형 질화물층(150)은 예컨대 Mg을 도핑한 p형 질화갈륨계 화합물 반도체가 단층으로 혹은 2층 이상 적층된 구조로 형성될 수 있다. 이때, p형 질화물층(150)은 n형 질화물층(130)과 마찬가지로 단층의 p형 질화물층으로 성장시키는 것도 가능하나, Mg을 도핑한 p형 Al을 포함한 질화갈륨계 화합물 반도체층과, Mg을 도핑한 p형 질화갈륨계 화합물 반도체층으로 이루어진 제 2 층을 번갈아가며 적층한 것과 같은 적층 구조로 형성하여 크랙이 없는 결정성이 좋은 캐리어 제한층으로 작용할 수 있다.
투명 전극층(160)은 p형 질화물층(150)의 상부면에 구비된 층이다. 이러한 투명 전극층(160)은 투명 전도성 화합물로 이루어지고, 그 재질은 In, Sn, Al, Zn, Ga 등의 원소를 포함하며, 예컨대 ITO, CIO, ZnO, NiO, In2O3 중 어느 하나로 형성될 수 있다.
이와 같은 본 발명의 일실시예에 따른 질화물 반도체 발광소자(100)는 에어 갭(125) 영역에서 전위의 발생과 전달이 없는 전위 감소 구조층(123)을 이용하여, 상부 방향의 n형 질화물층(130), 활성층(140) 등의 다른 층들로 관통 전위가 전달되는 것을 감소시키는 특징이 있다.
따라서, 본 발명의 일실시예에 따른 질화물 반도체 발광소자(100)는 전위 감소 구조층(123)에 의해 상부 방향의 다른 층들로 관통 전위의 전달이 감소되므로, 질화물 반도체 발광소자(100)의 전체 전위 밀도가 감소되며, 이에 따라 질화물 반도체 발광소자(100)의 전기적 특성과 발광 효율을 향상시킬 수 있다.
이하, 구체적으로 본 발명의 일실시예에 따른 질화물 반도체 발광 소자(100)의 제조 방법을 도 3a 내지 도 3g를 참조하여 설명한다. 여기서, 질화물 반도체 발광 소자의 관련된 제조 방법에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에 그 상세한 설명은 생략한다.
도 3a에 도시된 바와 같이, 본 발명의 일실시예에 따른 질화물 반도체 발광소자(100)의 제조 방법은 먼저 사파이어 기판(110)의 상부면에 전위 감소 구조층(123)을 형성하기 위한 초기막(120)을 형성한다.
초기막(120)은 예컨대, MOCVD(Metal organic Chemical Vapor Deposition) 장치를 이용하여, NH3 가스, 트리메탈갈륨(TMG) 가스, 및 Cp2Mg(Biscyclopentadienylmagnesium) 가스를 이용한 저온 저압의 상태에서 GaN:Mg 으로 이루어진 섬아연광(zinc blende) 구조의 막으로 형성될 수 있다. 물론, 초기막(120)은 MOCVD 장치 이외에 HVPE(hydride vapor phase epitaxy) 장치 등의 다른 증착 장치를 이용할 수도 있다.
구체적으로, 초기막(120)은 저온 저압의 분위기에서, NH3 가스, 트리메탈갈륨(TMG) 가스, 및 Cp2Mg 가스를 사파이어 기판(110)의 상부면에서 반응시켜 섬아연광 구조의 GaN:Mg 막으로 형성될 수 있다. 여기서, Cp2Mg 가스는 대략 10~2000sccm의 유량으로 사파이어 기판(110)의 상부면에 유입될 수 있다.
이렇게 섬아연광 구조의 GaN:Mg 막으로 초기막(120)을 형성한 후, 트리메탈갈륨(TMG) 가스 및 Cp2Mg 가스의 공급을 중단하고, NH3 가스를 주입하여 형성된 질화 분위기에서 초기막(120)에 대해 고온 가열하는 고온 램핑(ramping)을 연속적으로 수행한다. 이때, 초기막(120)에 대한 램핑 온도는 900℃ 이상이고, 바람직하게는 1000 ~ 1060 ℃이다. 램핑 온도가 최소 900℃ 이상일 때 목표로 하는 전위 감소 구조층 형성이 용이하다. 다만, 현재의 증착 장비 내에서 유지할 수 있는 최대 온도가 대략 1300℃ 정도임을 감안할 때 램핌온도는 900 ~ 1300 ℃인 것이 바람직하다.
초기막(120)에 대해 질화 분위기에서 고온 램핑을 수행하면, 도 3b에 도시된 바와 같이 초기막(120)에 함유된 Ga이 아래 반응식과 같이, 주입된 NH3 가스와 반응하여,
[반응식]
Ga(liq) + NH3 → GaN(sol) + 3/2 H2
도 3c에 도시된 바와 같이 초기막(120)의 표면에 고체 상태의 질화갈륨계 화합물 반도체 응집체(120'-2)가 다수 생성된다. 여기서, 질화갈륨계 화합물 반도체 의 응집체(120'-2)는 초기막(120)의 표면에서 우르자이트(wurtzite) 결정 구조로 자연 생성되되, 우르자이트 결정 구조의 질화갈륨계 화합물 반도체와 섬아연광 구조의 질화갈륨계 화합물 반도체의 자유 에너지 차이에 의해, 준안정상 구조의 초기막(120)의 물질이 계속 질화갈륨계 화합물 반도체 응집체(120'-2)로 물질 이동(mass transfer)이 일어나 질화갈륨계 화합물 반도체 응집체(120'-2)가 응집되어 성장하고, 이러한 물질 이동에 의해 도 3d에 도시된 바와 같이 질화갈륨계 화합물 반도체 응집체(120'-2)는 버섯(mushroom) 형태의 단면을 갖는 구조체(121)로 변환된다.
이러한 물질 이동에 따른 응집 과정이 계속 이루어짐에 따라, 도 3c에 도시된 바와 같이 질화갈륨계 화합물 반도체 응집체(120'-2) 사이의 초기막(120)은 줄어들어 사파이어 기판(110)의 상부면이 노출되지만, 질화갈륨계 화합물 반도체 응집체(120'-2)는 계속 성장하여 도 3d에 도시된 버섯 형태의 단면을 갖는 구조체(121)로 변환되는 것이다.
이러한 구조체(121)는 도 4에 도시된 TEM(transmission electron microscope) 이미지와 같이 사파이어 기판(110)의 상부면에 기둥(121-1)와 기둥 상부에 측면 방향으로 윙(121-2)을 갖고 평평한 상부면을 갖는 연결 캡(cap)으로 구성된 버섯 형태의 단면으로 자연 생성되고, 도 5에 도시된 TEM 이미지처럼 불규칙한 상부면을 갖는 형태로 생성될 수 있다.
이때, 구조체(121)는 기둥(121-1)와 기둥(121-1) 상부에 측면 방향으로 윙(121-2)을 갖는 연결 캡으로 구성된 버섯 형태의 단면으로 자연 생성되지만, 도 4에서처럼 일부 구조체(121)들은 서로 윙(121-2)이 합쳐져 그 사이에 에어 갭(125)을 매립하여 형성할 수도 있다.
여기서, 도 4에 도시된 구조체(121)의 표면에 질화갈륨계 화합물 반도체 응집체(120'-2)가 남아있는 것을 볼 수 있고, 기둥(121-1) 부분은 섬아연광(zinc blende) 결정 구조이지만, 윙(121-2)을 포함한 연결 캡 부분은 우르자이트 결정 구조로 형성된다.
다수의 구조체(121)가 생성된 후, 도 3e에 도시된 바와 같이 구조체(121)에 대해 상부 방향의 성장 속도보다 화살표의 측면 방향의 성장 속도가 높은 과성장으로 성장 구조체(121')를 형성하는 과정이 연속적으로 계속될 수 있다.
여기서, 성장 구조체(121')를 형성하는 과정은 Mg이 함유되지 않은 질화갈륨계 화합물 반도체, 즉 언도프 질화갈륨계 화합물 반도체를 구조체(121)의 윙(121-2)에 대해 측면 방향으로 연속적으로 과성장시키는 과정이다.
구체적으로, 성장 구조체(121')는 램핑 온도와 저압 상태에서, NH3 가스와 트리메탈갈륨(TMG) 가스를 반응시켜 생성된 언도프 질화갈륨계 화합물 반도체가 상부 방향과 윙(121-2)의 측면 방향을 따라 연속 성장될 수 있고, 특히 윙(121-2)의 측면 방향으로 과성장될 수 있다. 여기서, 성장 구조체(121')의 성장은 질화갈륨계 화합물 반도체 응집체(120'-2)의 생성부터 연속적으로 인시츄(in-situ)로 수행될 수 있다.
다수의 구조체(121)가 성장 구조체(121')로 연속 성장함에 따라, 도 5에 도시된 구조체(121)의 상부면 형태가 도 6에 도시된 바와 같이 일부 성장 구조체(121')들의 윙(121-2')이 서로 합쳐져 넓은 상부면을 갖는 형태로 성장될 수 있다.
이러한 성장 구조체(121')가 측면 방향으로 계속 성장함에 따라, 도 3f에 도시된 바와 같이 성장 구조체(121')들은 서로 윙(121-2')이 측면 성장으로 결합하고, 이에 따라 하나의 상부면을 갖는 구조층(122)으로 형성된다.
여기서, 구조층(122)은 성장 구조체(121')들의 측면 성장으로 일체화 경계영역(coalesced boundary: B)에서 서로 윙(122-2)이 결합함에 따라, 도 7a에 도시된 바와 같이 구조층(122)은 하나의 상부면을 일체로 갖게 된다.
또한, 성장 구조체(121')들이 일체화 경계영역(B)에서 서로 윙(121-2')이 맞닿아 결합하여 구조층(122)을 형성함에 따라, 일체화 경계영역(B)의 하부 즉, 기둥(121-1) 사이에는 에어갭(125)이 매립된 형태로 형성된다.
구조층(122)의 형성 과정은 언도프 질화갈륨계 화합물 반도체를 이용한 증착을 계속 수행할 수 있고, 이에 따라 도 3g에 도시된 바와 같이 상부 방향으로 성장한 두께를 갖는 전위 감소 구조층(123)이 형성될 수 있다.
이와 같이 형성된 전위 감소 구조층(123)은 우르자이트 결정 구조의 질화갈륨계 화합물 반도체 응집체(120'-2)를 기반으로 고온 램핑 온도가 유지되면서 형성되므로, 남아있는 섬아연광(zinc blende) 구조의 질화갈륨계 화합물 반도체가 우르자이트 결정 구조의 질화갈륨계 화합물 반도체로 전이하게 된다. 즉, 전위 감소 구조층(123)은 우르자이트 결정 구조로 전이된다.
또한, 전위 감소 구조층(123)은 도 7b에 도시된 바와 같이 기둥 영역(A)에서 기둥(121-1)가 자연 생성할 때부터 발생한 전위(d)들이 그대로 상부 방향으로 전달되지만, 에어갭(125)의 상부 영역에는 전위(d)들이 발생하지 않는다.
즉, 전위 감소 구조층(123)은 구조체(121)의 기둥(121-1)에서 발생한 전위(d)들을 상부 방향의 다른 층들로 수직 전달하지만, 에어갭(125) 영역에서는 상부 방향의 다른 층들로 전위(d)들을 전달하지 않는다.
이에 따라, 전위 감소 구조층(123)은 에어갭(125) 영역의 상부 방향으로 전위(d)들을 전달하지 않으므로, 상부 방향의 다른 층들에 전위 전달을 감소시키는 기능을 수행할 수 있다.
또한, 전위 감소 구조층(123)은 상부 방향으로 예를 들어, 2 ~ 3 ㎛의 두께로 성장될 수 있고, 이에 따라 도 7b에 도시된 바와 같이 전위 감소 구조층(123)은 평평한 상부면을 갖게 된다. 물론, 전위 감소 구조층(123)은 3 ㎛ 이상의 두께로 성장될 수 있다.
구체적으로, 전위 감소 구조층(123)의 특징은 도 7c, 도 7d 및 도 8을 이용하여 설명한다. 도 7c는 도 3g의 전위 감소 구조층(123)에 대해 C1 선을 따라 절단한 면을 나타낸 TEM 이미지이고, 도 7d는 도 3g의 전위 감소 구조층(123)에 대해 C2로 표시한 상부면을 나타낸 TEM 이미지이며, 도 8은 전위 감소 구조층(123)에 대한 표면 거칠기 결과를 나타낸 AFM(atomic force microscopy) 이미지이다.
도 7c와 도 7d를 서로 비교하면, 도 7c에서처럼 전위 감소 구조층(123)의 중간 부분의 절단면에서 관측되는 전위 등의 결함이 도 7d에서처럼 전위 감소 구조층(123)의 상부 표면에서 상당히 감소한 것을 알 수 있다.
이에 따라, AFM을 이용하여 중심선 평균 산출법으로 전위 감소 구조층(123)의 상부 표면에 대해 표면 거칠기를 측정하면, 도 8에 도시된 바와 같이 전위 감소 구조층(123)의 상부면의 표면 거칠기가 Ra = 0.268 nm 으로 검출된다.
따라서, 전위 감소 구조층(123)의 상부 표면은 표면 거칠기가 Ra = 0.268 nm 인 평평한 표면 개질의 특성을 갖게 된다.
이러한 전위 감소 구조층(123)을 형성한 후, 도 3h에 도시된 바와 같이 상부면 방향으로 순차적으로 n형 질화물층(130), 활성층(140), p형 질화물층(150), 및 투명 전극층(160)을 형성한다. 여기서, n형 질화물층(130)은 전위 전달이 감소된 전위 감소 구조층(123)의 평평한 상부 표면에 형성되므로, 전위의 발생과 전달이 감소된 층으로 형성될 수 있다.
따라서, 활성층(140), p형 질화물층(150), 및 투명 전극층(160) 등의 다른 층들 또한 전위 밀도가 감소된 n형 질화물층(130)의 상부면 방향에 형성되므로, 질화물 반도체 발광 소자(100)는 전위 감소 구조층(123)에 의해 전위 밀도가 감소될 수 있다.
이렇게 투명 전극층(170)까지 형성된 후, 도 3i에 도시된 바와 같이 투명 전극층(160)으로부터 n형 질화물층(130)의 일 영역까지 노광 에칭(lithography etching)하여, n형 질화물층(130)의 일 영역이 노출될 수 있다.
n형 질화물층(130)의 일 영역이 노출되면, p측　전극(171)이 투명 전극층(160)의 상부면에 형성되고, n측 전극(172)이 노출된 n형 질화물층(130)의 일 영역에 형성된다.
이와 같이 본 발명의 일실시예에 따른 질화물 반도체 발광 소자(100)의 제조 방법은 전위 감소 구조층(123)에 의해 상부 방향의 다른 층들로 전위의 전달이 감소되면서 수행될 수 있다.
따라서, 본 발명의 일 실시예에 따른 질화물 반도체 발광 소자(100)의 제조 방법은 질화물 반도체 발광 소자(100) 전체의 전위 밀도를 감소시켜, 질화물 반도체 발광소자(100)의 전기적 특성과 발광 효율을 향상시킬 수 있다.
이하, 본 발명의 일 실시예에 따른 질화물 반도체 발광 소자(100)의 특성과 효과를 종래의 질화물 반도체 발광 소자에 비교하여 상세히 설명하기로 한다. 여기서, 이하 설명은 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다. 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
비교예
비교예는 종래의 질화물 반도체 발광 소자에 채용되는 사파이어 기판 상에 GaN 재질로 형성된 버퍼층 및 언도프된 GaN(undoped GaN)층을 LPMOCVD(Low Press Metal Organic Chemical Vapor Deposition) 방법으로 순차적으로 형성한 구조를 적용한다.
여기서, 버퍼층은 NH3 가스와 트리메탈갈륨(TMG) 가스를 사파이어 기판의 상부면에서 반응시켜 최대 50nm의 두께로 형성하고, 언도프된 GaN층은 버퍼층의 상부면에 2㎛의 두께로 형성된다.
이러한 비교예의 구조에 대해 본 발명의 도 3g에 도시된 전위 감소 구조층(123)을 포함한 구조를 대비하여 전위 밀도의 특성을 설명한다. 여기서, 비교예의 구조와 본 발명의 전위 감소 구조층(123)을 포함한 구조에 대해 전위 밀도를 분석하기 위해, 5 keV의 전력에서 동작하는 CL(cathodoluminescence) 장치가 이용된다.
이런 CL 장치를 이용하여 비교예의 구조를 통해 전위 밀도를 검출하면, 비교예는 도 9a에 도시된 바와 같이 언도프된 GaN층의 상부면에 관한 CL 이미지가 검출되고, 이 CL 이미지에서 5 x 108 /cm2 의 전위 밀도가 검출된다.
반면에, 본 발명의 전위 감소 구조층(123)을 포함한 구조는 도 9b에 도시된 바와 같이 3 ㎛의 두께를 갖는 전위 감소 구조층(123)의 상부면에 관한 CL 이미지가 검출되고, 이 CL 이미지에서 2.2 x 108 /cm2 의 전위 밀도가 검출된다.
이와 같이, 비교예의 구조와 본 발명의 전위 감소 구조층(123)을 포함한 구조 각각의 전위 밀도 분석결과에서처럼, 비교예의 언도프된 GaN층을 통해 검출된 전위 밀도보다 본 발명의 전위 감소 구조층(123)을 통해 검출된 전위 밀도가 낮은 것을 알 수 있다.
따라서, 기판의 상부 방향으로 다른 층들이 적층됨에 따라 전위 밀도가 감소하는 측면을 고려하면, 본 발명의 기판(110)의 상부면으로부터 3㎛의 두께를 갖는 전위 감소 구조층(123)을 통해 검출된 전위 밀도가 비교예에서 기판의 상부면으로부터 10㎛의 두께를 갖는 구조를 통해 검출된 전위 밀도보다 낮다는 특징은 본 발명의 전위 감소 구조층(123)을 포함한 구조가 전위 밀도를 감소시키는데 효과적이라는 것을 보여준다.
이에 따라, 본 발명의 전위 감소 구조층(123)을 포함한 질화물 반도체 발광소자(100)의 제조 방법은 종래에 버퍼층을 이용하여 전위를 감소시키는 방법 또는 마스크를 이용하는 ELOG(Epitaxial Lateral Overgrowth) 방법보다 효율적으로 전위 밀도를 감소시킨 발광소자를 제공할 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
100: 질화물 반도체 발광 소자 110: 기판
120: 초기막 120'-2: 응집체
121: 구조체 121-1: 기둥
121-2,121-2': 윙 121': 성장 구조체
122: 구조층 123: 전위 감소 구조층
125: 에어갭 130: n형 질화물층
140: 활성층 150: p형 질화물층
160: 투명 전극층 171: p측　전극
172: n측 전극

Claims (15)

  1. 기판 상에 전위 감소용 불순물을 이용하여 이격 형성된 다수의 기둥과, 상기 다수의 기둥 각각의 상부를 연결하는 연결 캡과, 상기 연결 캡 하부의 기둥과 기둥 사이에 형성된 에어 갭으로 구비된 전위 감소 구조층;
    상기 전위 감소 구조층 상에 형성된 n형 질화물층;
    상기 n형 질화물층 상에 형성된 활성층; 및
    상기 활성층 상에 형성된 p형 질화물층;을 포함하고,
    상기 전위 감소용 불순물은 Mg이고, 상기 기둥은 Mg을 포함한 질화갈륨계 화합물 반도체로 이루어지며, 상기 연결 캡의 적어도 상측 부분은 언도프 질화갈륨계 화합물 반도체로 이루어지고,
    상기 전위 감소 구조층의 에어 갭 영역은 전위의 발생과 전달을 방지하는 것을 특징으로 하는 질화물 반도체 발광소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 전위 감소 구조층은 우르자이트(wurtzite) 결정 구조를 갖는 것을 특징으로 하는 질화물 반도체 발광소자.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 기둥은 50~500nm의 높이로 형성되는 것을 특징으로 하는 질화물 반도체 발광소자.
  7. 제 1 항에 있어서,
    상기 전위 감소 구조층의 전위 밀도는 2.2 X 108 / cm2 이하인 것을 특징으로 하는 질화물 반도체 발광소자.
  8. 기판 상에 전위 감소용 불순물로 Mg을 포함한 질화물을 이용하여 이격 형성된 다수의 기둥과 상기 다수의 기둥 각각의 상부를 연결하는 연결 캡과, 상기 연결 캡 하부의 기둥과 기둥 사이에 형성된 에어 갭으로 구비되는 전위 감소 구조층을 형성하는 단계;
    상기 전위 감소 구조층 상에 n형 질화물층을 형성하는 단계;
    상기 n형 질화물층 상에 활성층을 형성하는 단계; 및
    상기 활성층 상부 방향으로 p형 질화물층을 형성하는 단계;를 포함하고,
    상기 전위 감소 구조층의 에어 갭 영역은 전위의 발생과 전달을 방지하는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 전위 감소 구조층을 형성하는 단계는
    상기 기판의 상부면에 Mg을 함유한 질화갈륨계 화합물 반도체로 이루어진 섬아연광(zinc blende) 구조의 초기막을 형성하는 단계;
    질화분위기에서 고온 램핑을 수행하여, 상기 초기막이 상기 기판의 상부면에서 기둥 및 상기 기둥의 상부에 측면 방향으로 연장된 윙(wing)을 갖는 버섯(mushroom) 형태의 단면을 갖는 다수의 구조체로 자연 변환하는 단계;
    언도프 질화갈륨계 화합물 반도체를 이용한 증착을 수행하고, 증착 과정에서 윙들이 수평방향으로 과성장되면서 윙과 윙이 결합하여 상기 연결 캡이 형성되는 단계; 및
    언도프 질화갈륨계 화합물 반도체를 이용한 증착을 계속 수행하여 상기 구조층의 상부 방향으로 성장한 전위 감소 구조층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  10. 제 9 항에 있어서,
    상기 초기막을 형성하는 단계는
    NH3 가스, 트리메탈갈륨(TMG) 가스, 및 Cp2Mg 가스를 상기 기판의 상부면에 유입하되, 상기 Cp2Mg 가스는 10~2000sccm의 유량으로 유입되는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  11. 제 9 항에 있어서,
    상기 구조체로 자연 변환하는 단계에서
    상기 질화 분위기는 NH3 가스를 유입하여 형성되고, 상기 고온 램핑의 온도 범위는 900 ~ 1300 ℃ 인 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  12. 제 9 항에 있어서,
    상기 구조체로 자연 변환하는 단계에서
    상기 기둥 부분은 섬아연광(zinc blende) 결정 구조이고,
    상기 윙을 포함한 캡(cap) 부분은 우르자이트 결정 구조 인 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  13. 제 9 항에 있어서,
    상기 전위 감소 구조층을 형성하는 단계는
    상기 초기막을 형성하기 위한 장치에서 인시츄(in-situ)로 수행되는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  14. 제 9 항에 있어서,
    상기 연결 캡이 형성되는 단계에서 상기 윙이 서로 결합한 하부 부분에 상기 에어 갭이 형성되는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
  15. 제 9 항에 있어서,
    상기 전위 감소 구조층은 상기 연결 캡이 형성되는 단계 및 상기 구조층의 상부 방향으로 성장한 전위 감소 구조층을 형성하는 단계에서 우르자이트(wurtzite) 결정 구조로 전이되어 형성되는 것을 특징으로 하는 질화물 반도체 발광소자의 제조 방법.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101053116B1 (ko) * 2011-02-28 2011-08-01 박건 패턴화된 격자 완충층을 이용한 질화물계 발광소자 제조 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150091924A (ko) * 2014-02-04 2015-08-12 엘지이노텍 주식회사 반도체 소자
KR102197080B1 (ko) * 2014-02-04 2020-12-31 엘지이노텍 주식회사 반도체 소자

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