KR102156727B1 - 에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법 - Google Patents

에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법 Download PDF

Info

Publication number
KR102156727B1
KR102156727B1 KR1020197000949A KR20197000949A KR102156727B1 KR 102156727 B1 KR102156727 B1 KR 102156727B1 KR 1020197000949 A KR1020197000949 A KR 1020197000949A KR 20197000949 A KR20197000949 A KR 20197000949A KR 102156727 B1 KR102156727 B1 KR 102156727B1
Authority
KR
South Korea
Prior art keywords
silicon wafer
silicon
layer
epitaxial
epitaxial layer
Prior art date
Application number
KR1020197000949A
Other languages
English (en)
Other versions
KR20190017039A (ko
Inventor
아유미 마사다
Original Assignee
가부시키가이샤 사무코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 사무코 filed Critical 가부시키가이샤 사무코
Publication of KR20190017039A publication Critical patent/KR20190017039A/ko
Application granted granted Critical
Publication of KR102156727B1 publication Critical patent/KR102156727B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02441—Group 14 semiconducting materials
    • H01L21/0245—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02658—Pretreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02694—Controlling the interface between substrate and epitaxial layer, e.g. by ion implantation followed by annealing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26566—Bombardment with radiation with high-energy radiation producing ion implantation of a cluster, e.g. using a gas cluster ion beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14689—MOS based technologies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

본 발명은 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 에피택셜 실리콘 웨이퍼, 및 그 제조방법을 제공한다.
실리콘 웨이퍼(10)와, 실리콘 웨이퍼(10) 상의 제1 실리콘 에피택셜층(12)과, 제1 실리콘 에피택셜층(12)의 표층부에 탄소가 주입되어 이루어지는 제1 개질층(14)과, 제1 개질층(14) 상의 제2 실리콘 에피택셜층(16)을 가지는 에피택셜 실리콘 웨이퍼(100)의 제조방법에 있어서, 제2 실리콘 에피택셜층(16) 형성 후의, 제1 개질층(14)에 있어서의 산소 농도 프로파일의 피크 농도를 2×1017 atoms/㎤ 이하로 하고, 또한, 제2 실리콘 에피택셜층(16)의 산소 농도를 SIMS 검출 하한치 이하로 하는 것을 특징으로 한다.

Description

에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법
[0001] 본 발명은, 에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상(撮像) 소자의 제조방법에 관한 것이다. 본 발명은, 특히, 보다 높은 게터링(gettering) 능력을 발휘하는 에피택셜 실리콘 웨이퍼의 제조방법에 관한 것이다.
[0002] 반도체 디바이스의 특성을 열화(劣化)시키는 요인으로서 금속 오염을 들 수 있다. 예컨대, 이면(裏面) 조사형 고체 촬상 소자에서는, 이 소자의 기판이 되는 에피택셜 실리콘 웨이퍼에 혼입(混入)된 금속은, 고체 촬상 소자의 암전류를 증가시키는 요인이 되어, 화이트 스팟(white spot) 결함으로 불리는 결함을 발생시킨다. 이면 조사형 고체 촬상 소자는, 배선층 등을 센서부보다 하층에 배치함으로써, 외부로부터의 광을 센서에 직접 도입하여, 어두운 곳 등에서도 보다 선명한 화상이나 동영상을 촬영할 수 있기 때문에, 최근, 디지털 비디오 카메라나 스마트폰 등의 휴대전화에 널리 이용되고 있다. 이 때문에, 화이트 스팟 결함을 극력 줄일 것이 요망되고 있다.
[0003] 실리콘 웨이퍼에 대한 금속의 혼입은, 주로 에피택셜 실리콘 웨이퍼의 제조 공정 및 고체 촬상 소자의 제조 공정(디바이스 제조 공정)에 있어서 발생한다. 전자(前者)인 에피택셜 실리콘 웨이퍼의 제조 공정에 있어서의 금속 오염은, 에피택셜 성장로(成長爐)의 구성재로부터의 중금속 파티클에 의한 것, 혹은, 에피택셜 성장시의 노(爐) 내부의 가스로서 염소계 가스를 이용하기 때문에, 그 배관 재료가 금속 부식되어 발생하는 중금속 파티클에 의한 것 등이 고려된다. 최근, 이들 금속 오염은, 에피택셜 성장로의 구성재를 내(耐)부식성이 뛰어난 재료로 교환하는 등에 의해, 어느 정도는 개선되어 오고 있지만, 충분하지는 않다. 한편, 후자(後者)인 고체 촬상 소자의 제조 공정에서는, 이온 주입, 확산 및 산화 열처리 등의 각 처리 중에 있어서의 에피택셜 실리콘 웨이퍼의 중금속 오염이 염려된다.
[0004] 이 때문에, 일반적으로는, 에피택셜 실리콘 웨이퍼에 금속을 포획하기 위한 게터링층을 형성함으로써, 에피택셜 실리콘 웨이퍼에 대한 금속 오염을 회피하고 있다.
[0005] 여기서, 게터링층을 형성하는 기술로서, 실리콘 에피택셜층에 클러스터 이온을 조사하는 기술이 있다. 특허문헌 1에는, 실리콘 웨이퍼, 또는 실리콘 웨이퍼 상에 형성된 제1 실리콘 에피택셜층에 탄소를 포함하는 클러스터 이온을 조사하여, 실리콘 웨이퍼의 표층부 또는 제1 실리콘 에피택셜층의 표층부에 탄소가 고용(固溶)된 개질층을 형성하고, 상기 개질층 상에 디바이스층이 되는 제2 실리콘 에피택셜층을 형성하여, 에피택셜 실리콘 웨이퍼로 하는 기술이 기재되어 있다. 이 기술에서는, 개질층이 게터링층으로서 기능한다. 또, 개질층에 있어서의 탄소의 피크 농도를 높일수록 게터링 능력이 향상되며, 탄소 피크 농도가 1×1015~1×1022 atoms/㎤가 바람직한 것이 기재되어 있다.
[0006] 국제 공개 제2012/157162호
[0007] 특허문헌 1에서는, 클러스터 이온을 조사하여 형성한 개질층은, 모노머 이온(싱글 이온)을 주입하여 얻은 이온 주입 영역보다 높은 게터링 능력이 얻어짐을 나타내고 있다. 그러나, 반도체 디바이스의 특성을 보다 향상시키도록, 더 높은 게터링 능력을 갖는 에피택셜 실리콘 웨이퍼의 제공이 요구되고 있다.
[0008] 본 발명은 상기 과제를 감안하여, 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 에피택셜 실리콘 웨이퍼, 및 그 제조방법을 제공하는 것을 목적으로 한다.
[0009] 확실히, 게터링 능력을 높이기 위해서는, 탄소를 포함하는 이온이 주입되어 이루어지는 개질층에 있어서의 탄소 농도 프로파일의 피크 농도를 증대시키는 것이 유효하다. 이때, 개질층에 포획되는 산소의 양도 증대되어, 개질층에 있어서의 산소 농도 프로파일의 피크 농도도 높아진다. 이 개질층에서 포획되는 산소의 농도 프로파일이 게터링 능력에 어떻게 영향을 주는지는, 지금까지 밝혀지지 않았다.
[0010] 본 발명자들은, 디바이스층을 형성한 후의 개질층에 있어서의 산소 농도 프로파일의 피크 농도에 주목하고, 이에 대해 면밀히 검토한 바, 같은 탄소 도즈량으로 비교한 경우, 놀랍게도, 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 낮을수록, 게터링 능력이 보다 높아지는 것을 발견하였다. 게다가, 개질층에 있어서의 산소 농도 프로파일의 피크 농도를 2×1017 atoms/㎤ 이하로 하고, 또한, 디바이스층이 되는 실리콘 에피택셜층의 산소 농도를 2×1016 atoms/㎤ 이하(이하에서는, 「SIMS 검출 하한치 이하」라고 한다.)로 했을 경우에, 게터링 능력이 비약적으로 향상됨을 발견하였다.
[0011] 본 발명은, 상기 지견에 근거하여 완성된 것으로, 그 요지 구성은 이하와 같다.
(1) 실리콘 웨이퍼 상에, 제1 실리콘 에피택셜층을 형성하는 제1 공정과,
상기 제1 실리콘 에피택셜층에 탄소를 포함하는 제1 이온을 조사하여, 상기 제1 실리콘 에피택셜층의 표층부에 상기 탄소가 주입되어 이루어지는 제1 개질층을 형성하는 제2 공정과,
상기 제1 개질층 상에, 제2 실리콘 에피택셜층을 형성하는 제3 공정
을 가지며,
상기 제3 공정 후에, 상기 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이고, 또한, 상기 제2 실리콘 에피택셜층의 산소 농도가 2×1016 atoms/㎤ 이하인 에피택셜 실리콘 웨이퍼를 얻는 것을 특징으로 하는 에피택셜 실리콘 웨이퍼의 제조방법.
[0012] (2) 상기 제1 이온은, 구성 원소로서 탄소를 포함하는 클러스터 이온인, 상기 (1)에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0013] (3) 상기 제2 공정 전의 상기 표층부의 산소 농도가 2×1016 atoms/㎤ 이하가 되도록, 상기 제1 공정에서는, 상기 실리콘 웨이퍼의 산소 농도에 따라, 상기 제1 실리콘 에피택셜층의 두께를 결정하는, 상기 (1) 또는 (2)에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0014] (4) 상기 제2 공정 전의 상기 표층부의 산소 농도가 2×1016 atoms/㎤ 이하가 되도록, 상기 제1 공정 전에, 상기 실리콘 웨이퍼에 탄소를 포함하는 제2 이온을 조사하여, 상기 실리콘 웨이퍼의 표층부에 상기 탄소가 주입되어 이루어지는 제2 개질층을 추가로 형성하는, 상기 (1) 또는 (2)에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0015] (5) 상기 제2 이온은, 구성 원소로서 탄소를 포함하는 클러스터 이온인, 상기 (4)에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0016] (6) 상기 제1 실리콘 에피택셜층의 도펀트 농도는, 상기 제2 실리콘 에피택셜층의 도펀트 농도 이하인, 상기 (1) 내지 (5) 중 어느 하나에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0017] (7) 상기 제1 실리콘 에피택셜층에는, 도펀트가 첨가되어 있지 않은, 상기 (6)에 기재된 에피택셜 실리콘 웨이퍼의 제조방법.
[0018] (8) 실리콘 웨이퍼와,
상기 실리콘 웨이퍼 상에 형성된 제1 실리콘 에피택셜층과,
상기 제1 실리콘 에피택셜층의 표층부에 형성된, 탄소가 주입되어 이루어지는 제1 개질층과,
상기 제1 개질층 상에 형성된 제2 실리콘 에피택셜층
을 가지고,
상기 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이며, 또한, 상기 제2 실리콘 에피택셜층의 산소 농도가 2×1016 atoms/㎤ 이하인 것을 특징으로 하는 에피택셜 실리콘 웨이퍼.
[0019] (9) 상기 제1 실리콘 에피택셜층의 도펀트 농도는, 상기 제2 실리콘 에피택셜층의 도펀트 농도 이하인, 상기 (8)에 기재된 에피택셜 실리콘 웨이퍼.
[0020] (10) 상기 제1 실리콘 에피택셜층에는, 도펀트가 첨가되어 있지 않은, 상기 (9)에 기재된 에피택셜 실리콘 웨이퍼.
[0021] (11) 상기 (1) 내지 (7) 중 어느 하나에 기재된 제조방법으로 제조된 에피택셜 실리콘 웨이퍼, 또는 상기 (8) 내지 (10) 중 어느 하나에 기재된 에피택셜 실리콘 웨이퍼의, 상기 제2 실리콘 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는 고체 촬상 소자의 제조방법.
[0022] 본 발명에 의하면, 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 에피택셜 실리콘 웨이퍼, 및 그 제조방법을 제공할 수가 있다.
[0023] 도 1은 본 발명의 제1 실시형태에 의한 에피택셜 실리콘 웨이퍼(100)의 제조방법을 설명하는 모식 단면도이다.
도 2는 본 발명의 제2 실시형태에 의한 에피택셜 실리콘 웨이퍼(200)의 제조방법을 설명하는 모식 단면도이다.
도 3은 다양한 실리콘 웨이퍼의 산소 농도의 경우에 관해서, 제1 실리콘 에피택셜층(12)의 성장 후의 산소 농도 프로파일의 이론 계산에 의한 결과를 나타낸 그래프이다.
도 4는 발명예 및 비교예 1~3에 대해, (A)는, 에피택셜 실리콘 웨이퍼의 산소 농도 프로파일을 나타낸 그래프이고, (B)는, 제1 개질층에 포획된 Fe의 농도 프로파일의 피크 농도를 나타낸 그래프이다.
[0024] 이하, 도면을 참조하면서 본 발명의 실시형태를 상세하게 설명한다. 또한, 동일한 구성 요소에는 원칙적으로 동일한 참조 번호를 부여하고, 설명을 생략한다. 또, 도 1 및 도 2에서는 설명의 편의상, 실제 두께의 비율과는 달리, 실리콘 웨이퍼(10)에 대해서 제1 및 제2 실리콘 에피택셜층(12, 16)과 제1 및 제2 개질층(14, 22)의 두께를 과장하여 나타낸다.
[0025] (에피택셜 실리콘 웨이퍼의 제조방법)
본 발명의 에피택셜 실리콘 웨이퍼의 제조방법의 제1 실시형태를 도 1에, 제2 실시형태를 도 2에 나타낸다.
[0026] 우선, 도 1을 참조하여, 본 발명의 제1 실시형태에 의한 에피택셜 실리콘 웨이퍼(100)의 제조방법을 설명한다. 본 실시형태에서는, 우선, 실리콘 웨이퍼(10) 상에, 제1 실리콘 에피택셜층(12)을 형성한다(도 1의 (A), (B)). 다음으로, 제1 실리콘 에피택셜층(12)에, 구성 원소로서 탄소를 포함하는 클러스터 이온(18; 제1 이온)을 조사하여, 제1 실리콘 에피택셜층(12)의 표층부에 상기 탄소가 고용되어 이루어지는 제1 개질층(14)을 형성한다(도 1의 (C), (D)). 다음으로, 제1 개질층(14) 상에, 제2 실리콘 에피택셜층(16)을 형성한다(도 1의 (E)). 도 1의 (E)는, 이 제조방법에 의해 얻어진 에피택셜 실리콘 웨이퍼(100)의 모식 단면도이다.
[0027] 실리콘 웨이퍼(10)로서는, 표면에 실리콘 에피택셜층을 갖지 않는 벌크(bulk)의 단결정 실리콘 웨이퍼를 들 수 있다. 여기서, 벌크의 단결정 실리콘 웨이퍼는, 일반적으로 이면 조사형 고체 촬상 소자의 제조에 적합하다. 실리콘 웨이퍼(10)의 산소 농도는, 제1 실리콘 에피택셜층(12) 및 제2 실리콘 에피택셜층(16)에 대한 산소의 확산을 억제한다는 관점에서, 18×1017 atoms/㎤ 이하로 하는 것이 바람직하고, 8×1017 atoms/㎤ 이하로 하는 것이 보다 바람직하다. 단, 에피택셜 성장시에 슬립(slip)이나 전위(轉位)가 발생하는 것을 억제한다는 관점에서, 실리콘 웨이퍼(10)의 산소 농도는, 2×1017 atoms/㎤ 이상으로 하는 것이 바람직하다. 이 농도 범위의 실리콘 웨이퍼는, 일반적인 CZ법(Czochralski법：쵸크랄스키법)을 이용해 얻은 실리콘 단결정 잉곳을 와이어 톱(wire saw) 등으로 슬라이스하여 제작할 수 있다. 또한, 본 발명에서는, 산소 농도가 1×1017 atoms/㎤ 이하인 저산소 실리콘 웨이퍼를 사용하지 않아도, 후술하는 방법에 의해, 디바이스층의 산소 농도를 SIMS 검출 하한치 이하로 억제할 수가 있다.
[0028] 또, 보다 높은 게터링 능력을 얻기 위하여, 실리콘 웨이퍼(10)에 탄소 및/또는 질소를 첨가해도 된다. 또, 실리콘 웨이퍼(10)에 임의의 도펀트(dopant)를 첨가하여, n형 또는 p형으로 해도 된다.
[0029] 제1 실리콘 에피택셜층(12) 및 제2 실리콘 에피택셜층(16)은, 화학 증착(CVD: chemical vapor deposition)법에 의해 일반적인 조건으로 형성할 수 있다. 예컨대, 수소를 캐리어 가스로 하여 디클로로실란, 트리클로로실란 등의 소스 가스를 챔버 내에 도입하고, 1000~1150℃ 정도에서 CVD법에 의해 에피택셜 성장시킬 수가 있다. 제2 실리콘 에피택셜층(16)은, 이면 조사형 고체 촬상 소자를 제조하기 위한 디바이스층이 된다.
[0030] 제2 실리콘 에피택셜층(16)은, 임의의 도펀트를 첨가하여, n형 또는 p형으로 해도 되며, 도펀트 농도는 9×1013 atoms/㎤ 이상 1×1015 atoms/㎤ 이하로 하는 것이 바람직하다. 또, 제1 실리콘 에피택셜층(12)의 도펀트 농도는, 제2 실리콘 에피택셜층(16)의 도펀트 농도 이하로 하는 것이 바람직하다. 나아가, 제1 실리콘 에피택셜층(12)은, 도펀트가 첨가되어 있지 않은 실리콘 에피택셜층으로 하는 것이 보다 바람직하다. 제1 개질층(14)에 형성된 게터링 사이트가 도펀트에 의해 점유되는 것을 억제할 수 있어, 게터링 능력이 보다 높아지기 때문이다.
[0031] 이면 조사형 고체 촬상 소자를 형성하기 위한 영역을 확보한다는 관점에서, 제2 실리콘 에피택셜층(16)의 두께는, 2㎛ 이상 10㎛ 이하의 범위 내로 하는 것이 바람직하다. 제1 실리콘 에피택셜층(12)의 두께의 상세에 대해서는 후술하기로 한다.
[0032] 다음으로, 본 발명에 있어서 게터링층으로서 기능하는 제1 개질층에 대해 설명한다. 본 실시형태에서는, 도 1의 (C), (D)에 나타낸 바와 같이, 제1 개질층(14)은, 제1 실리콘 에피택셜층의 표면(12A)에 탄소를 포함하는 클러스터 이온(18; 제1 이온)을 조사함으로써, 제1 실리콘 에피택셜층(12)의 표층부에 탄소가 고용되어 형성된다. 다른 양태로서, 조사하는 제1 이온은, 모노머 이온(싱글 이온)이어도 된다. 그러나, 보다 높은 게터링 능력을 얻는다는 관점에서는, 클러스터 이온을 조사하는 것이 바람직하다. 또한, 모노머 이온이나 클러스터 이온의 발생 장치에 대해서는, 임의의 또는 공지의 장치를 이용할 수가 있다.
[0033] 제1 이온으로서 탄소를 포함하는 모노머 이온을 조사할 경우, 모노머 이온은, 제1 실리콘 에피택셜층의 표면으로부터 소정 깊이 위치의 범위 내에 주입된다. 주입 깊이는, 모노머 이온의 구성 원소의 종류 및 가속 전압에 의존한다. 이 경우, 제1 실리콘 에피택셜층의 깊이 방향에 있어서의 탄소 농도 프로파일은, 비교적 브로드(broad)하게 되어, 탄소의 주입 영역(즉, 제1 개질층)의 두께는, 대체로 0.5~1㎛ 정도가 된다. 본 명세서에 있어서, 제1 개질층이 되는 「제1 실리콘 에피택셜층의 표층부」란, 모노머 이온을 조사할 경우, 제1 실리콘 에피택셜층의 표면으로부터 대체로 0.5~1㎛ 정도의 영역이 된다.
[0034] 또, 모노머 이온을 여러 차례 주입하여, 복수 종류의 원소를 주입해도 된다. 특히, 탄소에 추가하여, 붕소, 인, 비소 및 안티몬으로 이루어지는 그룹으로부터 선택된 1 또는 2 이상의 도펀트 원소를 조사하는 것이 바람직하다. 원소의 종류에 따라 효율적으로 포획할 수 있는 불순물 금속의 종류가 다르기 때문에, 탄소를 포함하는 2종 이상의 원소를 주입함으로써, 보다 폭넓은 불순물 금속을 효율적으로 포획할 수가 있다. 예컨대, 탄소의 경우, 니켈을 효율적으로 포획할 수 있고, 붕소의 경우, 구리, 철을 효율적으로 포획할 수가 있다.
[0035] 모노머 이온의 가속 전압은, 일반적으로 150~2000 keV/atom로 하고, 그 범위에서 적절히 설정하면 된다. 또, 모노머 이온의 도즈량도 특별히 한정되지 않지만, 예컨대 1×1013~1×1016 atoms/㎠로 할 수 있다.
[0036] 도 1의 (C), (D)를 참조하여, 제1 이온으로서 탄소를 포함하는 클러스터 이온(18)을 조사할 경우, 제1 실리콘 에피택셜층(12)의 표층부에 클러스터 이온(18)의 구성 원소가 고용되어 이루어지는 제1 개질층(14)이 형성된다. 이 경우, 제1 실리콘 에피택셜층(12)의 깊이 방향에 있어서의 탄소 농도 프로파일은, 모노머 이온의 경우에 비해 샤프(sharp)하게 되어, 탄소의 존재 영역(즉, 제1 개질층(14))의 두께는, 대체로 500 ㎚ 이하(예컨대 50~400 ㎚ 정도)가 된다. 여기서, 본 명세서에 있어서 「클러스터 이온」이란, 원자 또는 분자가 복수 집합하여 덩어리가 된 클러스터에 양전하(正電荷) 또는 음전하(負電荷)를 부여하여 이온화된 것을 의미한다. 클러스터는, 복수(통상적으로 2~2000개 정도)의 원자 또는 분자가 서로 결합된 덩어리 형상의 집단이다. 또, 본 명세서에 있어서 제1 개질층이 되는 「제1 실리콘 에피택셜층의 표층부」란, 클러스터 이온을 조사할 경우, 제1 실리콘 에피택셜층의 표면으로부터 대체로 500 ㎚ 이하의 영역이 된다.
[0037] 조사하는 클러스터 이온(18)은, 구성 원소로서 탄소를 포함한다. 격자(格子) 위치의 탄소 원자는 공유결합 반경(半徑)이 실리콘 단결정에 비해 작아, 실리콘 결정 격자의 수축장(收縮場)이 형성되기 때문에, 격자 간의 불순물을 끌어당기는 게터링 능력이 높아진다.
[0038] 또, 클러스터 이온(18)은, 구성 원소로서 탄소를 포함하는 2종 이상의 원소를 포함하는 것이 보다 바람직하다. 특히, 탄소에 추가하여, 붕소, 인, 비소 및 안티몬으로 이루어지는 그룹으로부터 선택된 1 또는 2 이상의 도펀트 원소를 조사하는 것이 바람직하다. 석출 원소의 종류에 따라 효율적으로 포획할 수 있는 금속의 종류가 다르기 때문에, 탄소를 포함하는 2종 이상의 원소를 고용시킴으로써, 보다 폭넓은 금속 오염에 대응할 수 있기 때문이다. 예컨대, 탄소의 경우, 니켈을 효율적으로 포획할 수 있고, 붕소의 경우, 구리, 철을 효율적으로 포획할 수가 있다.
[0039] 이온화시키는 화합물은 특별히 한정되지 않지만, 이온화가 가능한 탄소원(炭素源) 화합물로서는, 에탄, 메탄, 프로판, 벤질(C7H7), 이산화탄소(CO2) 등을 들 수 있고, 붕소원 화합물로서는, 디보란, 데카보란(B10H14) 등을 들 수 있다. 예컨대, 벤질과 데카보란을 혼합한 가스를 재료 가스로 한 경우, 탄소, 붕소 및 수소가 집합한 수소화합물 클러스터를 생성할 수가 있다. 또, 시클로헥산(C6H12)을 재료 가스로 하면, 탄소 및 수소로 이루어지는 클러스터 이온을 생성할 수가 있다. 탄소원 화합물로서는 특히, 피렌(C16H10), 디벤질(C14H14) 등으로부터 생성된 클러스터 CnHm(3≤n≤16, 3≤m≤10)를 이용하는 것이 바람직하다. 소(小) 사이즈의 클러스터 이온 빔을 제어하기 쉽기 때문이다.
[0040] 다음으로, 클러스터 이온의 가속 전압 및 클러스터 사이즈를 제어함으로써, 제1 개질층(14)에 있어서의 구성 원소의 깊이 방향의 농도 프로파일의 피크 위치를 제어할 수 있다. 본 명세서에 있어서 「클러스터 사이즈」란, 1개의 클러스터를 구성하는 원자 또는 분자의 개수를 의미한다.
[0041] 보다 높은 게터링 능력을 얻는다는 관점에서, 제1 실리콘 에피택셜층의 표면(12A)으로부터의 깊이가 150 ㎚ 이하의 범위 내에, 제1 개질층(14)에 있어서의 탄소 농도 프로파일의 피크가 위치하도록, 클러스터 이온을 조사하는 것이 바람직하다. 또, 탄소 농도 프로파일의 피크 농도는, 3.8×1018 atoms/㎤ 이상 1.2×1020 atoms/㎤ 이하로 하는 것이 바람직하다.
[0042] 피크 위치를 해당 깊이의 범위로 설정하기 위해 필요한 조건으로서, 클러스터 이온의 가속 전압은, 0 keV/Cluster 초과 100 keV/Cluster 미만으로 하고, 바람직하게는, 80 keV/Cluster 이하, 더 바람직하게는 60 keV/Cluster 이하로 한다. 또, 클러스터 사이즈는 2~100개, 바람직하게는 60개 이하, 보다 바람직하게는 50개 이하로 한다.
[0043] 클러스터 이온의 도즈량은, 조사 시간을 제어함으로써 조정할 수 있으며, 특히 탄소의 도즈량은, 2×1014 atoms/㎠ 이상 1×1015 atoms/㎠ 이하로 하는 것이 바람직하다. 2×1014 atoms/㎠ 이상으로 함으로써, 실리콘 웨이퍼(10)로부터 제1 실리콘 에피택셜층(12)으로 확산되는 산소를 충분히 포획할 수 있으며, 1×1015 atoms/㎠ 이하로 함으로써, 제1 실리콘 에피택셜층의 표면(12A)에 대한 손상(damage)을 억제할 수 있기 때문이다.
[0044] 여기서, 본 발명의 특징적 부분은, 제3 공정 후(도 1의 (E))에, 제1 개질층(14)에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이며, 또한, 제2 실리콘 에피택셜층(16)의 산소 농도가 2×1016 atoms/㎤ 이하인 에피택셜 실리콘 웨이퍼(100)를 얻는 것이다. 이하에서는, 이 기술적 의의에 대해 설명한다. 또한, 본 명세서에 있어서 「농도 프로파일」이란, 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의한 측정으로 얻어진 깊이 방향의 농도 분포를 의미한다. 또, 「제2 실리콘 에피택셜층의 산소 농도」란, 제2 실리콘 에피택셜층에 있어서의 산소 농도를 SIMS에 의해 측정한 경우에, 제2 실리콘 에피택셜층의 깊이 방향에 걸친 산소 농도 프로파일의 평균치를 의미한다.
[0045] 본 발명자들은, 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도에 주목하여, 면밀히 검토한 바, 제2 실리콘 에피택셜층을 형성한 후의 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도를 2×1017 atoms/㎤ 이하로 하고, 게다가, 제2 실리콘 에피택셜층의 산소 농도를 SIMS 검출 하한치 이하로 저감시켰을 경우에, 게터링 능력이 현저하게 향상되는 것을 지견(知見)하였다. 그 이유는, 이하와 같이 추측된다.
[0046] 제1 개질층에는, 제1 이온의 조사에 의해 게터링 사이트가 형성되어 있다. 여기서, 제1 개질층의 산소 농도가 높으면, 이 게터링 사이트의 대부분이 산소 원자에 의해 점유된다. 그리고, 산소 원자가 게터링 사이트의 대부분을 점유하면, 게터링 사이트는 금속을 모두 포획하지는 못하여, 게터링 능력이 저하된다. 이에 대하여, 본 발명에 의하면, 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도를 2×1017 atoms/㎤ 이하로 함으로써, 게터링 사이트를 점유하는 산소의 수를 억제할 수 있기 때문에, 게터링 능력이 현저히 향상된다. 이에 수반하여, 실리콘 웨이퍼(10)로부터의 산소의 확산도 충분히 억제할 수 있으므로, 제2 실리콘 에피택셜층의 산소 농도도 SIMS 검출 하한치 이하로 할 수가 있다.
[0047] 그리고, 본 발명자들이 한층 더 검토한 바, 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도를 2×1017 atoms/㎤ 이하로 하고, 또한, 디바이스층이 되는 제2 실리콘 에피택셜층의 산소 농도를 2×1016 atoms/㎤ 이하(SIMS의 검출 하한치 이하)로 하려면, 탄소를 포함하는 제1 이온을 조사할 때의 제1 실리콘 에피택셜층의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 하는 것이 중요하다는 것을 알았다.
[0048] 이하에서는, 도 1 및 도 3을 참조하여, 제2 공정 전의 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도를 SIMS 검출 하한치(2×1016 atoms/㎤) 이하로 하는 방법을 설명한다.
[0049] 도 1의 (A), (B)를 참조하여, 본 발명의 제1 실시형태에서는, 제2 공정 전의 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도가 SIMS 검출 하한치 이하가 되도록, 제1 공정에서, 실리콘 웨이퍼(10)의 산소 농도에 따라 제1 실리콘 에피택셜층(12)의 두께를 결정한다. 이하에서는, 도 3을 참조하여, 제1 실리콘 에피택셜층(12)의 두께를 결정하는 방법의 일례를 설명한다.
[0050] 우선, 에피택셜 성장 조건을 고려함으로써, 적절한 산소의 확산 계수를 설정할 수 있다. 다음으로, 이 산소의 확산 계수에 근거하여, 도 3에 나타낸 바와 같이, 다양한 실리콘 웨이퍼(10)의 산소 농도의 경우에 관해, 제1 실리콘 에피택셜층(12)의 성장 후의 산소 농도 프로파일을 이론 계산에 의해 구할 수가 있다. 에피택셜 성장에서는, 도 3에 있어서, 산소 농도 프로파일을 나타내는 곡선이 SIMS 검출 하한치를 나타내는 직선과 교차하는 깊이 위치(a, b, c, d)로부터, 클러스터 이온의 경우에는 대체로 500 ㎚ 정도, 모노머 이온의 경우에는 대체로 0.5~1㎛ 정도의 두께만큼 제1 실리콘 에피택셜층(12)을 두껍게 형성하면 된다. 따라서, 실리콘 웨이퍼(10)의 산소 농도가 높을수록, 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 하기 위해 필요한 제1 실리콘 에피택셜층(12)의 두께는 두꺼워지는 것을 알 수 있다.
[0051] 다음으로, 도 2를 참조하여, 본 발명의 제2 실시형태에 의한 에피택셜 실리콘 웨이퍼(200)의 제조방법을 설명한다. 또한, 제1 실시형태와 동일한 구성 요소에 대해서는, 설명을 생략한다.
[0052] 본 실시형태에서는, 우선, 실리콘 웨이퍼(10)에 구성 원소로서 탄소를 포함하는 클러스터 이온(20; 제2 이온)을 조사하여, 실리콘 웨이퍼(10)의 표층부에 상기 탄소가 고용되어 이루어지는 제2 개질층(22)을 형성한다(도 2의 (A), (B), (C)). 다음으로, 제2 개질층(22) 상에, 제1 실리콘 에피택셜층(12)을 형성한다(도 2의 (D)). 다음으로, 제1 실리콘 에피택셜층(12)에 구성 원소로서 탄소를 포함하는 클러스터 이온(18; 제1 이온)을 조사하여, 제1 실리콘 에피택셜층(12)의 표층부에 상기 탄소가 고용되어 이루어지는 제1 개질층(14)을 형성한다(도 2의 (E), (F)). 다음으로, 제1 개질층(14) 상에, 제2 실리콘 에피택셜층(16)을 형성한다(도 2의 (G)). 도 2의 (G)는, 이 제조방법에 의해 얻어진 에피택셜 실리콘 웨이퍼(200)의 모식 단면도이다.
[0053] 제2 개질층(22)의 게터링 능력을 보다 높인다는 관점에서, 제2 이온을 구성 원소로서 탄소를 포함하는 클러스터 이온으로 하는 것이 바람직하다. 또한, 제2 이온의 조사 조건에 대해서는, 제1 이온의 조사 조건과 마찬가지의 조건으로 할 수 있다. 또, 제2 실시형태에서는, 제1 실리콘 에피택셜층(12)의 두께는 특별히 한정되지 않지만, 1㎛ 이상 10㎛ 이하로 하는 것이 바람직하다.
[0054] 이와 같이, 제2 실시형태에서는, 실리콘 웨이퍼(10)의 표층부에 형성된 제2 개질층(22)이, 실리콘 웨이퍼(10)로부터 확산되는 산소를 포획하는 게터링층으로서 기능하기 때문에, 실리콘 웨이퍼(10) 내의 산소가 제1 실리콘 에피택셜층(12)으로 확산되는 것을 억제할 수 있다. 그 결과, 제2 공정 전의 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 할 수가 있다.
[0055] 이상, 제1 실시형태 및 제2 실시형태에 대해, 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 하는 방법을 설명하였다. 그러나, 본 발명에 있어서, 제1 실리콘 에피택셜층(12)의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 하는 방법은, 상기 방법으로 한정되지 않는다. 예컨대, 제1 실리콘 에피택셜층을 형성하는 제1 공정의 전에, 실리콘 웨이퍼에 산소 외측 확산(outward diffusion of oxygen) 열처리를 실시하여, 실리콘 웨이퍼의 표층부에 산소 외측 확산층을 형성해도 된다. 이하에서는, 산소 외측 확산 열처리에 대해 설명한다.
[0056] 산소 외측 확산 열처리를 행함으로써, 실리콘 웨이퍼의 표층부의 산소가 외측(실리콘 웨이퍼의 외부)으로 확산된다. 이로써, 실리콘 웨이퍼 중심부의 산소 농도보다 산소 농도가 저하된 산소 외측 확산층이 실리콘 웨이퍼의 표층부에 형성된다. 산소 외측 확산 열처리의 조건은, 제1 실리콘 에피택셜층의 표층부의 산소 농도를 SIMS 검출 하한치 이하로 할 수 있는 조건이면 되며, 구체적으로는, 1100℃ 이상 1250℃의 온도 범위에서 1시간 이상 5시간 이하로 한다. 또, 산소 외측 확산 열처리는, 임의의 또는 공지의 열처리로(熱處理爐)를 이용해 수행할 수 있다.
[0057] (에피택셜 실리콘 웨이퍼)
다음으로, 도 1의 (E) 및 도 2의 (G)를 참조하여, 상기 제조방법에 의해 얻어지는 에피택셜 실리콘 웨이퍼(100, 200)에 대해 설명한다. 에피택셜 실리콘 웨이퍼(100, 200)는, 모두 실리콘 웨이퍼(10)와, 실리콘 웨이퍼(10) 상에 형성된 제1 실리콘 에피택셜층(12)과, 제1 실리콘 에피택셜층(12)의 표층부에 탄소가 주입되어 이루어지는 제1 개질층(14)과, 제1 개질층(14) 상의 제2 실리콘 에피택셜층(16)을 갖는다. 에피택셜 실리콘 웨이퍼(200)는, 도 2의 (G)에 나타낸 바와 같이, 실리콘 웨이퍼(10)의 표층부에 탄소가 주입되어 이루어지는 제2 개질층(22)을 추가로 갖는다. 그리고, 어떠한 에피택셜 실리콘 웨이퍼(100, 200)에 있어서든, 제1 개질층(14)에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이며, 또한, 제2 실리콘 에피택셜층(16)의 산소 농도가 2×1016 atoms/㎤ 이하인 것을 특징으로 한다.
[0058] 또, 실리콘 웨이퍼(10)의 산소 농도는, 2×1017 atoms/㎤ 이상 18×1017 atoms/㎤ 이하인 것이 바람직하다. 또, 제1 개질층(14) 내의 탄소 농도 프로파일의 피크 농도는, 3.8×1018 atoms/㎤ 이상 1.2×1020 atoms/㎤ 이하인 것이 바람직하다. 나아가, 제1 실리콘 에피택셜층(12)의 도펀트 농도는, 제2 실리콘 에피택셜층(16)의 도펀트 농도 이하인 것이 바람직하고, 제1 실리콘 에피택셜층(12)은, 도펀트가 첨가되어 있지 않은 실리콘 에피택셜층인 것이 보다 바람직하다. 이러한 이유에 대해서는, 이미 기술한 바와 같다.
[0059] 이와 같이, 본 실시형태의 에피택셜 실리콘 웨이퍼(100, 200)에 의하면, 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수가 있다.
[0060] (고체 촬상 소자의 제조방법)
본 발명의 실시형태에 의한 고체 촬상 소자의 제조방법은, 상기의 제조방법으로 제조된 에피택셜 실리콘 웨이퍼(100, 200) 또는 상기의 에피택셜 실리콘 웨이퍼(100, 200)의 제2 실리콘 에피택셜층(16)에, 고체 촬상 소자를 형성하는 것을 특징으로 한다. 이 제조방법에 의해 얻어지는 고체 촬상 소자는, 종래에 비해 고감도이며, 나아가, 화이트 스팟 결함의 발생을 충분히 억제할 수가 있다.
[0061] 이상, 본 발명의 대표적인 실시형태를 설명하였으나, 본 발명은 이들 실시형태로 한정되는 것은 아니다.
[실시예]
[0062] (발명예)
CZ 단결정 실리콘 잉곳으로부터 얻은, 산소 농도(ASTM F121-1979)가 14×1017 atoms/㎤인 실리콘 웨이퍼(직경：300 mm, 두께：725㎛)를 준비하였다.
[0063] 다음으로, 상기 실리콘 웨이퍼를 매엽식(枚葉式) 에피택셜 성장 장치(어플라이드 머티어리얼즈 제조) 내부로 반송하고, 장치 내에서 1120℃의 온도로 30초의 수소 베이크(bake) 처리를 가하였다. 그 후, 수소를 캐리어 가스, 트리클로로실란을 소스 가스로 하여 1150℃에서 CVD법에 의해, 실리콘 웨이퍼 상에 두께 8㎛의 제1 실리콘 에피택셜층을 성장시켰다. 제1 실리콘 에피택셜층의 표면으로부터 500 ㎚ 이하의 영역에 있어서의 산소 농도를 SIMS로 측정한 바, 산소 농도는 SIMS 검출 하한치(2.0×1016 atoms/㎤) 이하로 되어 있었다. 또한, 제1 실리콘 에피택셜층에는 도펀트를 첨가하지 않았다.
[0064] 다음으로, 클러스터 이온 발생 장치(닛신 이온 기기 제조, 형번(型番)：CLARIS)를 이용하여, 시클로헥산에 의해 생성한 C3H5의 클러스터 이온을, 탄소 도즈량 1.0×1015 atoms/㎠, 가속 전압 80 keV/Cluster의 조건으로, 제1 실리콘 에피택셜층의 표면에 조사하고, 제1 실리콘 에피택셜층의 표층부를 제1 개질층으로 하였다.
[0065] 다음으로, 제1 실리콘 에피택셜층의 형성과 같은 방법에 의해, 상기 제 1 개질층 상에 제2 실리콘 에피택셜층(두께：8㎛, 도펀트 종류：인, 도펀트 농도：9×1013 atoms/㎤)을 형성하였다.
[0066] SIMS 측정에 의해 탄소 농도 프로파일을 측정하였다. 제1 실리콘 에피택셜층의 표면으로부터 80 ㎚의 범위에 있어서, 급준한 피크가 확인되는 것으로부터, 제1 개질층을 특정할 수가 있었다. 제1 실리콘 에피택셜층에 있어서의 탄소 농도 프로파일의 피크치는, 1×1020 atoms/㎤였다.
[0067] (비교예 1)
제1 실리콘 에피택셜층을 형성하지 않고, 실리콘 웨이퍼의 표면에 클러스터 이온을 조사한 것 이외에는, 발명예와 같은 제조방법으로 에피택셜 실리콘 웨이퍼를 얻었다.
[0068] (비교예 2)
제1 실리콘 에피택셜층의 두께를 0.5㎛로 한 것 이외에는, 발명예와 같은 제조방법으로 에피택셜 실리콘 웨이퍼를 얻었다. 또한, 클러스터 이온을 조사하기 전에, 제1 실리콘 에피택셜층의 표면으로부터 500 ㎚ 이하의 영역에 있어서의 산소 농도를 SIMS로 측정한 바, 산소 농도는 7×1017 atoms/㎤였다.
[0069] (비교예 3)
제1 실리콘 에피택셜층의 두께를 6.0㎛로 한 것 이외에는, 발명예와 같은 제조방법으로 에피택셜 실리콘 웨이퍼를 얻었다. 또한, 클러스터 이온을 조사하기 전에, 제1 실리콘 에피택셜층의 표면으로부터 500 ㎚ 이하의 영역에 있어서의 산소 농도를 SIMS로 측정한 바, 산소 농도는 3×1016 atoms/㎤였다.
[0070] (평가방법)
각 발명예 및 비교예에 있어서, 이하의 평가를 실시하였다.
[0071] ＜산소의 농도 분포(SIMS 측정)＞
각 발명예 및 비교예에 있어서, 제2 실리콘 에피택셜층을 형성한 후의 산소 농도를 2차 이온 질량분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 측정하였다. 측정 결과를 도 4의 (A)에 나타낸다.
[0072] ＜게터링 능력의 평가＞
발명예 및 비교예 1~3에서 제작한 각 샘플의 에피택셜 실리콘 웨이퍼의 표면을, 스핀 코트 오염법에 의해, Fe 오염액(1×1013 atoms/㎠)으로 고의로 오염시키고, 계속해서 1050℃, 2시간의 열처리를 실시하였다. 그 후, Fe의 농도를 SIMS에 의해 측정하였다. 각 발명예 및 비교예에 대해, 제1 개질층에 포획된 Fe의 농도 프로파일의 피크 농도를 도 4의 (B)에 나타낸다.
[0073] (평가 결과의 설명)
우선, 비교예 1~3에서는, 도 4의 (A)에 나타낸 바와 같이, 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤를 초과하였다. 또, 제2 실리콘 에피택셜층 내의 산소 농도도 2×1016 atoms/㎤를 초과하였다. 이 때문에, 도 4의 (B)에 나타낸 바와 같이, 게터링 능력은 모두 낮았다. 한편, 발명예에서는, 도 4의 (A)에 나타낸 바와 같이, 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하로 되어 있으며, 또한, 제2 실리콘 에피택셜층 내의 산소 농도는, 깊이 방향으로 일정하게 SIMS 검출 하한치 이하가 되었다. 이때, 도 4의 (B)에 나타낸 바와 같이, 게터링 능력이 현저하게 향상되었다.
[산업상의 이용 가능성]
[0074] 본 발명에 의하면, 보다 높은 게터링 능력을 발휘함으로써, 금속 오염을 억제할 수 있는 에피택셜 실리콘 웨이퍼, 및 그 제조방법을 제공할 수가 있다.
[0075] 100, 200; 에피택셜 실리콘 웨이퍼
10; 실리콘 웨이퍼
10A; 실리콘 웨이퍼의 표면
12; 제1 실리콘 에피택셜층
12A; 제1 실리콘 에피택셜층의 표면
14; 제1 개질층
16; 제2 실리콘 에피택셜층
18; 탄소를 포함하는 클러스터 이온(제1 이온)
20; 탄소를 포함하는 클러스터 이온(제2 이온)
22; 제2 개질층

Claims (11)

  1. 산소 농도가 2×1017 atoms/㎤ 이상인 실리콘 웨이퍼 상에, 표층부의 산소농도가 2×1016 atoms/㎤ 이하인 제1 실리콘 에피택셜층을 형성하는 제1 공정과,
    상기 제1 실리콘 에피택셜층의 상기 표층부에 탄소를 포함하는 제1 이온을 조사(照射)하여, 상기 제1 실리콘 에피택셜층의 상기 표층부에 상기 탄소가 주입되어 이루어지는 제1 개질층을 형성하는 제2 공정과,
    상기 제1 개질층 상에, 제2 실리콘 에피택셜층을 형성하는 제3 공정
    을 가지며,
    상기 제3 공정 후에, 상기 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이고, 또한, 상기 제2 실리콘 에피택셜층의 산소 농도가 2×1016 atoms/㎤ 이하인 에피택셜 실리콘 웨이퍼를 얻는 것을 특징으로 하는
    에피택셜 실리콘 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 제1 이온은, 구성 원소로서 탄소를 포함하는 클러스터 이온인,
    에피택셜 실리콘 웨이퍼의 제조방법.
  3. 제1항에 있어서,
    상기 제2 공정 전의 상기 표층부의 산소 농도가 2×1016 atoms/㎤ 이하가 되도록, 상기 제1 공정에서는, 상기 실리콘 웨이퍼의 산소 농도에 따라, 상기 제1 실리콘 에피택셜층의 두께를 결정하는,
    에피택셜 실리콘 웨이퍼의 제조방법.
  4. 제1항에 있어서,
    상기 제2 공정 전의 상기 표층부의 산소 농도가 2×1016 atoms/㎤ 이하가 되도록, 상기 제1 공정 전에, 상기 실리콘 웨이퍼에 탄소를 포함하는 제2 이온을 조사하여, 상기 실리콘 웨이퍼의 표층부에 상기 탄소가 주입되어 이루어지는 제2 개질층을 추가로 형성하는,
    에피택셜 실리콘 웨이퍼의 제조방법.
  5. 제4항에 있어서,
    상기 제2 이온은, 구성 원소로서 탄소를 포함하는 클러스터 이온인,
    에피택셜 실리콘 웨이퍼의 제조방법.
  6. 제1항에 있어서,
    상기 제1 실리콘 에피택셜층의 도펀트(dopant) 농도는, 상기 제2 실리콘 에피택셜층의 도펀트 농도 이하인,
    에피택셜 실리콘 웨이퍼의 제조방법.
  7. 제6항에 있어서,
    상기 제1 실리콘 에피택셜층에는, 도펀트가 첨가되어 있지 않은,
    에피택셜 실리콘 웨이퍼의 제조방법.
  8. 산소 농도가 2×1017 atoms/㎤ 이상인 실리콘 웨이퍼와,
    상기 실리콘 웨이퍼 상에 형성된 제1 실리콘 에피택셜층과,
    상기 제1 실리콘 에피택셜층의 표층부에 형성된, 탄소가 주입되어 이루어지는 제1 개질층과,
    상기 제1 개질층 상에 형성된 제2 실리콘 에피택셜층
    을 가지며,
    상기 제1 개질층에 있어서의 산소 농도 프로파일의 피크 농도가 2×1017 atoms/㎤ 이하이고, 또한, 상기 제2 실리콘 에피택셜층의 산소 농도가 2×1016 atoms/㎤ 이하인 것을 특징으로 하는
    에피택셜 실리콘 웨이퍼.
  9. 제8항에 있어서,
    상기 제1 실리콘 에피택셜층의 도펀트 농도는, 상기 제2 실리콘 에피택셜층의 도펀트 농도 이하인,
    에피택셜 실리콘 웨이퍼.
  10. 제9항에 있어서,
    상기 제1 실리콘 에피택셜층에는, 도펀트가 첨가되어 있지 않은,
    에피택셜 실리콘 웨이퍼.
  11. 제1항 내지 제7항 중 어느 한 항에 기재된 제조방법으로 제조된 에피택셜 실리콘 웨이퍼, 또는 제8항 내지 제10항 중 어느 한 항에 기재된 에피택셜 실리콘 웨이퍼의, 상기 제2 실리콘 에피택셜층에, 고체 촬상 소자를 형성하는 것을 특징으로 하는
    고체 촬상 소자의 제조방법.
KR1020197000949A 2016-08-22 2017-04-25 에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법 KR102156727B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2016-162079 2016-08-22
JP2016162079A JP6737066B2 (ja) 2016-08-22 2016-08-22 エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法
PCT/JP2017/016438 WO2018037626A1 (ja) 2016-08-22 2017-04-25 エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、及び固体撮像素子の製造方法

Publications (2)

Publication Number Publication Date
KR20190017039A KR20190017039A (ko) 2019-02-19
KR102156727B1 true KR102156727B1 (ko) 2020-09-16

Family

ID=61245437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197000949A KR102156727B1 (ko) 2016-08-22 2017-04-25 에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법

Country Status (7)

Country Link
US (1) US10872768B2 (ko)
JP (1) JP6737066B2 (ko)
KR (1) KR102156727B1 (ko)
CN (1) CN109791890B (ko)
DE (1) DE112017004171T5 (ko)
TW (1) TWI688002B (ko)
WO (1) WO2018037626A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6801682B2 (ja) * 2018-02-27 2020-12-16 株式会社Sumco 半導体エピタキシャルウェーハの製造方法及び半導体デバイスの製造方法
JP6988843B2 (ja) * 2019-02-22 2022-01-05 株式会社Sumco 半導体エピタキシャルウェーハ及びその製造方法
JP7207204B2 (ja) * 2019-07-02 2023-01-18 信越半導体株式会社 炭素ドープシリコン単結晶ウェーハの製造方法
CN113163595A (zh) * 2021-03-30 2021-07-23 荣耀终端有限公司 覆晶薄膜、卷材和显示装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013219300A (ja) * 2012-04-12 2013-10-24 Shin Etsu Handotai Co Ltd エピタキシャルウェーハとその製造方法
JP2014099481A (ja) * 2012-11-13 2014-05-29 Sumco Corp エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW550681B (en) * 2001-06-22 2003-09-01 Memc Electronic Materials Process for producing silicon on insulator structure having intrinsic gettering by ion implantation
CN100461349C (zh) 2003-10-21 2009-02-11 株式会社上睦可 高电阻硅晶片的制造方法以及外延晶片及soi晶片的制造方法
KR101455564B1 (ko) * 2005-12-09 2014-10-27 세미이큅, 인코포레이티드 탄소 클러스터의 주입에 의한 반도체 디바이스의 제조를 위한 시스템 및 방법
US8101501B2 (en) * 2007-10-10 2012-01-24 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2012059849A (ja) 2010-09-08 2012-03-22 Shin Etsu Handotai Co Ltd シリコンエピタキシャルウェーハおよびシリコンエピタキシャルウェーハの製造方法
JP2012157162A (ja) 2011-01-26 2012-08-16 Sumitomo Electric Ind Ltd 電力伝達用絶縁回路および電力変換装置
US9496139B2 (en) * 2011-05-13 2016-11-15 Sumco Corporation Method of producing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method of producing solid-state image sensing device
JP5772491B2 (ja) * 2011-10-20 2015-09-02 信越半導体株式会社 エピタキシャルウエーハ及びその製造方法
JP6278591B2 (ja) * 2012-11-13 2018-02-14 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP5799936B2 (ja) 2012-11-13 2015-10-28 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
SG10201705329RA (en) * 2012-12-28 2017-07-28 Merck Patent Gmbh Oxide media for gettering impurities from silicon wafers
JP6065848B2 (ja) 2014-01-07 2017-01-25 株式会社Sumco 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP6176593B2 (ja) * 2014-04-11 2017-08-09 信越半導体株式会社 シリコンウェーハの製造方法
JP6539959B2 (ja) 2014-08-28 2019-07-10 株式会社Sumco エピタキシャルシリコンウェーハおよびその製造方法、ならびに、固体撮像素子の製造方法
JP6137165B2 (ja) 2014-12-25 2017-05-31 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法
JP6459948B2 (ja) 2015-12-15 2019-01-30 株式会社Sumco 半導体エピタキシャルウェーハの製造方法および固体撮像素子の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013219300A (ja) * 2012-04-12 2013-10-24 Shin Etsu Handotai Co Ltd エピタキシャルウェーハとその製造方法
JP2014099481A (ja) * 2012-11-13 2014-05-29 Sumco Corp エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法

Also Published As

Publication number Publication date
KR20190017039A (ko) 2019-02-19
TW201826396A (zh) 2018-07-16
US10872768B2 (en) 2020-12-22
WO2018037626A1 (ja) 2018-03-01
JP2018032666A (ja) 2018-03-01
CN109791890B (zh) 2023-03-31
JP6737066B2 (ja) 2020-08-05
CN109791890A (zh) 2019-05-21
DE112017004171T5 (de) 2019-05-02
TWI688002B (zh) 2020-03-11
US20190189442A1 (en) 2019-06-20

Similar Documents

Publication Publication Date Title
US11211423B2 (en) Method of producing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method of producing solid-state image sensor
CN107078029B (zh) 半导体外延晶片和其制造方法以及固体摄像元件的制造方法
US20200127044A1 (en) Method for producing semiconductor epitaxial wafer, semiconductor epitaxial wafer, and method of producing solid-state image sensing device
WO2012157162A1 (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
CN107134404B (zh) 半导体外延晶片和其制造方法以及固体摄像元件的制造方法
KR102156727B1 (ko) 에피택셜 실리콘 웨이퍼의 제조방법, 에피택셜 실리콘 웨이퍼, 및 고체 촬상 소자의 제조방법
KR101856012B1 (ko) 에피택셜 웨이퍼의 제조방법 및 에피택셜 웨이퍼
TW201729255A (zh) 半導體磊晶晶圓的製造方法以及固體攝像元件的製造方法
TWI611482B (zh) 半導體磊晶晶圓的製造方法及固體攝像元件的製造方法
JP6107068B2 (ja) エピタキシャルシリコンウェーハの製造方法、エピタキシャルシリコンウェーハ、および固体撮像素子の製造方法
CN111108583B (zh) 半导体外延晶片及其制造方法、以及固体摄像元件的制造方法
JP6278592B2 (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法
JP2017175143A (ja) 半導体エピタキシャルウェーハの製造方法、半導体エピタキシャルウェーハ、および固体撮像素子の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant