KR102153276B1 - 유전막 형성 방법 및 반도체 장치의 제조 방법 - Google Patents

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Abstract

유전막 형성 방법이 제공된다. 상기 유전막 형성 방법은 무기 나노입자를 용매에 분산시켜 나노입자 분산 용액을 형성하는 단계; 상기 나노입자 분산 용액을 기판 상에 물리적으로 도포하는 단계; 및 상기 용매를 100℃ 이하에서 건조시켜 상기 기판 상에 다공성 유전막을 형성하는 단계를 포함하되, 상기 다공성 유전막은 상기 용매를 건조시킨 후에 100℃를 초과하는 온도에서의 베이킹 공정 없이 형성된다.

Description

유전막 형성 방법 및 반도체 장치의 제조 방법{Method for forming dielectric layer and method for fabricating semiconductor device}
본 발명은 유전막 형성 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
반도체 분야에서 집적도가 증가함에 따라 소자의 성능이 배선 속도에 의해 좌우되므로 배선에서의 저항과 커패시티를 적게 하기 위해서 층간 절연막의 축적용량을 낮추어야 하는데, 이를 위해서 유전율이 낮은 물질을 층간 절연막으로 쓰기 위한 시도들이 이루어지고 있다.
[선행기술문헌]
[특허문헌]
JP 특개2006-130889호(2006.05.25.)
본 발명이 해결하고자 하는 과제는, 공정을 단순화시킴으로써 제조 비용을 감소시킨 유전막 형성 방법 및 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 달성하기 위한 본 발명의 유전막 형성 방법의 일 면(aspect)은, 무기 나노입자를 용매에 분산시켜 나노입자 분산 용액을 형성하는 단계; 상기 나노입자 분산 용액을 기판 상에 물리적으로 도포하는 단계; 및 상기 용매를 100℃ 이하에서 건조시켜 상기 기판 상에 다공성 유전막을 형성하는 단계를 포함하되, 상기 다공성 유전막은 상기 용매를 건조시킨 후에 100℃를 초과하는 온도에서의 베이킹 공정 없이 형성된다.
상기 용매는 물 또는 알코올계 유기용매 중 적어도 하나를 포함할 수 있다.
상기 나노입자 분산 용액을 상기 기판 상에 물리적으로 도포하는 단계는, 스핀코팅(spin coating), 딥코팅(dip coating), 분무코팅(spray coating), 흐름코팅(flow coating) 및 스크린 인쇄(screen printing) 중 어느 하나를 이용하여 상기 나노입자 분산 용액을 상기 기판 상에 도포하는 것을 포함할 수 있다.
상기 무기 나노입자는 실리카(silica) 또는 다공성 실리카(porous silica) 중 적어도 하나를 포함할 수 있다.
상기 나노입자 분산 용액을 형성하는 단계는, 유기 나노입자를 상기 용매에 더 분산시키는 것을 포함할 수 있다.
상기 과제를 달성하기 위한 본 발명의 반도체 장치의 제조 방법의 일 면(aspect)은, 나노입자를 용매에 분산시켜 나노입자 분산 용액을 형성하는 단계; 상기 나노입자 분산 용액을 기판 상에 물리적으로 도포하는 단계; 및 상기 용매를 건조시켜 상기 기판 상에 다공성 유전막을 형성하는 단계를 포함하되, 상기 용매의 건조 및 상기 다공성 유전막의 형성은 100℃ 이하에서 수행될 수 있다.
상기 다공성 유전막이 형성된 후에, 상기 다공성 유전막을 식각하여 상기 다공성 유전막의 내부에 제1 트렌치를 형성하고, 상기 제1 트렌치의 내부에 배선층을 형성하는 것을 더 포함할 수 있다.
상기 나노입자 분산 용액은 상기 기판 및 상기 기판 상에 형성된 더미 게이트 구조체 상에 도포되고, 상기 다공성 유전막이 형성된 후에, 상기 더미 게이트 구조체를 제거하여 상기 다공성 유전막의 내부에 제2 트렌치를 형성하고, 상기 제2 트렌치의 내부에 게이트 구조체를 형성하는 것을 더 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 몇몇 실시예에 따른 유전막 형성 방법을 순차적으로 도시한 순서도이다.
도 2 및 도 3은 본 발명의 몇몇 실시예에 따른 유전막 형성 방법을 설명하기 위한 중단 단계 도면들이다.
도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중단 단계 도면들이다.
도 6 내지 도 8은 본 발명의 다른 몇몇 실시예에 따른 유전막 형성 방법을 설명하기 위한 중단 단계 도면들이다.
도 9 내지 도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어 도면 부호에 상관없이 동일하거나 대응하는 구성 요소는 동일한 참조번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하에서, 도 1 내지 도 3을 참조하여 본 발명의 몇몇 실시예에 따른 유전막 형성 방법에 대해 설명한다.
도 1은 본 발명의 몇몇 실시예에 따른 유전막 형성 방법을 순차적으로 도시한 순서도이다. 도 2 및 도 3은 본 발명의 몇몇 실시예에 따른 유전막 형성 방법을 설명하기 위한 중단 단계 도면들이다.
도 1 및 도 2를 참조하면, 나노입자 분산 용액(120)이 형성될 수 있다(S110). 구체적으로, 나노입자(121)를 용매(122)에 분산시켜 나노입자 분산 용액(120)이 형성될 수 있다.
나노입자(121)는 복수의 기공을 포함할 수 있다. 나노입자(121)는 무기 나노입자(121) 일 수 있다. 무기 나노입자(121)는 예를 들어, 실리카(silica) 또는 다공성 실리카(porous silica) 중 적어도 하나를 포함할 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 나노입자(121)는 유기 나노입자(121) 일 수도 있다. 예를 들어, 나노입자(121)는 유기 작용기가 도입된 실리카(organosilica)를 포함할 수 있다.
용매(122)는 예를 들어, 물 또는 알코올계 유기용매 중 적어도 하나를 포함할 수 있다. 알코올계 유기용매는 예를 들어, 에탄올(ethyl alcohol), 이소프로필알코올(isopropyl alcohol) 및 부틸알코올(butyl alcohol) 중 어느 하나 일 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
나노입자 분산 용액(120)은 용매(122)에 나노입자(121)를 물리적으로 분산시킴으로써 형성될 수 있다. 이 경우, 용매(122)에 나노입자(121)를 물리적으로 분산시킨다는 것은 용매(122)와 나노입자(121) 사이에서 화학 반응이 일어나지 않는 것을 의미한다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이어서, 나노입자 분산 용액(120)이 기판(110) 상에 물리적인 방법을 이용하여 도포될 수 있다(S120).
구체적으로, 나노입자 분산 용액(120)은 예를 들어, 스핀코팅(spin coating), 딥코팅(dip coating), 분무코팅(spray coating), 흐름코팅(flow coating) 및 스크린 인쇄(screen printing) 중 어느 하나의 방법을 이용하여 기판(110) 상에 도포될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(110)은 베이스 기판과 에피층이 적층된 구조일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 기판(110)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등일 수도 있고, SOI(Semiconductor On Insulator) 기판일 수도 있다.
또한, 도시되지 않았지만, 기판(110)은 도전성 패턴을 포함할 수 있다. 도전성 패턴은 금속 배선 또는 컨택 등일 수도 있고, 트랜지스터의 게이트 전극, 트랜지스터의 소오스/드레인, 또는 다이오드 등일 수도 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 1 내지 도 3을 참조하면, 나노입자 분산 용액(120)에 포함된 용매(122)가 건조될 수 있다(S130). 구체적으로, 용매(122)가 예를 들어, 25℃ 내지 100℃의 온도에서 건조 공정(dry)을 통해 증발될 수 있다.
건조 공정(dry)이 25℃ 이상의 온도에서 수행되는 것은 상온 이상의 온도에서 건조 공정(dry)이 수행될 수 있음을 의미한다. 또한, 건조 공정(dry)이 100℃ 이하의 온도에서 수행되는 것은 용매인 물 또는 알코올계 유기용매의 끊는점 이하의 온도에서 건조 공정(dry)이 수행될 수 있음을 의미한다.
즉, 건조 공정(dry)을 통해 별도의 열처리 공정 없이 용매(122)를 증발시킬 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 건조 공정(dry)은 추가적인 열처리 공정을 통해 100℃ 이하의 온도에서 수행될 수도 있다.
용매(122)가 건조 공정(dry)을 통해 증발됨으로써, 기판(110) 상에 복수의 기공이 형성된 나노입자(121)를 포함하는 다공성 유전막(130)이 형성될 수 있다(S140). 이 경우, 용매(122)의 증발량을 조절함으로써 원하는 두께의 다공성 유전막(130)이 기판(110) 상에 형성될 수 있다.
다공성 유전막(130)은 용매(122)의 건조 공정(dry) 후에, 별도의 추가적인 베이킹 공정 없이 형성될 수 있다. 구체적으로, 다공성 유전막(130)은 예를 들어, 25℃ 내지 100℃의 온도에서 건조가 수행된다. 건조시킨 후에 100℃를 초과하는 별도의 추가적 베이킹 공정 없이 다공성 유전막(130)이 형성될 수 있다.
상술한 제조 공정을 통해, 본 발명의 몇몇 실시예에 따른 다공성 유전막(130)이 기판(110) 상에 형성될 수 있다.
다공성 유전막(130)은 그 내부에 복수의 기공을 갖는 나노입자(121)를 포함함으로써, 저유전율(low-k)의 특성을 가질 수 있다. 즉, 다공성 유전막(130)은 저유전율(low-k) 유전막인 층간 절연막의 기능을 수행할 수 있다.
본 발명의 몇몇 실시예에 따른 유전막 형성 방법은 나노입자(121)를 용매(122)에 물리적으로 분산시키고, 나노입자(121)가 분산된 나노입자 분산 용액(120)을 기판(110) 상에 물리적으로 도포하고, 별도의 베이킹 공정 없이 100℃ 이하의 온도에서 용매(122)를 증발시켜 기판(110) 상에 다공성 유전막(130)을 형성할 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 유전막 형성 방법은 기존의 PECVD(Plasma Enhanced CVD)와 같은 유전막 형성 방법과 비교하여 공정을 상대적으로 단순화시킴으로써 제조 비용을 감소시킬 수 있다.
이하에서, 도 4 및 도 5를 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 4 및 도 5는 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중단 단계 도면들이다.
도 4를 참조하면, 도 1 내지 도 3에 도시된 제조 방법에 의해 기판(110) 상에 다공성 유전막(130)이 형성된 후에, 다공성 유전막(130) 상에 마스크 패턴이 형성될 수 있다.
이어서, 마스크 패턴을 이용하여 다공성 유전막(130)을 식각하여 다공성 유전막(130) 내에 제1 트렌치(T1)가 형성될 수 있다.
도 5를 참조하면, 제1 트렌치(T1)의 내부에 제1 트렌치(T1)를 채우도록 배선층(140)이 형성될 수 있다. 도 5에는 배선층(140)이 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 본 발명의 기술적 사상이 이에 제한되지 않는다. 즉, 배선층(140)은 2개 이상의 복수의 막을 포함할 수 있다.
배선층(140)은 예를 들어, 제1 트렌치(T1)의 측벽 및 바닥면을 따라 형성되는 배리어막 및 배리어막 상에 제1 트렌치(T1)를 채우도록 형성되는 금속 배선을 포함할 수 있다.
배리어막은 금속 배선에 포함된 원소가 다공성 유전막(130) 등으로 확산되는 것을 방지하거나, 다공성 유전막(130)에 포함된 산소가 금속 배선으로 확산되어 들어오는 것을 방지할 수 있다.
배리어막은 예를 들어, 티타늄(Ti), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 탄탈륨 탄질화물(TaCN), 텅스텐(W), 텅스텐 질화물(WN), 텅스텐 탄질화물(WCN), 지르코늄(Zr), 지르코늄 질화물(ZrN), 바나듐(V), 바나듐 질화물(VN), 니오븀(Nb), 니오븀 질화물(NbN) 및 이들의 조합 중 하나를 포함할 수 있다.
금속 배선은 기판(110)에 포함될 수 있는 도전성 패턴과 전기적으로 접속될 수 있다.
금속 배선은 예를 들어, 구리(Cu), 탄소(C), 은(Ag), 코발트(Co), 탄탈륨(Ta), 인듐(In), 주석(Sn), 아연(Zn), 망간(Mn), 티타늄(Ti), 마그네슘(Mg), 크롬(Cr), 게르마늄(Ge), 스트론튬(Sr), 백금(Pt), 마그네슘(Mg), 알루미늄(Al) 또는 지르코늄(Zr) 중 적어도 하나를 포함할 수 있다.
도 5에는 하나의 배선층(140)이 다공성 유전막(130) 내부에 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 서로 이격된 2개 이상의 복수의 배선층(140)이 다공성 유전막(130) 내부에 형성될 수 있음은 물론이다. 이 경우, 복수의 배선층(140)은 다공성 유전막(130) 내부에서 서로 다른 레벨에 형성될 수 있다.
상술한 제조 공정을 통해, 다공성 유전막(130)의 내부에 배선층(140)이 형성된 반도체 장치가 제조될 수 있다.
이하에서, 도 6 내지 도 8을 참조하여 본 발명의 다른 몇몇 실시예에 따른 유전막 형성 방법을 설명한다. 도 2 및 도 3에 도시된 유전막 형성 방법과의 차이점을 중심으로 설명한다.
도 6 내지 도 8은 본 발명의 다른 몇몇 실시예에 따른 유전막 형성 방법을 설명하기 위한 중단 단계 도면들이다.
도 6을 참조하면, 기판(110) 상에 게이트 구조체(101)가 형성될 수 있다. 도 6에는 게이트 구조체(101)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 본 발명의 기술적 사상이 이에 제한되지 않는다. 즉, 게이트 구조체(101)는 2개 이상의 복수의 막을 포함할 수 있다.
게이트 구조체(101)는 예를 들어, 기판(110) 상에 형성된 게이트 절연막 및 게이트 절연막 상에 형성된 게이트 전극을 포함할 수 있다.
게이트 절연막은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 고유전체 물질은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
게이트 전극은 예를 들어, 텅스텐(W) 또는 알루미늄(Al)을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 게이트 전극은 금속이 아닌, 실리콘(Si) 또는 실리콘 게르마늄(SiGe) 등을 포함할 수 있다.
도 7을 참조하면, 도 2에서 상술한 바와 유사하게, 나노입자(121)가 용매(122)에 분산되어 형성된 나노입자 분산 용액(120)이 기판(110) 및 게이트 구조체(101)를 덮도록 물리적인 방법을 이용하여 도포될 수 있다.
도 8을 참조하면, 도 3에서 상술한 바와 유사하게, 나노입자 분산 용액(120)에 포함된 용매(122)를 건조시켜 기판(110) 및 게이트 구조체(101) 상에 다공성 유전막(130)이 형성될 수 있다.
이하에서, 도 9 내지 도 13을 참조하여 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 2 내지 도 5에 도시된 반도체 장치의 제조 방법과의 차이점을 중심으로 설명한다.
도 9 내지 도 13은 본 발명의 다른 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 9를 참조하면, 기판(110) 상에 더미 게이트 구조체(150)가 형성될 수 있다. 도 9에는 더미 게이트 구조체(150)가 단일막으로 형성되는 것으로 도시되어 있지만, 이는 설명의 편의를 위한 것일 뿐 본 발명의 기술적 사상이 이에 제한되지 않는다. 즉, 더미 게이트 구조체(150)는 2개 이상의 복수의 막을 포함할 수 있다.
더미 게이트 구조체(150)는 예를 들어, 기판(110) 상에 형성된 더미 게이트 절연막 및 더미 게이트 절연막 상에 형성된 더미 게이트 전극을 포함할 수 있다.
도 10을 참조하면, 도 2에서 상술한 바와 유사하게, 나노입자(121)가 용매(122)에 분산되어 형성된 나노입자 분산 용액(120)이 기판(110) 및 더미 게이트 구조체(150)를 덮도록 물리적인 방법을 이용하여 도포될 수 있다.
도 11을 참조하면, 도 3에서 상술한 바와 유사하게, 나노입자 분산 용액(120)에 포함된 용매(122)를 건조시켜 기판(110) 및 더미 게이트 구조체(150) 상에 다공성 유전막(130)이 형성될 수 있다.
도 12를 참조하면, 평탄화 공정(예를 들어, CMP 공정)을 이용하여 더미 게이트 구조체(150)가 노출되도록 다공성 유전막(130)이 식각될 수 있다.
이어서, 더미 게이트 구조체(150)를 제거하여 다공성 유전막(130)의 내부에 제2 트렌치(T2)가 형성될 수 있다.
도 13을 참조하면, 제2 트렌치(T2)의 내부에 게이트 구조체(101)가 형성될 수 있다.
이상과 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
101: 게이트 구조체 110: 기판
120: 나노입자 분산 용액 121: 나노입자
122: 용매 130: 다공성 유전막
140: 배선층 150: 더미 게이트 구조체
T1: 제1 트렌치 T2: 제2 트렌치

Claims (8)

  1. 기공이 형성되어 있는 무기 나노입자를 용매에 분산시켜 나노입자 분산 용액을 형성하는 단계;
    상기 나노입자 분산 용액을 기판 상에 물리적으로 도포하는 단계; 및
    상기 용매를 상기 용매의 끓는 점 이하에서 건조시키고 상기 기공이 형성되어 있는 무기 나노입자를 남겨서, 상기 기판 상에 다공성 유전막을 형성하는 단계를 포함하되,
    상기 다공성 유전막은 상기 용매를 건조시킨 후에 100℃를 초과하는 온도에서의 베이킹 공정 없이 형성되고,
    상기 용매는 물 또는 알코올계 유기용매 중 적어도 하나를 포함하고,
    상기 무기 나노입자는 다공성 실리카(porous silica)를 포함하는 유전막 형성 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 나노입자 분산 용액을 상기 기판 상에 물리적으로 도포하는 단계는,
    스핀코팅(spin coating), 딥코팅(dip coating), 분무코팅(spray coating), 흐름코팅(flow coating) 및 스크린 인쇄(screen printing) 중 어느 하나를 이용하여 상기 나노입자 분산 용액을 상기 기판 상에 도포하는 것을 포함하는 유전막 형성 방법.
  4. 삭제
  5. 제 1항에 있어서,
    상기 나노입자 분산 용액을 형성하는 단계는,
    유기 나노입자를 상기 용매에 더 분산시키는 것을 포함하는 유전막 형성 방법.
  6. 기공이 형성되어 있는 무기 나노입자를 용매에 분산시켜 나노입자 분산 용액을 형성하는 단계;
    상기 나노입자 분산 용액을 기판 상에 물리적으로 도포하는 단계; 및
    상기 용매를 상기 용매의 끓는 점 이하에서 건조시키고, 상기 기공이 형성되어 있는 무기 나노입자를 남겨서, 상기 기판 상에 다공성 유전막을 형성하는 단계를 포함하되,
    상기 용매의 건조 및 상기 다공성 유전막의 형성은 100℃이하에서 수행되고,
    상기 용매는 물 또는 알코올계 유기용매 중 적어도 하나를 포함하고,
    상기 무기 나노입자는 다공성 실리카(porous silica)를 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 다공성 유전막이 형성된 후에,
    상기 다공성 유전막을 식각하여 상기 다공성 유전막의 내부에 제1 트렌치를 형성하고,
    상기 제1 트렌치의 내부에 배선층을 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 나노입자 분산 용액은 상기 기판 및 상기 기판 상에 형성된 더미 게이트 구조체 상에 도포되고,
    상기 다공성 유전막이 형성된 후에, 상기 더미 게이트 구조체를 제거하여 상기 다공성 유전막의 내부에 제2 트렌치를 형성하고,
    상기 제2 트렌치의 내부에 게이트 구조체를 형성하는 것을 더 포함하는 반도체 장치의 제조 방법.
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