KR102149352B1 - 선택적 전자빔 처리를 이용한 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 다양한 조건의 전자빔 처리와 섀도 마스크를 이용하여, 계면 특성 및 접촉 특성이 우수하고 전기적 특성이 우수한 반도체층과 소스 전극, 드레인 전극을 형성할 수 있는 박막 트랜지스터의 제조 방법에 대하여 개시한다.
본 발명에 따른 박막 트랜지스터의 제조 방법은 (a) 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계; (b) 상기 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계; (c) 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 대응하는 영역에 개구부를 포함하는 제1섀도 마스크를 배치하는 단계; (d) 상기 제1섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 제1전자빔을 조사하고, 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 활성화된 반도체층을 형성하는 단계; (e) 상기 제1섀도 마스크를 제거하고, 상기 활성화된 반도체층과 동일한 형상의 제2섀도 마스크를 활성화된 반도체층과 중첩되도록 배치하는 단계; (f) 제2전자빔을 조사하여, 상기 활성화되지 않은 반도체층에 소스 전극과 드레인 전극을 형성하는 단계; 및 (g) 상기 제2섀도 마스크를 제거하는 단계;를 포함하고, 상기 활성화된 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성되는 것을 특징으로 한다.

Description

선택적 전자빔 처리를 이용한 박막 트랜지스터의 제조 방법{METHOD FOR MANUFACTURING THIN FILM TRANSISTOR USING SELECTIVE ELECTRON BEAM TREATMENT}
본 발명은 섀도 마스크와 선택적 전자빔 처리를 이용하여, 동일한 평면 상에 형성된 반도체층과 전극을 포함하는 박막 트랜지스터의 제조 기술에 관한 것이다.
박막 트랜지스터는 반도체층(활성층), 상기 반도체층의 온/오프를 담당하는 게이트 전극, 직접적으로 전류를 흐르게 하는 소스 전극과 드레인 전극, 및 상기 게이트 전극과 반도체층 사이에 절연을 위한 게이트 절연막으로 구성된다. 상기 박막 트랜지스터는 게이트 전극에 전압을 인가하여, 반도체층에 흐르는 전류를 제어하고, 소스 전극과 드레인 전극간의 전류를 스위칭하는 기능을 갖는 액티브 소자이다.
각 구성에 필요한 전기적인 특성은 저항과 반도체 특성으로 서로 다르며, 박막 트랜지스터에서 반도체층은 박막 트랜지스터의 특성을 결정하는 중요한 요소이다. 일반적으로 2가지 이상의 다른 물질을 이용하여 전극과 반도체층을 형성한다.
하지만 전기적 특성을 갖는 물질 간의 접촉 저항이 발생하며, 이에 따라 박막의 우수한 전기적 특성을 나타내기에는 한계가 있다.
한편, 실리콘 대신 그래핀과 같은 2차원 물질로 제조한 반도체층의 연구가 진행되고 있다.
그러나, 그래핀은 높은 전자 이동도를 가져 전자 소자의 응용성이 높음에도 불구하고, 기본적으로 에너지 밴드갭이 0 이라는 특성 때문에, 온오프 비율(on-off ratio)이 낮은 문제점이 대두되면서 전자, 광전자 소자에 응용이 제한된다는 근본적인 한계가 있다.
이러한 문제점을 해결하기 위해, 에너지 밴드 갭(band gap)이 넓고 광 투과도가 우수한 산화물 반도체를 이용한 활성 영역의 채널층의 연구가 진행되고 있다. 산화물 반도체는 우수한 이동도(mobility)를 보이나, 600℃ 이상의 높은 공정 온도로 인한 비용과 다양한 소자에 응용하기 어려운 문제점들이 있다.
001)대한민국 등록특허공보 제10-0991559호(2010.11.04.공고)
본 발명의 목적은 섀도 마스크와 선택적 전자빔 처리를 통해, 동일한 평면 상에 동일한 재질의 반도체층과 전극을 형성할 수 있는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
또한 본 발명의 목적은 전기적 특성이 우수한 반도체층과 전극을 포함하는 박막 트랜지스터의 제조 방법을 제공하는 것이다.
본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명은 (a) 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계; (b) 상기 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계; (c) 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 대응하는 영역에 개구부를 포함하는 제1섀도 마스크를 배치하는 단계; (d) 상기 제1섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 제1전자빔을 조사하고, 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 활성화된 반도체층을 형성하는 단계; (e) 상기 제1섀도 마스크를 제거하고, 상기 활성화된 반도체층과 동일한 형상의 제2섀도 마스크를 활성화된 반도체층과 중첩되도록 배치하는 단계; (f) 제2전자빔을 조사하여, 상기 활성화되지 않은 반도체층, 소스 - 드레인 전극 형성용 박막에 소스 전극과 드레인 전극을 형성하는 단계; 및 (g) 상기 제2섀도 마스크를 제거하는 단계;를 포함하고, 상기 활성화된 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성되는 박막 트랜지스터의 제조 방법을 제공한다.
또한, 본 발명은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계; (b) 상기 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계; (c) 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 반도체층에 대응하는 영역에 개구부를 포함하는 섀도 마스크를 배치하는 단계; (d) 상기 섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 전자빔을 조사하여 활성화된 반도체층을 형성하는 단계; 및 (e) 상기 섀도 마스크를 제거하는 단계;를 포함하고, 상기 (b) 단계의 반도체층, 소스 - 드레인 전극 형성용 박막은 RF 파워 10~1,000W, 공정 압력 1~10mTorr, 비활성 가스 유량 10~100sccm 에서 형성되며, 상기 활성화된 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성되는 박막 트랜지스터를 제공한다.
또한, 본 발명은 기판; 상기 기판 상에 형성되는 게이트 전극; 상기 게이트 전극 상에 형성되는 절연막; 상기 절연막 상에 형성되는 반도체층; 및 상기 절연막 상에 형성되되, 상기 반도체층의 일측에 접촉하는 소스 전극과 상기 반도체층의 타측에 접촉하는 드레인 전극;을 포함하는 박막 트랜지스터를 제공한다.
본 발명에 따른 박막 트랜지스터는 다양한 조건의 전자빔 처리와 섀도 마스크를 이용하여, 계면 특성 및 접촉 특성이 우수하고 전기적 특성이 우수한 반도체층과 소스 전극, 드레인 전극을 형성할 수 있다.
특히, 동일한 평면에 동일한 재질로 반도체층과 소스 전극, 드레인 전극을 제작하고, 전자빔 조건에 따라 반도체층과 전극의 전기적 특성을 나타낼 수 있다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 2는 본 발명의 전자빔 조사에 따른 반도체층, 소스 - 드레인 전극 형성용 박막의 활성화 과정을 나타낸 것이다.
도 3은 본 발명의 전자빔 조사에 따른 소스 전극과 드레인 전극의 형성 과정을 나타낸 것이다.
도 4는 본 발명에 따른 박막 트랜지스터의 단면도이다.
도 5 및 도 6은 본 발명의 섀도 마스크와 스퍼터링 공정을 통한 소스 전극과 드레인 전극의 전기적 특성을 나타낸 그래프이다.
도 7 및 도 8은 본 발명의 섀도 마스크와 전자빔 조사를 통한 IGZO 반도체층의 전기적 특성을 나타낸 그래프이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
이하에서 구성요소의 "상부 (또는 하부)" 또는 구성요소의 "상 (또는 하)"에 임의의 구성이 배치된다는 것은, 임의의 구성이 상기 구성요소의 상면 (또는 하면)에 접하여 배치되는 것뿐만 아니라, 상기 구성요소와 상기 구성요소 상에 (또는 하에) 배치된 임의의 구성 사이에 다른 구성이 개재될 수 있음을 의미할 수 있다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
이하에서는, 본 발명의 몇몇 실시예에 따른 선택적 전자빔 처리를 이용한 박막 트랜지스터 및 그 제조 방법을 설명하도록 한다.
도 1은 본 발명에 따른 박막 트랜지스터의 제조 방법을 나타낸 순서도이다.
도 1을 참조하면, 본 발명의 박막 트랜지스터의 제조 방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계(S110), 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하고, 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 대응하는 영역에 개구부를 포함하는 제1섀도 마스크를 배치하는 단계(S120), 제1전자빔을 조사하고 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 활성화된 반도체층을 형성하는 단계(S130), 제1섀도 마스크를 제거하고, 활성화된 반도체층과 동일한 형상의 제2섀도 마스크를 배치하는 단계(S140) 및 제2전자빔을 조사하여 활성화되지 않은 반도체층, 소스 - 드레인 전극 형성용 박막에 소스 전극과 드레인 전극을 형성하고, 제2섀도 마스크를 제거하는 단계(S150)를 포함한다.
본 발명에서는 섀도 마스크를 이용하여 반도체층(40)을 형성하고 섀도 마스크와 제1전자빔 조사를 통해 반도체층(40)을 활성화한다. 그리고 섀도 마스크와 제2전자빔 조사를 통해 전극(50a. 50b)을 형성할 수 있다. 또한 선택적인 전자빔 처리를 통해 동일한 평면에 동일한 물질로 반도체층(40)과 전극(50a, 50b)을 형성할수 있다. 이에 따라, 동일한 물질의 반도체층과 전극을 상변화 또는 활성화하여, 반도체층과 전극의 계면에서 접촉 저항을 최소화할 수 있는 효과를 보인다.
먼저, 기판(10) 상에 게이트 전극(20)을 형성하고, 상기 게이트 전극(20) 상에 절연막(30)을 형성한다.
상기 기판(10)의 형상, 구조, 크기 등에 대해서는 특별한 제한이 없으며, 목적에 따라 적절히 선택할 수 있다. 상기 기판의 구조는 단층 구조여도 되고, 적층 구조여도 된다. 상기 기판은 예를 들어, Si 등의 무기 재료 등으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
상기 게이트 전극(20)은 채널부의 전기적 특성을 제어하기 위한 것으로, 도전성을 가지는 물질을 포함한다. 예를 들어, 게이트 전극(20)은 실리콘(Si)이나 금속을 포함할 수 있다. 상기 금속은 금(Au), 베릴륨(Be), 비스무트(Bi), 코발트(Co), 구리(Cu), 하프늄(Hf), 인듐(In), 망간(Mn), 몰리브덴(Mo), 니켈(Ni), 납(Pb), 팔라듐(Pd), 백금(Pt), 로듐(Rh), 레늄(Re), 루테늄(Ru), 탄탈륨(Ta), 텔륨(Te), 티타늄(Ti), 텅스텐(W), 아연(Zn) 및 지르코늄(Zr) 중 1종 이상을 포함할 수 있다.
상기 절연막(30)은 고유전 물질을 사용하는 것이 고성능 구현에 유리하다. 상기 절연막(30)은 높은 절연성을 갖는 것으로, SiO2, SiON, Al2O3, Y2O3, Ta2O5 및 HfO2 중 1종 이상을 포함할 수 있다.
상기 게이트 전극(20)과 절연막(30)은 코팅 방식, 원자층 증착법, 화학기상증착법, 진공 증착법, 스퍼터링법 등의 방식으로 형성될 수 있다. 바람직하게는 섀도우 마스크(shadow mask)를 이용하여 형성될 수 있다. 섀도 마스크는 증착용 재료들이 선택적으로 증착할 수 있게 설계된 마스크이다. 상기 섀도 마스크는 메탈 섀도 마스크, PDMS(Polydimethylsiloxane) 또는 PMMA(Polymethyl methacrylate)와 같은 고분자 섀도 마스크 등을 사용할 수 있다.
이어서, 상기 절연막(30) 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성한다.
상기 반도체층, 소스 - 드레인 전극 형성용 박막은 산화물, 전이금속 칼코겐화합물, 2차원 물질 등이 사용될 수 있다. 예를 들어, 상기 반도체층, 소스 - 드레인 전극 형성용 박막은 IGZO, IGZTO, IZTO, ZnO, IZO, ITO, ZTO, FTO, AZO, GZO 및 ZITO 중 1종 이상을 포함하는 산화물이거나, MoS2, WSe2, WS2, SnS2 및 MoSe2 중 1종 이상을 포함하는 전이금속 칼코겐화합물이거나, 그래핀 및 질화붕소(HBN) 중 1종 이상을 포함하는 2차원 물질일 수 있다.
상기 반도체층, 소스 - 드레인 전극 형성용 박막은 균일도 및 공정 용이성 측면에서, 스퍼터링 공정을 이용하여 반도체층, 소스 - 드레인 전극 형성용 박막으로 형성된다.
스퍼터링 공정에 있어서, 기공이나 결함이 최소화된 반도체층, 소스 - 드레인 전극 형성용 박막을 얻기 위해서 RF 파워를 최소화하고 스퍼터 건과 기판 사이의 거리를 일정거리 이상으로 유지하여　증착율을 적정 수준으로 유지함으로써, 균일한 원자배열을 최대한 도모할 수 있다.
또한, 상기 스퍼터링 공정은 RF 파워 5~20W, 공정 압력 20mTorr 이하에서 수행될 수 있다. 이때, 300℃ 이하의 온도에서 증착 가능한 스퍼터링 공정이 수행되는 것이 바람직하다. 이 경우, 전자빔 처리 역시 300℃ 이하에서 수행될 수 있어, 반도체층의 형성과 활성화가 전체적으로 300℃ 이하의 온도에서 수행될 수 있다. 따라서, 본 발명에서는 저온에서 수행 가능하고 공정 시간이 짧은 전자빔 처리를 이용하여, 반도체층, 소스 - 드레인 전극 형성용 박막을 활성화하여 반도체층을 형성할 수 있다.
도 2는 본 발명의 전자빔 조사에 따른 반도체층, 소스 - 드레인 전극 형성용 박막의 활성화 과정을 나타낸 것이다. 도 2에 도시한 바와 같이, 활성화되지 않은 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부에 대응하는 영역에 개구부를 포함하는 제1섀도 마스크(42)를 배치한다. 상기 제1섀도 마스크(42)가 배치된 상태에서 제1전자빔을 조사하여 반도체층, 소스 - 드레인 전극 형성용 박막의 중앙부를 활성화할 수 있다. 이에 따라 활성화된 반도체층(40)을 형성할 수 있다.
상기 제1전자빔 조사는 아르곤 플라즈마에서 전자를 추출하여 반도체층, 소스 - 드레인 전극 형성용 박막 표면으로 가속시키는 공정이다. 플라즈마는 RF 파워에 의해 생성되고, 전자빔 건(gun)내의 금속 그리드(metal grid)에 의해 정렬(collimation)된 전자들이 DC 파워에 의해 가속되어 반도체층, 소스 - 드레인 전극 형성용 박막 표면에 조사되면서 에너지를 전달하게 된다. 이 과정에서 반도체층, 소스 - 드레인 전극 형성용 박막의 패턴 물질과 조사된 전자 사이에서는 탄성 산란(elastic scattering)과 비탄성 산란(inelastic scattering)이 발생하게 된다. 본 발명의 낮은 전압(50~5000V)에서는 비탄성 산란 (inelastic scattering)이 더 우세하다. 비탄성 산란 (Inelastic scattering)에 의해 반도체 패턴 물질의 전자가 여기(excitation), 결합 파괴(bond breaking), 이완(relaxation), 재배열(rearrangement) 과정을 거치며 활성화가 이루어진다. 또한, 비탄성 산란 (inelastic scattering)에 의해 열이 발생하면서 annealing 효과도 얻을 수 있다.
상기 반도체층, 소스 - 드레인 전극 형성용 박막이 반도체 특성을 나타내기 위해서, 제1전자빔은 활성화 가스(산소 가스)를 공급하는 분위기에서 수행되는 것이 바람직하다.
이를 위해, 상기 제1전자빔 조사 시, O, H, S, Se 및 Te 중 1종 이상을 포함하는 활성화 가스를 공급하여 수행될 수 있다. 상기 반도체층(40)을 형성하기 위한 반도체층, 소스 - 드레인 전극 형성용 박막이 산화물인 경우, 산소를 포함하는 활성화 가스가 공급될 수 있다. 상기 반도체층, 소스 - 드레인 전극 형성용 박막이 칼코겐화합물인 경우에는 H2S 등의 칼코겐 가스가 공급될 수 있다.
상기 활성화 가스가 공급되면서, 반도체층(40)에 표면에 산소, 수소, 칼코겐원소 등을 공급할 수 있게 된다. 상기 활성화 가스는 He, Ne, Ar, Kr 및 Xe 가스 중 1종 이상을 포함하는 비활성 가스와 혼합하여 공급될 수 있다. 이때, 비활성 가스 및 활성화 가스 총 100부피%에 대하여, 활성화 가스 0.05~10부피%로 혼합될 수 있다. 또한, 활성화 가스 유량이 0.1~10sccm 이고, 비활성 가스의 유량이 10~100sccm 인 조건으로 공급될 수 있다.
예를 들어, 제1전자빔은 0.1~10부피%의 활성화 가스를 공급하는 분위기에서 조사되고, 활성화 가스 유량이 0.3~10sccm, 비활성 가스의 유량이 10~100sccm 인 분위기에서 조사되어 반도체 특성이 나타나도록 할 수 있다.
상기 반도체층, 소스 - 드레인 전극 형성용 박막이 반도체 특성을 나타내기 위해서, 제1전자빔 조사는 RF 파워 50~500W, DC 파워 50~5000V, 조사 시간 1~10분으로 수행될 수 있다. 이 범위를 벗어나는 경우, 반도체층의 활성화가 일어나기에 충분하지 않을 수 있다.
예를 들어, 제1전자빔은 RF 파워 50~300W, DC 파워 50~500V, 조사 시간 1~5분 및 낮은 공정온도 25℃~260℃에서 조사되어 반도체 특성이 나타나도록 할 수 있다.
상기 RF 파워는 동일한 값의 RF 파워를 인가하더라도 전자빔 소스 혹은 스퍼터 타겟의 면적에 따라 다른 값의 파워 밀도를 보인다.
예를 들어, RF 파워 300W는 전자빔 소스의 직경 6cm에서 하기 계산식을 통해, 10.6W/cm2의 파워 밀도를 보인다.
계산식 : (RF 파워/(인가면적)= 파워 밀도(W/cm2), 인가면적: πr2, r : 전자빔 소스의 반지름
같은 방식으로 100W는 3.5W/cm2, 500W는 17.7W/cm2, 1000W는 35.4W/cm2 이다. 800*128mm2의 linear 형태 소스에서는 0.3W/cm2의 낮은 파워 밀도를 보인다. 800*128mm2의 linear 형태 소스에서 10.6W/cm2의 파워 밀도를 보이려면 약 10900W의 RF 파워가 인가 되어야 한다.
이어서, 상기 제1섀도 마스크(42)를 제거한다. 그리고 상기 활성화된 반도체층(40)과 동일한 형상의 제2섀도 마스크(52)를 활성화된 반도체층(40)과 중첩되도록 배치한다. 상기 동일한 형상은 반도체층보다 조금 더 크거나, 작은 크기를 가질 수 있다.
상기 제2섀도 마스크(52)가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 제2전자빔을 조사하여 소스 전극(50a)과 드레인 전극(50b)을 형성한다.
제2전자빔 조사 공정은 제1전자빔 조사 공정과 마찬가지로 RF 파워 50~500W, DC 파워 50~5000V, 비활성 가스 및 활성화 가스 총 100부피%에 대하여, 활성화 가스 0.05~10부피%, 활성화 가스 유량 0.1~10sccm, 비활성 가스 유량 10~100sccm, 조사 시간 1~10분, 공정온도 25℃~300℃에서 수행될 수 있다.
예를 들어, 제2전자빔은 0.05~0.1부피%의 활성화 가스를 공급하는 분위기, 활성화 가스 유량이 0.1~0.3sccm 인 비활성 가스 위주의 분위기 및 RF 파워 300~500W, DC 파워 500~5000V, 조사 시간 5~10분 조건 및 공정온도 25℃~260℃에서 조사되어 금속 특성이 나타나도록 할 수 있다.
바람직하게는, 반도체층, 소스 - 드레인 전극 형성용 박막이 금속(전극) 특성을 나타내기 위해, 상기 제2전자빔 조사는 제1전자빔 조사보다 높은 RF 파워, 높은 DC 파워, 활성화 가스가 공급되지 않는 분위기, 긴 조사 시간 및 상대적으로 높은 공정온도에서 수행될 수 있다.
이에 따라, 상기 활성화된 반도체층(40), 소스 전극(50a) 및 드레인 전극(50b)은 동일한 평면에 동일 물질로 형성된다.
여기서, 소스 전극(50a) 및 드레인 전극(50b)은 반도체층(40)과 동일한 재질로 형성되므로, 반도체층(40)과 전극(50a, 50b)의 계면에서 접촉 저항을 낮추면서 계면 특성이 극도로 우수할 것으로 예상되며, 저항적 측면에서 물질 간의 접촉 특성 역시 우수할 것으로 예상된다.
또한 동일한 재질이면서 서로 다른 상을 갖거나, 상대적으로 낮은 도핑 정도를 가질 때 반도체층(40)과 전극(50a, 50b)에서 다른 전기적 특성을 나타낼 수 있다. 대표적으로, MoS2의 경우, 금속 특성을 나타내는 1T phase와 반도체 특성을 나타내는 2H phase가 존재한다.
IGZO의 경우, 산소 함유율을 조절하여 금속 특성과 반도체 특성을 구현할 수 있다. 예를 들어, IGZO의 경우, In, Ga, Zn, O의 비율에 의해 물성이 결정된다. 일반적으로 In 비율의 증가는 전기 전도도의 증가를, Ga 비율의 증가는 전기 안정성의 증가를, Zn 비율의 증가는 구조 안정성의 증가를, O 비율의 감소는 전기 전도도의 증가를 야기한다.
전자빔 조사 시에 산소 분위기를 형성하지 않을 경우, O 비율이 감소하여 전기 전도도가 증가하고 결과적으로 IGZO가 금속 특성을 나타내는 경향이 있다. 즉, IGZO 반도체층은 O 비율이 높고 전극층은 O 비율이 낮다. 그리고 IGZO 반도체층은 전극층보다 금속 원소의 비율이 낮다. 즉, 반도체층은 상기 소스 전극 및 드레인 전극 보다 산소 비율이 높고, 금속 원소의 비율이 낮다.
예를 들어, 반도체층(40)은 금속 원자에 대한 산소 원자의 비율, 즉, 산소 원자/금속 원자 값이 0.1~30을 나타낼 수 있다. 전극(50a, 50b)은 금속 원자에 대한 산소 원자의 비율이 0.1~10을 나타낼 수 있다.
따라서, 목적에 맞게 In, Ga, Zn, O의 비율이 적절히 최적화되어야 한다.
상기 전극(50a, 50b)을 형성한 후, 제2섀도 마스크(52)를 제거한다.
본 발명의 박막 트랜지스터 제조 방법은 증착 상태에서부터 금속 상태인 반도체층, 소스 - 드레인 전극 형성용 박막을 형성한 후, 반도체층 영역에만 전자빔을 조사하여 전극 형성을 위한 전자빔 조사 공정을 생략할 수 있다. 상기 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성된다.
이를 위해, 본 발명의 박막 트랜지스터 제조 방법은 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계(S210), 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계(S220), 반도체층, 소스 - 드레인 전극 형성용 박막의 반도체층에 대응하는 영역에 개구부를 포함하는 섀도 마스크를 배치하는 단계(S230), 섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 전자빔을 조사하여 활성화된 반도체층을 형성하는 단계(S240) 및 섀도 마스크를 제거하는 단계(S250)를 포함한다.
상기 S210 단계는 S110 단계에서 전술한 바와 같다.
절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계에서는 RF 파워 10~1000W, 공정 압력 1~10mTorr, 비활성 가스 유량 10~100sccm 조건이 수행되어 금속 상태의 박막을 형성할 수 있다.
바람직하게는 RF 파워 100~1000W, 공정 압력 1~10mTorr, 비활성 가스 유량 10~100sccm 인 조건 및 산소 가스가 포함되지 않는 분위기에서 스퍼터링을 이용하여 금속 특성을 나타내는 박막을 형성할 수 있다.
상기 박막의 재질은 IGZO, IGZTO, IZTO, ZnO, IZO, ITO, ZTO, FTO, AZO, GZO 및 ZITO 중 1종 이상을 포함하는 산화물이거나, MoS2, WSe2, WS2, SnS2 및 MoSe2 중 1종 이상을 포함하는 전이금속 칼코겐화합물이거나, 그래핀 및 질화붕소(HBN) 중 1종 이상을 포함하는 2차원 물질일 수 있다.
이어서, 반도체층, 소스 - 드레인 전극 형성용 박막의 반도체층에 대응하는 영역에 개구부를 포함하는 섀도 마스크를 배치하고, 상기 개구부에 전자빔을 조사하여 활성화된 반도체층을 형성할 수 있다. 여기서, 전자빔 조사는 RF 파워 50~500W, DC 파워 50~5000V, 비활성 가스 및 활성화 가스 총 100부피%에 대하여, 활성화 가스 0.05~10부피%, 활성화 가스 유량 0.1~10sccm, 비활성 가스 유량 10~100sccm, 조사 시간 1~10분, 공정온도 25℃~300℃ 조건으로 수행된다.
예를 들어, 전자빔은 0.1~10부피%의 활성화 가스를 공급하는 분위기, 활성화 가스 유량이 0.3~10sccm 인 분위기에서 조사되어 반도체 특성이 나타나도록 할 수 있다.
또한, 상기 전자빔은 RF 파워 50~300W, DC 파워 50~500V, 조사 시간 1~5분 조건 및 낮은 공정온도 25℃~50℃에서 조사되어 반도체 특성이 나타나도록 할 수 있다.
전술한 바와 같이, 활성화 가스는 O, H, S, Se 및 Te 중 1종 이상을 포함하고, 비활성 가스는 He, Ne, Ar, Kr 및 Xe 가스 중 1종 이상을 포함한다. 상기 박막이 산화물인 경우, 산소를 포함하는 활성화 가스가 공급될 수 있다. 상기 박막이 칼코겐화합물인 경우에는 H2S 등의 칼코겐 가스가 공급될 수 있다.
상기 섀도 마스크를 제거하면, 활성화된 반도체층의 일측에 소스 전극이 접촉하고, 활성화된 반도체층의 타측에 드레인 전극이 접촉된 구조의 박막 트랜지스터를 제조할 수 있다.
본 발명에 따른 박막 트랜지스터의 제조 방법은 바텀 게이트(bottom gate) 구조, 탑 게이트(top gate) 구조에 적용시킬 수 있다.
도 4는 본 발명에 따른 박막 트랜지스터의 단면도이다.
본 발명의 제조 방법으로 제작된 박막 트랜지스터는 기판(10), 상기 기판 상에 형성되는 게이트 전극(20), 상기 게이트 전극 상에 형성되는 절연막(30), 상기 절연막 상에 형성되는 반도체층(40) 및 소스 전극(50a)과 드레인 전극(50b)을 포함한다.
상기 소스 전극(50a)과 드레인 전극(50b)은 상기 절연막 상부의 동일한 평면 상에 형성되되, 상기 소스 전극은 반도체층(40)의 일측에 접촉하고, 상기 드레인 전극은 반도체층(40)의 타측에 접촉한다.
따라서, 동일한 평면에 활성화된 반도체층(40)과 전극(50a, 50b)이 형성된다.
전술한 바와 같이, 상기 반도체층, 소스 전극 및 드레인 전극은 동일한 재질로 형성되며, 활성화된 반도체층(40)과 금속 특성을 보이는 전극(50a, 50b)을 포함하기 때문에 전기적 특성이 우수하다. 또한 소스 전극(50a)과 반도체층(40) 사이, 반도체층(40)과 드레인 전극(50b) 사이의 계면 특성이 우수하고, 접촉 특성이 우수한 효과가 있다.
이처럼, 본 발명에 따른 박막 트랜지스터의 제조 방법은 섀도 마스크와 선택적 전자빔 처리를 이용하여 반도체층과 전극을 형성할 수 있다. 특히, 동일한 평면에 동일한 물질로 반도체층과 전극을 형성하고, 전기적 특성을 달리할 수 있기 때문에 이를 포함하는 박막 트랜지스터는 전기적 특성이 우수할 것으로 보인다.
이와 같이 선택적 전자빔 처리를 이용한 박막 트랜지스터 및 그 제조 방법 에 대하여 그 구체적인 실시예를 살펴보면 다음과 같다.
1) 박막 트랜지스터의 제조예
Si 기판 상에 SiO2 절연막을 형성하였다. 상기 SiO2 절연막 상에 스퍼터링 공정으로 결정화되지 않은 IGZO을 2분 동안 우선 증착하였다. 증착 조건은 25℃, 증착 파워 20W, 증착 압력 5mTorr, 증착 시간 2분이다.
이어서, 상기 결정화되지 않은 IGZO에 중앙부에 대응하는 영역에 개구부를 갖는 제1섀도 마스크를 배치하였다. 상기 중앙에 제1전자빔을 조사하여 활성화된 IGZO 반도체층을 하였다. 제1전자빔 조건은 Ar 10sccm, O2 0.3sccm 분위기, 25℃, RF 파워 300W, 조사 시간 5분, DC 파워는 500V이다. 전자빔 조사 후 기판의 온도가 260℃에 도달했다.
이어서, 상기 제1섀도 마스크를 제거하였다. 그리고 활성화된 IGZO 반도체층과 동일한 형상의 제2섀도 마스크를 활성화된 IGZO 반도체층과 중첩되도록 배치하였다. 제2섀도 마스크가 배치된 산화물층 상에 제2전자빔을 조사하여 도 4의 구성을 갖는 소스 전극과 드레인 전극을 형성하였다. 이때, 제2전자빔 조건은 Ar 10sccm 분위기, 25℃, RF 파워 300W, 조사 시간 5분, DC 파워는 500V이다.
2) 물성 결과
도 5 및 도 6은 본 발명의 섀도 마스크와 스퍼터링 공정을 통한 소스 전극과 드레인 전극의 전기적 특성을 나타낸 그래프이다.
도 5에서는 게이트 전압(VGS)을 0V~25V로 조절하고, 드레인 전압(VDS) 0V~14V 범위에서 드레인 전류를 측정하였다. 도 6에서는 드레인 전압(VDS)을 2V~10V 로 고정시키고, 게이트 전압(VGS) -5V~25V 범위에서 드레인 전류를 측정하였다.
도 5 및 도 6을 참조하면, as-deposited IGZO 패턴은 반도체 특성을 보이지 않고 금속 특성을 보인다. 게이트 전압에 상관없이 전류가 항상 흐르는 것을 알 수 있다.
도 7 및 도 8은 본 발명의 섀도 마스크와 전자빔 조사를 통한 IGZO 반도체층의 전기적 특성을 나타낸 그래프이다. 이 조건에서 얻은 결과로부터 전자 이동도를 계산하였다. 그 결과, IGZO 반도체층은 on/off 비율이 7.3×108을 보이고, 전자 이동도는 10.1cm2/Vs를 보였다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
10 : 기판
20 : 게이트
30 : 절연막
40 : 반도체층
50a : 소스 전극
50b : 드레인 전극

Claims (9)

  1. (a) 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계;
    (b) 상기 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계;
    (c) 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 반도체층에 대응하는 영역에 개구부를 포함하는 제1섀도 마스크를 배치하는 단계;
    (d) 상기 제1섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 제1전자빔을 조사하여 활성화된 반도체층을 형성하는 단계;
    (e) 상기 제1섀도 마스크를 제거하고, 상기 활성화된 반도체층과 동일한 형상의 제2섀도 마스크를 활성화된 반도체층과 중첩되도록 배치하는 단계;
    (f) 상기 제2섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막에 제2전자빔을 조사하여 소스 전극과 드레인 전극을 형성하는 단계; 및
    (g) 상기 제2섀도 마스크를 제거하는 단계;를 포함하고,
    상기 활성화된 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성되는 박막 트랜지스터의 제조 방법.
  2. 제1항에 있어서,
    상기 (b) 단계의 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계는 스퍼터링 공정으로 수행되는 박막 트랜지스터의 제조 방법.
  3. 제1항에 있어서,
    상기 (d) 단계 및 (f) 단계 중 어느 하나 이상은
    전자빔 조사 시, He, Ne, Ar, Kr 및 Xe 중 1종 이상을 포함하는 비활성 가스에 O, H, S, Se 및 Te 중 1종 이상을 포함하는 활성화 가스를 공급하여 수행되는 박막 트랜지스터의 제조 방법.
  4. 제1항에 있어서,
    상기 (d) 단계에서 제1전자빔 조사 및 상기 (f) 단계에서 제2전자빔 조사는 RF 파워 50~500W, DC 파워 50~5000V, 비활성 가스 및 활성화 가스 총 100부피%에 대하여, 활성화 가스 10부피% 이하, 조사 시간 1~10분, 공정온도 25℃~300℃에서 수행되며,
    상기 반도체층, 소스 전극 및 드레인 전극은 동일한 재질로 형성되는 박막 트랜지스터의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체층, 소스 전극 및 드레인 전극 각각은
    IGZO, IGZTO, IZTO, ZnO, IZO, ITO, ZTO, FTO, AZO, GZO 및 ZITO 중 1종 이상을 포함하는 산화물이거나,
    MoS2, WSe2, WS2, SnS2 및 MoSe2 중 1종 이상을 포함하는 전이금속 칼코겐화합물이거나,
    그래핀 및 질화붕소(HBN) 중 1종 이상을 포함하는 2차원 물질인 박막 트랜지스터의 제조 방법.
  6. (a) 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 절연막을 형성하는 단계;
    (b) 상기 절연막 상에 반도체층, 소스 - 드레인 전극 형성용 박막을 형성하는 단계;
    (c) 상기 반도체층, 소스 - 드레인 전극 형성용 박막의 반도체층에 대응하는 영역에 개구부를 포함하는 섀도 마스크를 배치하는 단계;
    (d) 상기 섀도 마스크가 배치된 반도체층, 소스 - 드레인 전극 형성용 박막 상에 전자빔을 조사하여 활성화된 반도체층을 형성하는 단계; 및
    (e) 상기 섀도 마스크를 제거하는 단계;를 포함하고,
    상기 (b) 단계의 반도체층, 소스 - 드레인 전극 형성용 박막은 RF 파워 10~1,000W, 공정 압력 1~10mTorr에서 형성되며,
    상기 활성화된 반도체층, 소스 전극 및 드레인 전극은 동일한 평면에 형성되는 박막 트랜지스터의 제조 방법.
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