KR102140068B1 - 태양 전지의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판에 또는 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는 단계를 포함하고, 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는, 비정질 반도체층을 형성하는 단계; 및 상기 비정질 반도체층에 이온 주입에 의하여 도펀트를 도핑하는 단계를 포함하여 형성된다.

Description

태양 전지의 제조 방법{METHOD FOR MANUFACTURING SOLAR CELL}
본 발명은 태양 전지의 제조 방법에 관한 것으로서, 좀더 상세하게는, 공정을 단순화하고 태양 전지의 특성을 개선할 수 있는 태양 전지의 제조 방법에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예상되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양광 에너지를 전기 에너지로 변환시키는 차세대 전지로서 각광받고 있다.
이러한 태양 전지에서는 다양한 층 및 전극을 설계에 따라 형성하는 것에 의하여 제조될 수 있다. 그런데 다양한 층 및 전극을 형성하는 것에 의하여 제조 공정이 복잡해지고 제조 비용이 상승하여 태양 전지의 생산성이 저하될 수 있다.
본 발명은 태양 전지 제조의 생산성을 향상할 수 있고 제조된 태양 전지의 특성을 향상할 수 있는 태양 전지의 제조 방법을 제공하고자 한다.
본 발명의 실시예에 따른 태양 전지의 제조 방법은, 반도체 기판에 또는 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계; 및 상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는 단계를 포함한다. 상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는, 비정질 반도체층을 형성하는 단계; 및 상기 비정질 반도체층에 이온 주입에 의하여 도펀트를 도핑하는 단계를 포함하여 형성된다.
상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는, 상기 도펀트를 도핑하는 단계 이후에 상기 비정질 반도체층을 열처리하여 다결정 구조를 가지도록 결정화하는 단계를 포함하여 형성될 수 있다.
상기 제1 도전형 영역은 상기 반도체 기판의 일면에 또는 상기 반도체 기판의 일면 위에 형성되고, 상기 제2 도전형 영역은 상기 반도체 기판의 타면에 또는 상기 반도체 기판의 타면 위에 형성될 수 있다.
상기 제1 도전형 영역 및 상기 제2 도전형 영역은, 상기 반도체 기판의 동일한 면 위에 형성될 수 있다.
상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 진성(intrinsic)을 가질 수 있다.
상기 도펀트를 도핑하는 단계는, 상기 비정질 반도체층의 일부에 제1 도전형 도펀트를 도핑하는 단계; 및 상기 비정질 반도체층의 다른 일부에 상기 제1 도전형 도펀트와 반대되는 도전형을 가지는 제2 도전형 도펀트를 도핑하는 단계를 포함할 수 있다.
상기 제1 도전형 도펀트를 도핑하는 단계에서 형성되는 제1 도전형 영역과, 상기 제2 도전형 영역을 도핑하는 단계에서 형성되는 제2 도전형 영역 사이에 배리어 영역이 위치할 수 있다.
상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 제1 도전형 도펀트를 구비하여 제1 도전형을 가질 수 있다.
상기 비정질 반도체층의 도전형과 상기 반도체 기판의 베이스 영역의 도전형이 서로 반대될 수 있다.
상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 상기 제1 도전형 도펀트를 구비하여 상기 제1 도전형을 가질 수 있다. 상기 비정질 반도체층에 도펀트를 도핑하는 단계는, 상기 비정질 반도체층의 일부에 부분적으로 상기 제1 도전형 도펀트와 반대되는 도전형을 가지는 상기 제2 도전형 도펀트를 도핑하는 단계를 포함할 수 있다.
상기 제2 도전형 도펀트가 도핑된 영역에서 상기 제2 도전형 도펀트의 도핑 농도가 상기 제1 도전형 도펀트의 도핑 농도보다 높을 수 있다.
상기 제2 도전형 도펀트를 도핑하는 단계는, 상기 제2 도전형 도펀트가 도핑된 영역의 바깥에 상기 제2 도전형 도펀트의 도핑 농도가 점진적으로 작아지는 천이 영역을 형성할 수 있다.
상기 제2 도전형 도펀트를 도핑하는 단계는 마스크를 사용하는 이온 주입법에 의하여 수행되며, 상기 마스크는 상기 제2 도전형 도펀트가 통과하는 개구부의 측면이 경사지게 형성될 수 있다.
상기 마스크의 상기 개구부의 측면은 상기 개구부의 면적이 상기 비정질 반도체층에 가까워질수록 커지도록 경사지게 형성될 수 있다.
상기 비정질 반도체층에 도펀트를 도핑하는 단계 이후에, 상기 제2 도전형 도펀트가 도핑되지 않은 영역의 일부에 부분적으로 상기 제1 도전형 도펀트를 추가 도핑하는 단계를 더 포함할 수 있다.
상기 제1 도전형 도펀트를 추가 도핑하는 상기 제2 도전형 도펀트가 도핑되지 않은 영역의 일부는 상기 전극이 연결될 수 있다.
상기 비정질 반도체층을 형성하는 단계 이전, 및 상기 상기 비정질 반도체층을 형성하는 단계와 상기 비정질 반도체층에 도펀트를 도핑하는 단계 사이 중 적어도 어느 하나에, 시드층을 형성하는 단계를 더 포함할 수 있다.
상기 시드층은, 미세 결정 반도체층, 반도체 나노 입자, 반도체 나노 와이어, 또는 금속층을 포함할 수 있다.
상기 비정질 반도체층을 형성하는 단계 이전에 제1 미세 결정 반도체층을 형성하는 단계를 더 포함하고, 상기 비정질 반도체층을 형성하는 단계와 상기 비정질 반도체층에 도펀트를 도핑하는 단계 사이에 상기 비정질 반도체층 위에 제2 미세 결정 반도체층을 형성하는 단계를 더 포함할 수 있다. 상기 제1 및 제2 미세 결정 반도체층은 상기 비정질 반도체층을 형성하는 장비 내에서 연속 공정에 의하여 형성되고, 상기 제1 및 제2 미세 결정 반도체층이 상기 시드층으로 사용될 수 있다.
상기 제1 미세 결정 반도체층은 진성을 가지고, 상기 제2 미세 결정 반도체층은, 상기 비정질 반도체층이 도전형을 가질 때에는 상기 비정질 반도체층과 동일한 도전형을 가지고, 상기 비정질 반도체층이 진성일 경우에는 진성을 가질 수 있다.
본 실시예에서 따른 태양 전지에서는 비정질 반도체층에 도펀트를 도핑하여 도핑을 효과적으로 제어할 수 있고 활성화 열처리 온도를 낮출 수 있다. 도펀트의 도핑 후에 비정질 반도체층을 재결정화하는 것에 의하여 도전형 영역이 다결정 구조를 가지도록 하는 것에 의하여 도전형 영역의 열적 안정성을 향상할 수 있다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 일 예를 도시한 단면도이다.
도 2는 도 1에 도시한 태양 전지의 개략적인 후면 평면도이다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이다.
도 4a 내지 도 4k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 공정도들이다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계를 도시한 흐름도이다.
도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계를 도시한 공정도이다.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나 본 발명이 이러한 실시예에 한정되는 것은 아니며 다양한 형태로 변형될 수 있음은 물론이다.
도면에서는 본 발명을 명확하고 간략하게 설명하기 위하여 설명과 관계 없는 부분의 도시를 생략하였으며, 명세서 전체를 통하여 동일 또는 극히 유사한 부분에 대해서는 동일한 도면 참조부호를 사용한다. 그리고 도면에서는 설명을 좀더 명확하게 하기 위하여 두께, 넓이 등을 확대 또는 축소하여 도시하였는바, 본 발명의 두께, 넓이 등은 도면에 도시된 바에 한정되지 않는다.
그리고 명세서 전체에서 어떠한 부분이 다른 부분을 "포함"한다고 할 때, 특별히 반대되는 기재가 없는 한 다른 부분을 배제하는 것이 아니며 다른 부분을 더 포함할 수 있다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 위치하는 경우도 포함한다. 층, 막, 영역, 판 등의 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 위치하지 않는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 구조를 먼저 설명한 다음, 실시예에 따른 제조 방법을 상세하게 설명한다.
도 1은 본 발명의 실시예에 따른 태양 전지의 제조 방법에 의하여 제조될 수 있는 태양 전지의 일 예를 도시한 단면도이다. 도 2는 도 1에 도시한 태양 전지의 개략적인 후면 평면도이다.
도 1은 본 발명의 실시예에 따른 태양 전지의 단면도이고, 도 2는 도 1에 도시한 태양 전지의 부분 후면 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 태양 전지(100)는, 베이스 영역(110)을 포함하는 반도체 기판(10)과, 반도체 기판(10)에 또는 반도체 기판(10) 위에 형성되는 도전형 영역(32, 34)을 포함하고, 도전형 영역(32, 34)에 연결되는 전극(42, 44)을 포함할 수 있다. 이때, 도전형 영역(32, 34)은 터널링층(20)을 사이에 두고 반도체 기판(10)의 일면(일 예로, 반도체 기판(10)의 후면) 위에 위치할 수 있다. 그리고 태양 전지(100)는 패시베이션막(24), 반사 방지막(26), 절연층(또는 후면 패시베이션막)(40) 등을 더 포함할 수 있다. 이를 좀더 상세하게 설명한다.
반도체 기판(10)은 제2 도전형 도펀트를 상대적으로 낮은 도핑 농도로 포함하는 베이스 영역(110)을 포함할 수 있다. 본 실시예의 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 결정질(단결정 또는 다결정) 실리콘을 포함할 수 있다. 일 예로, 베이스 영역(110)은 제2 도전형 도펀트를 포함하는 단결정 실리콘 기판(일 예로, 단결정 실리콘 웨이퍼)으로 구성될 수 있다. 그리고 제2 도전형 도펀트는 n형 또는 p형일 수 있다. n형 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있고, p형 도펀트로는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 일 예로, 베이스 영역(110)이 n형을 가지면 베이스 영역(110)과 광전 변환에 의하여 캐리어를 형성하는 접합(일 예로, 터널링층(20)을 사이에 둔 pn 접합)을 형성하는 p형의 제1 도전형 영역(32)을 넓게 형성하여 광전 변환 면적을 증가시킬 수 있다. 또한, 이 경우에는 넓은 면적을 가지는 제1 도전형 영역(32)이 이동 속도가 상대적으로 느린 정공을 효과적으로 수집하여 광전 변환 효율 향상에 좀더 기여할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
그리고 반도체 기판(10)은 전면 쪽에 위치하는 전면 전계 영역(130)을 포함할 수 있다. 전면 전계 영역(130)은 베이스 영역(110)과 동일한 도전형 또는 이와 반대되는 도전형을 가지면서 베이스 영역(110)보다 높은 도핑 농도를 가질 수 있다.
본 실시예에서는 전면 전계 영역(130)이 반도체 기판(10)에 제2 도전형 도펀트를 상대적으로 높은 도핑 농도로 도핑하여 형성된 도핑 영역으로 구성된 것을 예시하였다. 이에 따라 전면 전계 영역(130)이 제2 도전형을 가지는 결정질(단결정 또는 다결정) 반도체로 구성되어 반도체 기판(10)의 일부를 구성하게 된다. 일 예로, 전면 전계 영역(130)은 제2 도전형을 가지는 단결정 반도체 기판(일 예로, 단결정 실리콘 웨이퍼 기판)의 일부분으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 반도체 기판(10)과 다른 별개의 반도체층(예를 들어, 비정질 반도체층, 미세 결정 반도체층, 또는 다결정 반도체층)에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수도 있다. 또는, 전면 전계 영역(130)이 반도체 기판(10)에 인접하여 형성된 층(예를 들어, 패시베이션막(24) 및/또는 반사 방지막(26))의 고정 전하에 의하여 도핑된 것과 유사한 역할을 하는 전계 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 다양한 구조의 전면 전계 영역(130)을 형성할 수 있다.
본 실시예에서 반도체 기판(10)의 전면은 텍스쳐링(texturing)되어 피라미드 등의 형태의 요철을 가질 수 있다. 이와 같은 텍스쳐링에 의해 반도체 기판(10)의 전면 등에 요철이 형성되면, 반도체 기판(10)의 전면을 통하여 입사되는 광의 반사율을 낮출 수 있다. 따라서 베이스 영역(110)과 제1 도전형 영역(32)에 의하여 형성된 pn 접합까지 도달하는 광의 양을 증가시킬 수 있어, 광 손실을 최소화할 수 있다.
그리고 반도체 기판(10)의 후면은 경면 연마 등에 의하여 전면보다 낮은 표면 거칠기를 가지는 상대적으로 매끈하고 평탄한 면으로 이루어질 수 있다. 본 실시예와 같이 반도체 기판(10)의 후면 쪽에 제1 및 제2 도전형 영역(32, 34)이 함께 형성되는 경우에는 반도체 기판(10)의 후면의 특성에 따라 태양 전지(100)의 특성이 크게 달라질 수 있기 때문이다. 이에 따라 반도체 기판(10)의 후면에는 텍스쳐링에 의한 요철을 형성하지 않아 패시베이션 특성을 향상할 수 있고, 이에 의하여 태양 전지(100)의 특성을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 경우에 따라 반도체 기판(10)의 후면에 텍스쳐링에 의한 요철을 형성할 수도 있다. 그 외의 다양한 변형도 가능하다.
반도체 기판(10)의 후면 위에는 터널링층(20)이 형성된다. 터널링층(20)에 의하여 반도체 기판(10)의 후면의 계면 특성을 향상할 수 있으며 광전 변환에 의하여 생성된 캐리어가 터널링 효과에 의하여 원활하게 전달되도록 한다. 이러한 터널링층(20)은 캐리어가 터널링 될 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다. 예를 들어, 터널링층(20)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 진성 비정질 실리콘, 진성 다결정 실리콘 등을 포함할 수 있다. 이때, 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다. 이에 따라 반도체 기판(10)의 후면을 전체적으로 패시베이션할 수 있고, 별도의 패터닝 없이 쉽게 형성될 수 있다.
터널링 효과를 충분하게 구현할 수 있도록 터널링층(20)의 두께(T1)는 패시베이션막(24), 반사 방지막(26) 및/또는 절연층(40)의 두께보다 작을 수 있다. 일 예로, 터널링층(20)의 두께(T1)가 10nm 이하일 수 있고, 0.5nm 내지 10nm(좀더 구체적으로는, 0.5nm 내지 5nm, 일 예로, 1nm 내지 4nm)일 수 있다. 터널링층(20)의 두께(T1)가 10nm를 초과하면 터널링이 원할하게 일어나지 않아 태양 전지(100)가 작동하지 않을 수 있고, 터널링층(20)의 두께(T1)가 0.5nm 미만이면 원하는 품질의 터널링층(20)을 형성하기에 어려움이 있을 수 있다. 터널링 효과를 좀더 향상하기 위해서는 터널링층(20)의 두께(T1)가 0.5nm 내지 5nm(좀더 구체적으로 1nm 내지 4nm)일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 터널링층(20)의 두께(T1)가 다양한 값을 가질 수 있다.
터널링층(20) 위에는 도전형 영역(32, 34)이 위치할 수 있다. 좀더 구체적으로, 도전형 영역(32, 34)은 제1 도전형 도펀트를 가져 제1 도전형을 나타내는 제1 도전형 영역(32)과, 제2 도전형 도펀트를 가져 제2 도전형을 나타내는 제2 도전형 영역(34)을 포함할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치할 수 있다.
제1 도전형 영역(32)은 베이스 영역(110)과 터널링층(20)을 사이에 두고 pn 접합(또는 pn 터널 접합)을 형성하여 광전 변환에 의하여 캐리어를 생성하는 에미터 영역을 구성한다.
이때, 제1 도전형 영역(32)은 베이스 영역(110)과 반대되는 제1 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)를 포함할 수 있다. 본 실시예에서는 제1 도전형 영역(32)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제1 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제1 도전형 영역(32)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제1 도전형 영역(32)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제1 도전형 도펀트를 도핑하여 형성될 수 있다.
이때, 제1 도전형 도펀트는 베이스 영역(110)과 반대되는 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제1 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다. 제1 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다.
제2 도전형 영역(34)은 후면 전계(back surface field)를 형성하여 반도체 기판(10)의 표면(좀더 정확하게는, 반도체 기판(10)의 후면)에서 재결합에 의하여 캐리어가 손실되는 것을 방지하는 후면 전계 영역을 구성한다.
이때, 제2 도전형 영역(34)은 베이스 영역(110)과 동일한 제2 도전형 도펀트를 포함하는 반도체(일례로, 실리콘)을 포함할 수 있다. 본 실시예에서는 제2 도전형 영역(34)이 반도체 기판(10) 위(좀더 명확하게는, 터널링층(20) 위)에서 반도체 기판(10)과 별개로 형성되며 제2 도전형 도펀트가 도핑된 반도체층으로 구성된다. 이에 따라 제2 도전형 영역(34)은 반도체 기판(10) 상에 쉽게 형성될 수 있도록 반도체 기판(10)과 다른 결정 구조를 가지는 반도체층으로 구성될 수 있다. 예를 들어, 제2 도전형 영역(34)은 증착 등의 다양한 방법에 의하여 쉽게 제조될 수 있는 비정질 반도체, 미세 결정 반도체, 또는 다결정 반도체(일 예로, 비정질 실리콘, 미세 결정 실리콘, 또는 다결정 실리콘) 등에 제2 도전형 도펀트를 도핑하여 형성될 수 있다.
이때, 제2 도전형 도펀트는 베이스 영역(110)과 동일한 도전형을 나타낼 수 있는 도펀트이면 족하다. 즉, 제2 도전형 도펀트가 n형일 경우에는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소를 사용할 수 있다. 제2 도전형 도펀트가 p형일 경우에는 보론(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등의 3족 원소를 사용할 수 있다.
그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)이 위치하여 제1 도전형 영역(32)과 제2 도전형 영역(34)을 서로 이격시킬 수 있다. 제1 도전형 영역(32)과 제2 도전형 영역(34)이 서로 접촉하는 경우에는 션트(shunt)가 발생하여 태양 전지(100)의 성능을 저하시킬 수 있다. 이에 따라 본 실시예에서는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 배리어 영역(36)을 위치시켜 불필요한 션트를 방지할 수 있다.
배리어 영역(36)은 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에서 이들을 실질적으로 절연할 수 있는 다양한 물질을 포함할 수 있다. 즉, 배리어 영역(36)으로 도핑되지 않은(즉, 언도프트) 절연 물질(일례로, 산화물, 질화물) 등을 사용할 수 있다. 또는, 배리어 영역(36)이 진성(intrinsic) 반도체를 포함하는 진성 영역으로 구성될 수도 있다. 이때, 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36)이 동일 평면 상에서 형성되며 실질적으로 동일한 두께를 가지며 동일한 반도체(일례로, 비정질 실리콘, 미세 결정 실리콘, 다결정 실리콘)로 구성되되, 실질적으로 도펀트를 포함하지 않을 수 있다. 일 예로, 반도체 물질을 포함하는 반도체층을 형성한 다음, 반도체층의 일부 영역에 제1 도전형 도펀트를 도핑하여 제1 도전형 영역(32)을 형성하고 다른 영역 중 일부에 제2 도전형 도펀트를 도핑하여 제2 도전형 영역(34)을 형성하면, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 형성되지 않은 영역이 배리어 영역(36)을 구성하게 될 수 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 제조 방법을 단순화할 수 있다.
일 예로, 배리어 영역(36)의 폭(또는 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이의 거리)(W)은 1um 내지 100um의 폭을 가질 수 있다. 배리어 영역(36)의 폭이 1um 미만인 것은 제조 공정 상 제조가 어려울 수 있고 션트를 방지하는 효과가 충분하지 않을 수 있다. 배리어 영역(36)의 폭이 100um를 초과하면 배리어 영역(36)의 면적이 커져서 제1 및 제2 도전형 영역(32, 34)의 면적이 줄어들고 이에 따라 태양 전지(100)의 효율이 저하될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 배리어 영역(36)의 폭(W)이 다양한 값을 가질 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 따라서, 배리어 영역(36)을 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 별도로 형성한 경우에는 배리어 영역(36)의 두께가 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다를 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 쇼트를 좀더 효과적으로 막기 위하여 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)보다 더 두꺼운 두께를 가질 수도 있다. 또는, 배리어 영역(36)을 형성하기 위한 원료를 절감하기 위하여 배리어 영역(36)의 두께를 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 두께보다 작게 할 수도 있다. 이외 다양한 변형이 가능함은 물론이다. 또한, 배리어 영역(36)의 기본 구성 물질이 제1 도전형 영역(32) 및 제2 도전형 영역(34)과 다른 물질을 포함할 수도 있다. 또는, 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34) 사이에 위치한 빈 공간(예를 들어, 트렌치)으로 구성될 수도 있다.
그리고 배리어 영역(36)이 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 일부만을 이격시키도록 형성될 수도 있다. 이에 의하면 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 경계의 다른 일부는 서로 접촉할 수도 있다. 또한, 배리어 영역(36)이 반드시 구비되어야 하는 것은 아니며, 제1 도전형 영역(32)과 제2 도전형 영역(34)이 전체적으로 접촉하여 형성되는 것도 가능하다. 그 외의 다양한 변형이 가능하다.
본 실시예에서 베이스 영역(110)과 동일한 도전형을 가지는 제2 도전형 영역(34)의 면적보다 베이스 영역(110)과 다른 도전형을 가지는 제1 도전형 영역(32)의 면적을 넓게 형성할 수 있다. 이에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 사이에서 터널링층(20)을 통하여 형성되는 pn 접합을 좀더 넓게 형성할 수 있다. 이때, 베이스 영역(110) 및 제2 도전형 영역(34)이 n형의 도전형을 가지고 제1 도전형 영역(32)이 p형의 도전형을 가질 경우에, 넓게 형성된 제1 도전형 영역(32)에 의하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다. 이러한 제1 도전형 영역(32) 및 제2 도전형 영역(34) 및 배리어 영역(36)의 평면 구조는 추후에 도 2를 참조하여 좀더 상세하게 설명한다.
본 실시예에서는 도전형 영역(32, 34)이 터널링층(20)을 사이에 두고 반도체 기판(10)의 후면 위에 위치하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 터널링층(20)이 구비되지 않고 도전형 영역(32, 34)이 반도체 기판(10)에 도펀트를 도핑하여 형성된 도핑 영역으로 구성되는 것도 가능하다. 즉, 도전형 영역(32, 34)의 적어도 일부가 반도체 기판(10)의 일부를 구성하는 단결정 반도체 구조의 도핑 영역으로 구성될 수도 있다. 그 외의 다양한 방법에 의하여 도전형 영역(32, 34)이 형성될 수 있다.
제1 도전형 영역(32) 및 제2 도전형 영역(34)과 배리어 영역(36) 위에 절연층(40)이 형성될 수 있다. 절연층(40)은 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 연결되어야 하지 않을 전극(즉, 제1 도전형 영역(32)의 경우에는 제2 전극(44), 제2 도전형 영역(34)의 경우에는 제1 전극(42))과 연결되는 것을 방지하고, 제1 도전형 영역(32) 및 제2 도전형 영역(34)을 패시베이션하는 효과를 가질 수도 있다. 절연층(40)은 제1 도전형 영역(32)을 노출하는 제1 개구부(402)와, 제2 도전형 영역(34)을 노출하는 제2 개구부(404)를 구비한다.
이러한 절연층(40)은 터널링층(20)과 같거나 그보다 두꺼운 두께로 형성될 수 있다. 이에 의하여 절연 특성 및 패시베이션 특성을 향상할 수 있다. 절연층(40)은 다양한 절연 물질(예를 들어, 산화물, 질화물 등)으로 이루어질 수 있다. 일례로, 절연층(40)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, Al2O3, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 절연층(40)이 다양한 물질을 포함할 수 있음은 물론이다.
반도체 기판(10)의 후면에 위치하는 전극(42, 44)은, 제1 도전형 영역(32)에 전기적 및 물리적으로 연결되는 제1 전극(42)과, 제2 도전형 영역(34)에 전기적 및 물리적으로 연결되는 제2 전극(44)을 포함한다.
이때, 제1 전극(42)은 절연층(40)의 제1 개구부(402)를 통하여 제1 도전형 영역(32)에 연결되고, 제2 전극(44)은 절연층(40)의 제2 개구부(404)를 통하여 제2 도전형 영역(34)에 연결된다. 이러한 제1 및 제2 전극(42, 44)으로는 다양한 금속 물질을 포함할 수 있다. 그리고 제1 및 제2 전극(42, 44)은 서로 전기적으로 연결되지 않으면서 제1 도전형 영역(32) 및 제2 도전형 영역(34)에 각기 연결되어 생성된 캐리어를 수집하여 외부로 전달할 수 있는 다양한 평면 형상을 가질 수 있다. 즉, 본 발명이 제1 및 제2 전극(42, 44)의 평면 형상에 한정되는 것은 아니다.
반도체 기판(10)의 전면 위(좀더 정확하게는, 반도체 기판(10)의 전면에 형성된 전면 전계 영역(130) 위)에 패시베이션막(24) 및/또는 반사 방지막(26)이 위치할 수 있다. 실시예에 따라, 반도체 기판(10) 위에 패시베이션막(24)만 형성될 수도 있고, 반도체 기판(10) 위에 반사 방지막(26)만 형성될 수도 있고, 또는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 위치할 수도 있다. 도면에서는 반도체 기판(10) 위에 패시베이션막(24) 및 반사 방지막(26)이 차례로 형성되어, 반도체 기판(10)이 패시베이션막(24)과 접촉 형성되는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 반도체 기판(10)이 반사 방지막(26)에 접촉 형성되는 것도 가능하며, 그 외의 다양한 변형이 가능하다.
패시베이션막(24) 및 반사 방지막(26)은 실질적으로 반도체 기판(10)의 전면에 전체적으로 형성될 수 있다. 여기서, 전체적으로 형성되었다 함은 물리적으로 완벽하게 모두 형성된 것뿐만 아니라, 불가피하게 일부 제외된 부분이 있는 경우를 포함한다.
패시베이션막(24)은 반도체 기판(10)의 전면에 접촉하여 형성되어 반도체 기판(10)의 전면 또는 벌크 내에 존재하는 결함을 부동화 시킨다. 이에 의하여 소수 캐리어의 재결합 사이트를 제거하여 태양 전지(100)의 개방 전압을 증가시킬 수 있다. 반사 방지막(26)은 반도체 기판(10)의 전면으로 입사되는 광의 반사율을 감소시킨다. 이에 의하여 반도체 기판(10)의 전면을 통해 입사되는 광의 반사율이 낮추는 것에 의하여 베이스 영역(110)과 제1 도전형 영역(32)의 계면에 형성된 pn 접합까지 도달되는 광량을 증가시킬 수 있다. 이에 따라 태양 전지(100)의 단락 전류(Isc)를 증가시킬 수 있다. 이와 같이 패시베이션막(24) 및 반사 방지막(26)에 의해 태양 전지(100)의 개방 전압과 단락 전류를 증가시켜 태양 전지(100)의 효율을 향상할 수 있다.
패시베이션막(24) 및/또는 반사 방지막(26)은 다양한 물질로 형성될 수 있다. 일례로, 패시베이션막(24)은 실리콘 질화막, 수소를 포함한 실리콘 질화막, 실리콘 산화막, 실리콘 산화 질화막, 알루미늄 산화막, MgF2, ZnS, TiO2 및 CeO2로 이루어진 군에서 선택된 어느 하나의 단일막 또는 2개 이상의 막이 조합된 다층막 구조를 가질 수 있다. 일 예로, 패시베이션막(24)은 실리콘 산화물을 포함하고, 반사 방지막(26)은 실리콘 질화물을 포함할 수 있다.
이하에서는 도 2를 참조하여, 제1 도전형 영역(32) 및 제2 도전형 영역(34), 배리어 영역(36), 그리고 제1 및 제2 전극(42, 44)의 평면 형상을 상세하게 설명한다.
도 2를 참조하면, 본 실시예에서는, 복수 개의 제1 도전형 영역(32)과 복수 개의 제2 도전형 영역(34)은 각기 스트라이프 형상을 이루도록 길게 형성될 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34)은 이들의 길이 방향과 교차하는 방향에서 하나씩 서로 교번하여 위치하고 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에 이들을 이격하는 배리어 영역(36)이 위치할 수 있다. 도면에 도시하지는 않았지만, 서로 이격된 복수 개의 제1 도전형 영역(32)이 일측 가장자리에서 서로 연결될 수 있고, 서로 이격된 복수 개의 제2 도전형 영역(34)이 타측 가장자리에서 서로 연결될 수 있다.
그러나 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 다른 실시예로, 제2 도전형 영역(34)이 아일랜드 형상(또는 도트 형상)을 가지면서 서로 이격되어 복수 개 구비되고, 배리어 영역(36)이 제2 도전형 영역(34)을 둘러싸는 형상(일 예로, 환형 형상 또는 고리 형상)을 가지며, 제1 도전형 영역(32)은 제2 도전형 영역(34) 및 배리어 영역(36)을 제외한 부분에 전체적으로 형성될 수 있다. 이에 의하면 제2 도전형 영역(34)의 면적을 좀더 줄여 제1 도전형 영역(34)의 면적을 좀더 늘릴 수 있다. 그 외에도 제1 및 제2 도전형 영역(32, 34)의 형상은 다양하게 변형 가능하다.
이때, 제1 도전형 영역(32)의 면적이 제2 도전형 영역(34)의 면적보다 클 수 있다. 일례로, 제1 도전형 영역(32) 및 제2 도전형 영역(34)의 면적은 이들의 폭을 다르게 하는 것에 의하여 조절될 수 있다. 즉, 제1 도전형 영역(32)의 폭(W1)이 제2 도전형 영역(34)의 폭(W2)보다 클 수 있다. 이에 의하여 에미터 영역을 구성하는 제1 도전형 영역(32)의 면적을 충분하게 형성하여 광전 변환이 넓은 영역에서 일어나도록 할 수 있다. 이때, 제1 도전형 영역(32)이 p형을 가질 경우에 제1 도전형 영역(32)의 면적을 충분하게 확보하여 이동 속도가 상대적으로 느린 정공을 효과적으로 수집할 수 있다.
그리고 제1 전극(42)이 제1 도전형 영역(32)에 대응하여 스트라이프 형상으로 형성되고, 제2 전극(44)이 제2 도전형 영역(34)에 대응하여 스트라이프 형상으로 형성될 수 있다. 좀더 상세하게는, 제1 전극(42)은 복수 개의 제1 도전형 영역(32)에 각기 대응하는 복수 개의 제1 전극(42)(좀더 정확하게는, 복수 개의 제1 핑거 라인)을 포함할 수 있다. 이와 유사하게, 제2 전극(44)은 복수 개의 제2 도전형 영역(34)에 각기 대응하는 복수 개의 제2 전극(44)(좀더 정확하게는, 복수 개의 제2 핑거 라인)을 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
본 실시예에 따른 태양 전지(100)에 광이 입사되면 베이스 영역(110)과 제1 도전형 영역(32) 사이에 형성된 pn 접합에서의 광전 변환에 의하여 전자와 정공이 생성되고, 생성된 정공 및 전자는 터널링층(20)을 터널링하여 각기 제1 도전형 영역(32) 및 제2 도전형 영역(34)로 이동한 후에 제1 및 제2 전극(42, 44)으로 이동한다. 이에 의하여 전기 에너지를 생성하게 된다.
본 실시예에와 같이 반도체 기판(10)의 후면에 전극(42, 44)이 형성되고 반도체 기판(10)의 전면에는 전극이 형성되지 않는 후면 전극 구조의 태양 전지(100)에서는 반도체 기판(10)의 전면에서 쉐이딩 손실(shading loss)를 최소화할 수 있다. 이에 의하여 태양 전지(100)의 효율을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다.
상술한 바와 같이 우수한 특성을 가지는 구조의 태양 전지의 제조 방법의 일 실시예를, 도 3, 그리고 도 4a 내지 도 4k를 참조하여, 상세하게 설명한다.
도 3은 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 흐름도이고, 도 4a 내지 도 4k는 본 발명의 일 실시예에 따른 태양 전지의 제조 방법을 도시한 공정도들이다.
도 3을 참조하면, 본 실시예에 따른 태양 전지의 제조 방법은, 도전형 영역을 형성하는 단계(ST20) 및 전극을 형성하는 단계(ST50)를 포함한다. 그리고 도전형 영역을 형성하는 단계(ST20) 전에 터널링층을 형성하는 단계(ST10)를 먼저 수행할 수 있고, 도전형 영역을 형성하는 단계(ST20)와 전극을 형성하는 단계(ST50) 사이에 전면 전계층을 형성하는 단계(ST30)와 절연층을 형성하는 단계(ST40)를 포함할 수 있다. 도전형 영역을 형성하는 단계(ST20)는, 진성 비정질 반도체층을 형성하는 단계(ST22)와, 제1 도전형 도펀트를 도핑하는 단계(ST24)와, 제2 도전형 도펀트를 도핑하는 단계(ST25)와, 재결정화하는 단계(ST26)를 포함한다. 그리고 진성 비정질 반도체층을 형성하는 단계(ST22) 이전에 제1 미세 결정 반도체층을 형성하는 단계(ST21)를 포함할 수 있고, 진성 비정질 반도체층을 형성하는 단계(ST22) 이후에 제2 미세 결정 반도체층을 형성하는 단계(ST23)를 포함할 수 있다. 이를 도 4a 내지 도 4k와 함께 좀더 상세하게 설명한다.
먼저, 도 4a에 도시한 바와 같이, 제2 도전형 도펀트를 가지는 베이스 영역(110)으로 구성되는 반도체 기판(10)을 준비한다. 본 실시예에서 반도체 기판(10)은 n형의 도펀트를 가지는 실리콘 기판(일 예로, 실리콘 웨이퍼)으로 이루어질 수 있다. n형의 도펀트로는 인(P), 비소(As), 비스무스(Bi), 안티몬(Sb) 등의 5족 원소가 사용될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 베이스 영역(110)이 p형의 도펀트를 가질 수도 있다.
이때, 반도체 기판(10)의 전면 및 후면 중 적어도 한 면이 요철을 가지도록 텍스쳐링될 수 있다. 반도체 기판(10)의 표면의 텍스처링으로는 습식 또는 건식 텍스처링을 사용할 수 있다. 습식 텍스처링은 텍스처링 용액에 반도체 기판(10)을 침지하는 것에 의해 수행될 수 있으며, 공정 시간이 짧은 장점이 있다. 건식 텍스처링은 다이아몬드 그릴 또는 레이저 등을 이용하여 반도체 기판(10)의 표면을 깍는 것으로, 요철을 균일하게 형성할 수 있는 반면 공정 시간이 길고 반도체 기판(10)에 손상이 발생할 수 있다. 그 외에 반응성 이온 식각(RIE) 등에 의하여 반도체 기판(10)을 텍스쳐링 할 수도 있다. 이와 같이 본 발명에서는 다양한 방법으로 반도체 기판(10)을 텍스쳐링 할 수 있다.
일 예로, 반도체 기판(10)의 전면이 요철을 가지도록 텍스쳐링되고, 반도체 기판(10)의 후면이 경면 연마 등에 의하여 처리되어 반도체 기판(10)의 전면보다 작은 표면 거칠기를 가지는 편평한 면으로 구성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 구조의 반도체 기판(10)을 사용할 수 있다.
이어서, 도 4b에 도시한 바와 같이, 터널링층을 형성하는 단계(ST10)에서는 반도체 기판(10)의 후면에 터널링층(20)을 형성한다. 터널링층(20)은 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
여기서, 터널링층(20)은, 일례로, 열적 성장법, 증착법(예를 들어, 화학 기상 증착법(PECVD), 원자층 증착법(ALD)) 등에 의하여 형성될 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 다양한 방법에 의하여 제1 터널링층(20)이 형성될 수 있다.
이어서, 도 4c 내지 도 4g에 도시한 바와 같이, 도전형 영역을 형성하는 단계(ST20)에서는 터널링층(20) 위에 제1 도전형 영역(32)과 제2 도전형 영역(34)을 형성한다. 이를 좀더 구체적으로 설명하면 다음과 같다.
즉, 도 4c에 도시한 바와 같이, 제1 미세 결정 반도체층을 형성하는 단계(ST21)에서는 터널링층(20) 위에 제1 미세 결정 반도체층(30a)을 형성할 수 있다. 제1 미세 결정 반도체층(30a)은 추후에 비정질 반도체층(도 4d의 참조부호 30b)를 재결정하는 열처리에서 시드층으로 기능할 수 있다. 이에 대해서는 추후에 좀더 상세하게 설명한다. 이러한 제1 미세 결정 반도체층(30a)은 이후에 형성될 비정질 반도체층(도 4d의 참조부호 30b, 이하 동일)을 형성하는 장비 내에서 공정 조건을 다르게 하는 것에 의하여 별도의 공정 추가 없이 연속 공정에 의하여 형성될 수 있다. 즉, 제1 미세 결정 반도체층(30a)은 비정질 반도체층(30b)과 인-시츄(in-situ) 공정에 의하여 헝성될 수 있다. 제1 미세 결정 반도체층(30a)은 진성일 수 있다. 이는 추후에 형성될 비정질 반도체층(30b)이 진성을 가지므로 공정 조건 변화를 최소화하기 위함이다. 즉, 제1 또는 제2 도전형 도펀트의 도핑을 위한 별도의 물질을 추가하지 않고 제1 미세 결정 반도체층(30a)을 형성하기 위함이다. 그러나 이러한 미세 결정 반도체층(30a)이 반드시 형성되어야 하는 것은 아니며, 생략될 수 있다.
제1 미세 결정 반도체층(30a)은 시드층으로 기능할 수 있는 다양한 두께를 가질 수 있다. 예를 들어, 제1 미세 결정 반도체층(30a)은 5nm 내지 30nm의 두께를 가질 수 있다. 제1 미세 결정 반도체층(30a)의 두께가 5nm 미만이면 균일하게 제1 미세 결정 반도체층(30a)을 형성하기 어려울 수 있고, 30nm를 초과하면 불필요하게 제1 미세 결정 반도체층(30a)의 두께가 두꺼워질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 미세 결정 반도체층(30a)이 다양한 두께를 가질 수 있다.
이어서, 도 4d에 도시한 바와 같이, 진성 비정질층을 형성하는 단계(ST22)에서는 터널링층(20) 위에 진성을 가지는 비정질 반도체층(30b)을 형성한다. 본 실시예에서 비정질 반도체층(30b)은 증착 등에 의하여 쉽게 터널링층(20) 위에 형성될 수 있도록 비정질 반도체 구조를 가질 수 있다. 비정질 반도체층(30b)은 도전형 영역을 실질적으로 구성하는 영역으로서 제1 미세 결정 반도체층(30a)보다 두꺼운 두께를 가지면서 반도체 기판(10)의 후면에 전체적으로 형성될 수 있다.
본 실시예에서는 비정질 반도체층(30b)이 진성일 수 있다. 이와 같이 비정질 반도체층(30b)이 진성을 가지면 제1 또는 제2 도전형 도펀트의 도핑에 의하여 쉽게 원하는 도핑 농도를 구현할 수 있다.
비정질 반도체층(30b)은 제1 또는 제2 미세 결정 반도체층(30a, 30c)보다 두꺼운 두께를 가질 수 있다. 예를 들어, 비정질 반도체층(30b)는 10nm 내지 200nm의 두께를 가질 수 있다. 비정질 반도체층(30b)의 두께가 10nm 미만이면 비정질 반도체층(30b)을 형성한 효과가 충분하지 않을 수 있고, 비정질 반도체층(30b)의 두께가 200nm를 초과하면 공정 시간이 증가하고 태양 전지(100)의 두께가 증가하는 문제가 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 비정질 반도체층(30b)이 다양한 두께를 가질 수 있다.
이어서, 도 4e에 도시한 바와 같이, 제2 미세 결정 반도체층을 형성하는 단계(ST23)에서는 비정질 반도체층(30b) 위에 제2 미세 결정 반도체층(30c)을 형성할 수 있다. 제1 미세 결정 반도체층(30a)은 추후에 비정질 반도체층(30b)를 재결정하는 열처리에서 시드층으로 기능할 수 있다. 제2 미세 결정 반도체층(30c)은 비정질 반도체층(30b)을 형성하는 장비 내에서 공정 조건을 다르게 하는 것에 의하여 별도의 공정 추가 없이 연속 공정에 의하여 형성될 수 있다. , 제2 미세 결정 반도체층(30c)은 비정질 반도체층(30b)과 인-시츄(in-situ) 공정에 의하여 헝성될 수 있다.제2 미세 결정 반도체층(30c)은 비정질 반도체층(30b)과 동일하게 진성을 가질 수 있다. 이는 제2 미세 결정 반도체층(30c) 전에 형성되는 비정질 반도체층(30b)이 진성을 가지므로 공정 조건 변화를 최소화하기 위함이다. 그러나 이러한 제2 미세 결정 반도체층(30c)은 반드시 형성되어야 하는 것은 아니며, 생략될 수 있다.
제2 미세 결정 반도체층(30c)은 시드층으로 기능할 수 있는 다양한 두께를 가질 수 있다. 예를 들어, 제2 미세 결정 반도체층(30c)은 5nm 내지 30nm의 두께를 가질 수 있다. 제2 미세 결정 반도체층(30c)의 두께가 5nm 미만이면 균일하게 제2 미세 결정 반도체층(30c)을 형성하기 어려울 수 있고, 30nm를 초과하면 불필요하게 제2 미세 결정 반도체층(30c)의 두께가 두꺼워질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 미세 결정 반도체층(30c)이 다양한 두께를 가질 수 있다.
이어서, 도 4f에 도시한 제1 도전형 도펀트를 도핑하는 단계(ST24)에서 제1 도전형 도펀트를 도핑하고, 도 4g에 도시한 제2 도전형 도펀트를 도핑하는 단계(ST25)에서는 제2 도전형 도펀트를 도핑한다.
즉, 도 4f에 도시한 바와 같이, 반도체 기판(10)의 후면에 제1 도전형 영역(32)에 대응하는 제1 개구부(212)를 가지는 제1 마스크(210)를 위치한 상태에서 이온 주입법에 의하여 제1 도전형 도펀트를 주입할 수 있다. 그러면, 제1 개구부(212)에 대응하는 비정질 반도체층(30b) 및/또는 제1 및 제2 미세 결정 반도체층(30a, 30c)의 영역에 비정질 및/또는 미세 결정 구조를 가지는 제1 도펀트 영역(32a)이 형성된다. 그리고 도 4g에 도시한 바와 같이, 반도체 기판(10)의 후면에 제2 도펀트 영역(34a)에 대응하는 제2 개구부(222)를 가지는 제2 마스크(220)를 위치한 상태에서 이온 주입법에 의하여 제2 도전형 도펀트를 주입할 수 있다. 그러면, 제2 개구부(222)에 대응하는 비정질 반도체층(30b) 및/또는 제1 및 제2 미세 결정 반도체층(30a, 30c)의 영역에 영역에 비정질 및/또는 미세 결정 구조를 가지는 제2 도펀트 영역(34a)이 형성된다.
이때, 비정질 및/또는 미세 결정 구조를 가지는 제1 도펀트 영역(32a)과 비정질 및/또는 미세 결정 구조를 가지는 제2 도펀트 영역(34a) 사이에는 제1 및 제2 도전형 도펀트가 주입되지 않도록 하여 비정질 및/또는 미세 결정 구조를 가지는 배리어 영역(36a)이 위치할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 비정질 및/또는 미세 결정 구조를 가지는 제1 및 제2 도전형 영역(32a, 34a) 사이에 비정질 및/또는 미세 결정 구조를 가지는 배리어 영역(36a)이 위치하지 않을 수도 있음은 물론이다.
도면 및 상술한 설명에서는 제1 도전형 도펀트를 먼저 도핑한 다음 제2 도전형 도펀트를 도핑하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제2 도전형 도펀트를 먼저 도핑한 다음 제1 도전형 도펀트를 도핑하는 것도 가능하다. 또한, 제1 및 제2 도전형 도펀트의 도핑이 이온 주입법에 의하여 이루어져 제1 및 제2 도전형 도펀트가 별개로 도핑되는 것으로 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제1 및 제2 도전형 영역(32, 34)이 이온 주입법 이외의 다양한 방법(열 산화법, 레이저 도핑법, 확산 도핑법 등)에 의하여 형성될 수 있으며, 제1 및 제2 도전형 도펀트가 함께 도핑될 수도 있다.
이어서, 도 4h에 도시한 바와 같이, 재결정화하는 단계(ST26)에서는 비정질 및/또는 미세 결정 구조를 가지는 제1 및 제2 도전형 영역(32a, 34a)을 재결정화하여 다결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이에는 다결정 구조를 가지는 배리어 영역(36)이 위치할 수 있다.
재결정화하는 단계(ST26)에서는 비정질 및/또는 미세 결정 구조를 가지는 반도체층(30)이 재결정화되는 것과 동시에 이에 도핑된 제1 및 제2 도전형 도펀트가 격자 내로 이동하면서 활성화된다. 이와 같이, 재결정화하는 단계(ST26)에서는 활성화 열처리 단계가 함께 수행된다. 즉, 기존의 활성화 열처리 단계에서 재결정화하는 단계(ST26)를 수행하면 되는 것이므로 별도의 공정을 추가하지 않고도 재결정화를 수행할 수 있다. 또한, 앞서 설명한 바와 같이, 격자의 규칙성이 낮은 비정질 상태에서는 제1 및 제2 도전형 도펀트가 쉽게 격자 내로 이동할 수 있으므로 활성화 열처리 단계의 온도를 상대적으로 낮게 할 수 있다. 이에 의하여 공정 비용 등을 크게 절감할 수 있다.
재결정화하는 단계(ST26)는 반도체층(30)을 구성하는 비정질 반도체층(30b)을 재결정화할 수 있는 다양한 조건 하에서 수행될 수 있다. 재결정화하는 단계(ST26)는 섭씨 600도 내지 1200도의 온도에서 수행될 수 있다. 그리고 재결정화하는 단계(ST26)의 시간을 줄이기 위하여 다양한 공정이 사용될 수 있다.
본 실시예에서는 비정질 반도체층(30b)의 양쪽(도면의 상부면 및 하부면)에 각기 제1 및 제2 미세 결정 반도체층(30a, 30c)를 형성하여 제1 및 제2 미세 결정 반도체층(30a, 30c)을 시드(seed)로 하여 비정질 반도체층(30b)의 재결정화를 촉진할 수 있다. 이와 같이 비정질 반도체층(30b)을 형성하는 장비 내에서 공정 조건을 다르게 하여 형성된 제1 및 제2 미세 결정 반도체층(30a, 30c)을 시드로 사용하면, 별도의 시드를 형성하지 않아도 되므로 공정을 단순화할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 재결정화를 위한 별도의 시드를 형성하는 거 the 가능하다. 예를 들어, 반도체 나노 입자(예를 들어, 실리콘 나노 입자(silicon nanoparticle)) 또는 반도체 나노 와이어(예를 들어, 실리콘 나노 와이어(silicon nano wire)) 등을 비정질 반도체층(30b)의 상부면 및/또는 하부면에 형성하여 시드로 사용할 수도 있다. 일 예로, 반도체 나노 입자는 상압 화학 기상 증착법(LPCVD) 또는 열선 화학 기상 증착법(HWCVD) 등으로 형성할 수 있고, 반도체 나노 와이어는 촉매(예를 들어, 금을 포함하는 촉매)를 이용하여 화학 기상 증착법(CVD)에 의하여 형성할 수 있다. 또는, 금속층(예를 들어, 니켈(Ni)층 또는 금(Au)층 등)을 반도체층(30)의 상부면 및/또는 하부면에 증착하여 시드로 사용할 수도 있다. 그 외의 다양한 방법으로 시드를 형성하여 이에 의하여 재결정화를 촉진할 수 있다.
또는, 일 예로, 재결정화하는 단계(ST26)를 공정 온도를 다르게 하는 복수 개의 공정에 의하여 수행할 수 있다. 예를 들어, 재결정화하는 단계(ST26)는 시드를 형성하는 공정, 결정립(grain)을 성장시키는 공정, 추가 어닐링 공정을 포함하는 3 개의 공정에 의하여 수행될 수 있다. 이때, 시드를 형성하는 공정에서는 제1 온도(일 예로, 섭씨 900도 이상의 고온, 좀더 구체적으로, 섭씨 900도 내지 2000도)에서 1초 내지 600초 동안 어닐링하여 미세 결정 시드(microcrystal seed)(좀더 구체적으로는, 미세 결정 실리콘 시드)를 형성할 수 있다. 그리고 제1 온도보다 낮은 제2 온도(일 예로, 섭씨 900도 이하의 저온, 좀더 구체적으로 600도 내지 1200도)에서 10분 내지 180분 동안 어닐링하여 결정립을 성장시킬 수 있다. 추가 어닐링 공정에서는 섭씨 700도 내지 1000도 사이의 온도에서 추가적으로 어닐링을 하여 재결정화를 완료할 수 있다.
본 실시예에서는 비정질 반도체층(30b)을 구비하는 반도체층(30)에 제1 및 제2 도전형 도펀트를 도핑한 다음 비정질 반도체층(30b)을 재결정화하여 다결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성한다. 즉, 결정성이 낮은 비정질 반도체층(30b)에 제1 및 제2 도전형 도펀트를 도핑하는 것에 의하여 도펀트가 원하지 않게 깊게 주입되는 것을 방지할 수 있다.
그리고 제1 및 제2 도전형 도펀트를 형성한 후에는 이를 재결정화하여 다결정화하는 것에 의하여 제1 및 제2 도전형 영역(32, 34)의 열적 안정성을 향상할 수 있다. 제1 및 제2 도전형 영역(32, 34)이 비정질 상태를 가진 상태로 유지되면, 열적 안정성이 낮아 추후의 열처리 공정(예를 들어, 제1 및 제2 전극(42, 44)을 형성하기 위한 파이어 스루(fire through) 공정 등)에서 제1 및 제2 도전형 영역(32, 34)의 성능이 크게 떨어질 수 있다. 또한, 결정화되는 과정에서 활성화(activation)가 이루어지므로 제1 및 제2 도전형 도펀트가 쉽게 격자 위치로 확산하여 활성화될 수 있으므로 활성화 열처리의 온도를 낮출 수 있다.
본 실시예와 달리 다결정 구조의 반도체층에 도펀트를 이온 주입법으로 도핑하게 되면 특정한 결정 방향을 따라 도펀트가 깊게 주입되는 채널링(channeling) 현상이 발생할 수 있었다. 또한, 이온 주입에 의하여 실리콘 격자 내에 있는 실리콘 원자가 격자로부터 이탈되어 격자간 원자(interstitial atom)의 위치에 위치할 수 있다. 이러한 격자간 원자는 제1 및 제2 도전형 도펀트(특히, 보론)의 과도 촉진 확산(transient enhanced diffusion, TED)을 일으켜서 제1 및 제2 도전형 도펀트가 지나치게 깊게 주입될 수 있다. 또한, 제1 및 제2 도전형 도펀트가 다결정 구조의 결정립계(grain boundary)를 통하여 지나치게 확산될 수 있다. 이와 같이 다결정 구조의 반도체층에 도펀트를 이온 주입법으로 도핑하게 되면, 제1 및 제2 도전형 도펀트의 이온 주입의 깊이를 제어하는 데 어려움이 있었다. 또한, 결정성이 높은 상태에서 활성화 열처리를 하게 되면 제1 및 제2 도전형 도펀트가 격자 내로 이동하기가 어려워지므로 활성화 열처리에 필요한 온도가 높아야 한다. 특히, 보론은 실리콘 내에서의 용해도가 매우 낮으므로, 보론을 제1 또는 제2 도전형 도펀트로 사용할 경우에는 다결정 구조에서 활성화하고자 하는 경우에는 매우 높은 열처리 온도가 필요하다.
그리고 본 실시예에서는 이온 주입을 이용하여 서로 다른 도전형을 가지는 제1 및 제2 도전형 영역(32, 34)을 반도체 기판(10)의 후면 쪽에서 쉬운 공정에 의하여 형성할 수 있다. 즉, 제1 및 제2 도전형 영역(32, 34)을 도펀트를 포함하는 층 등을 이용하여 형성하게 되면 다수의 패터닝 공정을 수행하는 것에 의하여 공정이 복잡해지는 문제가 발생할 수 있었다. 이온 주입을 이용하면 그 공정을 생략하여 공정을 단순화할 수 있다.
이어서, 도 4i에 도시한 바와 같이, 전면 전계층을 형성하는 단계(ST30)에서는 반도체 기판(10)의 전면에 제2 도전형 도펀트를 도핑하여 전면 전계 영역(130)을 형성할 수 있다. 전면 전계 영역(130)은 이온 주입법, 열 확산법, 레이저 도핑법 등과 같은 다양한 방법에 의하여 형성될 수 있다. 그 외의 다양한 방법이 사용될 수 있다.
이어서, 도 4j에 도시한 바와 같이, 절연층을 형성하는 단계(ST40)에서는 패시베이션막(24), 반사 방지막(26), 절연층(40)과 같은 절연 물질로 구성된 층을 형성한다. 즉, 반도체 기판(10)의 전면 위에 패시베이션막(24) 및 반사 방지막(26)을 전체적으로 형성하고, 반도체 기판(10)의 후면 위에 제1 및 제2 도전형 영역(32, 34)을 덮도록 전체적으로 절연층(40)을 형성한다. 패시베이션막(24), 반사 방지막(26), 절연층(40)은 진공 증착법, 화학 기상 증착법, 스핀 코팅, 스크린 인쇄 또는 스프레이 코팅 등과 같은 다양한 방법에 의하여 형성될 수 있다. 패시베이션막(24) 및 반사 방지막(26), 그리고 절연층(40)의 형성 순서는 다양하게 변형될 수 있다.
이어서, 도 4k에 도시한 바와 같이, 제1 및 제2 반도체층(32, 34)에 각기 연결되는 제1 및 제2 전극(42, 44)을 형성한다. 이 경우에는, 일례로, 절연층(40)에 제1 및 제2 개구부(402, 404)를 형성하고, 제1 및 제2 개구부(402, 404) 내에 도금법, 증착법 등의 다양한 방법으로 제1 및 제2 전극(42, 44)을 형성할 수 있다.
다른 실시예로, 제1 및 제2 전극 형성용 페이스트를 절연층(40) 상에 각기 스크린 인쇄 등으로 도포한 후에 파이어 스루(fire through) 또는 레이저 소성 컨택(laser firing contact) 등을 하여 상술한 형상의 제1 및 제2 전극(42, 44)을 형성하는 것도 가능하다. 이 경우에는 제1 및 제2 전극(42, 44)을 형성할 때 제1 및 제2 개구부(402, 404)가 형성되므로, 별도로 제1 및 제2 개구부(402, 404)를 형성하는 공정을 추가하지 않아도 된다.
이와 같이 본 실시예에서는 비정질 반도체층(30b)을 구비하는 반도체층(30)을 먼저 형성한 다음, 이온 주입법에 의하여 제1 및 제2 도전형 도펀트를 도핑하여 제1 및 제2 도전형 영역(32, 34)을 형성한다. 그리고 그 후에 비정질 반도체층(30b)을 재결정화하여 다결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 이에 의하여 비정질 반도체층(30b)에 의하여 제1 및 제2 도전형 도펀트의 도핑을 효과적으로 제어할 수 있고 활성화 열처리를 위한 온도를 낮출 수 있다. 그리고 추후에 재결정화에 의하여 다결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성하는 것에 의하여 열적 안정성을 향상할 수 있다.
상술한 실시예에서는 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 반도체 기판(10)의 동일한 면(즉, 후면) 위에 함께 형성되는 것을 예시하였다. 이에 의하여 반도체 기판(10)의 후면에 비정질 반도체층(30b)을 구비하는 반도체층(30)을 형성한 다음 해당 영역에 제1 및 제2 도전형 도펀트를 도핑한 후에, 이를 재결정화하는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며, 제1 도전형 영역(32) 및 제2 도전형 영역(34)이 반도체 기판(10)의 서로 반대면에 위치할 수 있다. 예를 들어, 제1 도전형 영역(32)이 반도체 기판(10)의 일면(예를 들어, 전면)에 위치하고, 제2 도전형 영역(34)이 반도체 기판(10)의 다른 일면(예를 들어, 후면)에 위치할 수 있다. 이 경우에는 제1 및 제2 도전형 영역(32, 34) 중 적어도 어느 하나가 상술한 바와 같은 방법에 의하여 형성될 수 있다. 따라서 제1 및 제2 도전형 영역(32, 34)이 모두 상술한 방법에 의하여 형성될 수도 있고, 제1 및 제2 도전형 영역(32, 34) 중 어느 하나가 상술한 방법에 의하여 형성되고 다른 하나가 그 외의 다양한 다른 방법 등에 의하여 형성될 수 있다. 일 예로, 다른 하나는 반도체 기판(10)에 형성되는 도핑 영역 등으로 구성되는 것도 가능하고, 반도체 기판(10) 위에 형성되는 별도의 반도체층 등으로 구성되는 것도 가능하다. 그 외에도 다양한 변형이 가능하다.
이하, 도 5, 그리고 도 6a 내지 도 6f를 참조하여 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법을 상세하게 설명한다. 본 실시예에 따른 태양 전지의 제조 방법은 도전형 영역을 형성하는 단계(ST20)만이 전술한 실시예와 다르고 다른 부분은 전술한 실시예에서와 동일 또는 유사하다. 따라서, 전술한 실시예와 동일 또는 유사한 부분에 대한 설명은 생략하고, 도전형 영역을 형성하는 단계(ST20)에 대해서만 상세하게 설명한다. 그리고 도전형 영역을 형성하는 단계(ST20)에서도 전술한 실시예와 동일 또는 유사한 부분에 대해서는 상세한 설명을 생략한다.
도 5는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계(ST20)를 도시한 흐름도이다. 도 6a 내지 도 6f는 본 발명의 다른 실시예에 따른 태양 전지의 제조 방법에서 도전형 영역을 형성하는 단계(ST20)를 도시한 공정도이다.
도 5를 참조하면, 본 실시예에서 도전형 영역을 형성하는 단계(ST20)는, 제1 도전형 비정질 반도체층을 형성하는 단계(ST22)와, 제2 도전형 도펀트를 도핑하는 단계(ST25)와, 재결정화하는 단계(ST26)를 포함한다. 그리고 제2 도전형 도펀트를 도핑하는 단계(ST25)와 재결정화하는 단계(ST26) 사이에 추가 도핑하는 단계(ST27)를 선택적으로 포함할 수 있다. 또한, 제1 도전형 비정질 반도체층을 형성하는 단계(ST22) 이전에 제1 미세 결정 반도체층을 형성하는 단계(ST21)를 포함할 수 있고, 제1 도전형 비정질 반도체층을 형성하는 단계(ST22)와 제1 도전형 도펀트를 도핑하는 단계(ST25) 사이에 제2 미세 결정 반도체층을 형성하는 단계(ST23)를 포함할 수 있다. 이를 도 6a 내지 도 6f와 함께 좀더 상세하게 설명한다.
도 6a에 도시한 바와 같이, 제1 미세 결정 반도체층을 형성하는 단계(ST21)에서는 터널링층(20) 위에 제1 미세 결정 반도체층(30a)을 형성할 수 있다. 제1 미세 결정 반도체층(30a)은 진성일 수 있다. 이러한 미세 결정 반도체층(30a)은 반드시 형성되어야 하는 것은 아니며, 생략될 수 있다.
이어서, 도 6b에 도시한 바와 같이, 비정질층을 형성하는 단계(ST22)에서는 터널링층(20) 위에 제1 도전형의 비정질 반도체층(30b)을 형성한다. 본 실시예에서는 비정질 반도체층(30b)을 형성하는 공정에서 제1 도전형 도펀트를 도핑할 수 있는 물질(예를 들어, 제1 도전형 도펀트가 보론(Br)인 경우에는 BBr3, 제1 도전형 도펀트가 인(P)인 경우에는 POCl3)을 함께 주입하여 제1 도전형을 가지는 비정질 반도체층(30b)을 형성할 수 있다. 이와 같이 제1 도전형 도펀트를 미리 도핑한 비정질 반도체층(30b)을 형성하는 것에 의하여 추후에 제1 도전형 도펀트를 주입하는 단계(도 3의 참조부호 ST24, 이하 동일)를 수행하지 않아도 된다. 이에 의하여 공정을 단순화할 수 있다.
이때, 비정질 반도체층(30b)에 도핑되는 제1 도전형 도펀트의 도핑 농도는 제2 도전형 도펀트를 주입하는 단계(ST25)에서 도핑되는 제2 도전형 도펀트의 도핑 농도보다 작을 수 있다. 그러면 제1 도전형 영역(도 6f의 참조부호 32, 이하 동일)의 도핑 농도를 상대적으로 낮게 하여 에미터 영역으로 기능하는 제1 도전형 영역이 얕은 에미터(shallow emitter)를 형성할 수 있다. 그리고 제2 도전형 도펀트의 오버 도핑에 의하여 해당 부분이 쉽게 제2 도전형을 가지도록 할 수 있다.
도면 및 설명에서는 비정질 반도체층(30b)이 제1 도전형 도펀트를 가지는 상태로 형성되어 제1 도전형 도펀트를 주입하는 단계(ST24)를 생략할 수 있는 것을 예시하였다. 이와 같이 넓은 면적으로 형성되는 제1 도전형 영역(32)과 동일한 제1 도전형으로 비정질 반도체층(30b)을 도핑하면, 제2 도전형 도펀트를 도핑하는 단계(ST25)에서 상대적으로 적은 면적으로 형성되는 제2 도전형 영역(도 6f의 참조부호 34, 이하 동일)에만 제2 도전형 도펀트를 도핑하면 된다. 이에 따라 공정을 단순화하고 제1 및 제2 도전형 도펀트가 혼재되는 부분의 면적을 최소화하여 태양 전지(100)의 성능을 향상할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니다. 따라서 비정질 반도체층(30b)이 제2 도전형 도펀트를 가지는 상태로 형성되는 것도 가능하고, 이 경우에는 추후에 제2 도전형 도펀트를 주입하는 단계(ST25)를 생략할 수 있다.
이어서, 도 6c에 도시한 바와 같이, 제2 미세 결정 반도체층을 형성하는 단계(ST23)에서는 비정질 반도체층(30b) 위에 제2 미세 결정 반도체층(30c)을 형성할 수 있다. 제2 미세 결정 반도체층(30c)은 비정질 반도체층(30b)과 동일한 도전형(본 실시예의 경우에는 제1 도전형, 비정질 반도체층(30b)이 제2 도전형인 경우에는 제2 도전형)을 가질 수 있다. 이는 비정질 반도체층(30b)과 동일한 도전형을 가져 공정 조건 변화를 최소화하기 위함이다. 이러한 제2 미세 결정 반도체층(30c)은 반드시 형성되어야 하는 것은 아니며, 생략될 수 있다.
이어서, 도 6d에 도시한 바와 같이 제2 도전형 도펀트를 도핑하는 단계(ST25)에서는 제2 도전형 도펀트를 도핑한다. 이때, 제2 도전형 도펀트가 도핑된 영역에서는 제2 도전형 도펀트의 도핑 농도가 제1 도전형 도펀트의 도핑 농도보다 높도록 오버 도핑하여 제2 도펀트 영역(34a)를 형성한다.
즉, 반도체 기판(10)의 후면에 제2 도펀트 영역(34a)에 대응하는 제2 개구부(222)를 마스크(220)를 위치한 상태에서 이온 주입법에 의하여 제2 도전형 도펀트를 주입할 수 있다. 그러면, 제2 개구부(222)에 대응하는 반도체층(30)의 영역에 비정질 및/또는 미세 결정 구조를 가지는 제2 도펀트 영역(34a)이 형성된다. 제2 도전형 도펀트가 주입되지 않아 제1 도전형을 유지하는 비정질 반도체층(30b)은 제1 도펀트 영역(32a)을 구성하게 된다. 제1 도펀트 영역(32a)과 제2 도펀트 영역(34a)이 서로 접촉하여 형성되는 것도 가능하지만, 제1 도펀트 영역(32a)과 제2 도펀트 영역(34a) 사이(또는 제2 도펀트 영역(34a)의 바깥)에 제1 및/또는 제2 도전형 도펀트의 도핑 농도가 점진적으로 변화하는 천이 구역(38a)이 위치하도록 할 수 있다.
본 실시예에서 천이 구역(38a)에서는 이온 주입에 의하여 도핑되는 제2 도전형 도펀트를 도핑할 때 제2 도전형 도펀트의 농도 구배가 제1 도펀트 영역(32a)과 가까워질수록 점진적으로 작아지도록 할 수 있다. 이는 제2 마스크(220)의 제2 개구부(222)를 통과한 제2 도전형 도펀트가 수평 방향으로 퍼지면서 반도체층(30)에 도달하는 것에 의하여 형성될 수 있다. 즉, 제2 마스크(220)와 반도체층(30)의 거리를 일정 간격 이상으로 확보하면 제2 개구부(222)를 통과한 제2 도전형 도펀트가 수평 방향으로 확산하면서 반도체층(30)에 도달할 수 있다. 이때, 개구부(222)로부터 확산되면서 반도체층(30)에 도달한 제2 도전형 도펀트의 양은 개구부(222)를 통과하여 수직 방향으로 도달한 제2 도전형 도펀트의 양보다 작아지므로, 자연스럽게 천이 구역(38a)이 형성될 수 있다.
이러한 천이 구역(38a)의 형성을 위하여 제2 마스크(220)와 반도체층(30) 사이의 거리를 일정 간격 이상으로 유지하거나, 이온 주입 에너지의 에너지를 일정 수준 이하로 하면, 천이 구역(38a)을 형성할 수 있을 정도로 제2 도전형 도펀트가 수평 방향으로 확산할 수 있다. 이를 위하여, 일 예로, 제2 마스크(220)와 반도체층(30) 사이의 거리를 0.1mm 내지 10mm로 유지하고, 이온 주입 에너지를 1KeV 내지 20KeV로 유지할 수 있다. 이러한 범위를 벗어나면 천이 구역(38a)이 커져서 제1 및 제2 도전형 영역(32, 34)의 면적을 충분하게 확보하기 어렵거나, 천이 구역(38a)이 형성되지 않거나 너무 얇게 형성되어 제1 및 제2 도전형 영역(32, 34) 사이에서 션트가 발생할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 마스크(220)와 반도체층(30) 사이의 거리, 이온 주입 에너지의 에너지는 다양하게 변형될 수 있다.
또는, 천이 구역(38a)의 형성을 위하여 도 6d에 도시한 바와 같이, 제2 마스크(220)의 제2 개구부(222a)의 측면이 경사지게 형성될 수 있다. 좀더 구체적으로는, 반도체층(30)에 가까워질수록 제2 개구부(222a)의 면적이 커지도록 제2 개구부(222a)의 측면이 제2 마스크(220)의 전면 또는 후면과 경사지게 형성될 수 있다. 그러면, 반도체층(30)에 가까워질수록 수평 방향으로 제2 도전형 도펀트가 퍼져 나갈 수 있도록 하면서 퍼져 나가는 양을 조절하여 천이 구역(38a)을 쉽게 형성할 수 있다. 제2 마스크(220)에 수직한 방향과 제2 개구부(222a)의 측면이 이루는 각도(A)는 5도 이하일 수 있다. 상기 각도(A)가 5도보다 커지면 천이 구역(38a)의 면적이 넓어져서 광전 변환에 실질적으로 기여하는 제1 및 제2 도전형 영역(32, 34)의 면적이 줄어들 수 있기 때문이다. 상기 각도(A)의 하한은 특별히 한정되지 않으나, 수평 방향으로의 확산을 좀더 원활하게 유도할 수 있도록 1도 이상의 각을 가질 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며 각도(A)의 값은 다양하게 바뀔 수 있다.
도면 및 상술한 설명에서는 제2 도전형 도펀트의 도핑이 이온 주입법에 의하여 이루어지는 것을 예시하였다. 그러나 본 발명이 이에 한정되는 것은 아니며 제2 도전형 도펀트가 이온 주입법 이외의 다양한 방법(열 산화법, 레이저 도핑법, 확산 도핑법 등)에 의하여 도핑될 수 있다.
이어서, 도 6e에 도시한 바와 같이, 추가 도핑하는 단계(ST27)에서는 반도체층(30)에 비정질 및/또는 미세 결정 구조를 가지는 제1 도펀트 영역(32a)의 일부 부분에 제1 도전형 도펀트를 추가로 도핑한다. 특히, 비정질 및/또는 미세 결정 구조를 가지는 제1 도펀트 영역(32a) 중에서 제1 전극(도 1의 참조부호 42, 이하 동일)과 접촉할 부분에 대응하는 부분에 제1 도전형 도펀트를 추가로 도핑하여 제1 도펀트 영역(32a)보다 높은 도핑 농도를 가지는 고농도 도핑 부분(32b)을 형성한다. 그러면, 제1 도펀트 영역(32a)에서 고농도 도핑 부분(32b)이 형성되지 않은 부분이 저농도 도핑 부분을 구성하고, 제1 도전형 영역(32b)에서 고농도 도핑 부분(32b)이 형성된 부분이 고농도 도핑 부분을 구성하게 된다.
이러한 추가 도핑하는 단계(ST27)는 반드시 필요한 것은 아니며 실시예에 따라 생략할 수도 있다.
이어서, 도 6f에 도시한 바와 같이, 재결정화하는 단계(ST26)에서는 반도체층(30)을 재결정화한다. 그러면, 제1 및 제2 도전형 영역(32a, 34a)이 재결정화되어 다결정 구조를 가지는 제1 및 제2 도전형 영역(32, 34)을 형성할 수 있다. 그리고 제1 도전형 영역(32)과 제2 도전형 영역(34) 사이가 재결정화되어 다결정 구조를 가지는 천이 영역(38)을 형성할 수 있다.
이때, 제1 도전형 영역(32)에서 제1 도전형 도펀트를 추가로 도핑하지 않은 부분은 상대적으로 낮은 도핑 농도를 가지는 저농도 도핑 부분(321)을 형성하고, 제1 도전형 도펀트를 추가로 도핑한 부분은 상대적으로 높은 도핑 농도를 가지는 고농도 도핑 부분(322)을 형성한다. 고농도 도핑 부분(322)이 형성되는 부분 위에는 제1 전극(42)이 위치하게 된다. 이에 의하여 저농도 도핑 부분(321)에는 얕은 에미터(shallow emitter)를 구성하여 광전 변환 효율을 향상할 수 있고, 고농도 부분(322)은 제1 전극(42)과의 접촉 저항을 낮춰 전기적 특성을 향상할 수 있다.
본 실시예에서는 비정질 반도체층(30b)이 제1 도전형 도펀트로 도핑되어, 제2 도전형 도펀트를 도핑하는 단계를 생략할 수 있다. 이에 의하여 공정을 단순화하여 생산성을 좀더 향상할 수 있다. 또는, 비정질 반도체층(30b)에 제1 도전형 도펀트를 도핑할 때 제1 전극(42)에 해당하는 부분만을 추가적으로 도핑하여 제1 도전형 영역(32)이 저농도 도핑 부분(321)과 고농도 도핑 부분(322)을 함께 구비하도록 할 수 있다. 이에 의하면 공정을 그대로 유지하면서도 제1 도전형 영역(32)의 특성을 향상할 수 있다.
상술한 바에 따른 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의하여 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 태양 전지
10: 반도체 기판
32: 제1 도전형 영역
34: 제2 도전형 영역
42: 제1 전극
44: 제2 전극

Claims (20)

  1. 반도체 기판에 또는 반도체 기판 위에 제1 도전형 영역 및 제2 도전형 영역을 형성하는 단계; 및
    상기 제1 도전형 영역 및 상기 제2 도전형 영역에 각기 연결되는 제1 전극 및 제2 전극을 형성하는 단계
    를 포함하고,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역 중 적어도 하나는, 비정질 반도체층을 형성하는 단계와, 상기 비정질 반도체층에 이온 주입에 의하여 도펀트를 도핑하는 단계와, 상기 비정질 반도체층을 열처리하여 다결정 구조를 가지도록 결정화하는 단계를 포함하여 형성되고,
    상기 비정질 반도체층을 형성하는 단계 이전, 및 상기 비정질 반도체층을 형성하는 단계와 상기 비정질 반도체층에 도펀트를 도핑하는 단계 사이 중 적어도 어느 하나에, 미세 결정 반도체층을 포함하는 시드층을 형성하는 단계를 더 포함하며,
    상기 미세 결정 반도체층과 상기 비정질 반도체층이 동일한 장비 내에서 연속 공정으로 수행되는 인-시츄 공정으로 형성되는 태양 전지의 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1 도전형 영역은, 상기 반도체 기판의 일면에 또는 상기 반도체 기판의 일면 위에 형성되고,
    상기 제2 도전형 영역은, 상기 반도체 기판의 타면에 또는 상기 반도체 기판의 타면 위에 형성되는 태양 전지의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 도전형 영역 및 상기 제2 도전형 영역은, 상기 반도체 기판의 동일한 면 위에 형성되는 태양 전지의 제조 방법.
  5. 제1항에 있어서,
    상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 진성(intrinsic)을 가지는 태양 전지의 제조 방법.
  6. 제4항에 있어서,
    상기 도펀트를 도핑하는 단계는,
    상기 비정질 반도체층의 일부에 제1 도전형 도펀트를 도핑하는 단계; 및
    상기 비정질 반도체층의 다른 일부에 상기 제1 도전형 도펀트와 반대되는 도전형을 가지는 제2 도전형 도펀트를 도핑하는 단계
    를 포함하는 태양 전지의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 도전형 도펀트를 도핑하는 단계에서 형성되는 상기 제1 도전형 영역과, 상기 제2 도전형 영역을 도핑하는 단계에서 형성되는 상기 제2 도전형 영역 사이에 배리어 영역이 위치하는 태양 전지의 제조 방법.
  8. 제1항에 있어서,
    상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 제1 도전형 도펀트를 구비하여 제1 도전형을 가지는 태양 전지의 제조 방법.
  9. 제8항에 있어서,
    상기 비정질 반도체층의 도전형과 상기 반도체 기판의 베이스 영역의 도전형이 서로 반대되는 태양 전지의 제조 방법.
  10. 제4항에 있어서,
    상기 비정질 반도체층을 형성하는 단계에서 상기 비정질 반도체층이 제1 도전형 도펀트를 구비하여 제1 도전형을 가지고,
    상기 비정질 반도체층에 도펀트를 도핑하는 단계는, 상기 비정질 반도체층의 일부에 부분적으로 상기 제1 도전형 도펀트와 반대되는 도전형을 가지는 제2 도전형 도펀트를 도핑하는 단계를 포함하는 태양 전지의 제조 방법.
  11. 제10항에 있어서,
    상기 제2 도전형 도펀트가 도핑된 영역에서 상기 제2 도전형 도펀트의 도핑 농도가 상기 제1 도전형 도펀트의 도핑 농도보다 높은 태양 전지의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 도전형 도펀트를 도핑하는 단계는, 상기 제2 도전형 도펀트가 도핑된 영역의 바깥에 상기 제2 도전형 도펀트의 도핑 농도가 점진적으로 작아지는 천이 영역을 형성하는 태양 전지의 제조 방법.
  13. 제12항에 있어서,
    상기 제2 도전형 도펀트를 도핑하는 단계는, 마스크를 사용하는 이온 주입법에 의하여 수행되며,
    상기 마스크는 상기 제2 도전형 도펀트가 통과하는 개구부의 측면이 경사지게 형성되는 태양 전지의 제조 방법.
  14. 제13항에 있어서,
    상기 마스크의 상기 개구부의 측면은 상기 개구부의 면적이 상기 비정질 반도체층에 가까워질수록 커지도록 경사지게 형성되는 태양 전지의 제조 방법.
  15. 제10항에 있어서,
    상기 비정질 반도체층에 도펀트를 도핑하는 단계 이후에, 상기 제2 도전형 도펀트가 도핑되지 않은 영역의 일부에 부분적으로 상기 제1 도전형 도펀트를 추가 도핑하는 단계를 더 포함하는 태양 전지의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 도전형 도펀트를 추가 도핑하는 상기 제2 도전형 도펀트가 도핑되지 않은 영역의 일부는 상기 전극이 연결되는 부분인 태양 전지의 제조 방법.
  17. 삭제
  18. 삭제
  19. 제1항에 있어서,
    상기 비정질 반도체층을 형성하는 단계 이전에 제1 미세 결정 반도체층을 형성하는 단계를 더 포함하고,
    상기 비정질 반도체층을 형성하는 단계와 상기 비정질 반도체층에 도펀트를 도핑하는 단계 사이에 상기 비정질 반도체층 위에 제2 미세 결정 반도체층을 형성하는 단계를 더 포함하며,
    상기 제1 및 제2 미세 결정 반도체층은 상기 비정질 반도체층을 형성하는 장비 내에서 연속 공정에 의하여 형성되고,
    상기 제1 및 제2 미세 결정 반도체층이 상기 시드층으로 사용되는 태양 전지의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 미세 결정 반도체층은 진성을 가지고,
    상기 제2 미세 결정 반도체층은, 상기 비정질 반도체층이 도전형을 가질 때에는 상기 비정질 반도체층과 동일한 도전형을 가지고, 상기 비정질 반도체층이 진성일 경우에는 진성을 가지는 태양 전지의 제조 방법.

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