KR102132646B1 - MANUFACTURING METHOD FOR SiC MOSFET WITH UNIFORM THICKNESS GATE OXIDE BY SURFACE MODIFITAION AND SiC MOSFET MANUFACTURED USING THE SAME - Google Patents

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Abstract

본 발명은 트렌치(trench) MOSFET의 제조 시 균일한 두께의 게이트 산화막을 형성시킬 수 있는 제조 공정에 관한 것이다. 보다 구체적으로 본 발명은, 트렌치 구조 MOSFET의 제조 방법에 있어서, 기판(substrate)을 형성하는 단계, 상기 기판 상에 드리프트층을 형성하는 단계, 상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계, 상기 형성된 트렌치 벽면에만 선택적으로 표면 개질(surface modification)시키는 단계, 및 게이트 산화(gate oxidation)를 수행하는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법에 관한 것이다.The present invention relates to a manufacturing process capable of forming a gate oxide film having a uniform thickness when manufacturing a trench MOSFET. More specifically, the present invention, in the method of manufacturing a trench structure MOSFET, forming a substrate (substrate), forming a drift layer on the substrate, forming a trench in the substrate and the drift layer (trench) And a step of selectively surface-modifying only the formed trench wall, and performing gate oxidation.

Description

표면 개질을 통하여 균일한 두께의 게이트 산화막을 형성하는 SiC MOSFET의 제조 방법 및 이를 이용하여 제조한 SiC MOSFET{MANUFACTURING METHOD FOR SiC MOSFET WITH UNIFORM THICKNESS GATE OXIDE BY SURFACE MODIFITAION AND SiC MOSFET MANUFACTURED USING THE SAME}A manufacturing method of a SiC MOSFET that forms a gate oxide film of uniform thickness through surface modification and a SiC MOSFET manufactured using the same.

본 발명은 트렌치 구조에 균일한 두께의 게이트 산화막(gate oxide)을 형성하기 위한 제조 공정에 관한 것으로 보다 구체적으로는, 트렌치 구조의 벽면(side wall)의 스테이트(state) 수를 감소시켜 균일한 산화막 성장을 유도하는 공정에 관한 것이다.The present invention relates to a manufacturing process for forming a gate oxide having a uniform thickness in a trench structure, and more specifically, by reducing the number of states of a side wall of the trench structure, a uniform oxide film It relates to a process that drives growth.

사이리스터, MOSFET 및 IGBT 등의 전력반도체 소자는 산업, 가전 및 통신 등의 다양한 분야에서 실리콘 기반의 전력반도체 소자가 활용되고 있다. 이러한 전력반도제 소자는 다양한 응용분야에서 높은 전압 저지능력, 큰 전류 통전 능력 및 빠른 스위칭 특성 등이 요구되고 있다.Power semiconductor devices such as thyristors, MOSFETs, and IGBTs are using silicon-based power semiconductor devices in various fields such as industry, home appliances, and communications. Such a power semiconductor device is required to have high voltage blocking capability, large current carrying capability, and fast switching characteristics in various applications.

최근의 전력변환장치들은 고온 동작특성 및 고 효율화에 대한 요구가 대두되고 있는데, 일반적인 실리콘 전력반도체소자는 물질적인 특성한계로 고온에서의 동작 시 소자 특성이 떨어지는 특징을 가진다.2. Description of the Related Art Recently, power conversion devices are in demand for high temperature operation characteristics and high efficiency. In general, a silicon power semiconductor device has a material property limit, which results in poor device characteristics when operating at high temperature.

이에 대하여 실리콘에 비해 밴드갭이 넓은 SiC 및 GaN 등의 와이드 밴드갭(wide bandgap) 반도체 물질을 이용한 반도체소자의 개발이 활발히 진행되고 있다.On the other hand, the development of a semiconductor device using a wide bandgap (wide bandgap) semiconductor materials such as SiC and GaN, which has a wider bandgap than silicon, is actively being developed.

SiC(silicon carbide, 탄화 규소)는 실리콘에 비해 밴드갭이 높은 와이드갭 반도체로서, 절연 파괴 전계가 3 X 106 V/cm 로서 실리콘의 약 10배, 에너지밴드갭은 3.26eV로 실리콘의 약 3배, 열전도도는 3.7W/cmK로서 실리콘의 약 3배 높은 특성을 가지고 있다. 따라서 실리콘에 비해 높은 항복전압을 가지면서도 손실은 적고 열방출이 우수한특성을 나타낸다. 결국 동일한 등급의 전력 반도체 소자 제작 시, 쿨링(Cooling) 시스템을 최소화할 수 있을 뿐만 아니라, 소자 크기 역시 작게 제조할 수 있어 생산 단가를 낮출 수 있게 한다.SiC (silicon carbide) is a wide-gap semiconductor with a higher band gap than silicon, with a dielectric breakdown field of 3 X 10 6 V/cm, about 10 times that of silicon, and an energy band gap of 3.26 eV, which is about 3 of silicon. The thermal conductivity is 3.7W/cmK, which is about 3 times higher than that of silicon. Therefore, it has a high breakdown voltage compared to silicon, but low loss and excellent heat dissipation. As a result, when manufacturing a power semiconductor device of the same class, not only can the cooling system be minimized, but also the device size can be manufactured small, so that the production cost can be reduced.

특히 SiC는 단결정 성장을 통한 웨이퍼화가 용이하고 소자 제작공정이 기존 실리콘공정과 유사하여 실리콘 전력소자를 대체하는 반도체 물질로 많은 연구가 진행되고 있다.In particular, SiC is a semiconductor material that replaces silicon power devices because it is easy to wafer through single crystal growth and the device fabrication process is similar to the existing silicon process.

이러한 SiC 전력 반도체 소자는 실리콘 기반의 전력반도체 소자에 비해 전력밀도를 3 ~10배까지 높일 수 있다. SiC의 우수한 물성으로 전력스위칭 소자로 적용할 경우 실리콘을 적용한 스위칭 소자에 비하여 1/10의 크기로 제조될 수 있으며, 스위칭 소자로 인한 전력손실도 현저하게 줄일 수 있다.The SiC power semiconductor device can increase the power density by 3 to 10 times compared to the silicon-based power semiconductor device. When applied as a power switching device due to the excellent physical properties of SiC, it can be manufactured to a size of 1/10 compared to a switching device to which silicon is applied, and power loss due to the switching device can be significantly reduced.

SiC의 절연 파괴 전계가 실리콘에 비하여 10배 정도 높고, 동일한 전압을 견디기 위한 드리프트층(이동 영역)의 두께는 실리콘에 비해 1/10 정도로 제조될 수 있기 때문에 동일한 전압인 경우 온-저항을 현저하게 줄일 수 있다.Since the dielectric breakdown electric field of SiC is about 10 times higher than that of silicon, and the thickness of the drift layer (moving region) for withstanding the same voltage can be made about 1/10 of that of silicon, the on-resistance is significantly improved when the voltage is the same. Can be reduced.

SiC MOSFET의 드리프트층 영역의 비저항이 증가하면, MOSFET의 항복 전압이 증가하여, 고전압에서의 MOSFET의 동작 특성이 향상될 수 있다. 하지만 드리프트 영역의 비저항이 증가하면, 드리프트 영역의 온 저항값도 따라서 증가하게 된다.When the resistivity of the drift layer region of the SiC MOSFET increases, the breakdown voltage of the MOSFET increases, so that the operating characteristics of the MOSFET at high voltage can be improved. However, when the resistivity of the drift region increases, the on-resistance value of the drift region also increases.

SiC MOSFET은 일반적으로 플래너 (planar) 타입으로 개발되고 있으며, 고내압 디바이스로 널리 사용되고 있는 실리콘 IGBT소자에 비해 낮은 스위칭 손실 특성으로 인해 낮은 에너지 손실을 가져올 수 있다.SiC MOSFETs are generally developed as a planar type, and may have low energy loss due to a low switching loss characteristic compared to a silicon IGBT device widely used as a high-breakdown voltage device.

하지만, SiC 플래너 MOSFET은 JFET영역에서 추가적인 저항 성분이 존재하기 때문에 턴-온 상태의 저항이 상대적으로 높다는 단점이 존재한다. 이를 개선시키기 위하여 트렌치 (trench) MOSFET 구조가 제안되고 있으며, 트렌치 구조를 적용했을 시 JFET 저항이 존재하지 않아 SiC 재료 본래의 성능에 가까운 낮은 턴-온 저항을 기대할 수 있다. However, the SiC planar MOSFET has a disadvantage in that the resistance in the turn-on state is relatively high because an additional resistance component exists in the JFET region. To improve this, a trench MOSFET structure has been proposed, and when a trench structure is applied, there is no JFET resistance, so a low turn-on resistance close to the original performance of the SiC material can be expected.

이러한 트렌치 MOSFET을 만들기 위한 공정은, 기판에 트렌치를 형성하고, 형성된 트렌치에 게이트 산화막을 성장시키는 공정을 포함하고 있다.The process for making such a trench MOSFET includes forming a trench in a substrate and growing a gate oxide film in the formed trench.

하지만, 이와 같이 기판에 형성되는 트렌치는 약 1 μm 정도의 깊이로 형성되는데, 트렌치의 벽면과 바닥면의 스테이트(state) 차이로 인하여 성장률 차이가 크다는 문제가 존재한다. 성장률이 다르게 되면, 옥시데이션(oxidation) 결과 게이트 산화물의 두께가 균일하지 못할 것이다.However, the trench formed on the substrate is formed to a depth of about 1 μm, but there is a problem in that the difference in growth rate is large due to a difference in state between the wall surface and the bottom surface of the trench. If the growth rate is different, the thickness of the gate oxide will not be uniform as a result of oxidation.

게이트 산화물의 두께가 균일하지 않다면, 이는 결국 MOSFET의 성능에 부정적인 영향을 줄 수 있을 것이다. 따라서, 소자의 신뢰성을 향상시키기 위하여, 기판에 형성되어 있는 트렌치에 균일한 두께의 게이트 산화막을 성장시킬 수 있는 방법에 대한 연구가 요구되는 실정이다.If the thickness of the gate oxide is not uniform, this may in turn negatively affect the performance of the MOSFET. Therefore, in order to improve the reliability of the device, there is a need to study a method capable of growing a gate oxide film having a uniform thickness in a trench formed in a substrate.

본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다. 또 다른 목적은 트렌치 벽면과 바닥면에 일정한 두께로 형성되는 게이트 산화막을 제공하는 것을 그 목적으로 한다.The present invention aims to solve the above and other problems. Another object is to provide a gate oxide film formed in a constant thickness on the trench wall surface and the bottom surface.

본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.The technical problems to be achieved in the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by a person having ordinary knowledge in the technical field to which the present invention belongs from the following description. Will be able to.

상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, 트렌치(trench) 구조 MOSFET의 제조 방법에 있어서, 기판(substrate)을 형성하는 단계; 상기 기판 상에 드리프트층을 형성하는 단계; 상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계; 상기 형성된 트렌치 벽면에만 선택적으로 표면 개질(surface modification)시키는 단계; 및 게이트 산화(gate oxidation)를 수행하는 단계를 포함하는 것을 특징으로 하는, MOSFET의 제조 방법을 제공한다.According to an aspect of the present invention to achieve the above or other object, In a method of manufacturing a trench (trench) structure MOSFET, forming a substrate (substrate); Forming a drift layer on the substrate; Forming a trench in the substrate and the drift layer; Selectively surface modification only on the formed trench wall surface; And performing a gate oxidation.

상기 표면 개질은, 상기 트렌치 벽면의 표면 스테이트(state) 수를 감소시키는 개질일 수 있다.The surface modification may be a modification that reduces the number of surface states of the trench wall surface.

상기 표면 개질시키는 단계는, 상기 기판의 상부 및 상기 트렌치의 바닥면에 하드마스크(hardmask)를 성막시키는 단계; 및 기 설정된 온도 이상 유지되는 환경에서 Si를 공급해 주는 단계를 포함할 수 있다.The step of modifying the surface may include depositing a hardmask on an upper surface of the substrate and a bottom surface of the trench; And supplying Si in an environment maintained above a predetermined temperature.

Si를 공급해 주는 단계는 증착(evaporation)법으로 공급할 수 있다.The step of supplying Si can be provided by an evaporation method.

그리고 상기 기 설정된 온도는, 약 1500°C 일 수 있다.In addition, the preset temperature may be about 1500°C.

게이트 산화를 수행하는 단계는, 열 산화(Thermal gate oxidation)법을 수행할 수 있다.In the step of performing the gate oxidation, a thermal gate oxidation method may be performed.

상기 하드마스크는, SiO2 하드마스크일 수 있다.The hard mask may be a SiO 2 hard mask.

상기 표면 개질 시키는 단계는, 상기 Si를 공급해 주는 단계 이후, 상기 하드마스크를 제거하는 단계를 더 포함할 수 있다.The step of modifying the surface may further include removing the hard mask after the step of supplying the Si.

상기 하드마스크를 성막시키는 단계는, 증착(deposition) 또는 스퍼터(sputtering) 방식을 이용할 수 있다.In the step of depositing the hard mask, a deposition method or a sputtering method may be used.

본 발명에 따른 MOSFET의 제조 방법의 효과에 대해 설명하면 다음과 같다.When explaining the effect of the manufacturing method of the MOSFET according to the present invention as follows.

본 발명의 실시 예들 중 적어도 하나에 의하면, 트렌치의 벽면과 바닥면에 균일한 두께의 게이트 산화막을 형성시킬 수 있다는 장점이 있다.According to at least one of the embodiments of the present invention, there is an advantage that a gate oxide film having a uniform thickness can be formed on the wall surface and the bottom surface of the trench.

또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 균일한 두께의 게이트 산화막에 의해서 소자의 신뢰성을 향상시킬 수 있다는 장점이 있다.In addition, according to at least one of the embodiments of the present invention, there is an advantage that the reliability of the device can be improved by a gate oxide film having a uniform thickness.

본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다. Further scope of applicability of the present invention will become apparent from the following detailed description. However, various changes and modifications within the spirit and scope of the present invention may be clearly understood by those skilled in the art, and thus, it should be understood that specific embodiments such as detailed description and preferred embodiments of the present invention are given as examples only.

도 1a은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다. 도 1b는 본 발명의 일실시예에 따른 트렌치 벽면을 표면 개질 시키는 단계(S104)의 상세 순서도를 도시하는 도면이다.
도 2 내지 도 8은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다.
도 9는 트렌치에 형성된 게이트 산화막(gate oxide)을 도시하는 도면이다.1A is a flowchart illustrating a MOSFET manufacturing method according to an embodiment of the present invention. 1B is a view showing a detailed flow chart of the step (S104) of surface modification of the trench wall surface according to an embodiment of the present invention.
2 to 8 are views showing a change in the substrate according to the manufacturing method according to an embodiment of the present invention.
9 is a view showing a gate oxide film (gate oxide) formed in the trench.

이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. Hereinafter, exemplary embodiments disclosed in the present specification will be described in detail with reference to the accompanying drawings, but the same or similar elements are assigned the same reference numbers regardless of the reference numerals, and overlapping descriptions thereof will be omitted. The suffixes "modules" and "parts" for components used in the following description are given or mixed only considering the ease of writing the specification, and do not have meanings or roles distinguished from each other in themselves. In addition, in the description of the embodiments disclosed herein, when it is determined that detailed descriptions of related known technologies may obscure the gist of the embodiments disclosed herein, detailed descriptions thereof will be omitted. In addition, the accompanying drawings are only for easy understanding of the embodiments disclosed in the present specification, and the technical spirit disclosed in the specification is not limited by the accompanying drawings, and all modifications included in the spirit and technical scope of the present invention , It should be understood to include equivalents or substitutes.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.Terms including ordinal numbers such as first and second may be used to describe various components, but the components are not limited by the terms. The terms are used only for the purpose of distinguishing one component from other components.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.When an element is said to be "connected" or "connected" to another component, it is understood that other components may be directly connected to or connected to the other component, but there may be other components in between. It should be. On the other hand, when a component is said to be "directly connected" or "directly connected" to another component, it should be understood that no other component exists in the middle.

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. Singular expressions include plural expressions unless the context clearly indicates otherwise.

본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.In this application, terms such as “comprises” or “have” are intended to indicate that a feature, number, step, operation, component, part, or combination thereof described in the specification exists, and that one or more other features are present. It should be understood that the existence or addition possibilities of fields or numbers, steps, operations, components, parts or combinations thereof are not excluded in advance.

도 9는 트렌치에 형성된 게이트 산화막(gate oxide)을 도시하는 도면이다.9 is a view showing a gate oxide film (gate oxide) formed in the trench.

도시된 도면을 참조하면, 트렌치 벽면에 형성된 게이트 산화막(1101)의 두께는 트렌치 바닥면에 형성된 게이트 산화막(1102)의 두께 보다 더 두껍게 형성되어 있다. 그 이유는, 트렌치 벽면의 결정 방향과 트렌치 바닥면의 결정 방향이 다르기 때문이다.Referring to the illustrated drawings, the thickness of the gate oxide film 1101 formed on the trench wall surface is formed to be thicker than the thickness of the gate oxide film 1102 formed on the trench bottom surface. The reason is that the crystal direction of the trench wall surface is different from the crystal direction of the trench bottom surface.

트렌치 벽면의 결정은 바닥면 보다 상대적으로 더 높은 표면 스테이트를 갖는다.The crystal of the trench wall surface has a relatively higher surface state than the bottom surface.

표면 스테이트란, 반도체 표면과 접합계면 등에 존재하는 에너지 준위를 말한다. 이것은 물질 내부와의 불연속성에 기인하는 구조결함, 기체분자의 흡착, 산화층의 존재 등에 의해 생긴다.The surface state refers to the energy level existing in the semiconductor surface and the junction interface. This is caused by structural defects due to discontinuities with the material inside, adsorption of gas molecules, and presence of an oxide layer.

즉, SiC 기판 상에서 이러한 표면 스테이트는, 댕글링 본드(dangling bond)에 의해서 형성될 것이다. 이러한 댕글링 본드에 의해서 높아진 벽면의 표면 스테이트는, 결국 게이트 산화막의 성장률을 높이게 되고, 동일한 산화 과정을 거치더라도 벽면의 산화막 두께가 더 두꺼워지는 것이다.That is, this surface state on the SiC substrate will be formed by dangling bonds. The surface state of the wall surface increased by the dangling bond, in turn, increases the growth rate of the gate oxide film, and the thickness of the oxide film on the wall surface becomes thicker even through the same oxidation process.

이렇게 일부 산화막이 두꺼워져서 전체적으로 산화막의 두께가 일정하지 않다면, 이로 인해 제작된 소자의 신뢰성이 낮아질 우려가 존재한다.In this way, if some oxide films are thick and the thickness of the oxide films is not uniform as a whole, there is a concern that the reliability of the manufactured device may be lowered.

실험 결과에 따르면, 벽면의 산화막 성장 속도는 바닥면의 속도 보다 약 3배 정도 빠르기 때문에, 본 발명에서는 이러한 속도의 균형을 맞추도록 제안한다.According to the experimental results, the growth rate of the oxide film on the wall surface is about 3 times faster than that of the bottom surface, so the present invention proposes to balance this rate.

도 1a은 본 발명의 일실시예에 따른 MOSFET 제조 방법의 순서도를 도시하는 도면이다. 도 1b는 본 발명의 일실시예에 따른 트렌치 벽면을 표면 개질 시키는 단계(S104)의 상세 순서도를 도시하는 도면이다.1A is a flowchart illustrating a MOSFET manufacturing method according to an embodiment of the present invention. 1B is a view showing a detailed flowchart of the step (S104) of surface modification of the trench wall surface according to an embodiment of the present invention.

도 2 내지 도 8은 본 발명의 일실시에에 따른 제조 방법에 따른 기판의 변화를 도시하는 도면이다. 이하, 도 1a 및 도 1b의 순서도와 함께 도 2 내지 도 8의 기판의 변화를 함께 참조하여 설명한다.2 to 8 are views showing a change in the substrate according to the manufacturing method according to an embodiment of the present invention. Hereinafter, changes in the substrates of FIGS. 2 to 8 will be described with reference to flowcharts of FIGS. 1A and 1B.

도 2를 참조하면, 기판(201)이 제공되고 있으며(S101 단계), 기판 상에 드리프트층(202)이 형성(S102 단계)되고 있다. 이때, 기판(201)과 드리프트층(202)은 N형 도펀트(dopant)로 도핑될 수 있다.2, a substrate 201 is provided (step S101), and a drift layer 202 is formed on the substrate (step S102). At this time, the substrate 201 and the drift layer 202 may be doped with an N-type dopant.

드리프층을 형성하는 단계에서는, 예를 들면 질소(N)와 같은 불순물이 주입되어 형성된 N형 반도체 웨이퍼가 제공된다. 또한, 상기 제1도전형 드리프트층(202)은 질소(N)와 같은 불순물이 주입되어 형성된 N형 에피텍셜층일 수도 있다. 이러한 제1도전형 드리프트층(202)의 농도는 대략 1×1015 cm-3 정도이고, 두께는 대략 8 ~ 15 ㎛ 정도일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.In the step of forming the drift layer, an N-type semiconductor wafer formed by implanting impurities such as nitrogen (N) is provided. Further, the first conductive type drift layer 202 may be an N type epitaxial layer formed by implanting impurities such as nitrogen (N). The concentration of the first conductive type drift layer 202 is about 1×10 15 cm -3 and the thickness may be about 8 to 15 μm, but the present invention is not limited to the concentration and thickness.

이어서, S103 단계인 트렌치(trench)를 형성하는 단계로 진행할 수 있다. 예를 들어, 트렌치를 형성하기 위하여, 도 3에서와 같이 하드 마스크(301, hard mask)로 패터닝하고, 도 4에서와 같이 RIE(Reactive Ion Etching)을 이용하여 트렌치(401)를 에칭시킬 수 있다. 하지만, 이러한 트렌치 형성 방법에 한정되는 것은 아니다.Subsequently, the process may proceed to a step of forming a trench, which is a step S103. For example, in order to form a trench, the hard mask 301 may be patterned as shown in FIG. 3, and the trench 401 may be etched using RIE (Reactive Ion Etching) as shown in FIG. 4. . However, it is not limited to such a trench forming method.

본 발명에서는, 트렌치(401)에 게이트 산화막을 균일한 두께로 형성할 수 있도록, 트렌치(401) 벽면을 표면 개질(surface modification) 수행(S104 단계)하도록 제안한다. 이러한 표면 개질의 과정에 대해서 도 1b의 순서도 및 도 5 내지 도 7을 함께 참조하여 설명한다.In the present invention, it is proposed to perform the surface modification (surface modification) of the trench 401 wall surface so that the gate oxide film may be formed in the trench 401 with a uniform thickness (step S104). This process of surface modification will be described with reference to the flowchart of FIG. 1B and FIGS. 5 to 7 together.

본 발명에서는, 트렌치에 균일한 두께의 게이트 산화막을 형성하기 위해서, 트렌치(401) 벽면에 대한 표면 스테이트(Surface-state, 또는 표면 준위)의 수를 감소시키도록 제안한다.In the present invention, in order to form a gate oxide film having a uniform thickness in the trench, it is proposed to reduce the number of surface states (surface-state, or surface level) to the trench 401 wall surface.

따라서, 본 발명에서는, 트렌치 벽면에 상대적으로 높게 형성된 표면 스테이트를 낮추어, 전체적인 게이트 산화막의 성장이 균일해지도록 제안하는 것이다.Therefore, in the present invention, it is proposed to lower the surface state formed relatively high on the trench wall surface so that the growth of the entire gate oxide film is uniform.

이를 위해서 본 발명에서는 도 5에서와 같이 먼저 기판 상부 및 트렌치 바닥면에 하드마스크(301, hardmask)를 성막(S104-1 단계)시킨다. 다만, 기판 상부에는 도 3의 단계에서 형성된 하드마스크(301)가 남아있기 때문에, 트렌치 바닥면에 추가적으로 하드마스크(301)를 형성하면 될 것이다.To this end, in the present invention, as shown in FIG. 5, first, a hardmask 301 and a hardmask are formed on the substrate and the bottom of the trench (step S104-1). However, since the hard mask 301 formed in the step of FIG. 3 remains on the upper substrate, an additional hard mask 301 may be formed on the bottom surface of the trench.

이때, 하드마스크(301)를 형성하기 위해서 본 발명에서는, 직진성을 갖는 형성 방법을 수행할 수 있을 것이다. 즉, 트렌치 벽면에는 하드마스크(301)가 형성되면 안되고, 기판 상부와 트렌치 바닥면만 하드마스크가 형성되어야 하기 때문에, 위에서 아래 방향으로 직진성을 갖는 하드마스크 형성이 필요할 것이다. 예를 들면, 직진성을 갖는 증착(deposition)이나 스퍼터(sputter) 방식으로 하드마스크를 형성할 수 있을 것이다.At this time, in order to form the hard mask 301, in the present invention, it may be possible to perform a forming method having straightness. That is, since the hard mask 301 should not be formed on the trench wall surface, and only the upper substrate and the bottom of the trench should be formed, it is necessary to form a hard mask having a straightness from top to bottom. For example, a hard mask may be formed by deposition or sputtering with straightness.

특히, 본 발명에서는, 상기 하드마스크로 SiO2 하드마스크를 제안한다.In particular, in the present invention, an SiO 2 hard mask is proposed as the hard mask.

도 5에서와 같이 하드마스크(301)가 형성되고 난 후, 트렌치 벽면을 표면 개질 시킨다. 즉, 도 6에서와 같이 위 하드마스크(301)에 의해서 기판의 상부나 트렌치의 바닥면은 보호되기 때문에, 트렌치 벽면만이 표면 개질(691)되는 것이다.5, after the hard mask 301 is formed, the surface of the trench is surface-modified. That is, since the upper surface of the substrate or the bottom surface of the trench is protected by the upper hard mask 301 as shown in FIG. 6, only the trench wall surface is surface modified 691.

트렌치 벽면을 표면 개질하는데 있어서, 본 발명에서는 Si 증착(evaporation)을 제안한다.In the surface modification of the trench wall, Si evaporation is proposed in the present invention.

소정 온도 이상에서 Si 증착을 수행할 경우, Si가 표면의 댕글링 본드와 결합하여, 표면 스테이트를 낮추게 되는 것이다. 이때 상기 소정 온도는 약 1500°C일 수 있다.When Si deposition is performed at a predetermined temperature or higher, Si is combined with a dangling bond on the surface to lower the surface state. At this time, the predetermined temperature may be about 1500 °C.

본 발명의 다른 실시예에서는, Si 증착이 아닌 단순히 온도만 올리도록 제안한다. 즉, 온도를 올리는 것 만으로도 표면 스테이트가 낮아질 수 있기 때문이다.In another embodiment of the present invention, it is proposed to simply raise the temperature, not Si deposition. That is, the surface state can be lowered only by raising the temperature.

그리고, 도 7에서와 같이 S104-1 단계에서 생성하였던 하드마스크(301)를 제거(S104-3 단계)시킬 수 있다.In addition, as shown in FIG. 7, the hard mask 301 generated in step S104-1 may be removed (step S104-3).

이와 같이 트렌치 벽면의 표면이 개질된 후 게이트 산화를 수행(S105 단계)한다. 게이트 산화 시 S104 단계의 표면 개질에 의해 도 8에서와 같이 트렌치 벽면과 바닥면의 산화막이 균일하게 성장할 수 있다.After the surface of the trench wall is modified in this way, gate oxidation is performed (step S105). When the gate is oxidized, the oxide films on the trench walls and the bottom surface may be uniformly grown as shown in FIG. 8 by surface modification in step S104.

이상으로 본 발명에 따른 SiC MOSFET 제조방법 및 이를 이용하여 제조된 MOSFET의 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 특허청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 특허청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.The SiC MOSFET manufacturing method according to the present invention and an embodiment of the MOSFET manufactured using the above are described above, but this is described as at least one embodiment, whereby the technical idea of the present invention and its configuration and operation are not limited. No, the scope of the technical idea of the present invention is not limited/limited by the drawings or the description referring to the drawings. In addition, the concepts and embodiments of the invention presented in the present invention may be used by a person having ordinary knowledge in the technical field to which the present invention pertains as a basis for modifying or designing with other structures in order to perform the same purpose of the present invention. The equivalent structure modified or changed by a person having ordinary knowledge in the technical field to which the present invention pertains is bound by the technical scope of the present invention described in the claims, and the scope or scope of the invention described in the claims Various changes, substitutions, and changes are possible without departing.

Claims (10)

트렌치(trench) 구조 MOSFET의 제조 방법에 있어서,
기판(substrate)을 형성하는 단계;
상기 기판 상에 드리프트층을 형성하는 단계;
상기 기판과 상기 드리프트층에 트렌치(trench)를 형성하는 단계;
상기 형성된 트렌치 벽면에만 선택적으로 표면 개질(surface modification)시키는 단계; 및
상기 트렌치 바닥면과 벽면에 게이트 산화막을 형성하는 게이트 산화(gate oxidation)를 수행하는 단계를 포함하되,
상기 표면 개질은, 상기 트렌치 벽면의 표면 스테이트(state) 수를 감소시키는 개질이고,
상기 형성된 게이트 산화막의 두께는 상기 트렌치의 바닥면과 벽면 간에 균일한 것을 특징으로 하는,
MOSFET의 제조 방법.A method for manufacturing a trench structure MOSFET,
Forming a substrate;
Forming a drift layer on the substrate;
Forming a trench in the substrate and the drift layer;
Selectively surface modification only on the formed trench wall surface; And
And performing gate oxidation to form a gate oxide layer on the trench bottom and wall surfaces,
The surface modification is a modification that reduces the number of surface states of the trench wall surface,
The thickness of the formed gate oxide film is characterized in that it is uniform between the bottom surface and the wall surface of the trench,
MOSFET manufacturing method. 삭제delete 제 1 항에 있어서, 상기 표면 개질시키는 단계는,
상기 기판의 상부 및 상기 트렌치의 바닥면에 하드마스크(hardmask)를 성막시키는 단계; 및
기 설정된 온도 이상 유지되는 환경에서 Si를 공급해 주는 단계를 포함하는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 1, wherein the step of modifying the surface,
Depositing a hardmask on the upper surface of the substrate and the bottom surface of the trench; And
Characterized in that it comprises the step of supplying Si in an environment maintained above a predetermined temperature,
MOSFET manufacturing method. 제 3 항에 있어서,
Si를 공급해 주는 단계는 증착(evaporation)법으로 공급하는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3,
The step of supplying Si is characterized in that it is supplied by an evaporation method,
MOSFET manufacturing method. 제 3 항에 있어서,
상기 기 설정된 온도는, 1500°C 인 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3,
The predetermined temperature, characterized in that 1500 °C,
MOSFET manufacturing method. 제 3 항에 있어서, 상기 게이트 산화를 수행하는 단계는,
열 산화(Thermal gate oxidation)법을 수행하는 것을 특징으로 하는,
MOSFET의 제조 방법.According to claim 3, The step of performing the gate oxidation,
Characterized in that, performing a thermal gate oxidation method,
MOSFET manufacturing method. 제 3 항에 있어서,
상기 하드마스크는, SiO2 하드마스크인 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3,
The hard mask is characterized in that the SiO 2 hard mask,
MOSFET manufacturing method. 제 3 항에 있어서, 상기 표면 개질 시키는 단계는,
상기 Si를 공급해 주는 단계 이후, 상기 하드마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3, wherein the step of modifying the surface,
After the step of supplying the Si, characterized in that it further comprises the step of removing the hard mask,
MOSFET manufacturing method. 제 3 항에 있어서,
상기 하드마스크를 성막시키는 단계는,
증착(deposition) 또는 스퍼터(sputtering) 방식을 이용하는 것을 특징으로 하는,
MOSFET의 제조 방법.The method of claim 3,
The step of forming the hard mask,
Characterized in that using a deposition (deposition) or sputtering (sputtering) method,
MOSFET manufacturing method. 삭제delete
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