KR102127795B1 - 반도체 패키지 및 방법 - Google Patents

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    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]

Abstract

실시형태에서, 디바이스는, 집적 회로 다이; 상기 집적 회로 다이에 인접한 관통 비아; 상기 집적 회로 다이 및 상기 관통 비아를 캡슐화하는 몰딩 콤파운드; 및 재배선 구조체를 포함하고, 상기 재배선 구조체는, 제1 유전체 층을 통해 연장되는 제1 도전성 비아; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아 위의 제1 도전성 라인을 포함하고, 상기 제1 도전성 비아는 상기 집적 회로 다이, 상기 집적 회로 다이 위에 있는 상기 제1 유전체 층, 상기 관통 비아, 및 상기 몰딩 콤파운드를 전기적으로 접속시키고, 상기 제1 도전성 비아는 상기 제1 도전성 라인으로 연장된다.

Description

반도체 패키지 및 방법{SEMICONDUCTOR PACKAGE AND METHOD}
본 출원은 그 전체가 참조에 의해 여기에 포함된 미국 가출원 No.62/586,314(2017년 11월 15일 출원)에 대한 우선권을 주장한다.
다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적도에 있어서의 계속적인 향상으로 인해 반도체 산업은 급속한 성장을 경험하였다. 보통, 집적도에 있어서의 향상은 소정 면적으로 더 많은 콤포넌트들을 집적할 수 있게 하는 최소 피쳐 사이즈(minimum feature size)의 반복된 감소로부터 이루어진다. 전자 디바이스의 소형화에 대한 요구가 커짐에 따라, 반도체 다이의 더욱 작고 창의적인 패키징 기술에 대한 필요성이 대두되고 있다. 이러한 패키징 시스템의 예는 PoP(Package-on-Package) 기술이다. PoP 디바이스에서, 상부 반도체 패키지는 하부 반도체 패키지의 상부에 적층되어 높은 레벨의 집적도 및 부품 밀도를 제공한다. PoP 기술은 일반적으로 인쇄 회로 기판(printed circuit board; PCB)에 향상된 기능과 작은 풋프린트를 갖는 반도체 디바이스의 생산을 가능하게 한다.
실시형태에서, 디바이스는, 집적 회로 다이; 상기 집적 회로 다이에 인접한 관통 비아; 상기 집적 회로 다이 및 상기 관통 비아를 캡슐화하는 몰딩 콤파운드; 및 재배선 구조체를 포함하고, 상기 재배선 구조체는, 제1 유전체 층을 통해 연장되는 제1 도전성 비아; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아 위의 제1 도전성 라인을 포함하고, 상기 제1 도전성 비아는 상기 집적 회로 다이, 상기 집적 회로 다이 위에 있는 상기 제1 유전체 층, 상기 관통 비아, 및 상기 몰딩 콤파운드를 전기적으로 접속시키고, 상기 제1 도전성 비아는 상기 제1 도전성 라인으로 연장된다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피쳐(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피쳐의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 15는 일부 실시형태에 따른 디바이스 패키지를 형성하는 프로세스 중에 중간 단계들의 단면도를 예시한다.
도 17 및 도 18은 일부 실시형태에 따른 패키지 구조체를 형성하는 프로세스 중에 중간 단계들의 단면도를 예시한다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래", "밑에", "낮은", "높은", "상부의" 등의 공간 관련 용어는 도면에 도시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
여기에서 논의되는 실시형태는 특정 콘텍스트, 즉 미세 피치의 전면 재배치 구조를 갖는 패키지 구조체(예컨대, PoP(package on package) 구조체)로 논의될 수 있다. 전면 재배선 구조체의 비아들은 상부 금속화 패턴과의 앵커 접속부(anchor connection)를 갖도록 형성된다. 앵커 접속부에서, 비아는 상부 금속화 패턴으로 부분적으로 연장되고, 상부 금속화 패턴은 비아 위에 리세스를 갖지 않는다. 앵커 접속부를 갖는 비아를 형성하는 것은 블라인드 비아, 예컨대 각각의 유전체 층을 통해 완전히 노출되지 않은 비아의 형성을 회피할 수 있다. 또한, 앵커 접속부는 더 좋은 기계적 강도를 가질 수 있다.
본 개시의 기술은 재배선 구조체를 포함하는 임의의 패키지 구조체에 적용 가능하다. 다른 실시형태는 본 개시 내용을 읽으면 통상의 기술자에게 쉽게 명백하게 될 수 있는 다른 패키지 타입 또는 다른 구성과 같은 다른 적용을 고려한다. 여기에서 논의되는 실시형태는 구조체에 존재할 수 있는 모든 콤포넌트 또는 피쳐를 반드시 도시하지는 않을 수 있음을 알아야 한다. 예컨대, 콤포넌트 중 하나의 설명이 실시형태의 양태를 전달하기에 충분할 수 있는 경우와 같이 다수의 콤포넌트가 도면에서 생략될 수 있다. 또한, 여기에서 논의되는 방법 실시형태는 특정 순서로 수행되는 것으로서 논의될 수 있지만, 다른 방법 실시형태는 임의의 논리적 순서로 수행될 수 있다.
도 1 내지 도 15는 일부 실시형태에 따른 제1 패키지(200)를 형성하는 프로세스 중에 중간 단계들의 단면도를 예시한다. 제1 패키지 영역(600) 및 제2 패키지 영역(602)이 예시되어 있고, 제1 패키지(200)가 각 패키지 영역에 형성된다. 제1 패키지(200)는 InFO(integrated fan-out) 패키지라고도 지칭된다.
도 1에서, 캐리어 기판(100)이 제공되고, 릴리즈 층(102)이 캐리어 기판(100) 상에 형성된다. 캐리어 기판(100)은 유리 캐리어 기판, 세라믹 캐리어 기판 등이 될 수 있다. 캐리어 기판(100) 상에 다수의 패키지가 동시에 형성될 수 있도록, 캐리어 기판(100)은 웨이퍼가 될 수 있다. 릴리즈 층(102)은 후속 단계에서 형성될 상부 구조로부터 캐리어 기판(100)과 함께 제거 될 수 있는 폴리머 기반 물질(polymer-based material)로 형성될 수 있다. 일부 실시형태에서, 릴리즈 층(102)은, LTHC(light-to-heat-conversion) 릴리즈 코팅 등의 가열 시 접착성을 잃는 에폭시 기반 열-방출 물질(epoxy-based thermal-release material)이다. 다른 실시형태에서, 릴리즈 층(102)은 자외선에 노출될 때 접착성을 잃는 자외선 접착제(ultra-violet glue)가 될 수 있다. 릴리즈 층(102)은 액체로서 분배되어(dispensed) 경화되거나, 캐리어 기판(100) 상에 적층된 라미네이트 필름 등이 될 수 있다. 릴리즈 층(102)의 상부 표면은 평탄화될 수 있고 고도의 동일평면성(coplanarity)을 가질 수 있다.
도 2에서 유전체 층(104) 및 금속화 패턴(106)(때로는 재배선 층 또는 재배선 라인이라 칭함)이 형성된다. 릴리즈 층(102) 상에 유전체 층(104)이 형성된다. 유전체 층(104)의 하부 표면은 릴리즈 층(102)의 상부 표면과 접촉할 수 있다. 일부 실시형태에서, 유전체 층(104)은 PBO(polybenzoxazole), 폴리이미드, BCB(benzocyclobutene) 등의 폴리머로 형성된다. 다른 실시형태에서, 유전체 층(104)은, 실리콘 질화물 등의 질화물; 실리콘 산화물 등의 산화물, PSG(phosphosilicate glass) BSG(borosilicate glass), BPSG(boron-doped phosphosilicate glass) 등으로 형성된다. 유전체 층(104)은 스핀 코팅, CVD(chemical vapor deposition), 라미네이팅 등 또는 이들의 조합과 같은 임의의 적용가능한 성막 프로세스에 의해 형성될 수 있다.
유전체 층(104) 상에 금속화 패턴(106)이 형성된다. 금속화 패턴(106)을 형성하기 위한 실시예로서, 유전체 층(104) 위에 시드 층(미도시)이 형성된다. 일부 실시형태에서, 시드 층은 금속 층이고, 이 금속 층은 단일 층이거나 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층이 될 수 있다. 일부 실시형태에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 이어서, 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 금속화 패턴(106)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 도전성 물질은 포토레지스트의 개구 내에 그리고 시드 층의 노출 부분 상에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 이어서, 도전성 물질이 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 적용가능한 애싱(ashing) 또는 스트리핑 프로세스(stripping process)에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 적용가능한 에칭 프로세스를 이용함으로써 시드 층의 노출 부분이 제거된다. 시드 층의 나머지 부분과 도전성 물질은 금속화 패턴(106)을 형성한다.
도 3에서, 금속화 패턴(106) 및 유전체 층(104) 상에 유전체 층(108)이 형성된다. 일부 실시형태에서, 리소그래피 마스크를 이용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등의 감광성 물질이 될 수 있는 폴리머로 유전체 층(108)이 형성된다. 다른 실시형태에서, 실리콘 질화물 등의 질화물; 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 유전체 층(108)이 형성된다. 유전체 층(108)은 스핀 코팅, 적층(lamination), CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 이어서, 금속화 패턴(106)의 일부를 노출시키는 개구를 형성하기 위해 유전체 층(108)이 패터닝된다. 유전체 층이 감광성 물질인 경우, 유전체 층(108)을 광에 노광함으로써 또는 에칭, 예컨대 이방성 에칭을 이용하는 등의 적용가능한 프로세스에 의해 패터닝이 이루어질 수 있다.
유전체 층(104 및 108) 및 금속화 패턴(106)은 후면 재배선 구조체(110)라고 지칭될 수 있다. 도시된 실시형태에서, 후면 재배선 구조체(111)는 2개의 유전체 층(104 및 108) 및 하나의 금속화 패턴(106)을 포함한다. 다른 실시형태에서, 후면 재배선 구조체(110)는 임의의 수의 유전체 층, 금속화 패턴, 및 도전성 비아를 포함할 수 있다. 금속화 패턴(106) 및 유전체 층(108)을 형성하기 위한 프로세스를 반복함으로써 후면 재배선 구조체(110) 내에 하나 이상의 추가 금속화 패턴 및 유전체 층이 형성될 수 있다. 하부 유전체 층의 개구 내에 금속화 패턴의 도전성 물질 및 시드 층을 형성함으로써 금속화 패턴의 형성 중에 도전성 비아(미도시)가 형성될 수 있다. 따라서, 도전성 비아는 다수의 금속화 패턴을 상호접속하고 전기적으로 연결할 수 있다.
도 4에서, 관통 비아(112)가 형성된다. 관통 비아(112)를 형성하기 위한 실시예로서, 후면 재배선 구조체(110), 예컨대 예시된 바와 같은 유전체 층(108) 및 금속화 패턴(106)의 노출된 부분 위에 시드 층이 형성된다. 일부 실시형태에서, 시드 층은 금속 층이고, 이 금속 층은 단일 층이거나 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층이 될 수 있다. 일부 실시형태에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 포토레지스트가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 관통 비아에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 도전성 물질은 포토레지스트의 개구 내에 그리고 시드 층의 노출 부분 상에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 도전성 물질이 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 적용가능한 애싱(ashing) 또는 스트리핑 프로세스(stripping process)에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 적용가능한 에칭 프로세스를 이용함으로써 시드 층의 노출 부분이 제거된다. 시드 층의 나머지 부분과 도전성 물질은 관통 비아(112)를 형성한다.
도 5에서, 접착제(116)에 의해 유전체 층(108)에 집적 회로 다이(114)가 접착된다. 제1 패키지 영역(600) 및 제2 패키지 영역(602) 각각에 2개의 집적 회로 다이(114)가 접착되는 것으로 도시되었지만, 더 많거나 적은 집적 회로 다이(114)가 각 패키지 영역에 접착될 수 있다는 것이 인식되어야 한다. 예컨대, 오직 하나의 집적 회로 다이(114)가 각 영역에 접착될 수 있다. 집적 회로 다이(114)는, 로직 다이(예컨대, 중앙 프로세싱 유닛, 마이크로컨트롤러 등), 메모리 다이(예컨대, DRAM(dynamic random access memory) 다이, SRAM(static random access memory) 다이 등), 전력 관리 다이(예컨대, PMIC(power management integrated circuit) 다이), 무선 주파수(radio frequency; RF) 다이, 센서 다이, MEMS(micro-electro-mechanical-system) 다이, 신호 프로세싱 다이(예컨대, DSP(digital signal processing) 다이), 프론트-엔드(front-end) 다이(예컨대, AFE(analog front-end) 다이), 등, 또는 이들의 조합이 될 수 있다. 또한, 일부 실시형태에서, 집적 회로 다이(114)는 상이한 사이즈(예컨대, 상이한 높이 및/또는 표면적)가 될 수 있고, 다른 실시형태에서, 집적 회로 다이(114)는 동일한 사이즈(예컨대, 동일한 높이 및/또는 표면적)가 될 수 있다.
유전체 층(108)에 접착되기 전에, 집적 회로 다이(114)는, 집적 회로 다이(114) 내에 집적 회로를 형성하기 위한 적용 가능한 제조 프로세스에 따라 프로세싱될 수 있다. 예컨대, 집적 회로 다이(114)는 각각 SOI(semiconductor-on-insulator) 기판의 활성 층 또는 도핑되거나 도핑되지 않은 실리콘 등의 반도체 기판(118)을 포함한다. 반도체 기판은, 게르마늄; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 아세나이드, 및/또는 인듐 안티모나이드를 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 합금 반도체; 또는 이들의 조합과 같은 다른 반도체 물질을 포함할 수 있다. 멀티-레이어(multi-layer) 또는 구배(gradient) 기판 등의 다른 기판이 사용될 수도 있다. 트랜지스터, 다이오드, 커패시터, 저항기 등의 디바이스들은, 반도체 기판(118) 내에 그리고/또는 위에 형성될 수 있고, 예컨대 집적 회로를 형성하기 위해 반도체 기판(118) 상의 하나 이상의 유전체 층 내의 금속화 패턴에 의해 형성되는 상호접속 구조체(120)에 의해 상호접속될 수 있다.
집적 회로 다이(114)는, 외부 커넥터가 만들어지는 알루미늄 패드 등의 패드(122)를 더 포함한다. 패드 (122)는 집적 회로 다이(114)의 각각의 액티브 사이드(active side)로 지칭될 수 있는 것 위에 있다. 집적 회로 다이(114) 상에 그리고 패드(122)의 일부 상에 패시베이션 필름(passivation film)(124)이 있다. 개구는 패시베이션 필름(124)을 통해 패드(122)에 이른다. 도전성 필러(pillar)(예컨대, 구리와 같은 금속을 포함함)와 같은 다이 커넥터(126)는 패시베이션 필름(124)을 통해 개구 내에 있으며, 각각의 패드(122)에 기계적으로 그리고 전기적으로 연결된다. 다이 커넥터(126)는 예컨대, 도금 등에 의해 형성될 수 있다. 다이 커넥터(126)는 집적 회로 다이(114)의 각각의 집적 회로를 전기적으로 연결한다.
유전체 물질(128)은 집적 회로 다이(114)의 액티브 사이드 상에, 예컨대 패시베이션 필름(124) 및 다이 커넥터(126) 상에 있다. 유전체 물질(128)은 다이 커넥터(126)를 측 방향으로 캡슐화하고, 유전체 물질(128)은 각각의 집적 회로 다이(114)와 측 방향으로 접한다. 유전체 물질(128)은 PBO, 폴리이미드, BCB 등의 폴리머; 실리콘 질화물 등의 질화물; 실리콘 산화물, PSG, BSG, BPSG 등의 산화물; 또는 이들의 조합으로 형성될 수 있고, 예컨대 스핀 코팅, 적층, CVD 등에 의해 형성될 수 있다.
접착제(116)는 집적 회로 다이(114)의 후면 상에 있고 집적 회로 다이(114)를 유전체 층(108)과 같은 후면 재배선 구조체(110)에 접착한다. 접착제(116)는 임의의 적합한 접착제, 에폭시, DAF(die attach film) 등이 될 수 있다. 접착제(116)는, 집적 회로 다이(114)의 후면, 예컨대 각각의 반도체 웨이퍼의 후면에 적용되거나, 캐리어 기판(100)의 표면 위에 적용될 수 있다. 집적 회로 다이(114)는 소잉(sawing) 또는 다이싱(dicing) 등에 의해 싱귤레이트될(singulated) 수 있고, 예컨대 픽 앤드 플레이스(pick-and-place) 툴을 사용하여 접착제(116)에 의해 유전체 층(108)에 접착될 수 있다.
도 6에서, 밀봉제(encapsulant)(130)가 다수의 콤포넌트 상에 형성된다. 밀봉제(130)는 몰딩 콤파운드, 에폭시 등이 될 수 있고, 압축 몰딩, 트랜스퍼 몰딩 등에 의해 적용될 수 있다. 집적 회로 다이(114)의 관통 비아(112) 및/또는 다이 커넥터(126)가 매립되거나 커버되도록, 밀봉제(130)가 캐리어 기판(100) 위에 형성될 수 있다. 이어서, 밀봉제(130)가 경화된다.
도 7에서, 관통 비아(112) 및 다이 커넥터(126)를 노출시키기 위해 밀봉제(130)에 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 유전체 물질(128)을 연삭(grind)할 수 있다. 평탄화 프로세스 후에, 관통 비아(112), 다이 커넥터(126), 유전체 물질(128), 및 밀봉제(130)의 상부 표면은 동일 평면이 된다. 예컨대, 평탄화 프로세스는 CMP(chemical-mechanical polish), 연삭 프로세스 등이 될 수 있다. 일부 실시형태에서, 예컨대 관통 비아(112) 및 다이 커넥터(126)가 이미 노출된 경우에는 평탄화는 생략될 수 있다.
도 8 내지 도 13에서, 전면 재배선 구조체(132)가 형성된다. 도시된 바와 같이, 전면 재배선 구조체(132)는 유전체 층(136, 148, 164, 170)을 포함하고 또한 금속화 패턴을 포함한다. 금속화 패턴은 재배선 층 또는 재배선 라인으로도 지칭될 수 있고, 도전성 비아(134, 146, 162, 168) 및 도전성 라인(144, 160, 166)을 포함한다. 전면 재배선 구조체(132)가 핀-피치 재배선 구조체이기 때문에, 도전성 라인(144, 160, 166)은 인접한 라인 사이의 약 1 μm 이하의 피치를 가질 수 있고, 도전성 라인(144, 160, 166)은 약 1 μm 이하의 평균 폭을 가질 수 있다.
도 8에서, 도전성 비아(134)가 형성되어, 예컨대 관통 비아(112) 및/또는 다이 커넥터(126)에 전기적으로 접속된다. 이어서, 도전성 비아(134) 상에 그리고 주위에, 그리고 밀봉제(130), 관통 비아(112), 및 다이 커넥터(126) 상에 유전체 층(136)이 성막된다. 도 9a 내지 도 9d는 도전성 비아(134) 및 유전체 층(136)을 형성하는 프로세스 중에 영역(650)을 더 상세히 도시한 단면도이다.
도 9a에서, 밀봉제(130), 관통 비아(112), 다이 커넥터(126), 및 유전체 물질(128) 상에 시드 층(seed layer)(138)이 형성된다. 일부 실시형태에서, 시드 층(138)은 금속 층이고, 이 금속 층은 단일 층이거나 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층이 될 수 있다. 일부 실시형태에서, 시드 층(138)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(138)은 예컨대 PVD 등을 이용하여 형성될 수 있다. 시드 층(138) 상에 마스크 층(140)이 형성되고 패터닝된다. 마스크 층(140)은 단일 층 포토레지스트(single-layer photo resist), 삼층 포토레지스트(tri-layer photo resist) 등의 포토레지스트가 될 수 있다. 마스크 층(140)은 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 마스크 층(140)의 패턴은 관통 비아에 대응한다. 패터닝은 시드 층을 노출시키기 위해 마스크 층(140)를 통해 개구(142)를 형성한다.
도 9b에서, 마스크 층(140)의 개구(142) 내에 그리고 시드 층(138)의 노출 부분 상에 도전성 물질이 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 도전성 물질이 형성되지 않은 시드 층(138)의 부분 및 마스크 층(140)은 제거된다. 마스크 층(140)이 포토레지스트인 실시형태에서, 산소 플라즈마를 사용하는 등의 적용 가능한 애싱 또는 스트리핑 프로세스에 의해 마스크 층(140)이 제거될 수 있다. 마스크 층(140)이 제거되면, 습식 또는 건식 에칭과 같은 적용 가능한 에칭 프로세스를 이용함으로써 시드 층(138)의 노출 부분이 제거된다. 시드 층(138)의 나머지 부분과 도전성 물질은 도전성 비아(134)를 형성한다.
도 9c에서, 이어서, 밀봉제(130), 관통 비아(112), 다이 커넥터(126), 및 도전성 비아(134) 상에 유전체 층(136)이 성막된다. 일부 실시형태에서, 리소그래피 마스크를 이용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등의 감광성 물질이 될 수 있는 폴리머로 유전체 층(136)이 형성된다. 다른 실시형태에서, 실리콘 질화물 등의 질화물; 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 유전체 층(136)이 형성된다. 유전체 층(136)은 스핀 코팅, 적층(lamination), CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 특히, 도전성 비아(134)의 최상부 표면이 유전체 층(136)의 주요 표면 위로 거리 D1만큼 연장되도록, 유전체 층(136)이 도전성 비아(134) 위에 등각으로 성막된다. 거리 D1은 약 0.1 μm 내지 약 0.5 μm이 될 수 있다. 다시 말해서, 인접한 도전성 비아(134) 사이의 유전체 층(136)의 부분이 도전성 비아(134)의 상부 표면 아래로 리세스되도록, 유전체 층(136)이 "언더-성막된다(under-deposited)".
도 9d에서, 유전체 층(136)의 일부를 제거하기 위해 제거 프로세스가 수행되고, 이에 따라 도전성 비아(134)가 노출된다. 제거 프로세스는 도전성 비아(134) 및 유전체 층(136)을 얇게 만든다. 제거 프로세스 후에, 도전성 비아(134)의 상부 표면은 유전체 층(136)의 주요 표면 위로 거리 D2만큼 연장되고, 거리 D2는 거리 D1보다 작다. 거리 D2는 약 0.1 μm 내지 약 0.3 μm가 될 수 있다. 유전체 층(136)을 언더 성막한 후에, 제거 프로세스를 수행하는 것은 블라인드 비아(blind via)의 형성을 방지할 수 있다(예컨대, 제거 프로세스 후에 도전성 비아(134)가 커버되어 남을 가능성을 감소시킴).
일부 실시형태에서, 제거 프로세스는, 유전체 층(136)의 디싱(dishing)을 초래하기 위해 CMP의 파라미터가 선택되는 CMP이다. 패드, 슬러리, 또는 하향 압력 등의 CMP의 파라미터를 선택함으로써 디싱이 도입될 수 있다. 연마가 더 등각이 되도록, 폴리우레탄(PU) 연마 패드와 같은 소프트 패드가 사용될 수 있다. 실리카 슬러리와 같은 유전체 층(136)의 물질에 매우 선택적인 슬러리가 사용될 수 있고, 유전체 층(136)이 도전성 비아(134)보다 높은 속도(rate)로 제거될 수 있게 한다. 예컨대, 보다 약한 화학제 또는 연마제를 포함하는 슬러리가 사용될 수 있다. 보다 낮은 하향 압력이 사용되어, CMP가 신속하게 제거되는 유기 물질일 수 있는 유전체 층(136)의 물질에 대해 더 선택적이 되도록 한다. 예컨대, 약 2 PSI 내지 약 5 PSI의 하향 압력이 사용될 수 있다. 도전성 비아(134)에 비교하여 유전체 층(136)의 제거 속도를 증가시킴으로써, 유전체 층(136)이 도전성 비아(134)의 상부 아래로 거리 D2만큼 리세스되게 하는 디싱이 의도적으로 도입될 수 있다.
일부 실시형태에서, 제거 프로세스는 에치백 프로세스가 후속되는 CMP이다. CMP의 파라미터는 유전체 층(136)의 디싱을 회피하도록 선택된다. 도전성 비아(134) 및 유전체 층(136)의 제거 속도가 유사하게 되도록, 위에서 설명한 CMP의 파라미터를 선택함으로써 디싱이 회피될 수 있다. CMP가 수행된 후에, 도전성 비아(134) 및 유전체 층(136)의 상부 표면은 실질적으로 평평하다. 이어서, 유전체 층(136)을 얇게 만들기 위해 에치백 프로세스가 수행된다. 에치백 프로세스는 도전성 비아(134)보다 빠른 속도로 유전체 층(136)을 제거한다. 예컨대, 에치백 프로세스는 Ar의 O2와 같은 유전체 층(136)의 유기 물질에 선택적인 에칭 제를 사용하는 건식 에칭 프로세스로 수행될 수 있다.
도전성 비아(134) 위의 유전체 층(136)의 부분을 제거하는 것은 벌크 평탄화 프로세스에서 유전체 층(136)의 나머지 부분을 제거하는 것보다 빠를 수 있다. 예컨대, 동일한 CMP 프로세스에서, 돌출부에서의 유전체 층(136)의 제거 속도는, 특히 유전체 층(136)이 피처 로딩(feature loading)을 경험할 때, 주요 표면을 따른 유전체 층(136)의 제거 속도보다 최대 10배 빠를 수 있다. 따라서, 도전성 비아(134)를 유전체 층(136)을 통해 노출시키고 유전체 층(136)을 평탄화하기 위해 평탄화가 덜 수행될 수 있다.
도 10에서, 도전성 라인(144)은 유전체 층(136) 상에 형성되고 도전성 비아(134)에 전기적으로 접속된다. 이어서, 도전성 비아(146)는 도전성 라인(144)에 전기적으로 접속되도록 형성된다. 이어서, 도전성 라인(144) 및 도전성 비아(146) 상에 그리고 주위에 유전체 층(148)이 성막된다. 도 11a 내지 도 11g는 도전성 라인(144), 도전성 비아(146), 및 유전체 층(148)을 형성하는 프로세스 중에 영역(650)을 더 상세히 도시한 단면도이다.
도 11a에서, 도전성 비아(134) 및 유전체 층(136) 위에 시드 층(150)이 형성된다. 특히, 시드 층(150)은, 유전체 층(136)의 상부 표면, 도전성 비아(134)의 노출된 측벽, 및 도전성 비아(134)의 상부 표면을 따라 연장된다. 일부 실시형태에서, 시드 층(150)은 금속 층이고, 이 금속 층은 단일 층이거나 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층이 될 수 있다. 일부 실시형태에서, 시드 층(150)은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층(150)은 예컨대 PVD 등을 이용하여 형성될 수 있다.
도 11b에서, 시드 층(150) 상에 마스크 층(152)이 형성되고 패터닝된다. 마스크 층(152)은 단일 층 포토레지스트(single-layer photo resist), 삼층 포토레지스트(tri-layer photo resist) 등의 포토레지스트가 될 수 있다. 마스크 층(152)은 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 마스크 층(152)의 패턴은 도전성 라인(144)에 대응한다. 패터닝은 시드 층(150)을 노출시키기 위해 마스크 층(152)을 통해 개구(154)를 형성한다. 하부 유전체 층(136)의 주요 표면이 평평하기 때문에, 마스크 층(152)은 실질적으로 균일한 두께로 형성될 수 있다. 따라서, 마스크 층(152)이 더 일관되게 디벨롭(develop)될 수 있어서, 나머지 마스크 층(152)이 개구(154) 내의 시드 층(150)의 부분을 커버할 가능성을 감소시킬 수 있다.
도 11c에서, 마스크 층(152)의 개구(154) 내에 그리고 시드 층(150)의 노출 부분 상에 도전성 물질이 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 이어서, 마스크 층(152)이 제거된다. 마스크 층(152)이 포토레지스트인 실시형태에서, 산소 플라즈마를 사용하는 등의 적용 가능한 애싱 또는 스트리핑 프로세스에 의해 마스크 층(140)이 제거될 수 있다. 도전성 물질 및 도전성 물질 아래의 시드 층의 일부는 도전성 라인(144)을 형성한다. 도전성 비아(134)가 유전체 층(136) 위로 연장되기 때문에, 도전성 라인(144)의 일부는 상승된 토폴로지(topology)를 갖는다. 도전성 비아(134) 위의 도전성 라인(144)의 상부 표면이 도전성 비아(134) 위에 있지 않은 도전성 라인(144)의 상부 표면 위로 거리 D3만큼 상승되도록, 도전성 비아(134) 위의 도전성 라인(144)의 부분이 볼록 형상을 가질 수 있다. 거리 D3은 약 0 μm 내지 약 0.2 μm가 될 수 있다. 다시 말해서, 도전성 라인(144)은 도전성 비아(134) 위에 리세스를 갖지 않는다. 거리 D2가 작은 실시형태와 같은 일부 실시형태에서, 도전성 비아(134) 위의 도전성 라인(144)의 부분은 볼록 형상이 아닐 수 있고 대신 실질적으로 편평하게 될 수 있다. 형성 후에, 도전성 라인(144) 중 각각의 도전성 라인으로 부분적으로 연장되고, 이에 따라 도전성 비아(134) 및 시드 층(150)은 도전성 비아(134) 및 도전성 라인(144) 사이에 앵커 접속을 형성한다.
도 11d에서, 도전성 라인(144) 및 시드 층(150) 상에 마스크 층(156)이 형성되고 패터닝된다. 마스크 층(156)은 단일 층 포토레지스트(single-layer photo resist), 삼층 포토레지스트(tri-layer photo resist) 등의 포토레지스트가 될 수 있다. 마스크 층(156)은 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 마스크 층(156)의 패턴은 도전성 비아(146)에 대응한다. 패터닝은 도전성 라인(144)의 일부를 노출시키기 위해 마스크 층(156)을 통해 개구(158)를 형성한다. 하부 유전체 층(136)의 주요 표면이 평평하기 때문에, 마스크 층(156)은 실질적으로 균일한 두께로 형성될 수 있다. 따라서, 마스크 층(156)이 더 일관되게 디벨롭(develop)될 수 있어서, 나머지 마스크 층(156)이 개구(158) 내의 도전성 라인(144)의 부분을 커버할 가능성을 감소시킬 수 있다.
도 11e에서, 마스크 층(156)의 개구(158) 내에 그리고 도전성 라인(144)의 노출 부분 상에 도전성 물질이 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다.
이어서, 도전성 라인(144)이 형성되지 않은 시드 층(150)의 부분 및 마스크 층(156)은 제거된다. 마스크 층(156)이 포토레지스트인 실시형태에서, 산소 플라즈마를 사용하는 등의 적용 가능한 애싱 또는 스트리핑 프로세스에 의해 마스크 층(140)이 제거될 수 있다. 마스크 층(156)이 제거되면, 습식 또는 건식 에칭과 같은 적용 가능한 에칭 프로세스를 이용함으로써 시드 층(150)의 노출 부분이 제거된다. 개구(158) 내의 도전성 물질은 도전성 비아(146)를 형성한다.
도 11f에서, 유전체 층(136), 도전성 라인(144), 및 도전성 비아(146) 상에 유전체 층(148)이 성막된다. 일부 실시형태에서, 리소그래피 마스크를 이용하여 패터닝될 수 있는 PBO, 폴리이미드, BCB 등의 감광성 물질이 될 수 있는 폴리머로 유전체 층(148)이 형성된다. 다른 실시형태에서, 실리콘 질화물 등의 질화물; 실리콘 산화물 등의 산화물, PSG, BSG, BPSG 등으로 유전체 층(148)이 형성된다. 유전체 층(148)은 스핀 코팅, 적층(lamination), CVD 등 또는 이들의 조합에 의해 형성될 수 있다. 특히, 도전성 비아(146)의 최상부 표면이 유전체 층(148)의 주요 표면 위로 거리 D4만큼 연장되도록, 유전체 층(148)이 도전성 라인(144) 및 도전성 비아(146) 위에 등각으로 성막된다. 거리 D4는 약 0.1 μm 내지 약 0.5 μm이 될 수 있고, 거리 D1과 동일하게 될 수 있다. 다시 말해서, 인접한 도전성 비아(146) 사이의 유전체 층(148)의 부분이 도전성 비아(146)의 상부 표면 아래로 리세스되도록, 유전체 층(148)이 언더-성막된다(under-deposited).
도 11g에서, 유전체 층(148)의 일부를 제거하기 위해 제거 프로세스가 수행되고, 이에 따라 도전성 비아(146)가 노출된다. 제거 프로세스는 도전성 비아(146) 및 유전체 층(148)을 얇게 만든다. 제거 프로세스는 도 9d에 도시된 제거 프로세스와 유사하게 될 수 있다.
도 12에서, 도전성 라인(160)은 유전체 층(148) 상에 형성되고 도전성 비아(146)에 전기적으로 접속된다. 이어서, 도전성 비아(162)는 도전성 라인(160)에 전기적으로 접속되도록 형성된다. 이어서, 도전성 라인(160) 및 도전성 비아(162) 상에 그리고 주위에 유전체 층(164)이 성막된다. 도전성 라인(160), 도전성 비아(162), 및 유전체 층(164)은 도전성 라인(144), 도전성 비아(146), 및 유전체 층(148)과 마찬가지 방식으로 형성될 수 있다.
도 13에서, 도전성 라인(166)은 유전체 층(164) 상에 형성되고 도전성 비아(162)에 전기적으로 접속된다. 이어서, 도전성 비아(168)는 도전성 라인(166)에 전기적으로 접속되도록 형성된다. 이어서, 도전성 라인(166) 및 도전성 비아(168) 상에 그리고 주위에 유전체 층(170)이 성막된다. 도전성 라인(166), 도전성 비아(168), 및 유전체 층(170)은 도전성 라인(144), 도전성 비아(146), 및 유전체 층(148)과 마찬가지 방식으로 형성될 수 있다.
실시예로서 전면 재배선 구조체(132)가 도시된다. 전면 재배선 구조체(132) 내에 더 많거나 더 적은 유전체 층, 금속화 패턴, 및 도전성 비아가 형성될 수 있다. 더 적은 유전체 층, 금속화 패턴, 또는 도전성 비아가 형성된다면, 위에서 논의된 단계 및 프로세스가 생략될 수 있다. 더 많은 유전체 층, 금속화 패턴, 및 도전성 비아가 형성된다면, 위에서 논의된 단계 및 프로세스가 반복될 수 있다. 단계 및 프로세스가 생략되거나 반복될 수 있다는 것이 통상의 기술자에게 용이하게 이해될 것이다.
도 14에서, 전면 재배선 구조체(132)의 외부 사이드(exterior side) 상에 도전성 패드(172)가 형성된다. 도전성 패드(172)는 UBMs(under bump metallurgies)라고 지칭될 수 있다. 예시된 실시형태에서, 도전성 패드(172)는 도전성 비아(168)에 전기적으로 그리고 물리적으로 연결되도록 형성된다. 도전성 비아(168)가 도전성 패드(172)로 연장되도록, 도전성 패드(172)는 도전성 라인(144, 160, 166)과 마찬가지 방식으로 형성된다. 도전성 패드(172)를 형성하기 위한 실시예에서는, 유전체 층(170) 및 도전성 비아(168) 위에 그리고 도전성 비아(168)의 측벽 상에 시드 층(미도시)이 형성된다. 일부 실시형태에서, 시드 층은 금속 층이고, 이 금속 층은 단일 층이거나 상이한 물질로 형성되는 복수의 서브 층을 포함하는 복합 층이 될 수 있다. 일부 실시형태에서, 시드 층은 티타늄 층 및 티타늄 층 위의 구리 층을 포함한다. 시드 층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 이어서, 포토레지스트(미도시)가 시드 층 상에 형성되고 패터닝된다. 포토레지스트는 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노광될 수 있다. 포토레지스트의 패턴은 도전성 패드(172)에 대응한다. 패터닝은 시드 층을 노출시키기 위해 포토레지스트를 통해 개구를 형성한다. 도전성 물질은 포토레지스트의 개구 내에 그리고 시드 층의 노출 부분 상에 형성된다. 도전성 물질은 전기도금 또는 무전해 도금 등의 도금에 의해 형성될 수 있다. 도전성 물질은 구리, 티타늄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 이어서, 도전성 물질이 형성되지 않은 시드 층의 일부 및 포토레지스트가 제거된다. 포토레지스트는 산소 플라즈마 등을 이용하는 적용가능한 애싱(ashing) 또는 스트리핑 프로세스(stripping process)에 의해 제거될 수 있다. 포토레지스트가 제거되면, 습식 또는 건식 에칭과 같은 적용가능한 에칭 프로세스를 이용함으로써 시드 층의 노출 부분이 제거된다. 시드 층의 나머지 부분과 도전성 물질은 패드(172)를 형성한다.
도 15에서, 도전성 패드(172) 상에 도전성 커넥터(174)가 형성된다. 도전성 커넥터(174)는, BGA 커넥터, 솔더 볼(solder ball), 금속 필러(metal pillar), C4(controlled collapse chip connection) 범프(bump), 마이크로 범프, ENEPIG(electroless nickel-electroless palladium-immersion gold technique) 형태 범프 등이 될 수 있다. 도전성 커넥터(174)는 땜납, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 물질을 포함할 수 있다. 일부 실시형태에서, 도전성 커넥터(174)는 증발, 전기 도금, 프린팅, 솔더 트랜스퍼(solder transfer), 볼 배치 등과 같은 통상적으로 사용되는 방법을 통해 초기에 땜납의 층을 형성함으로써 형성된다. 이 구조 상에 땜납의 층이 형성되면, 원하는 범프 형상으로 물질을 형성하기 위해 리플로우(reflow)가 수행된다. 다른 실시형태에서, 도전성 커넥터(174)는 스퍼터링, 프린팅, 전기 도금, 무전해 도금, CVD 등에 의해 형성된 금속 필러(예컨대, 구리 필러)이다. 금속 필러는 땜납이 없을 수 있고, 실질적으로 수직 측벽을 갖는다. 일부 실시형태에서, 금속 필러의 상부 상에 금속 캡 층(metal cap layer)(미도시)이 형성된다. 금속 캡 층은 니켈, 주석, 주석-납, 금, 은, 팔라듐, 인듐, 니켈-팔라듐-금, 니켈-금 등 또는 이들의 조합을 포함할 수 있고 도금 프로세스에 의해 형성될 수 있다.
도 16에서, 후면 재배선 구조체(110), 예컨대 유전체 층(104)으로부터 캐리어 기판(100)을 분리(detach)(de-bond)하도록, 캐리어 기판 디본딩(de-bonding)이 수행된다. 이에 따라, 제1 패키지 영역(600) 및 제2 패키지 영역(602) 각각에 제1 패키지(200)가 형성된다. 일부 실시형태에 따르면, 디 본딩은, 릴리즈 층(102)이 광의 열로 분해되어 캐리어 기판(100)이 제거될 수 있게 하기 위해, 레이저 광 또는 UV 광과 같은 광을 릴리즈 층(102) 상에 투사하는 것을 포함한다. 이어서, 상기 구조가 테이프(176) 위에서 플립되어(flipped) 테이프(176) 상에 배치된다. 또한, 금속화 패턴(106)의 일부를 노출시키기 위해 유전체 층(104)을 통해 개구(178)가 형성된다. 개구(178)는, 예컨대 레이저 드릴링, 에칭 등을 사용하여 형성될 수 있다.
도 17 및 도 18은 일부 실시형태에 따른 패키지 구조체(500)를 형성하는 프로세스 중에 중간 단계들의 단면도를 예시한다. 패키지 구조체(500)는 PoP(package-on-package) 구조체로 지칭될 수 있다.
도 17에서, 제2 패키지(300)가 제1 패키지(200)에 부착된다. 제2 패키지(300)는 기판(302) 및 기판(302)에 연결된 하나 이상의 적층 다이(stacked die)(308)(308A 및 308B)를 포함한다. 단일 적층의 다이(308)(308A 및 308B)가 예시되어 있지만, 다른 실시형태에서, 복수의 적층 다이(308)(각각 하나 이상의 적층 다이를 가짐)가 배치되어 기판(302)의 동일 표면에 나란히(side by side) 연결될 수 있다. 기판(302)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 물질로 만들어질 수 있다. 일부 실시형태에서, 실리콘 게르마늄, 실리콘 카바이드(silicon carbide), 갈륨 비소, 인듐 비소, 인화 인듐, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이것들의 조합 등의 화합물질이 사용될 수도 있다. 또한, 기판(302)은 SOI(silicon-on-insulator) 기판이 될 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 하나의 대체 실시형태에서, 기판(302)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안은, BT(bismaleimide-triazine) 수지, 또는 다른 인쇄 회로 기판(PCB) 물질이나 필름을 포함한다. ABF(Ajinomoto build-up film) 등의 빌드업 필름(build up film) 또는 다른 라미네이트(laminate)가 기판(302)에 사용될 수 있다.
기판(302)은 능동 및 수동 디바이스(active and passive device)(미도시)를 포함할 수 있다. 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항, 그것들의 조합 등의 다양한 디바이스가 제2 패키지(300)를 위한 디자인의 구조적 및 기능적 요구를 생성하는데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
또한, 기판(302)은 금속화 층(미도시) 및 관통 비아(306)를 포함할 수 있다. 금속화 층은, 능동 및 수동 디바이스 위에 형성될 수 있고, 기능 회로를 형성하기 위해 다수의 디바이스를 접속하도록 디자인된다. 금속 화 층은 도전성 물질의 층들을 상호 접속하는 비아들을 갖는 유전체(예컨대, 로우 k 유전체 물질) 및 도전성 물질(예컨대, 구리)의 교번 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시형태에서, 기판 (302)은 능동 및 수동 디바이스가 실질적으로 없다.
기판 (302)은, 적층 다이(308)에 연결하기 위한 기판 (202)의 제1 측 상의 본드 패드(303), 및 도전성 커넥터(314)에 연결하기 위한 기판 (302)의 제1 측에 반대인 기판(302)의 제2 측 상의 본드 패드(314)를 가질 수 있다. 일부 실시형태에서, 기판(302)의 제1 및 제2 측 상의 유전체 층(미도시)으로 리세스(미도시)를 형성함으로써 본드 패드(303 및 304)가 형성된다. 본드 패드(303 및 304)가 유전체 층으로 매립되도록 리세스가 형성될 수 있다. 다른 실시형태에서, 본드 패드(303 및 304)가 유전체 층 상에 형성될 수 있기 때문에 리 세스가 생략된다. 일부 실시형태에서, 본드 패드(303, 304)는 구리, 티타늄, 니켈, 금, 팔라듐 등 또는 이들의 조합으로 만들어진 얇은 시드 층(미도시)을 포함한다. 본드 패드(303, 304)의 도전성 물질은 얇은 시드 층 위에 성막될 수 있다. 도전성 물질은 전기 화학적 도금 프로세스, 무전해 도금 프로세스, CVD, ALD, PVD 등 또는 이들의 조합에 의해 형성될 수 있다. 실시형태에서, 본드 패드(303, 304)의 도전성 물질은 구리, 텅스텐, 알루미늄, 은, 금 등 또는 이들의 조합이다.
실시형태에서, 본드 패드(303 및 304)는, 티타늄의 층, 구리의 층, 및 니켈의 층 등의 도전성 물질의 3개의 층을 포함하는 UMB이다. 그러나, 본드 패드(303 및 304)의 형성을 위해 적합한, 크롬/크롬-구리 합금/구리/금의 어레인지먼트(arrangement), 티타늄/티타늄 텅스텐/구리의 어레인지먼트, 또는 구리/니켈/금의 어레인지먼트 등의 물질 및 층의 다수의 적합한 어레인지먼트가 있다는 것을 당업자는 인식할 것이다. 본드 패드(303 및 304)을 위해 사용될 수 있는 물질의 적합한 모든 물질 또는 층은 본 출원의 범위 내에 포함되는 것으로 의도된다. 일부 실시형태에서, 관통 비아(306)는, 기판(302)을 통해 연장되고 적어도 하나의 본드 패드(303)를 적어도 하나의 본드 패드(304)에 연결한다.
예시된 실시형태에서, 적층 다이(308)는 와이어 본드(310)에 의해 기판(302)에 연결되지만, 도전성 범프와 같은 다른 접속이 사용될 수도 있다. 실시형태에서, 적층 다이(308)는 적층된 메모리 다이이다. 예컨대, 적층 다이(308)는 Lp(low-power) DDR(double data rate) 메모리 모듈 등의 메모리 다이, 예컨대 LPDDR1, LPDDR2, LPDDR3, LPDDR4 등의 메모리 모듈이 될 수 있다.
적층 다이(308) 및 와이어 본드(310)는 몰딩 물질(312)에 의해 캡슐화될 수 있다. 몰딩 물질(312)은 예컨대 압축 몰딩을 사용하여 적층 다이(308) 및 와이어 본드(310) 상에 몰딩될 수 있다. 일부 실시형태에서, 몰딩 물질(312)은 몰딩 콤파운드, 폴리머, 에폭시, 실리콘 산화물 필러 물질(silicon oxide filler material) 등, 또는 이들의 조합이다. 몰딩 물질(312)을 경화시키기 위해 경화 단계가 수행될 수 있고, 경화는 열 경화, UV 경화 등, 또는 이들의 조합이 될 수 있다.
일부 실시형태에서, 적층 다이(308) 및 와이어 본드(310)는 몰딩 물질(312)에 매립되고, 몰딩 물질(312)의 경화 후에, 몰딩 물질의 초과 부분을 제거하여 제2 패키지(300)를 위한 실질적으로 평탄한 표면을 제공하기 위해 연삭 등의 평탄화 단계가 수행된다.
제2 패키지(300)가 형성된 후에, 도전성 커넥터(314), 본드 패드(304), 및 금속화 패턴(106)에 의해 제2 패키지(300)가 제2 패키지(200)에 기계적 및 전기적으로 본딩된다. 일부 실시형태에서, 적층 다이(308)는 와이어 본드(310), 본드 패드(303 및 304), 관통 비아(306), 도전성 커넥터(314), 및 관통 비아(112)를 통해 집적 회로 다이(114)에 연결될 수 있다.
도전성 커넥터(314)는 위에서 설명한 도전성 커넥터(174)와 유사할 수 있고 그 설명을 반복하지 않지만, 도전성 커넥터(314)와 도전성 커넥터(174)가 동일할 필요는 없다. 도전성 커넥터 (314)는 적층 다이(308)와 같은 기판 (302)의 반대 측 상에 개구(178) 내에 배치될 수 있다. 일부 실시형태에서, 적층 다이(308) 반대편인 기판(302)의 측 상에 땜납 레지스트(318)가 형성될 수도 있다. 도전성 커넥터(314)는 기판(302) 내의 도전성 피쳐(예컨대, 본드 패드(304))에 전기적 및 기계적으로 연결되도록 땜납 레지스트(318) 내의 개구에 배치될 수 있다. 땜납 레지스트(318)는 외부 손상으로부터 기판(302)의 영역을 보호하는데 사용될 수 있다.
일부 실시형태에서, 도전성 커넥터(314)를 본딩하기 전에, 도전성 커넥터(314)는 노-클린 플럭스(no-clean flux)와 같은 플럭스(미도시)로 코팅된다. 도전성 커넥터(314)가 플럭스에 침지되거나 도전성 커넥터(314) 상에 플럭스가 분사될 수 있다. 다른 실시형태에서, 플럭스는 금속화 패턴(106)의 표면에 적용될 수 있다.
일부 실시형태에서, 도전성 커넥터(314)는 제2 패키지(300)가 제1 패키지 (200)에 부착 된 후에 잔류하는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우(reflow)되기 전에 그 위에 형성된 선택적 에폭시 플럭스(미도시)를 가질 수 있다.
언더필(underfill)(미도시)이 제1 패키지(200)와 제2 패키지(300) 사이에 형성되고 도전성 커넥터(314)를 둘러쌀 수 있다. 언더필은 스트레스(stress)를 감소시키고 도전성 커넥터(314)의 리플로우로 인한 조인트(joint)를 보호할 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 유동 프로세스(capillary flow process)에 의해 형성될 수 있거나 제1 패키지(200)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다. 에폭시 플럭스가 형성되는 실시형태에서, 이것은 언더필로서 작용할 수 있다.
제2 패키지(300)와 제1 패키지(200) 사이의 본딩은 솔더 본딩이 될 수 있다. 실시형태에서, 리플로우 프로세스에 의해 제2 패키지(300)가 제1 패키지(200)에 본딩된다. 리플로우 프로세스 중에, 제2 패키지(300)를 제1 패키지(200)에 물리적으로 그리고 전기적으로 연결하기 위해 도전성 커넥터(314)가 본드 패드(304) 및 금속화 패턴(106)에 접촉한다. 본딩 프로세스 후에, 금속화 패턴(106)과 도전성 커넥터(314)의 계면에서, 또한 도전성 커넥터(314)와 본드 패드(304) 사이의 계면(미도시)에서 금속간 화합물(intermetallic compound; IMC, 미도시)이 형성될 수 있다.
싱귤레이션 프로세스(singulation process)는 스크라이브 라인 영역(scribe line region)을 따라, 예컨대 제1 패키지 영역(600)과 제2 패키지 영역(602) 사이에서 소잉(sawing)에 의해 수행된다. 소잉은 제2 패키지 영역(602)으로부터 제1 패키지 영역(600)을 싱귤레이트한다. 이에 따라, 제1 패키지 영역(600) 및 제2 패키지 영역(602) 중 하나로부터 제1 및 제2 패키지(200 및 300)가 싱귤레이트된다. 일부 실시형태에서, 싱귤레이션 프로세스는 제2 패키지(300)가 제1 패키지(200)에 부착된 후에 수행된다. 다른 실시형태(미도시)에서, 제2 패키지(300)가 제1 패키지(200)에 부착되기 전, 예컨대 캐리어 기판(100)이 디본딩되고 개구(178)이 형성된 후에 싱귤레이션 프로세스가 수행된다.
도 18에서, 도전성 커넥터(174)를 사용하여 제1 패키지(200)가 패키지 기판(400)에 장착된다. 패키지 기판(400)은 실리콘, 게르마늄, 다이아몬드 등의 반도체 물질로 만들어질 수 있다. 대안적으로, 실리콘 게르마늄, 실리콘 카바이드(silicon carbide), 갈륨 비소, 인듐 비소, 인화 인듐, 실리콘 게르마늄 카바이드, 갈륨 비소 인화물, 갈륨 인듐 인화물, 이것들의 조합 등의 화합물질이 사용될 수도 있다. 또한, 패키지 기판(400)은 SOI 기판이 될 수 있다. 일반적으로, SOI 기판은 에피택셜 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI, 또는 이들의 조합과 같은 반도체 물질의 층을 포함한다. 하나의 대체 실시형태에서, 패키지 기판(400)은 유리 섬유 강화 수지 코어와 같은 절연 코어에 기초한다. 코어 물질의 일례는 FR4와 같은 유리 섬유 수지이다. 코어 물질의 대안은, BT(bismaleimide-triazine) 수지, 또는 다른 인쇄 회로 기판(PCB) 물질이나 필름을 포함한다. ABF(Ajinomoto build-up film) 등의 빌드업 필름(build up film) 또는 다른 라미네이트(laminate)가 패키지 기판(400)에 사용될 수 있다.
패키지 기판(400)은 능동 및 수동 디바이스(active and passive device)(미도시)를 포함할 수 있다. 통상의 기술자가 인식하는 바와 같이, 트랜지스터, 커패시터, 저항, 그것들의 조합 등의 다양한 디바이스가 패키지 구조체(500)를 위한 디자인의 구조적 및 기능적 요구를 생성하는데 사용될 수 있다. 디바이스는 임의의 적합한 방법을 사용하여 형성될 수 있다.
패키지 기판(400)은 또한 금속화 층 및 비아(미도시) 그리고 금속화 층 및 비아 위의 본드 패드(402)를 포함할 수 있다. 금속화 층은, 능동 및 수동 디바이스 위에 형성될 수 있고, 기능 회로를 형성하기 위해 다수의 디바이스를 접속하도록 디자인된다. 금속 화 층은 도전성 물질의 층들을 상호 접속하는 비아들을 갖는 유전체(예컨대, 로우 k 유전체 물질) 및 도전성 물질(예컨대, 구리)의 교번 층들로 형성될 수 있고, 임의의 적합한 프로세스(예컨대, 증착, 다마신, 듀얼 다마신 등)를 통해 형성될 수 있다. 일부 실시형태에서, 패키지 기판 (400)은 능동 및 수동 디바이스가 실질적으로 없다.
일부 실시형태에서, 제1 패키지(200)를 본드 패드(402)에 부착하기 위해 도전성 커넥터(174)가 리플로우된다. 도전성 커넥터(174)는 패키지 기판(400) 내에 금속화 층을 포함하는 패키지 기판(400)을 제1 패키지(200)에 전기적 및/또는 물리적으로 연결한다. 일부 실시형태에서, 수동 디바이스(예컨대, SMD(surface mount device), 미도시)는 패키지 기판(400) 상에 장착되기 전에 제1 패키지(200)(예컨대 본드 패드(402)에 본딩됨)에 부착되지 않을 수 있다. 이러한 실시형태에서, 수동 디바이스는 도전성 커넥터(174)로서 제1 패키지(200)의 동일 표면에 본딩될 수 있다.
도전성 커넥터(174)는 제1 패키지(200)가 패키지 기판(400)에 부착된 후에 잔류하는 에폭시 플럭스의 에폭시 부분 중 적어도 일부로 리플로우(reflow)되기 전에 그 위에 형성된 에폭시 플럭스(미도시)를 가질 수 있다. 잔류하는 에폭시 부분은 스트레스를 감소시키고 도전성 커넥터(174)의 리플로우로 인한 조인트를 보호하기 위한 언더필로서 작용할 수 있다. 일부 실시형태에서, 언더필(미도시)이 제1 패키지(200)와 패키지 기판(400) 사이에 형성되고 도전성 커넥터(174)를 둘러쌀 수 있다. 언더필은 제1 패키지(200)가 부착된 후에 모세관 유동 프로세스(capillary flow process)에 의해 형성될 수 있거나 제1 패키지(200)가 부착되기 전에 적합한 성막 방법에 의해 형성될 수 있다.
실시형태들은 장점을 성취할 수 있다. 도전성 비아와 금속화 패턴 사이에 앵커 접속을 형성하는 것은 도전성 비아와 금속화 패턴 사이의 계면의 기계적 강도를 향상시켜서 디바이스 신뢰도를 향상시킬 수 있다. 또한, 도전성 비아 위에 그리고 그 둘레에 유전체 층을 언더 성막하는 것은 도전성 비아가 유전체 층을 통해 보다 용이하게 드러날(revealed) 수 있게 하여 블라인드 비아, 예컨대 각각의 유전체 층을 통해 완전히 노출되지 않은 비아를 형성할 가능성을 감소시킨다.
실시형태에서, 디바이스는, 집적 회로 다이; 상기 집적 회로 다이에 인접한 관통 비아; 상기 집적 회로 다이 및 상기 관통 비아를 캡슐화하는 몰딩 콤파운드; 및 재배선 구조체를 포함하고, 상기 재배선 구조체는, 제1 유전체 층을 통해 연장되는 제1 도전성 비아; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아 위의 제1 도전성 라인을 포함하고, 상기 제1 도전성 비아는 상기 집적 회로 다이, 상기 집적 회로 다이 위에 있는 상기 제1 유전체 층, 상기 관통 비아, 및 상기 몰딩 콤파운드를 전기적으로 접속시키고, 상기 제1 도전성 비아는 상기 제1 도전성 라인으로 연장된다.
일부 실시형태에서, 상기 제1 도전성 비아의 최상부 표면은 상기 제1 유전체 층의 최상부 표면 위로 연장된다. 일부 실시형태에서, 상기 제1 도전성 라인은, 상기 제1 유전체 층의 최상부 표면, 상기 제1 도전성 비아의 사이드들, 및 상기 제1 도전성 비아의 최상부 표면을 따라 연장되는 시드 층(seed layer); 및 상기 시드 층 상에 배치되는 도전성 물질을 포함한다. 일부 실시형태에서, 상기 제1 도전성 라인은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 상기 제1 도전성 비아 위에 배치되고, 상기 제1 부분의 최상부 표면은 또한 상기 제1 유전체 층으로부터 상기 제2 부분의 최상부 표면보다 더 멀리 배치된다. 일부 실시형태에서, 상기 재배선 구조체는, 제2 유전체 층을 통해 연장되는 제2 도전성 비아를 더 포함하고, 상기 제2 도전성 비아는 상기 제1 도전성 라인에 전기적으로 접속되고, 상기 제2 유전체 층은 상기 제1 유전체 층 및 상기 제1 도전성 라인 위에 있다. 일부 실시형태에서, 상기 디바이스는, 상기 제2 유전체 층 및 상기 제2 도전성 비아 위의 도전성 패드; 및 상기 도전성 패드 상의 도전성 커넥터를 더 포함하고, 상기 제2 도전성 비아는 상기 도전성 패드로 연장된다. 일부 실시형태에서, 디바이스는, 상기 도전성 커넥터에 접속된 제1 기판; 및 상기 관통 비아에 접속된 제2 기판을 더 포함한다. 일부 실시형태에서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 볼록 형상을 갖는다.
실시형태에서, 방법은, 다이 커넥터를 갖는 집적 회로 다이를 몰딩 콤파운드로 캡슐화하는 단계; 상기 집적 회로 다이의 상기 다이 커넥터 상에 제1 도전성 비아를 형성하는 단계; 상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 위에 제1 유전체 층을 성막하는 단계로서, 상기 제1 유전체 층은 상기 제1 도전성 비아의 측벽 및 상부 표면을 따라 연장되고, 상기 제1 도전성 비아의 상부 표면은 상기 제1 유전체 층의 주요 표면 위에 있는 것인, 상기 제1 유전체 층을 성막하는 단계; 상기 제1 도전성 비아의 상기 측벽 및 상기 상부 표면 상의 상기 제1 유전체 층의 부분을 제거하고 이에 따라 상기 제1 도전성 비아의 부분을 노출시키는 단계; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아의 노출 부분 상의 제1 도전성 라인을 형성하는 단계를 포함한다.
일부 실시형태에서, 상기 제1 유전체 층의 부분을 제거하는 단계는, 상기 제1 유전체 층에 평탄화 프로세스를 수행하는 단계를 포함하고, 상기 제1 도전성 비아의 측벽 및 상부 표면은 상기 평탄화 프로세스 후에 노출된다. 일부 실시형태에서, 상기 평탄화 프로세스는, 상기 제1 도전성 비아의 노출 부분이 상기 제1 유전체 층의 주요 표면 위로 0.1 m 내지 0.5 m의 거리만큼 연장될 때까지 2 PSI 내지 5 PSI의 하향 압력으로 수행된다. 일부 실시형태에서, 상기 제1 유전체 층의 부분을 제거하는 단계는, 상기 제1 유전체 층 및 상기 제1 도전성 비아 - 상기 제1 유전체 층과 상기 제1 도전성 비아의 상부 표면은 평평함 - 에 평탄화 프로세스를 수행하는 단계; 및 상기 제1 유전체 층에 에칭 프로세스를 수행 - 상기 제1 도전성 비아의 측벽 및 상부 표면은 상기 에칭 프로세스 후에 노출됨 - 하는 단계를 포함한다. 일부 실시형태에서, 상기 제1 유전체 층은 유기 유전체 물질이고, 상기 에칭 프로세스는 Ar에서 O2로 수행되는 건식 에칭 프로세스이다. 일부 실시형태에서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 볼록 형상을 갖는다. 일부 실시형태에서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 편평한 형상을 갖는다.
실시형태에서, 방법은, 다이 커넥터를 가진 집적 회로 다이를 제1 유전체 층 상에 배치하는 단계; 몰딩 콤파운드로 상기 집적 회로 다이를 캡슐화하는 단계; 상기 집적 회로 다이의 다이 커넥터 상에 제1 도전성 비아 - 상기 제1 도전성 비아는 상기 제1 유전체 층으로부터 제1 거리로 배치된 최상부 표면을 가짐 - 를 형성하는 단계; 상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 상에 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층으로부터 제2 거리로 배치된 주요 표면을 갖고, 상기 제1 거리는 상기 제2 거리보다 큼 - 을 성막하는 단계; 상기 제1 도전성 비아의 사이드 및 최상부 표면을 노출시키기 위해 상기 제1 유전체 층의 부분을 제거하는 단계; 및 상기 제1 도전성 비아 상에 제1 도전성 라인 - 상기 제1 도전성 라인은 상기 제1 도전성 비아의 사이드 및 최상부 표면에 접촉함 - 을 형성하는 단계를 포함한다.
일부 실시형태에서, 상기 제1 도전성 비아를 형성하는 단계는, 상기 집적 회로 다이 및 상기 몰딩 콤파운드 상에 제1 시드 층을 성막하는 단계; 상기 제1 시드 층 상에 제1 마스크 층을 형성하는 단계; 상기 제1 마스크 층 내에 제1 개구를 패터닝하는 단계; 상기 제1 개구 내에 제1 도전성 물질을 도금하는 단계; 및 상기 제1 마스크 층 및 상기 제1 시드 층의 노출 부분을 제거하는 단계를 포함하고, 상기 제1 도전성 물질 및 상기 제1 시드 층의 잔여 부분은 상기 제1 도전성 비아를 형성한다. 일부 실시형태에서, 상기 제1 도전성 라인을 형성하는 단계는, 상기 제2 유전체 층 상에 그리고 상기 제1 도전성 비아의 사이드 및 최상부 표면 상에 제2 시드 층을 성막하는 단계; 상기 제2 시드 층 상에 제2 마스크 층을 형성하는 단계; 상기 제1 도전성 비아 위의 상기 제2 마스크 층 내에 제2 개구를 패터닝하는 단계; 및 상기 제2 개구 내에 상기 제2 시드 층으로부터 제2 도전성 물질을 도금하는 단계를 포함하고, 상기 제2 도전성 물질 아래에 놓인 상기 제2 도전성 물질 및 상기 제2 시드 층의 부분은 상기 제1 도전성 라인을 형성한다. 일부 실시형태에서, 방법은, 상기 제2 도전성 물질 및 상기 제2 시드 층 상에 제3 마스크 층을 형성하는 단계; 상기 제2 도전성 물질 위의 상기 제3 마스크 층 내에 제3 개구를 패터닝하는 단계; 상기 제3 개구 내의 상기 제2 도전성 물질로부터 제3 도전성 물질을 도금하는 단계; 상기 제3 마스크 층 및 상기 제2 시드 층의 노출 부분을 제거하는 단계로서, 상기 제3 도전성 물질 및 상기 제2 시드 층의 잔류 부분은 제2 도전성 비아를 형성하는 것인, 상기 제3 마스크 층 및 상기 제2 시드 층의 노출 부분을 제거하는 단계; 및 상기 제2 유전체 층, 상기 제1 도전성 라인, 및 상기 제2 도전성 비아 상에 제3 유전체 층을 성막하는 단계를 더 포함한다. 일부 실시형태에서, 상기 제1 도전성 비아 위의 상기 제1 도전성 물질의 부분은 볼록 형상을 갖는다.
1) 본 발명의 제1 양태에 따른 디바이스는, 집적 회로 다이; 상기 집적 회로 다이에 인접한 관통 비아; 상기 집적 회로 다이 및 상기 관통 비아를 캡슐화하는 몰딩 콤파운드(molding compound); 및 재배선 구조체를 포함하고, 상기 재배선 구조체는, 제1 유전체 층을 통해 연장되는 제1 도전성 비아; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아 위의 제1 도전성 라인을 포함하고, 상기 제1 도전성 비아는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 제1 유전체 층은 상기 집적 회로 다이, 상기 관통 비아, 및 상기 몰딩 콤파운드 위에 있고, 상기 제1 도전성 비아는 상기 제1 도전성 라인으로 연장된다.
2) 본 발명의 제1 양태에 따른 디바이스에 있어서, 상기 제1 도전성 비아의 최상부 표면은 상기 제1 유전체 층의 최상부 표면 위로 연장된다.
3) 본 발명의 제1 양태에 따른 디바이스에 있어서, 상기 제1 도전성 라인은, 상기 제1 유전체 층의 최상부 표면, 상기 제1 도전성 비아의 사이드(side)들, 및 상기 제1 도전성 비아의 최상부 표면을 따라 연장되는 시드 층(seed layer); 및 상기 시드 층 상에 배치되는 도전성 물질을 포함한다.
4) 본 발명의 제1 양태에 따른 디바이스에 있어서, 상기 제1 도전성 라인은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 상기 제1 도전성 비아 위에 배치되고, 상기 제1 부분의 최상부 표면은 상기 제1 유전체 층으로부터 상기 제2 부분의 최상부 표면보다 더 멀리 배치된다.
5) 본 발명의 제1 양태에 따른 디바이스에 있어서, 상기 재배선 구조체는, 제2 유전체 층을 통해 연장되는 제2 도전성 비아를 더 포함하고, 상기 제2 도전성 비아는 상기 제1 도전성 라인에 전기적으로 접속되고, 상기 제2 유전체 층은 상기 제1 유전체 층 및 상기 제1 도전성 라인 위에 있다.
6) 본 발명의 제1 양태에 따른 디바이스는, 상기 제2 유전체 층 및 상기 제2 도전성 비아 위의 도전성 패드; 및 상기 도전성 패드 상의 도전성 커넥터를 더 포함하고, 상기 제2 도전성 비아는 상기 도전성 패드로 연장된다.
7) 본 발명의 제1 양태에 따른 디바이스는, 상기 도전성 커넥터에 접속된 제1 기판; 및 상기 관통 비아에 접속된 제2 기판을 더 포함한다.
8) 본 발명의 제1 양태에 따른 디바이스에 있어서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 볼록 형상을 갖는다.
9) 본 발명의 제2 양태에 따른 방법은, 다이 커넥터를 갖는 집적 회로 다이를 몰딩 콤파운드로 캡슐화하는 단계; 상기 집적 회로 다이의 상기 다이 커넥터 상에 제1 도전성 비아를 형성하는 단계; 상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 위에 제1 유전체 층을 성막하는 단계로서, 상기 제1 유전체 층은 상기 제1 도전성 비아의 측벽 및 상부 표면을 따라 연장되고, 상기 제1 도전성 비아의 상부 표면은 상기 제1 유전체 층의 주요 표면 위에 있는 것인, 상기 제1 유전체 층을 성막하는 단계; 상기 제1 도전성 비아의 상기 측벽 및 상기 상부 표면 상의 상기 제1 유전체 층의 부분을 제거하고, 이에 따라 상기 제1 도전성 비아의 부분을 노출시키는 단계; 및 상기 제1 유전체 층 및 상기 제1 도전성 비아의 노출 부분 상에 제1 도전성 라인을 형성하는 단계를 포함한다.
10) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 제1 유전체 층의 부분을 제거하는 단계는, 상기 제1 유전체 층에 평탄화 프로세스를 수행하는 단계를 포함하고, 상기 제1 도전성 비아의 측벽 및 상부 표면은 상기 평탄화 프로세스 후에 노출된다.
11) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 평탄화 프로세스는, 상기 제1 도전성 비아의 노출 부분이 상기 제1 유전체 층의 주요 표면 위로 0.1 μm 내지 0.5 μm의 거리만큼 연장될 때까지 2 PSI 내지 5 PSI의 하향 압력으로 수행된다.
12) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 제1 유전체 층의 부분을 제거하는 단계는, 상기 제1 유전체 층 및 상기 제1 도전성 비아 - 상기 제1 유전체 층과 상기 제1 도전성 비아의 상부 표면은 평평함 - 에 평탄화 프로세스를 수행하는 단계; 및 상기 제1 유전체 층에 에칭 프로세스를 수행 - 상기 제1 도전성 비아의 측벽 및 상부 표면은 상기 에칭 프로세스 후에 노출됨 - 하는 단계를 포함한다.
13) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 제1 유전체 층은 유기 유전체 물질이고, 상기 에칭 프로세스는 Ar에서 O2로 수행되는 건식 에칭 프로세스이다.
14) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 볼록 형상을 갖는다.
15) 본 발명의 제2 양태에 따른 방법에 있어서, 상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 편평한 형상을 갖는다.
16) 본 발명의 제3 양태에 따른 방법은, 다이 커넥터를 가진 집적 회로 다이를 제1 유전체 층 상에 배치하는 단계; 몰딩 콤파운드로 상기 집적 회로 다이를 캡슐화하는 단계; 상기 집적 회로 다이의 다이 커넥터 상에 제1 도전성 비아 - 상기 제1 도전성 비아는 상기 제1 유전체 층으로부터 제1 거리로 배치된 최상부 표면을 가짐 - 를 형성하는 단계; 상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 상에 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층으로부터 제2 거리로 배치된 주요 표면을 갖고, 상기 제1 거리는 상기 제2 거리보다 큼 - 을 성막하는 단계; 상기 제1 도전성 비아의 사이드 및 최상부 표면을 노출시키기 위해 상기 제1 유전체 층의 부분을 제거하는 단계; 및 상기 제1 도전성 비아 상에 제1 도전성 라인 - 상기 제1 도전성 라인은 상기 제1 도전성 비아의 사이드 및 최상부 표면에 접촉함 - 을 형성하는 단계를 포함한다.
17) 본 발명의 제3 양태에 따른 방법에 있어서, 상기 제1 도전성 비아를 형성하는 단계는, 상기 집적 회로 다이 및 상기 몰딩 콤파운드 상에 제1 시드 층을 성막하는 단계; 상기 제1 시드 층 상에 제1 마스크 층을 형성하는 단계; 상기 제1 마스크 층 내에 제1 개구를 패터닝하는 단계; 상기 제1 개구 내에 제1 도전성 물질을 도금하는 단계; 및 상기 제1 마스크 층 및 상기 제1 시드 층의 노출 부분을 제거하는 단계를 포함하고, 상기 제1 도전성 물질 및 상기 제1 시드 층의 잔여 부분은 상기 제1 도전성 비아를 형성한다.
18) 본 발명의 제3 양태에 따른 방법에 있어서, 상기 제1 도전성 라인을 형성하는 단계는, 상기 제2 유전체 층 상에 그리고 상기 제1 도전성 비아의 사이드 및 최상부 표면 상에 제2 시드 층을 성막하는 단계; 상기 제2 시드 층 상에 제2 마스크 층을 형성하는 단계; 상기 제1 도전성 비아 위의 상기 제2 마스크 층 내에 제2 개구를 패터닝하는 단계; 및 상기 제2 개구 내에 상기 제2 시드 층으로부터 제2 도전성 물질을 도금하는 단계를 포함하고, 상기 제2 도전성 물질 아래에 놓인 상기 제2 도전성 물질 및 상기 제2 시드 층의 부분은 상기 제1 도전성 라인을 형성한다.
19) 본 발명의 제3 양태에 따른 방법은, 상기 제2 도전성 물질 및 상기 제2 시드 층 상에 제3 마스크 층을 형성하는 단계; 상기 제2 도전성 물질 위의 상기 제3 마스크 층 내에 제3 개구를 패터닝하는 단계; 상기 제3 개구 내의 상기 제2 도전성 물질로부터 제3 도전성 물질을 도금하는 단계; 상기 제3 마스크 층 및 상기 제2 시드 층의 노출 부분을 제거하는 단계로서, 상기 제3 도전성 물질 및 상기 제2 시드 층의 잔류 부분은 제2 도전성 비아를 형성하는 것인, 상기 제3 마스크 층 및 상기 제2 시드 층의 노출 부분을 제거하는 단계; 및 상기 제2 유전체 층, 상기 제1 도전성 라인, 및 상기 제2 도전성 비아 상에 제3 유전체 층을 성막하는 단계를 더 포함한다.
20) 본 발명의 제3 양태에 따른 방법에 있어서, 상기 제1 도전성 비아 위의 상기 제1 도전성 물질의 부분은 볼록 형상을 갖는다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 디바이스에 있어서,
    집적 회로 다이;
    상기 집적 회로 다이에 인접한 관통 비아;
    상기 집적 회로 다이 및 상기 관통 비아를 캡슐화하는 몰딩 콤파운드(molding compound); 및
    재배선 구조체
    를 포함하고,
    상기 재배선 구조체는,
    제1 유전체 층을 통해 연장되는 제1 도전성 비아; 및
    상기 제1 유전체 층 및 상기 제1 도전성 비아 위의 제1 도전성 라인
    을 포함하고,
    상기 제1 도전성 비아는 상기 집적 회로 다이에 전기적으로 접속되고, 상기 제1 유전체 층은 상기 집적 회로 다이, 상기 관통 비아, 및 상기 몰딩 콤파운드 위에 있고, 상기 제1 도전성 비아는 상기 제1 도전성 라인 내로 연장되는 것인, 디바이스.
  2. 제1항에 있어서,
    상기 제1 도전성 비아의 최상부 표면은 상기 제1 유전체 층의 최상부 표면 위로 연장되는 것인, 디바이스.
  3. 제2항에 있어서,
    상기 제1 도전성 라인은,
    상기 제1 유전체 층의 최상부 표면, 상기 제1 도전성 비아의 사이드(side)들, 및 상기 제1 도전성 비아의 최상부 표면을 따라 연장되는 시드 층(seed layer); 및
    상기 시드 층 상에 배치되는 도전성 물질
    을 포함하는 것인, 디바이스.
  4. 제1항에 있어서,
    상기 제1 도전성 라인은 제1 부분 및 제2 부분을 갖고, 상기 제1 부분은 상기 제1 도전성 비아 위에 배치되고, 상기 제1 부분의 최상부 표면은 상기 제1 유전체 층으로부터 상기 제2 부분의 최상부 표면보다 더 멀리 배치되는 것인, 디바이스.
  5. 제1항에 있어서,
    상기 재배선 구조체는, 제2 유전체 층을 통해 연장되는 제2 도전성 비아를 더 포함하고, 상기 제2 도전성 비아는 상기 제1 도전성 라인에 전기적으로 접속되고, 상기 제2 유전체 층은 상기 제1 유전체 층 및 상기 제1 도전성 라인 위에 있는 것인, 디바이스.
  6. 제5항에 있어서,
    상기 제2 유전체 층 및 상기 제2 도전성 비아 위의 도전성 패드; 및
    상기 도전성 패드 상의 도전성 커넥터
    를 더 포함하고,
    상기 제2 도전성 비아는 상기 도전성 패드 내로 연장되는 것인, 디바이스.
  7. 제6항에 있어서,
    상기 도전성 커넥터에 접속된 제1 기판; 및
    상기 관통 비아에 접속된 제2 기판
    을 더 포함하는, 디바이스.
  8. 제6항에 있어서,
    상기 제1 도전성 비아 위의 상기 제1 도전성 라인의 부분은 볼록 형상을 갖는 것인, 디바이스.
  9. 방법에 있어서,
    다이 커넥터를 갖는 집적 회로 다이를 몰딩 콤파운드로 캡슐화하는 단계;
    상기 집적 회로 다이의 상기 다이 커넥터 상에 제1 도전성 비아를 형성하는 단계;
    상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 위에 제1 유전체 층을 성막하는 단계로서, 상기 제1 유전체 층은 상기 제1 도전성 비아의 측벽 및 상부 표면을 따라 연장되고, 상기 제1 도전성 비아의 상부 표면은 상기 제1 유전체 층의 주요 표면 위에 있는 것인, 상기 제1 유전체 층을 성막하는 단계;
    상기 제1 도전성 비아의 상기 측벽 및 상기 상부 표면 상의 상기 제1 유전체 층의 부분을 제거하고, 이에 따라 상기 제1 도전성 비아의 부분을 노출시키는 단계; 및
    상기 제1 유전체 층 및 상기 제1 도전성 비아의 노출 부분 상에 제1 도전성 라인을 형성하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    다이 커넥터를 가진 집적 회로 다이를 제1 유전체 층 상에 배치하는 단계;
    몰딩 콤파운드로 상기 집적 회로 다이를 캡슐화하는 단계;
    상기 집적 회로 다이의 다이 커넥터 상에 제1 도전성 비아 - 상기 제1 도전성 비아는 상기 제1 유전체 층으로부터 제1 거리로 배치된 최상부 표면을 가짐 - 를 형성하는 단계;
    상기 집적 회로 다이, 상기 몰딩 콤파운드, 및 상기 제1 도전성 비아 상에 제2 유전체 층 - 상기 제2 유전체 층은 상기 제1 유전체 층으로부터 제2 거리로 배치된 주요 표면을 갖고, 상기 제1 거리는 상기 제2 거리보다 큼 - 을 성막하는 단계;
    상기 제1 도전성 비아의 사이드 및 최상부 표면을 노출시키기 위해 상기 제2 유전체 층의 부분을 제거하는 단계; 및
    상기 제1 도전성 비아 상에 제1 도전성 라인 - 상기 제1 도전성 라인은 상기 제1 도전성 비아의 사이드 및 최상부 표면에 접촉함 - 을 형성하는 단계
    를 포함하는, 방법.
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