KR102108102B1 - 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치 - Google Patents

다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR102108102B1
KR102108102B1 KR1020130121712A KR20130121712A KR102108102B1 KR 102108102 B1 KR102108102 B1 KR 102108102B1 KR 1020130121712 A KR1020130121712 A KR 1020130121712A KR 20130121712 A KR20130121712 A KR 20130121712A KR 102108102 B1 KR102108102 B1 KR 102108102B1
Authority
KR
South Korea
Prior art keywords
dicing tape
adhesive sheet
film
semiconductor
pressure
Prior art date
Application number
KR1020130121712A
Other languages
English (en)
Other versions
KR20140074816A (ko
Inventor
고지 시가
고지 미즈노
나오히데 다카모토
Original Assignee
닛토덴코 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP2013088566A external-priority patent/JP6129629B2/ja
Priority claimed from JP2013088565A external-priority patent/JP2014135468A/ja
Priority claimed from JP2013088567A external-priority patent/JP6297786B2/ja
Priority claimed from JP2013088568A external-priority patent/JP2014135469A/ja
Priority claimed from JP2013088564A external-priority patent/JP6077922B2/ja
Application filed by 닛토덴코 가부시키가이샤 filed Critical 닛토덴코 가부시키가이샤
Publication of KR20140074816A publication Critical patent/KR20140074816A/ko
Application granted granted Critical
Publication of KR102108102B1 publication Critical patent/KR102108102B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/30—Adhesives in the form of films or foils characterised by the adhesive composition
    • C09J7/38—Pressure-sensitive adhesives [PSA]
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J7/00—Adhesives in the form of films or foils
    • C09J7/40—Adhesives in the form of films or foils characterised by release liners
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J9/00—Adhesives characterised by their physical nature or the effects produced, e.g. glue sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2203/00—Applications of adhesives in processes or use of adhesives in the form of films or foils
    • C09J2203/326—Applications of adhesives in processes or use of adhesives in the form of films or foils for bonding electronic components such as wafers, chips or semiconductors
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/30—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier
    • C09J2301/302—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier the adhesive being pressure-sensitive, i.e. tacky at temperatures inferior to 30°C
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/30—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier
    • C09J2301/312—Additional features of adhesives in the form of films or foils characterized by the chemical, physicochemical or physical properties of the adhesive or the carrier parameters being the characterizing feature
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09J—ADHESIVES; NON-MECHANICAL ASPECTS OF ADHESIVE PROCESSES IN GENERAL; ADHESIVE PROCESSES NOT PROVIDED FOR ELSEWHERE; USE OF MATERIALS AS ADHESIVES
    • C09J2301/00—Additional features of adhesives in the form of films or foils
    • C09J2301/40—Additional features of adhesives in the form of films or foils characterized by the presence of essential components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H01L2021/60007—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process
    • H01L2021/60015—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation involving a soldering or an alloying process using plate connectors, e.g. layer, film
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68336—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding involving stretching of the auxiliary support post dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68377—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support with parts of the auxiliary support remaining in the finished device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/2929—Material of the matrix with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29298—Fillers
    • H01L2224/29299—Base material
    • H01L2224/29386—Base material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the bump connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/83007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a permanent auxiliary member being left in the finished device, e.g. aids for holding or protecting the layer connector during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/83862—Heat curing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T428/00—Stock material or miscellaneous articles
    • Y10T428/14—Layer or component removable to expose adhesive

Abstract

본 발명의 과제는 반도체 장치의 제조 공정에 있어서, 반도체 칩 위의 회로가 파괴되어버리는 것을 방지하는 것이 가능한 다이싱 테이프 일체형 접착 시트를 제공하는 것이다.
상기 과제를 해결하기 위해서, 기재 위에 점착제층이 적층된 다이싱 테이프와, 점착제층 위에 형성된 접착 시트를 갖는 다이싱 테이프 일체형 접착 시트이며, 박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 점착제층과 접착 시트의 박리력이 0.02 내지 0.5N/20㎜이며, 박리 시험에 의한 조건에 따라 점착제층과 접착 시트를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하인 다이싱 테이프 일체형 접착 시트를 제공한다.

Description

다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치 {DICING TAPE INTEGRATED ADHESIVE SHEET, MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE USING DICING TAPE INTEGRATED ADHESIVE SHEET, AND SEMICONDUCTOR DEVICE}
본 발명은 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치에 관한 것이다.
최근, 반도체 장치 및 그 패키지의 박형화, 소형화가 한층 더 요구되고 있다. 그로 인해, 반도체 장치 및 그 패키지로서, 반도체 칩 등의 반도체 소자가 기판 위에 플립 칩 본딩에 의해 실장된(플립 칩 접속된) 플립 칩형의 반도체 장치가 널리 이용되고 있다. 상기 플립 칩 접속은 반도체 칩의 회로면이 기판의 전극 형성면과 대향하는 형태로 고정되는 것이다. 이러한 반도체 장치 등에서는, 반도체 칩의 이면을 보호 필름에 의해 보호하고, 반도체 칩의 손상 등을 방지하고 있는 경우가 있다.
종래, 상기 보호 필름으로서는, 다이싱 테이프 위에 보호 필름으로서의 플립 칩형 반도체 이면용 필름이 적층된 다이싱 테이프 일체형 반도체 이면용 필름이 존재한다(예를 들어, 특허문헌 1 참조). 이 다이싱 테이프 일체형 반도체 이면용 필름을 이용한 반도체 장치의 제조 공정에 있어서는, 우선 다이싱 테이프 일체형 반도체 이면용 필름의 플립 칩형 반도체 이면용 필름 위에 반도체 웨이퍼가 점착되어 고정되고, 그 상태에서 다이싱이 행해진다. 이에 의해, 반도체 웨이퍼는, 소정의 크기로 개편화되고, 반도체 칩으로 된다. 이어서, 다이싱 테이프 일체형 반도체 이면용 필름에 고정된 반도체 칩을 플립 칩형 반도체 이면용 필름과 함께 다이싱 필름으로부터 박리하기 위해서, 반도체 칩의 픽업이 행해진다.
또한, 반도체 장치의 제조에 있어서는, 플립 칩형 반도체 이면용 필름 외에, 예를 들어 다이 본드 필름이나 언더필 시트 등이 다이싱 테이프 위에 적층된 다이싱 테이프 일체형 접착 시트가 이용되는 경우가 있다. 다이 본드 필름은, 반도체 칩을 피착체에 다이 본드하기 위한 필름이며, 언더필 시트는, 플립 칩형 반도체 장치에 있어서의 반도체 칩의 회로면과 기판의 전극 형성면 사이를 밀봉하기 위한 시트이다.
일본 특허 공개 제2011-228496호 공보
그러나, 상기한 다이싱 테이프 일체형 접착 시트를 이용하여 반도체 장치를 제조하는 경우, 종래 반도체 소자(예를 들어, 반도체 칩) 위에 형성되어 있는 회로가 파괴되어버리는 경우가 있었다.
본 발명자들은, 반도체 소자 위의 회로가 파괴되어버리는 원인에 대하여 검토하였다. 그 결과, 픽업 공정에 있어서, 접착 시트(예를 들어, 플립 칩형 반도체 이면용 필름, 다이 본드 필름, 언더필 시트)가 부착된 반도체 소자를 다이싱 테이프로부터 박리하면, 접착 시트와 다이싱 테이프 사이에서 박리 대전이 발생하고, 이 발생한 정전기에 의해 반도체 소자 위의 회로가 파괴되어버리는 경우가 있음을 알아내었다.
본 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 다이싱 테이프의 점착제층과 접착 시트의 박리력을 일정한 범위 내로 하면서, 박리하였을 때의 박리 대전압의 절댓값을 일정한 범위 내로 함으로써, 반도체 소자 위의 회로가 파괴되어버리는 것을 억제할 수 있음을 알아내고, 제1 본 발명을 완성시키기에 이르렀다.
즉, 제1 본 발명은 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기 점착제층 위에 형성된 접착 시트를 갖는 다이싱 테이프 일체형 접착 시트이며,
박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 상기 점착제층과 상기 접착 시트의 박리력이 0.02 내지 0.5N/20㎜이며,
상기 박리 시험에 의한 조건에 따라 상기 점착제층과 상기 접착 시트를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하인 것을 특징으로 한다.
상기 구성에 의하면, 박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 상기 점착제층과 상기 접착 시트의 박리력이 0.02 내지 0.5N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이기 때문에, 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이기 때문에, 픽업 시에는, 용이하게 접착 시트가 부착된 반도체 소자를 점착제층으로부터 박리할 수 있다. 또한, 상기 박리 시험에 의한 조건에 따라 상기 점착제층과 상기 접착 시트를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
상기 구성에 있어서는, 상기 접착 시트가, 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것이 바람직하다. 상기 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우, 플립 칩형 반도체 이면용 필름은 반도체 소자의 이면에 형성되어 있고, 반도체 소자의 회로면은 노출되어 있다. 그러나, 상기 박리 시험에 의한 조건에 따라 상기 점착제층과 상기 접착 시트를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이다. 그 결과, 노출된 반도체 소자의 회로면이, 박리 대전에 의해 파괴되는 것을 방지할 수 있다.
상기 구성에 있어서는, 상기 기재에 대전 방지제가 함유되어 있는 것이 바람직하다. 다이싱 후, 다이싱 테이프를 고정하는 흡착대로부터 다이싱 테이프를 제거할 때, 다이싱 테이프와 흡착대 사이에서 박리 대전이 발생하는 경우가 있다. 따라서, 기재에 대전 방지제가 함유되어 있으면, 이 기재와 흡착대 사이에서의 박리 대전을 억제할 수 있다.
상기 구성에 있어서는, 상기 기재가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재 중 적어도 한쪽의 최외층에 대전 방지제가 함유되어 있는 것이 바람직하다. 상기 다층 구조의 기재의 점착제층측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 다층 구조의 기재의 점착제층과는 반대측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 기재 중 적어도 한쪽의 면 위에, 대전 방지제를 함유하는 대전 방지제층이 형성되어 있는 것이 바람직하다. 상기 기재의 점착제층측의 면 위에, 대전 방지제층이 형성되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 기재의 점착제층과는 반대측의 면 위에 대전 방지제층이 형성되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 점착제층에 대전 방지제가 함유되어 있는 것이 바람직하다. 점착제층에 대전 방지제가 함유되어 있으면, 점착제층과 접착 시트를 박리하였을 때의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 접착 시트에 대전 방지제가 함유되어 있는 것이 바람직하다. 접착 시트에 대전 방지제가 함유되어 있으면, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다.
또한, 제1 본 발명은, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한다. 따라서, 상기 점착제층과 상기 접착 시트의 박리력이 0.02 내지 0.5N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이기 때문에, 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이기 때문에, 픽업 시에는, 용이하게 접착 시트가 부착된 반도체 소자를, 점착제층으로부터 박리할 수 있다. 또한, 상기 박리 시험에 의해 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
또한, 제1 본 발명에 따른 반도체 장치는, 상기한 과제를 해결하기 위해서, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용하여 제조된 것을 특징으로 한다.
또한, 본 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 다이싱 테이프의 기재 및 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값을 일정한 범위 내로 함으로써, 반도체 소자 위의 회로가 파괴되어버리는 것을 억제할 수 있음을 알아내고, 제2 본 발명을 완성시키기에 이르렀다.
즉, 제2 본 발명은 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기 점착제층 위에 형성된 접착 시트를 갖는 다이싱 테이프 일체형 접착 시트이며,
상기 기재 및 상기 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하인 것을 특징으로 한다.
상기 구성에 의하면, 상기 기재 및 상기 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
상기 구성에 있어서는, 상기 접착 시트가, 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것이 바람직하다. 상기 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우, 플립 칩형 반도체 이면용 필름은, 반도체 소자의 이면에 형성되어 있고, 반도체 소자의 회로면은, 노출되어 있다. 그러나, 상기 기재 및 상기 점착제층 중 적어도 하나의 표면 고유 저항값이 1.0×1011Ω 이하이다. 그 결과, 노출된 반도체 소자의 회로면이 박리 대전에 의해 파괴되는 것을 방지할 수 있다.
상기 구성에 있어서는, 상기 기재에 대전 방지제가 함유되어 있는 것이 바람직하다. 다이싱 후, 다이싱 테이프를 고정하는 흡착대로부터 다이싱 테이프를 제거할 때, 다이싱 테이프와 흡착대 사이에서 박리 대전이 발생하는 경우가 있다. 따라서, 기재에 대전 방지제가 함유되어 있으면, 이 기재와 흡착대 사이에서의 박리 대전을 억제할 수 있다.
상기 구성에 있어서는, 상기 기재가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재 중 적어도 한쪽의 최외층에 대전 방지제가 함유되어 있는 것이 바람직하다. 상기 다층 구조의 기재의 점착제층측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 다층 구조의 기재의 점착제층과는 반대측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 기재 중 적어도 한쪽의 면 위에, 대전 방지제를 함유하는 대전 방지제층이 형성되어 있는 것이 바람직하다. 상기 기재의 점착제층측의 면 위에, 대전 방지제층이 형성되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 기재의 점착제층과는 반대측의 면 위에 대전 방지제층이 형성되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 점착제층에 대전 방지제가 함유되어 있는 것이 바람직하다. 점착제층에 대전 방지제가 함유되어 있으면, 점착제층과 접착 시트를 박리하였을 때의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 대전 방지제가 고분자형 대전 방지제인 것이 바람직하다. 상기 대전 방지제가 고분자형 대전 방지제이면, 기재 또는 점착제층으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다.
또한, 제2 본 발명은 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한다. 따라서, 상기 기재 및 상기 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
또한, 본 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 다이싱 테이프의 기재 및 점착제층 중 적어도 하나에 고분자형 대전 방지제를 함유시킴으로써, 반도체 소자 위의 회로가 파괴되어버리는 것을 억제할 수 있음을 알아내고, 제3 본 발명을 완성시키기에 이르렀다.
즉, 제3 본 발명은 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기 점착제층 위에 형성된 접착 시트를 갖는 다이싱 테이프 일체형 접착 시트이며,
상기 기재 및 상기 점착제층 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 상기 기재 및 상기 점착제층 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 기재나 점착제층으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다.
상기 구성에 있어서는, 상기 접착 시트가, 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것이 바람직하다. 상기 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우, 플립 칩형 반도체 이면용 필름은, 반도체 소자의 이면에 형성되어 있으며, 반도체 소자의 회로면은, 노출되어 있다. 그러나, 상기 기재 및 상기 점착제층 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있다. 그 결과, 노출된 반도체 소자의 회로면이, 박리 대전에 의해 파괴되는 것을 방지할 수 있다.
상기 구성에 있어서는, 상기 기재가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재 중 적어도 한쪽의 최외층에 대전 방지제가 함유되어 있는 것이 바람직하다. 상기 다층 구조의 기재의 점착제층측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 다층 구조의 기재의 점착제층과는 반대측의 최외층에 대전 방지제가 함유되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
상기 구성에 있어서는, 상기 기재 중 적어도 한쪽의 면 위에, 대전 방지제를 함유하는 대전 방지제층이 형성되어 있는 것이 바람직하다. 상기 기재의 점착제층측의 면 위에, 대전 방지제층이 형성되어 있으면, 기재와 점착제층의 양쪽 대전을 억제할 수 있다. 또한, 상기 기재의 점착제층과는 반대측의 면 위에 대전 방지제층이 형성되어 있으면, 기재와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
또한, 제3 본 발명은 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한다. 따라서, 상기 기재 및 상기 점착제층 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있다. 상기 기재 및 상기 점착제층 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다. 또한, 대전 방지제로서 고분자형 대전 방지제가 이용되고 있기 때문에, 기재나 점착제층으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다.
또한, 본 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 반도체 장치의 제조에 이용되는 접착 시트 중 어느 하나의 표면에 있어서의 표면 고유 저항값을 일정한 범위 내로 함으로써, 반도체 소자 위의 회로가 파괴되어버리는 것을 억제할 수 있음을 알아내고, 제4 본 발명을 완성시키기에 이르렀다.
즉, 제4 본 발명에 따른 접착 시트는, 반도체 장치의 제조에 이용되는 접착 시트로서, 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하인 것을 특징으로 한다.
상기 구성에 의하면, 접착 시트 중 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 그 결과, 다이싱 테이프에 붙여서 다이싱 테이프 일체형 접착 시트로서 사용할 때, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
상기 구성에 있어서는, 상기 접착 시트가, 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것이 바람직하다. 상기 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우, 플립 칩형 반도체 이면용 필름은 반도체 소자의 이면에 형성되어 있고, 반도체 소자의 회로면은 노출되어 있다. 그러나, 플립 칩형 반도체 이면용 필름 중 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이다. 그 결과, 노출된 반도체 소자의 회로면이, 박리 대전에 의해 파괴되는 것을 방지할 수 있다.
상기 구성에 있어서는, 상기 접착 시트에 대전 방지제가 함유되어 있는 것이 바람직하다. 접착 시트에 대전 방지제가 함유되어 있으면, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다.
또한, 제4 본 발명에 따른 다이싱 테이프 일체형 접착 시트는, 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기에 기재된 접착 시트를 갖고, 상기 접착 시트가 상기 점착제층 위에 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 접착 시트 중 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
또한, 제4 본 발명은 상기에 기재된 접착 시트를 이용한 반도체 장치의 제조 방법이며,
기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과,
상기 다이싱 테이프의 상기 점착제층 위에 상기 접착 시트를 붙여서, 다이싱 테이프 일체형 접착 시트를 얻는 공정과,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
또한, 제4 본 발명은 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기에 기재된 접착 시트, 또는 다이싱 테이프 일체형 접착 시트를 이용한다. 따라서, 접착 시트 중 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
또한, 제4 본 발명에 따른 반도체 장치는, 상기한 과제를 해결하기 위해서, 상기에 기재된 접착 시트를 이용하여 제조된 것을 특징으로 한다.
또한, 제4 본 발명에 따른 반도체 장치는, 상기한 과제를 해결하기 위해서, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용하여 제조된 것을 특징으로 한다.
또한, 본 발명자들은, 상기 종래의 문제점을 해결하기 위해 검토한 결과, 반도체 장치의 제조에 이용되는 접착 시트에 고분자형 대전 방지제를 함유시킴으로써, 반도체 소자 위의 회로가 파괴되어버리는 것을 억제할 수 있음을 알아내고, 제5 본 발명을 완성시키기에 이르렀다.
즉, 제5 본 발명에 따른 접착 시트는, 반도체 장치의 제조에 이용되는 접착 시트로서, 고분자형 대전 방지제가 함유되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 접착 시트로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 또한, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 다이싱 테이프에 붙여서 다이싱 테이프 일체형 접착 시트로서 사용할 때, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다.
상기 구성에 있어서는, 상기 접착 시트가, 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것이 바람직하다. 상기 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우, 플립 칩형 반도체 이면용 필름은, 반도체 소자의 이면에 형성되어 있고, 반도체 소자의 회로면은, 노출되어 있다. 그러나, 접착 시트에 고분자형 대전 방지제가 함유되어 있다. 그 결과, 노출된 반도체 소자의 회로면이, 박리 대전에 의해 파괴되는 것을 방지할 수 있다.
또한, 제5 본 발명에 따른 다이싱 테이프 일체형 접착 시트는, 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기에 기재된 접착 시트를 갖고, 상기 접착 시트가 상기 점착제층 위에 형성되어 있는 것을 특징으로 한다.
상기 구성에 의하면, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 접착 시트로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 또한, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다.
또한, 제5 본 발명은 상기에 기재된 접착 시트를 이용한 반도체 장치의 제조 방법이며,
기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과,
상기 다이싱 테이프의 상기 점착제층 위에 상기 접착 시트를 붙여서, 다이싱 테이프 일체형 접착 시트를 얻는 공정과,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
또한, 제5 본 발명은 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 한다.
상기 구성에 의하면, 상기에 기재된 접착 시트, 또는 다이싱 테이프 일체형 접착 시트를 이용한다. 따라서, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 접착 시트로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 또한, 접착 시트에 고분자형 대전 방지제가 함유되어 있기 때문에, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다.
또한, 제5 본 발명에 따른 반도체 장치는, 상기한 과제를 해결하기 위해서, 상기에 기재된 접착 시트를 이용하여 제조된 것을 특징으로 한다.
또한, 제5 본 발명에 따른 반도체 장치는, 상기한 과제를 해결하기 위해서, 상기에 기재된 다이싱 테이프 일체형 접착 시트를 이용하여 제조된 것을 특징으로 한다.
도 1은 본 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 단면 모식도이다.
도 2는 박리 대전압의 측정 방법을 설명하기 위한 개략 구성도이다.
도 3은 다른 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 단면 모식도이다.
도 4는 다른 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 단면 모식도이다.
도 5는 본 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름을 이용한 반도체 장치의 제조 방법의 일례를 나타내는 단면 모식도이다.
<제1 본 발명>
제1 본 발명의 실시 형태에 대하여, 도면을 참조하면서 설명하지만, 제1 본 발명은 이들의 예에 한정되지 않는다. 이하에서는 우선, 제1 본 발명의 다이싱 테이프 일체형 접착 시트가 다이싱 테이프 일체형 반도체 이면용 필름인 경우에 대하여 설명한다. 즉, 제1 본 발명의 접착 시트가, 플립 칩형 반도체 이면용 필름인 경우에 대하여 설명한다. 도 1은, 본 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 일례를 나타내는 단면 모식도이다. 또한, 본 명세서에 있어서, 도면에는, 설명에 불필요한 부분은 생략하고, 또한 설명을 용이하게 하기 위해 확대 또는 축소 등을 하여 도시한 부분이 있다.
(다이싱 테이프 일체형 반도체 이면용 필름)
도 1에서 도시된 바와 같이, 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 기재(31) 위에 점착제층(32)이 형성된 다이싱 테이프(3)와, 점착제층(32) 위에 형성된 플립 칩형 반도체 이면용 필름(2: 이하, 「반도체 이면용 필름」이라 하는 경우가 있음)을 구비하는 구성이다. 또한, 제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름은, 도 1에서 도시된 바와 같이, 다이싱 테이프(3)의 점착제층(32) 위에 있어서, 반도체 웨이퍼의 점착 부분에 대응하는 부분(33)에만 반도체 이면용 필름(2)이 형성된 구성이어도 되지만, 점착제층(32)의 전체면에 반도체 이면용 필름이 형성된 구성이어도 되고, 또한 반도체 웨이퍼의 점착 부분에 대응하는 부분(33)보다 크면서 점착제층(32)의 전체면보다 작은 부분에 반도체 이면용 필름이 형성된 구성이어도 된다. 또한, 반도체 이면용 필름(2)의 표면(웨이퍼의 이면에 점착되는 측의 표면)은 웨이퍼 이면에 점착될 때까지 동안, 세퍼레이터 등에 의해 보호되어 있어도 된다.
다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 점착제층(32)과 접착 시트(2)의 박리력은, 0.02 내지 0.5N/20㎜이며, 바람직하게는 0.02 내지 0.3N/20㎜이며, 보다 바람직하게는 0.02 내지 0.2N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이기 때문에, 다이싱 시에는 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이기 때문에, 픽업 시에는, 용이하게 접착 시트(2)가 부착된 반도체 소자를, 점착제층(32)으로부터 박리할 수 있다.
또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값은, 0.5㎸ 이하(-0.5㎸ 내지 +0.5㎸)이고, 바람직하게는 0.3㎸ 이하(-0.3㎸내지 +0.3㎸)이며, 보다 바람직하게는 0.2㎸ 이하(-0.2㎸ 내지 +0.2㎸)이다. 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이기 때문에, 대전 방지 효과를 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
여기서, 박리 대전압의 측정 방법에 대하여 설명한다.
도 2는, 박리 대전압의 측정 방법을 설명하기 위한 개략 구성도이다. 우선, 미리 제전해 둔 아크릴판(100)(두께: 1㎜, 폭: 70㎜, 길이: 100㎜)에, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 접합한다. 접합에는, 핸드 롤러를 이용하고, 양면 테이프를 개재하여 아크릴판(100)과 다이싱 테이프(3)가 대향하도록 행한다. 이 상태에서, 23℃, 50％ RH의 환경 하에서 하루 방치한다. 이어서, 샘플 고정대(102)에 다이싱 테이프 일체형 반도체 이면용 필름(1)을 접합한 아크릴판(100)을 고정한다. 이어서, 반도체 이면용 필름(2)의 단부를 자동 권취기에 고정하고, 박리 각도 150°, 박리 속도 10 m/min이 되도록 박리한다. 이때에 발생하는 다이싱 테이프(3)측의 면(점착제층(32)의 면)의 전위를, 다이싱 테이프의 표면으로부터 100㎜의 위치에 고정해 놓은 전위 측정기(104: 카스가덴키사 제조, KSD-0103)로 측정한다. 측정은, 23℃, 50％ RH의 환경 하에서 행한다.
다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 기재(31), 점착제층(32), 또는 반도체 이면용 필름(2) 중 적어도 어느 하나의 표면에 있어서의 표면 고유 저항값은, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 또한, 상기 표면 고유 저항값은, 작을수록 바람직하지만, 예를 들어 1.0×105Ω 이상, 1.0×106Ω 이상, 1.0×107Ω 이상을 들 수 있다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이면, 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 또한, 제1 본 발명에 있어서, 기재, 점착제층, 또는 반도체 이면용 필름 중 적어도 어느 하나의 표면에 있어서의 표면 고유 저항값이란, 기재의 점착제층측의 표면, 기재의 점착제층과는 반대측의 표면, 점착제층의 기재측의 표면, 점착제층의 기재와는 반대측의 표면, 반도체 이면용 필름의 점착제층측의 표면, 반도체 이면용 필름의 점착제층과는 반대측의 표면 중 적어도 어느 하나의 표면에 있어서의 표면 고유 저항값을 말한다. 상기 표면 고유 저항값은, 실시예 기재의 방법에 의해 측정되는 값을 말한다.
다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 기재(31), 점착제층(32), 반도체 이면용 필름(2) 중 적어도 하나에는, 대전 방지제가 함유되어 있는 것이 바람직하다.
기재(31)에 대전 방지제가 함유되어 있으면, 다이싱 테이프(3)를 고정하는 흡착대로부터 제거할 때의, 기재(31)와 흡착대 사이에서의 박리 대전을 억제할 수 있다. 특히, 기재(31)가 다층 구조를 갖고 있으며, 다층 구조의 기재(31)의 점착제층(32)측의 최외층에 대전 방지제가 함유되어 있으면, 기재(31)와 점착제층(32)의 양쪽 대전을 억제할 수 있다. 또한, 다층 구조의 기재(31)의 점착제층(32)과는 반대측의 최외층에 대전 방지제가 함유되어 있으면, 기재(31)와 흡착대 사이의 박리 대전을 더 효과적으로 억제할 수 있다.
또한, 점착제층(32)에 대전 방지제가 함유되어 있으면, 점착제층(32)과 반도체 이면용 필름(2)을 박리하였을 때의 박리 대전을 더 효과적으로 억제할 수 있다.
또한, 반도체 이면용 필름(2)에 대전 방지제가 함유되어 있으면, 다이싱 테이프(3)로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프(3)로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다. 특히, 반도체 이면용 필름(2)이 다층 구조를 갖고 있으며, 다층 구조의 반도체 이면용 필름(2)에 있어서의 다이싱 테이프(3)측의 최외층에 대전 방지제가 함유되어 있으면, 점착제층(32)과 반도체 이면용 필름(2)을 박리하였을 때의 박리 대전을 더 효과적으로 억제할 수 있다.
상기 대전 방지제로서는, 제4급 암모늄염, 피리디늄염, 제1, 제2, 제3 아미노기 등의 양이온성 관능기를 갖는 양이온형 대전 방지제, 술폰산염이나 황산 에스테르염, 포스폰산염, 인산 에스테르염 등의 음이온성 관능기를 갖는 음이온형 대전 방지제, 알킬베타인 및 그의 유도체, 이미다졸린 및 그의 유도체, 알라닌 및 그의 유도체 등의 양성형 대전 방지제, 아미노알코올 및 그의 유도체, 글리세린 및 그의 유도체, 폴리에틸렌글리콜 및 그의 유도체 등의 비이온형 대전 방지제, 나아가, 상기 양이온형, 음이온형, 양성 이온형의 이온 도전성기를 갖는 단량체를 중합 또는 공중합하여 얻어진 이온 도전성 중합체(고분자형 대전 방지제)를 들 수 있다. 이들 화합물은 단독으로 사용해도 되고, 또한 2종 이상을 혼합하여 사용해도 된다. 그 중에서도, 고분자형 대전 방지제가 바람직하다. 고분자형 대전 방지제를 이용하면, 기재(31), 점착제층(32) 및 반도체 이면용 필름(2)으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다.
구체적으로는, 양이온형 대전 방지제로서, 예를 들어 알킬트리메틸암모늄 염, 아실로일아미드프로필트리메틸암모늄 메토술페이트, 알킬벤질메틸암모늄염, 아실염화콜린, 폴리디메틸아미노에틸메타크릴레이트 등의 4급 암모늄기를 갖는 (메트)아크릴레이트 공중합체, 폴리비닐벤질트리메틸암모늄 클로라이드 등의 4급 암모늄기를 갖는 스티렌 공중합체, 폴리디알릴디메틸암모늄 클로라이드 등의 4급 암모늄기를 갖는 디알릴아민 공중합체 등을 들 수 있다. 이들 화합물은 단독으로 사용해도 되고, 또한 2종 이상을 혼합하여 사용해도 된다.
음이온형 대전 방지제로서, 예를 들어 알킬술폰산염, 알킬벤젠술폰산염, 알킬황산에스테르염, 알킬에톡시황산에스테르염, 알킬인산에스테르염, 술폰산기 함유 스티렌 공중합체를 들 수 있다. 이들 화합물은 단독으로 사용해도 되고, 또한 2종 이상을 혼합하여 사용해도 된다.
양성 이온형 대전 방지제로서, 예를 들어 알킬베타인, 알킬이미다졸륨베타인, 카르보베타인 그래프트 공중합을 들 수 있다. 이들 화합물은 단독으로 사용해도 되고, 또한 2종 이상을 혼합하여 사용해도 된다.
비이온형 대전 방지제로서, 예를 들어 지방산 알킬롤아미드, 디(2-히드록시에틸)알킬아민, 폴리옥시에틸렌알킬아민, 지방산 글리세린 에스테르, 폴리옥시에틸렌글리콜 지방산 에스테르, 소르비탄 지방산 에스테르, 폴리옥시 소르비탄 지방산 에스테르, 폴리옥시에틸렌알킬페닐에테르, 폴리옥시에틸렌알킬에테르, 폴리에틸렌글리콜, 폴리옥시에틸렌디아민, 폴리에테르와 폴리에스테르와 폴리아미드를 포함하여 이루어지는 공중합체, 메톡시폴리에틸렌글리콜 (메트)아크릴레이트 등을 들 수 있다. 이들 화합물은 단독으로 사용해도 되고, 또한 2종 이상을 혼합하여 사용해도 된다.
고분자형 대전 방지제의 다른 예로서는, 예를 들어 폴리아닐린, 폴리피롤, 폴리티오펜 등을 들 수 있다.
또한, 상기 대전 방지제로서, 도전성 물질을 들 수 있다. 도전성 물질로서는, 예를 들어 산화주석, 산화안티몬, 산화인듐, 산화카드뮴, 산화티타늄, 산화아연, 인듐, 주석, 안티몬, 금, 은, 구리, 알루미늄, 니켈, 크롬, 티타늄, 철, 코발트, 요오드화 구리 및 그 합금 또는 혼합물을 들 수 있다.
상기 대전 방지제의 함유량은, 첨가하는 층의 수지 성분 전체에 대하여 50중량％ 이하인 것이 바람직하고, 30중량％ 이하인 것이 보다 바람직하다. 또한, 상기 대전 방지제의 함유량은, 첨가하는 층의 수지 성분 전체에 대하여 5중량％ 이상인 것이 바람직하고, 10중량％ 이상인 것이 보다 바람직하다. 상기 대전 방지제를 상기 수치 범위 내에서 함유시킴으로써, 첨가하는 층의 기능을 해하지 않고 대전 방지 기능을 부가할 수 있다. 여기서, 「첨가하는 층의 수지 성분 전체에 대하여 50중량％ 이하」란, 이하를 의미한다.
(a) 첨가하는 층이 기재(31)인 경우
기재(31)가 1층을 포함하여 이루어지는 경우에는, 기재(31)를 구성하는 수지 성분 전체에 대하여 50중량％ 이하를 의미한다.
기재(31)가 다층 구조를 포함하여 이루어지는 경우에는, 복수의 층 중 하나의 층을 구성하는 수지 성분 전체에 대하여 50중량％ 이하를 의미한다.
(b) 첨가하는 층이 점착제층(32)인 경우
점착제층(32)을 구성하는 수지 성분 전체에 대하여 50중량％ 이하를 의미한다.
(c) 첨가하는 층이 반도체 이면용 필름(2)인 경우
반도체 이면용 필름(2)이 1층을 포함하여 이루어지는 경우에는, 반도체 이면용 필름(2)을 구성하는 수지 성분 전체에 대하여 50중량％ 이하를 의미한다.
반도체 이면용 필름(2)이 다층 구조를 포함하여 이루어지는 경우에는, 복수의 층 중 하나의 층을 구성하는 수지 성분 전체에 대하여 50중량％ 이하를 의미한다.
또한, 「첨가하는 층의 수지 성분 전체에 대하여 30중량％ 이하」, 「첨가하는 층의 수지 성분 전체에 대하여 5중량％ 이상」, 「첨가하는 층의 수지 성분 전체에 대하여 10중량％ 이상」에 관해서도, 상기와 마찬가지로, 기재, 점착제층, 반도체 이면용 필름이 1층을 포함하여 이루어지는 경우에는, 상기 기재, 상기 점착제층, 또는 상기 반도체 이면용 필름을 구성하는 수지 성분 전체에 대한 비율을 말하고, 다층 구조를 포함하여 이루어지는 경우에는, 상기 기재, 또는 상기 반도체 이면용 필름을 구성하는 복수의 층 중 하나의 층을 구성하는 수지 성분 전체에 대한 비율을 의미한다.
다이싱 테이프 일체형 반도체 이면용 필름에 있어서는, 기재 중 적어도 한쪽의 면 위에, 대전 방지제를 함유하는 대전 방지제층이 형성되어 있어도 된다. 도 3 및 도 4는, 다른 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 단면 모식도이다.
도 3에 도시한 바와 같이, 다이싱 테이프 일체형 반도체 이면용 필름(10)은, 기재(31) 위에 점착제층(32)이 형성된 다이싱 테이프(3)와, 점착제층(32) 위에 형성된 반도체 이면용 필름(2)과, 기재(31)의 점착제층(32)과는 반대측의 면 위에 대전 방지제층(35)이 형성되어 있다. 다이싱 테이프 일체형 반도체 이면용 필름(10)에서는, 기재(31)의 점착제층(32)과는 반대측의 면 위에 대전 방지제층(35)이 형성되어 있기 때문에, 기재(31)와 흡착대 사이의 박리 대전을 보다 효과적으로 억제할 수 있다.
또한, 도 4에 도시한 바와 같이, 다이싱 테이프 일체형 반도체 이면용 필름(20)은, 기재(31) 위에 점착제층(32)이 형성된 다이싱 테이프(3)와, 기재(31)와 점착제층(32)의 사이에 형성된 대전 방지제층(36)과, 점착제층(32) 위에 형성된 반도체 이면용 필름(2)을 구비하는 구성이다. 다이싱 테이프 일체형 반도체 이면용 필름(20)에서는, 기재(31)의 점착제층(32)측의 면 위에, 대전 방지제층(36)이 형성되어 있기 때문에, 기재(31)와 점착제층(32)의 양쪽 대전을 억제할 수 있다.
(대전 방지제층)
대전 방지제층(35, 36)은 적어도 대전 방지제를 함유하는 층이다. 대전 방지제층(35, 36)에 함유시키는 대전 방지제로서는, 기재(31), 점착제층(32), 반도체 이면용 필름(2)에 함유시키는 경우의 상기 대전 방지제와 마찬가지의 것을 사용할 수 있다. 또한, 대전 방지제층(35, 36)에는, 대전 방지제 이외에 필요에 따라서, 바인더 성분, 용제 등을 함유시켜도 된다.
대전 방지제층(35, 36)의 두께는, 바람직하게는 0.01 내지 5㎛이며, 보다 바람직하게는 0.03 내지 1㎛이다. 대전 방지제층(35), 대전 방지제층(36)의 두께를 0.01㎛ 이상으로 함으로써, 대전 방지 기능을 발현하기 쉽게 할 수 있다. 또한, 대전 방지제층(35), 대전 방지제층(36)의 두께를 5㎛ 이하로 함으로써, 점착제와 기재의 밀착 성능을 향상시킬 수 있다.
대전 방지제층(35, 36)은, 대전 방지제층 형성용 용액을 기재(31)에 도포하고, 건조시킴으로써 형성할 수 있다. 도포 방법으로서는, 스핀 코트, 스프레이 코트, 딥 코트, 스크린 인쇄, 와이어 바 코트 등의 각종 도포 방법을 채용할 수 있다.
(플립 칩형 반도체 이면용 필름)
반도체 이면용 필름(2)은 필름 형상의 형태를 갖고 있다. 반도체 이면용 필름(2)은, 통상적으로 제품으로서의 다이싱 테이프 일체형 반도체 이면용 필름의 형태에서는, 미경화 상태(반경화 상태를 포함함)이며, 다이싱 테이프 일체형 반도체 이면용 필름을 반도체 웨이퍼에 점착시킨 후에 열경화된다(상세에 대해서는 후술함).
상기 반도체 이면용 필름은, 수지 조성물에 의해 형성할 수 있고, 열가소성 수지와 열경화성 수지를 포함하는 수지 조성물에 의해 구성할 수 있다. 또한, 반도체 이면용 필름은, 열경화성 수지가 이용되고 있지 않은 열가소성 수지 조성물로 구성되어 있어도 되고, 열가소성 수지가 이용되고 있지 않은 열경화성 수지 조성물로 구성되어 있어도 된다.
상기 열가소성 수지로서는, 예를 들어 천연 고무, 부틸 고무, 이소프렌 고무, 클로로프렌 고무, 에틸렌-아세트산 비닐 공중합체, 에틸렌-아크릴산 공중합체, 에틸렌-아크릴산 에스테르 공중합체, 폴리부타디엔 수지, 폴리카르보네이트 수지, 열가소성 폴리이미드 수지, 6-나일론이나 6,6-나일론 등의 폴리아미드 수지, 페녹시 수지, 아크릴 수지, PET(폴리에틸렌테레프탈레이트)나 PBT(폴리부틸렌테레프탈레이트) 등의 포화 폴리에스테르 수지, 폴리아미드이미드 수지, 또는 불소 수지 등을 들 수 있다. 열가소성 수지는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 열가소성 수지 중에서도 아크릴 수지나 페녹시 수지가 적합하며, 나아가, 인장 저장 탄성률을 높게 유지하면서, 필름화하는 것이 가능한 페녹시 수지가 특히 바람직하다.
상기 페녹시 수지로서는, 특별히 한정되는 것이 아니라, 예를 들어 에피클로로히드린과 2가의 페놀계 화합물의 반응에 의해 얻어지는 수지나, 2가의 에폭시계 화합물과 2가의 페놀계 화합물의 반응에 의해 얻어지는 수지 등의 페놀 성분이 구성 단위로 들어 있는 에폭시 수지 등을 들 수 있다. 페녹시 수지로서는, 예를 들어 비스페놀 골격(비스페놀 A형 골격, 비스페놀 F형 골격, 비스페놀 A/F 혼합형 골격, 비스페놀 S형 골격, 비스페놀 M형 골격, 비스페놀 P형 골격, 비스페놀 A/P 혼합형 골격, 비스페놀 Z형 골격 등), 나프탈렌 골격, 노르보르넨 골격, 플루오렌 골격, 비페닐 골격, 안트라센 골격, 노볼락 골격, 피렌 골격, 크산틴 골격, 아다만탄 골격 및 디시클로펜타디엔 골격으로부터 선택된 적어도 하나의 골격을 갖는 페녹시 수지 등이 예시된다. 또한, 페녹시 수지는 시판품을 이용할 수도 있다. 페녹시 수지는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다.
상기 아크릴 수지로서는, 특별히 한정되는 것이 아니라, 탄소수 30 이하(바람직하게는 탄소수 4 내지 18, 더 바람직하게는 탄소수 6 내지 10, 특히 바람직하게는 탄소수 8 또는 9)의 직쇄 또는 분지의 알킬기를 갖는 아크릴산 또는 메타크릴산의 에스테르의 1종 또는 2종 이상을 성분으로 하는 중합체 등을 들 수 있다. 즉, 제1 본 발명에서는, 아크릴 수지란, 메타크릴 수지도 포함하는 광의의 의미이다. 상기 알킬기로서는, 예를 들어 메틸기, 에틸기, 프로필기, 이소프로필기, n-부틸기, t-부틸기, 이소부틸기, 펜틸기, 이소펜틸기, 헥실기, 헵틸기, 2-에틸헥실기, 옥틸기, 이소옥틸기, 노닐기, 이소노닐기, 데실기, 이소데실기, 운데실기, 도데실기(라우릴기), 트리데실기, 테트라데실기, 스테아릴기, 옥타데실기 등을 들 수 있다.
또한, 상기 아크릴 수지를 형성하기 위한 다른 단량체(알킬기의 탄소수가 30 이하의 아크릴산 또는 메타크릴산의 알킬에스테르 이외의 단량체)로서는, 특별히 한정되는 것이 아니라, 예를 들어 아크릴산, 메타크릴산, 카르복시에틸아크릴레이트, 카르복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산 또는 크로톤산 등과 같은 카르복실기 함유 단량체, 무수 말레산 또는 무수 이타콘산 등과 같은 산무수물 단량체, (메트)아크릴산 2-히드록시에틸, (메트)아크릴산 2-히드록시프로필, (메트)아크릴산 4-히드록시부틸, (메트)아크릴산 6-히드록시헥실, (메트)아크릴산 8-히드록시옥틸, (메트)아크릴산 10-히드록시데실, (메트)아크릴산 12-히드록시라우릴 또는 (4-히드록시메틸시클로헥실)-메틸아크릴레이트 등과 같은 히드록실기 함유 단량체, 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필(메트)아크릴레이트 또는 (메트)아크릴로일옥시나프탈렌술폰산 등과 같은 술폰산기 함유 단량체, 또는 2-히드록시에틸아크릴로일포스페이트 등과 같은 인산기 함유 단량체 등을 들 수 있다. 또한, (메트)아크릴산이란 아크릴산 및/또는 메타크릴산을 말하고, 제1 본 발명의 (메트)란 모두 마찬가지의 의미이다.
또한, 상기 열경화성 수지로서는, 에폭시 수지, 페놀 수지 외에, 아미노 수지, 불포화 폴리에스테르 수지, 폴리우레탄 수지, 실리콘 수지, 열경화성 폴리이미드 수지 등을 들 수 있다. 열경화성 수지는, 단독으로 또는 2종 이상 병용하여 사용할 수 있다. 열경화성 수지로서는, 특히 반도체 소자를 부식시키는 이온성 불순물 등 함유가 적은 에폭시 수지가 적합하다. 또한, 에폭시 수지의 경화제로서는 페놀 수지를 적합하게 이용할 수 있다.
에폭시 수지로서는, 특별히 한정은 없으며, 예를 들어 비스페놀 A형 에폭시 수지, 비스페놀 F형 에폭시 수지, 비스페놀 S형 에폭시 수지, 브롬화 비스페놀 A형 에폭시 수지, 수소 첨가 비스페놀 A형 에폭시 수지, 비스페놀 AF형 에폭시 수지, 비페닐형 에폭시 수지, 나프탈렌형 에폭시 수지, 플루오렌형 에폭시 수지, 페놀노볼락형 에폭시 수지, 오르토크레졸 노볼락형 에폭시 수지, 트리스히드록시페닐메탄형 에폭시 수지, 테트라페닐올에탄형 에폭시 수지 등의 2관능 에폭시 수지나 다관능 에폭시 수지, 또는 히단토인형 에폭시 수지, 트리스글리시딜이소시아누레이트형 에폭시 수지 또는 글리시딜아민형 에폭시 수지 등의 에폭시 수지를 이용할 수 있다.
에폭시 수지로서는, 상기 예시 중 노볼락형 에폭시 수지, 비페닐형 에폭시 수지, 트리스히드록시페닐메탄형 에폭시 수지, 테트라페닐올에탄형 에폭시 수지가 특히 바람직하다. 이들 에폭시 수지는, 경화제로서의 페놀 수지와의 반응성이 풍부하고, 내열성 등이 우수하기 때문이다.
또한, 상기 페놀 수지는, 상기 에폭시 수지의 경화제로서 작용하는 것으로, 예를 들어 페놀노볼락 수지, 페놀아르알킬 수지, 크레졸노볼락 수지, tert-부틸페놀노볼락 수지, 노닐페놀노볼락 수지 등의 노볼락형 페놀 수지, 레졸형 페놀 수지, 폴리파라옥시 스티렌 등의 폴리옥시 스티렌 등을 들 수 있다. 페놀 수지는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 이들 페놀 수지 중 페놀노볼락 수지, 페놀아르알킬 수지가 특히 바람직하다. 반도체 장치의 접속 신뢰성을 향상시킬 수 있기 때문이다.
에폭시 수지와 페놀 수지의 배합 비율은, 예를 들어 상기 에폭시 수지 성분 중의 에폭시기 1당량당 페놀 수지 중의 수산기가 0.5당량 내지 2.0당량이 되도록 배합하는 것이 적합하다. 보다 적합한 것은 0.8당량 내지 1.2당량이다. 즉, 양자의 배합 비율이 상기 범위를 벗어나면, 충분한 경화 반응이 진행되지 않아, 에폭시 수지 경화물의 특성이 열화되기 쉬워지기 때문이다.
제1 본 발명에서는, 에폭시 수지와 페놀 수지의 열경화 촉진 촉매가 이용되고 있어도 된다. 열경화 촉진 촉매로서는, 특별히 제한되지 않고, 공지된 열경화 촉진 촉매 중에서 적절히 선택하여 이용할 수 있다. 열경화 촉진 촉매는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 열경화 촉진 촉매로서는, 예를 들어 아민계 경화 촉진제, 인계 경화 촉진제, 이미다졸계 경화 촉진제, 붕소계 경화 촉진제, 인-붕소계 경화 촉진제 등을 이용할 수 있다.
상기 아민계 경화 촉진제로서는 특별히 한정되지 않고, 예를 들어 모노에탄올아민 트리플루오로보레이트(스텔라케미파(주) 제조), 디시안디아미드(나카라이테스크(주) 제조) 등을 들 수 있다.
상기 인계 경화 촉진제로서는 특별히 한정되지 않고, 예를 들어 트리페닐포스핀, 트리부틸포스핀, 트리(p-메틸페닐)포스핀, 트리(노닐페닐)포스핀, 디페닐트릴포스핀 등의 트리오르가노포스핀, 테트라페닐포스포늄브로마이드(상품명; TPP-PB), 메틸트리페닐포스포늄(상품명; TPP-MB), 메틸트리페닐포스포늄클로라이드(상품명; TPP-MC), 메톡시메틸트리페닐포스포늄(상품명; TPP-MOC), 벤질트리페닐포스포늄클로라이드(상품명; TPP-ZC) 등을 들 수 있다(모두 혹코카가쿠(주) 제조). 또한, 상기 트리페닐 포스핀계 화합물로서는, 에폭시 수지에 대하여 실질적으로 비용해성을 나타내는 것인 것이 바람직하다. 에폭시 수지에 대하여 비용해성이면, 열경화가 과도하게 진행하는 것을 억제할 수 있다. 트리페닐포스핀 구조를 가지면서, 에폭시 수지에 대하여 실질적으로 비용해성을 나타내는 열경화 촉매로서는, 예를 들어 메틸트리페닐포스포늄(상품명; TPP-MB) 등을 예시할 수 있다. 또한, 상기 「비용해성」이란, 트리페닐포스핀계 화합물을 포함하여 이루어지는 열경화 촉매가 에폭시 수지를 포함하여 이루어지는 용매에 대하여 불용성인 것을 의미하고, 보다 상세하게는, 온도 10 내지 40℃의 범위에 있어서 10중량％ 이상 용해하지 않는 것을 의미한다.
상기 이미다졸계 경화 촉진제로서는, 2-메틸이미다졸(상품명; 2MZ), 2-운데실이미다졸(상품명; C11-Z), 2-헵타데실이미다졸(상품명; C17Z), 1,2-디메틸이미다졸(상품명; 1.2DMZ), 2-에틸-4-메틸이미다졸(상품명; 2E4MZ), 2-페닐이미다졸(상품명; 2PZ), 2-페닐-4-메틸이미다졸(상품명; 2P4MZ), 1-벤질-2-메틸이미다졸(상품명; 1B2MZ), 1-벤질-2-페닐이미다졸(상품명; 1B2PZ), 1-시아노에틸-2-메틸이미다졸(상품명; 2MZ-CN), 1-시아노에틸-2-운데실이미다졸(상품명; C11Z-CN), 1-시아노에틸-2-페닐이미다졸륨 트리멜리테이트(상품명; 2PZCNS-PW), 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진(상품명; 2MZ-A), 2,4-디아미노-6-[2'-운데실이미다졸릴-(1')]-에틸-s-트리아진(상품명; C11Z-A), 2,4-디아미노-6-[2'-에틸-4'-메틸이미다졸릴-(1')]-에틸-s-트리아진(상품명; 2E4MZ-A), 2,4-디아미노-6-[2'-메틸이미다졸릴-(1')]-에틸-s-트리아진이소시아누르산 부가물(상품명; 2MA-OK), 2-페닐-4,5-디히드록시메틸이미다졸(상품명; 2PHZ-PW), 2-페닐-4-메틸-5-히드록시메틸이미다졸(상품명; 2P4MHZ-PW) 등을 들 수 있다(모두 시코쿠카세이코교(주) 제조).
상기 붕소계 경화 촉진제로서는 특별히 한정되지 않고, 예를 들어 트리클로로 보란 등을 들 수 있다.
상기 인-붕소계 경화 촉진제로서는 특별히 한정되지 않고, 예를 들어 테트라페닐포스포늄테트라페닐보레이트(상품명; TPP-K), 테트라페닐포스포늄테트라-p-트리보레이트(상품명; TPP-MK), 벤질트리페닐포스포늄테트라페닐보레이트(상품명; TPP-ZK), 트리페닐포스핀트리페닐보란(상품명; TPP-S) 등을 들 수 있다(모두 혹코카가쿠(주) 제조).
상기 열경화 촉진 촉매의 비율은, 열경화성 수지 전량에 대하여 0.01중량％ 이상 20중량％ 이하인 것이 바람직하다. 열경화 촉진 촉매의 상기 비율이 0.01중량％ 이상이면 피착체 위에 플립 칩 접속시킨 반도체 소자가 박형이어도(예를 들어, 두께가 300㎛ 이하, 나아가 200㎛ 이하이어도), 그 휨을 유효하게 억제 또는 방지할 수 있다. 또한, 열경화 촉진 촉매의 상기 비율을 20중량％ 이하로 함으로써, 반도체 이면용 필름의 수축량이 과대해지지 않고, 적당한 크기로 컨트롤할 수 있다. 열경화 촉진 촉매의 상기 비율의 하한값으로서는, 바람직하게는 0.03중량％ 이상(보다 바람직하게는 중량 0.05중량％ 이상)이다. 또한, 상한값으로서는, 바람직하게는 18중량％ 이하(보다 바람직하게는 15중량％ 이하)이다.
상기 반도체 이면용 필름으로서는, 에폭시 수지 및 페놀 수지를 포함하는 수지 조성물에 의해 형성되어 있는 것이 바람직하고, 특히 에폭시 수지, 페놀 수지 및 페녹시 수지를 포함하는 수지 조성물에 의해 형성되어 있는 것이 적합하다.
반도체 이면용 필름(2)은, 반도체 웨이퍼의 이면(회로 비형성면)에 대하여 접착성(밀착성)을 갖고 있는 것이 중요하다. 반도체 이면용 필름(2)은, 예를 들어 열경화성 수지로서의 에폭시 수지를 포함하는 수지 조성물에 의해 형성할 수 있다. 반도체 이면용 필름(2)을 미리 어느 정도 가교시켜 두기 위해서, 제작 시에, 중합체의 분자쇄 말단의 관능기 등과 반응하는 다관능성 화합물을 가교제로서 첨가시켜 두는 것이 바람직하다. 이에 의해, 고온 하에서의 접착 특성을 향상시켜, 내열성의 개선을 도모할 수 있다.
반도체 이면용 필름의 반도체 웨이퍼에 대한 접착력(23℃, 박리 각도 180°, 박리 속도 300㎜/분)은 1N/10㎜ 폭 이상(예를 들어, 1N/10㎜ 폭 내지 10N/10㎜ 폭)인 것이 바람직하고, 더 바람직하게는 2N/10㎜ 폭 이상(예를 들어, 2N/10㎜ 폭 내지 10N/10㎜ 폭)이며, 특히 바람직하게는 4N/10㎜ 폭 이상(예를 들어, 4N/10㎜ 폭 내지 10N/10㎜ 폭 이상)으로 함으로써, 우수한 밀착성으로 반도체 웨이퍼나 반도체 소자에 접착되어 있어, 들뜸 등의 발생을 방지할 수 있다. 또한, 반도체 웨이퍼의 다이싱 시에 칩 탈락이 발생하는 것을 방지할 수도 있다. 또한, 반도체 이면용 필름의 반도체 웨이퍼에 대한 상기 접착력은, 예를 들어 다음과 같이 하여 측정한 값이다. 즉, 반도체 이면용 필름의 한쪽 면에, 점착 테이프(상품명 「BT315」닛토덴코(주) 제조)를 점착하여 이면 보강한다. 그 후, 이면 보강한 길이 150㎜, 폭 10㎜의 반도체 이면용 필름의 표면에, 두께 0.6㎜의 반도체 웨이퍼를, 50℃에서 2kg의 롤러를 1 왕복하여 열 라미네이트법에 의해 접합한다. 그 후, 열판 위(50℃)에 2분간 정치한 후, 상온(23℃ 정도)에서 20분 정치한다. 정치 후, 박리 시험기(상품명 「오토그래프 AGS-J」시마즈세이사쿠쇼사 제조)를 이용하여, 온도 23℃ 하에서, 박리 각도: 180°, 인장 속도: 300㎜/min의 조건 하에서, 이면 보강된 반도체 이면용 필름을 박리한다. 상기 접착력은, 이때의 반도체 이면용 필름과 반도체 웨이퍼의 계면에서 박리시켜 측정된 값(N/10㎜ 폭)이다.
상기 가교제로서는, 특별히 제한되지 않고, 공지된 가교제를 이용할 수 있다. 구체적으로는, 예를 들어 이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제, 과산화물계 가교제 외에, 요소계 가교제, 금속 알콕시드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카르보디이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있다. 가교제로서는, 이소시아네이트계 가교제나 에폭시계 가교제가 적합하다. 또한, 상기 가교제는 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 이소시아네이트계 가교제로서는, 예를 들어 1,2-에틸렌디이소시아네이트, 1,4-부틸렌디이소시아네이트, 1,6-헥사메틸렌디이소시아네이트 등의 저급 지방족 폴리이소시아네이트류; 시클로펜틸렌디이소시아네이트, 시클로헥실렌디이소시아네이트, 이소포론디이소시아네이트, 수소 첨가 톨릴렌디이소시아네이트, 수소 첨가 크실렌디이소시아네이트 등의 지환족 폴리이소시아네이트류; 2,4-톨릴렌디이소시아네이트, 2,6-톨릴렌디이소시아네이트, 4,4'-디페닐메탄디이소시아네이트, 크실렌디이소시아네이트 등의 방향족 폴리이소시아네이트류 등을 들 수 있고, 그 밖에, 트리메틸올프로판/톨릴렌디이소시아네이트 삼량체 부가물[닛폰폴리우레탄코교(주) 제조, 상품명 「코로네이트 L」], 트리메틸올프로판/헥사메틸렌디이소시아네이트 삼량체 부가물[닛폰폴리우레탄코교(주) 제조, 상품명 「코로네이트 HL」] 등도 이용된다. 또한, 상기 에폭시계 가교제로서는, 예를 들어 N,N,N',N'-테트라글리시딜-m-크실렌디아민, 디글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)시클로헥산, 1,6-헥산디올디글리시딜에테르, 네오펜틸글리콜디글리시딜에테르, 에틸렌글리콜디글리시딜에테르, 프로필렌글리콜디글리시딜에테르, 폴리에틸렌글리콜디글리시딜에테르, 폴리프로필렌글리콜디글리시딜에테르, 소르비톨폴리글리시딜에테르, 글리세롤폴리글리시딜에테르, 펜타에리트리톨폴리글리시딜에테르, 폴리글리세롤폴리글리시딜에테르, 소르비탄폴리글리시딜에테르, 트리메틸올프로판폴리글리시딜에테르, 아디프산디글리시딜에스테르, o-프탈산디글리시딜에스테르, 트리글리시딜-트리스(2-히드록시에틸)이소시아누레이트, 레조르신디글리시딜에테르, 비스페놀-S-디글리시딜에테르 외에, 분자 내에 에폭시기를 2개 이상 갖는 에폭시계 수지 등을 들 수 있다.
또한, 가교제의 사용량은, 특별히 제한되지 않고, 가교시키는 정도에 따라서 적절히 선택할 수 있다. 구체적으로는, 가교제의 사용량으로서는, 예를 들어 중합체 성분(특히, 분자쇄 말단의 관능기를 갖는 중합체) 100중량부에 대하여, 통상 7 중량부 이하(예를 들어, 0.05중량부 내지 7중량부)로 하는 것이 바람직하다. 가교제의 사용량이 중합체 성분 100중량부에 대하여 7중량부보다 많으면, 접착력이 저하되므로 바람직하지 않다. 또한, 응집력 향상의 관점에서는, 가교제의 사용량은 중합체 성분 100중량부에 대하여 0.05중량부 이상인 것이 바람직하다.
또한, 제1 본 발명에서는, 가교제를 사용하는 대신에, 또는 가교제를 이용함과 함께, 전자선이나 자외선 등의 조사에 의해 가교 처리를 실시하는 것도 가능하다.
상기 반도체 이면용 필름은 착색되어 있는 것이 바람직하다. 이에 의해, 우수한 마킹성 및 외관성을 발휘시킬 수 있어, 부가 가치가 있는 외관의 반도체 장치로 하는 것이 가능해진다. 이와 같이, 착색된 반도체 이면용 필름은, 우수한 마킹성을 갖고 있으므로, 반도체 소자 또는 상기 반도체 소자가 이용된 반도체 장치의 비회로면측의 면에, 반도체 이면용 필름을 개재하여, 인쇄 방법이나 레이저 마킹 방법 등의 각종 마킹 방법을 이용함으로써, 마킹을 실시하고, 문자 정보나 도형 정보 등의 각종 정보를 부여시킬 수 있다. 특히, 착색의 색을 컨트롤함으로써, 마킹에 의해 부여된 정보(문자 정보, 도형 정보 등)를 우수한 시인성으로 시인하는 것이 가능해진다. 또한, 반도체 이면용 필름은 착색되어 있으므로, 다이싱 테이프와, 반도체 이면용 필름을, 용이하게 구별할 수 있어, 작업성 등을 향상시킬 수 있다. 또한, 예를 들어 반도체 장치로서, 제품별로 색을 달리하여 구분하는 것도 가능하다. 반도체 이면용 필름을 유색으로 하는 경우(무색·투명하지 않은 경우), 착색에 의해 나타나 있는 색으로서는 특별히 제한되지 않지만, 예를 들어 흑색, 청색, 적색 등의 농색인 것이 바람직하고, 특히 흑색인 것이 적합하다.
본 실시 형태에 있어서, 농색이란, 기본적으로는, L*a*b* 표색계로 규정되는 L*이, 60 이하(0 내지 60)[바람직하게는 50 이하(0 내지 50), 더 바람직하게는 40 이하(0 내지 40)]가 되는 짙은 색을 의미하고 있다.
또한, 흑색이란, 기본적으로는, L*a*b* 표색계로 규정되는 L*이, 35 이하(0 내지 35)[바람직하게는 30 이하(0 내지 30), 더 바람직하게는 25 이하(0 내지 25)]가 되는 흑색계의 색을 의미하고 있다. 또한, 흑색에 있어서, L*a*b* 표색계로 규정되는 a*나 b*는, 각각, L*의 값에 따라서 적절히 선택할 수 있다. a*나 b*로서는, 예를 들어 양쪽 모두, -10 내지 10인 것이 바람직하고, 보다 바람직하게는 -5 내지 5이며, 특히 -3 내지 3의 범위(그 중에서도 0 또는 거의 0)인 것이 적합하다.
또한, 본 실시 형태에 있어서, L*a*b* 표색계로 규정되는 L*, a*, b*는, 색채 색차계(상품명 「CR-200」미놀타사 제조; 색채 색차계)를 이용하여 측정함으로써 구해진다. 또한, L*a*b* 표색계는, 국제 조명 위원회(CIE)가 1976년에 권장한 색 공간이며, CIE1976(L*a*b*) 표색계라 칭해지는 색 공간을 의미하고 있다. 또한, L*a*b* 표색계는, 일본 공업 규격에서는, JIS Z 8729로 규정되어 있다.
반도체 이면용 필름을 착색할 때에는, 목적으로 하는 색에 따라서, 색재(착색제)를 이용할 수 있다. 이러한 색재로서는, 흑색계 색재, 청색계 색재, 적색계 색재 등의 각종 농색계 색재를 적절하게 이용할 수 있고, 특히 흑색계 색재가 적합하다. 색재로서는, 안료, 염료 등 어느 것이어도 된다. 색재는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 또한, 염료로서는, 산성 염료, 반응 염료, 직접 염료, 분산 염료, 양이온 염료 등 어느 형태의 염료이어도 이용하는 것이 가능하다. 또한, 안료도, 그 형태는 특별히 제한되지 않고, 공지된 안료로부터 적절히 선택하여 이용할 수 있다.
특히, 색재로서 염료를 이용하면, 반도체 이면용 필름 중에는, 염료가 용해에 의해 균일 또는 거의 균일하게 분산된 상태로 되기 때문에, 착색 농도가 균일 또는 거의 균일한 반도체 이면용 필름(나아가서는 다이싱 테이프 일체형 반도체 이면용 필름)을 용이하게 제조할 수 있다. 그로 인해, 색재로서 염료를 이용하면, 다이싱 테이프 일체형 반도체 이면용 필름에 있어서의 반도체 이면용 필름은, 착색 농도를 균일 또는 거의 균일하게 할 수 있어, 마킹성이나 외관성을 향상시킬 수 있다.
흑색계 색재로서는, 특별히 제한되지 않지만, 예를 들어 무기의 흑색계 안료, 흑색계 염료로부터 적절히 선택할 수 있다. 또한, 흑색계 색재로서는, 시안계 색재(청록색계 색재), 마젠타계 색재(적자색계 색재) 및 옐로우계 색재(황색계 색재)가 혼합된 색재 혼합물이어도 된다. 흑색계 색재는 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 물론, 흑색계 색재는 흑색 이외의 색의 색재와 병용할 수도 있다.
구체적으로는, 흑색계 색재로서는, 예를 들어 카본 블랙(퍼니스 블랙, 채널 블랙, 아세틸렌 블랙, 서멀 블랙, 램프 블랙 등), 그래파이트(흑연), 산화구리, 이산화망간, 아조계 안료(아조메틴 아조블랙 등), 아닐린 블랙, 페릴렌 블랙, 티타늄 블랙, 시아닌 블랙, 활성탄, 페라이트(비자성 페라이트, 자성 페라이트 등), 마그네타이트, 산화크롬, 산화철, 이황화 몰리브덴, 크롬 착체, 복합 산화물계 흑색 색소, 안트라퀴논계 유기 흑색 색소 등을 들 수 있다.
제1 본 발명에서는, 흑색계 색재로서는, C.I. 솔벤트 블랙 3, C.I. 솔벤트 블랙 7, C.I. 솔벤트 블랙 22, C.I. 솔벤트 블랙 27, C.I. 솔벤트 블랙 29, C.I. 솔벤트 블랙 34, C.I. 솔벤트 블랙 43, C.I. 솔벤트 블랙 70, C.I. 다이렉트 블랙17, C.I. 다이렉트 블랙 19, C.I. 다이렉트 블랙 22, C.I. 다이렉트 블랙 32, C.I. 다이렉트 블랙 38, C.I. 다이렉트 블랙 51, C.I. 다이렉트 블랙 71, C.I. 애시드 블랙 1, C.I. 애시드 블랙 2, C.I. 애시드 블랙 24, C.I. 애시드 블랙 26, C.I. 애시드 블랙 31, C.I. 애시드 블랙 48, C.I. 애시드 블랙 52, C.I. 애시드 블랙 107, C.I. 애시드 블랙 109, C.I. 애시드 블랙 110, C.I. 애시드 블랙 119, C.I. 애시드 블랙 154, C.I. 디스퍼스 블랙 1, C.I. 디스퍼스 블랙 3, C.I. 디스퍼스 블랙 10, C.I. 디스퍼스 블랙 24 등의 블랙계 염료; C.I. 피그먼트 블랙 1, C.I. 피그먼트 블랙 7 등의 블랙계 안료 등도 이용할 수 있다.
이와 같은 흑색계 색재로서는, 예를 들어 상품명 「Oil Black BY」, 상품명 「Oil Black BS」, 상품명 「Oil Black HBB」, 상품명 「Oil Black 803」, 상품명 「Oil Black 860」, 상품명 「Oil Black 5970」, 상품명 「Oil Black 5906」, 상품명 「Oil Black 5905」(오리엔트카가쿠코교(주) 제조) 등이 시판되고 있다.
흑색계 색재 이외의 색재로서는, 예를 들어 시안계 색재, 마젠타계 색재, 옐로우계 색재 등을 들 수 있다. 시안계 색재로서는, 예를 들어 C.I. 솔벤트 블루 25, C.I. 솔벤트 블루 36, C.I. 솔벤트 블루 60, C.I. 솔벤트 블루 70, C.I. 솔벤트 블루 93, C.I. 솔벤트 블루 95; C.I. 애시드 블루 6, C.I. 애시드 블루 45 등의 시안계 염료; C.I. 피그먼트 블루 1, C.I. 피그먼트 블루 2, C.I. 피그먼트 블루 3, C.I. 피그먼트 블루 15, C.I. 피그먼트 블루 15:1, C.I. 피그먼트 블루 15:2, C.I. 피그먼트 블루 15:3, C.I. 피그먼트 블루 15:4, C.I. 피그먼트 블루 15:5, C.I. 피그먼트 블루 15:6, C.I. 피그먼트 블루 16, C.I. 피그먼트 블루 17, C.I. 피그먼트 블루 17:1, C.I. 피그먼트 블루 18, C.I. 피그먼트 블루 22, C.I. 피그먼트 블루 25, C.I. 피그먼트 블루 56, C.I. 피그먼트 블루 60, C.I. 피그먼트 블루 63, C.I. 피그먼트 블루 65, C.I. 피그먼트 블루 66; C.I. 배트 블루 4; C.I. 배트 블루 60, C.I. 피그먼트 그린 7 등의 시안계 안료 등을 들 수 있다.
또한, 마젠타계 색재에 있어서, 마젠타계 염료로서는, 예를 들어 C.I. 솔벤트 레드 1, C.I. 솔벤트 레드 3, C.I. 솔벤트 레드 8, C.I. 솔벤트 레드 23, C.I. 솔벤트 레드 24, C.I. 솔벤트 레드 25, C.I. 솔벤트 레드 27, C.I. 솔벤트 레드 30, C.I. 솔벤트 레드 49, C.I. 솔벤트 레드 52, C.I. 솔벤트 레드 58, C.I. 솔벤트 레드 63, C.I. 솔벤트 레드 81, C.I. 솔벤트 레드 82, C.I. 솔벤트 레드 83, C.I. 솔벤트 레드 84, C.I. 솔벤트 레드 100, C.I. 솔벤트 레드 109, C.I. 솔벤트 레드 111, C.I. 솔벤트 레드 121, C.I. 솔벤트 레드 122; C.I. 디스퍼스 레드 9; C.I. 솔벤트 바이올렛 8, C.I. 솔벤트 바이올렛 13, C.I. 솔벤트 바이올렛 14, C.I. 솔벤트 바이올렛 21, C.I. 솔벤트 바이올렛 27; C.I. 디스퍼스 바이올렛 1; C.I. 베이식 레드 1, C.I. 베이식 레드 2, C.I. 베이식 레드 9, C.I. 베이식 레드 12, C.I. 베이식 레드 13, C.I. 베이식 레드 14, C.I. 베이식 레드 15, C.I. 베이식 레드 17, C.I. 베이식 레드 18, C.I. 베이식 레드 22, C.I. 베이식 레드 23, C.I. 베이식 레드 24, C.I. 베이식 레드 27, C.I. 베이식 레드 29, C.I. 베이식 레드 32, C.I. 베이식 레드 34, C.I. 베이식 레드 35, C.I. 베이식 레드 36, C.I. 베이식 레드 37, C.I. 베이식 레드 38, C.I. 베이식 레드 39, C.I. 베이식 레드 40; C.I. 베이식 바이올렛 1, C.I. 베이식 바이올렛 3, C.I. 베이식 바이올렛 7, C.I. 베이식 바이올렛 10, C.I. 베이식 바이올렛 14, C.I. 베이식 바이올렛 15, C.I. 베이식 바이올렛 21, C.I. 베이식 바이올렛 25, C.I. 베이식 바이올렛 26, C.I. 베이식 바이올렛 27, C.I. 베이식 바이올렛 28 등을 들 수 있다.
마젠타계 색재에 있어서, 마젠타계 안료로서는, 예를 들어 C.I. 피그먼트 레드 1, C.I. 피그먼트 레드 2, C.I. 피그먼트 레드 3, C.I. 피그먼트 레드 4, C.I. 피그먼트 레드 5, C.I. 피그먼트 레드 6, C.I. 피그먼트 레드 7, C.I. 피그먼트 레드 8, C.I. 피그먼트 레드 9, C.I. 피그먼트 레드 10, C.I. 피그먼트 레드 11, C.I. 피그먼트 레드 12, C.I. 피그먼트 레드 13, C.I. 피그먼트 레드 14, C.I. 피그먼트 레드 15, C.I. 피그먼트 레드 16, C.I. 피그먼트 레드 17, C.I. 피그먼트 레드 18, C.I. 피그먼트 레드 19, C.I. 피그먼트 레드 21, C.I. 피그먼트 레드 22, C.I. 피그먼트 레드 23, C.I. 피그먼트 레드 30, C.I. 피그먼트 레드 31, C.I. 피그먼트 레드 32, C.I. 피그먼트 레드 37, C.I. 피그먼트 레드 38, C.I. 피그먼트 레드 39, C.I. 피그먼트 레드 40, C.I. 피그먼트 레드 41, C.I. 피그먼트 레드 42, C.I. 피그먼트 레드 48:1, C.I. 피그먼트 레드 48:2, C.I. 피그먼트 레드 48:3, C.I. 피그먼트 레드 48:4, C.I. 피그먼트 레드 49, C.I. 피그먼트 레드 49:1, C.I. 피그먼트 레드 50, C.I. 피그먼트 레드 51, C.I. 피그먼트 레드 52, C.I. 피그먼트 레드 52:2, C.I. 피그먼트 레드 53:1, C.I. 피그먼트 레드 54, C.I. 피그먼트 레드 55, C.I. 피그먼트 레드 56, C.I. 피그먼트 레드 57:1, C.I. 피그먼트 레드 58, C.I. 피그먼트 레드 60, C.I. 피그먼트 레드 60:1, C.I. 피그먼트 레드 63, C.I. 피그먼트 레드 63:1, C.I. 피그먼트 레드 63:2, C.I. 피그먼트 레드 64, C.I. 피그먼트 레드 64:1, C.I. 피그먼트 레드 67, C.I. 피그먼트 레드 68, C.I. 피그먼트 레드 81, C.I. 피그먼트 레드 83, C.I. 피그먼트 레드 87, C.I. 피그먼트 레드 88, C.I. 피그먼트 레드 89, C.I. 피그먼트 레드 90, C.I. 피그먼트 레드 92, C.I. 피그먼트 레드 101, C.I. 피그먼트 레드 104, C.I. 피그먼트 레드 105, C.I. 피그먼트 레드 106, C.I. 피그먼트 레드 108, C.I. 피그먼트 레드 112, C.I. 피그먼트 레드 114, C.I. 피그먼트 레드 122, C.I. 피그먼트 레드 123, C.I. 피그먼트 레드 139, C.I. 피그먼트 레드 144, C.I. 피그먼트 레드 146, C.I. 피그먼트 레드 147, C.I. 피그먼트 레드 149, C.I. 피그먼트 레드 150, C.I. 피그먼트 레드 151, C.I. 피그먼트 레드 163, C.I. 피그먼트 레드 166, C.I. 피그먼트 레드 168, C.I. 피그먼트 레드 170, C.I. 피그먼트 레드 171, C.I. 피그먼트 레드 172, C.I. 피그먼트 레드 175, C.I. 피그먼트 레드 176, C.I. 피그먼트 레드 177, C.I. 피그먼트 레드 178, C.I. 피그먼트 레드 179, C.I. 피그먼트 레드 184, C.I. 피그먼트 레드 185, C.I. 피그먼트 레드 187, C.I. 피그먼트 레드 190, C.I. 피그먼트 레드 193, C.I. 피그먼트 레드 202, C.I. 피그먼트 레드 206, C.I. 피그먼트 레드 207, C.I. 피그먼트 레드 209, C.I. 피그먼트 레드 219, C.I. 피그먼트 레드 222, C.I. 피그먼트 레드 224, C.I. 피그먼트 레드 238, C.I. 피그먼트 레드 245; C.I.피그먼트 바이올렛 3, C.I. 피그먼트 바이올렛 9, C.I. 피그먼트 바이올렛 19, C.I. 피그먼트 바이올렛 23, C.I. 피그먼트 바이올렛 31, C.I. 피그먼트 바이올렛 32, C.I. 피그먼트 바이올렛 33, C.I. 피그먼트 바이올렛 36, C.I. 피그먼트 바이올렛 38, C.I. 피그먼트 바이올렛 43, C.I. 피그먼트 바이올렛 50; C.I. 배트 레드 1, 배트 레드 2, 배트 레드 10, 배트 레드 13, 배트 레드 15, 배트 레드 23, 배트 레드 29, 배트 레드 35 등을 들 수 있다.
또한, 옐로우계 색재로서는, 예를 들어 C.I. 솔벤트 옐로우 19, C.I. 솔벤트 옐로우 44, C.I. 솔벤트 옐로우 77, C.I. 솔벤트 옐로우 79, C.I. 솔벤트 옐로우 81, C.I. 솔벤트 옐로우 82, C.I. 솔벤트 옐로우 93, C.I. 솔벤트 옐로우 98, C.I. 솔벤트 옐로우 103, C.I. 솔벤트 옐로우 104, C.I. 솔벤트 옐로우 112, C.I. 솔벤트 옐로우 162 등의 옐로우계 염료; C.I. 피그먼트 오렌지 31, C.I. 피그먼트 오렌지 43; C.I. 피그먼트 옐로우 1, C.I. 피그먼트 옐로우 2, C.I. 피그먼트 옐로우 3, C.I. 피그먼트 옐로우 4, C.I. 피그먼트 옐로우 5, C.I. 피그먼트 옐로우 6, C.I. 피그먼트 옐로우 7, C.I. 피그먼트 옐로우 10, C.I. 피그먼트 옐로우 11, C.I. 피그먼트 옐로우 12, C.I. 피그먼트 옐로우 13, C.I. 피그먼트 옐로우 14, C.I. 피그먼트 옐로우 15, C.I. 피그먼트 옐로우 16, C.I. 피그먼트 옐로우 17, C.I. 피그먼트 옐로우 23, C.I. 피그먼트 옐로우 24, C.I. 피그먼트 옐로우 34, C.I. 피그먼트 옐로우 35, C.I. 피그먼트 옐로우 37, C.I. 피그먼트 옐로우 42, C.I. 피그먼트 옐로우 53, C.I. 피그먼트 옐로우 55, C.I. 피그먼트 옐로우 65, C.I. 피그먼트 옐로우 73, C.I. 피그먼트 옐로우 74, C.I. 피그먼트 옐로우 75, C.I. 피그먼트 옐로우 81, C.I. 피그먼트 옐로우 83, C.I. 피그먼트 옐로우 93, C.I. 피그먼트 옐로우 94, C.I. 피그먼트 옐로우 95, C.I. 피그먼트 옐로우 97, C.I. 피그먼트 옐로우 98, C.I. 피그먼트 옐로우 100, C.I. 피그먼트 옐로우 101, C.I. 피그먼트 옐로우 104, C.I. 피그먼트 옐로우 108, C.I. 피그먼트 옐로우 109, C.I. 피그먼트 옐로우 110, C.I. 피그먼트 옐로우 113, C.I. 피그먼트 옐로우 114, C.I. 피그먼트 옐로우 116, C.I. 피그먼트 옐로우 117, C.I. 피그먼트 옐로우 120, C.I. 피그먼트 옐로우 128, C.I. 피그먼트 옐로우 129, C.I. 피그먼트 옐로우 133, C.I. 피그먼트 옐로우 138, C.I. 피그먼트 옐로우 139, C.I. 피그먼트 옐로우 147, C.I. 피그먼트 옐로우 150, C.I. 피그먼트 옐로우 151, C.I. 피그먼트 옐로우 153, C.I. 피그먼트 옐로우 154, C.I. 피그먼트 옐로우 155, C.I. 피그먼트 옐로우 156, C.I. 피그먼트 옐로우 167, C.I. 피그먼트 옐로우 172, C.I. 피그먼트 옐로우 173, C.I. 피그먼트 옐로우 180, C.I. 피그먼트 옐로우 185, C.I. 피그먼트 옐로우 195; C.I. 배트 옐로우 1, C.I. 배트 옐로우 3, C.I. 배트 옐로우 20 등의 옐로우계 안료 등을 들 수 있다.
시안계 색재, 마젠타계 색재, 옐로우계 색재 등의 각종 색재는, 각각 단독으로 또는 2종 이상을 조합하여 이용할 수 있다. 또한, 시안계 색재, 마젠타계 색재, 옐로우계 색재 등의 각종 색재를 2종 이상 이용하는 경우, 이들 색재의 혼합 비율(또는 배합 비율)로서는, 특별히 제한되지 않고, 각 색재의 종류나 목적으로 하는 색 등에 따라서 적절히 선택할 수 있다.
반도체 이면용 필름(2)을 착색시키는 경우, 그 착색 형태는 특별히 제한되지 않는다. 예를 들어, 반도체 이면용 필름은, 착색제가 첨가된 단층의 필름 형상물이어도 된다. 또한, 적어도 열경화성 수지에 의해 형성된 수지층과, 착색제층이 적어도 적층된 적층 필름이어도 된다. 또한, 반도체 이면용 필름(2)이 수지층과 착색제층의 적층 필름인 경우, 적층 형태의 반도체 이면용 필름(2)으로서는, 수지층/착색제층/수지층의 적층 형태를 갖고 있는 것이 바람직하다. 이 경우, 착색제층의 양측의 2개의 수지층은, 동일한 조성의 수지층이어도 되고, 서로 다른 조성의 수지층이어도 된다.
반도체 이면용 필름(2)에는, 필요에 따라서 다른 첨가제를 적절하게 배합할 수 있다. 다른 첨가제로서는, 예를 들어 충전제(필러), 난연제, 실란 커플링제, 이온 트랩제 외에, 증량제, 노화 방지제, 산화 방지제, 계면 활성제 등을 들 수 있다.
상기 충전제로서는, 무기 충전제, 유기 충전제 중 어느 것이어도 되지만, 무기 충전제가 적합하다. 무기 충전제 등의 충전제의 배합에 의해, 반도체 이면용 필름에 도전성의 부여나 열전도성의 향상, 탄성률의 조절 등을 도모할 수 있다. 또한, 반도체 이면용 필름(2)으로서는 도전성이어도, 비도전성이어도 된다. 상기 무기 충전제로서는, 예를 들어 실리카, 클레이, 석고, 탄산칼슘, 황산바륨, 알루미나, 산화베릴륨, 탄화규소, 질화규소 등의 세라믹류, 알루미늄, 구리, 은, 금, 니켈, 크롬, 납, 주석, 아연, 팔라듐, 땜납 등의 금속, 또는 합금류, 기타 카본 등 을 포함하여 이루어지는 다양한 무기 분말 등을 들 수 있다. 충전제는 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 충전제로서는, 그 중에서도, 실리카, 특히 용융 실리카가 적합하다. 또한, 무기 충전제의 평균 입경은 0.1㎛ 내지 80㎛의 범위 내인 것이 바람직하다. 무기 충전제의 평균 입경은, 예를 들어 레이저 회절형 입도 분포 측정 장치에 의해 측정할 수 있다.
상기 충전제(특히 무기 충전제)의 배합량은, 유기 수지 성분 100중량부에 대하여 80중량부 이하(0중량부 내지 80중량부)인 것이 바람직하고, 특히 0중량부 내지 70중량부인 것이 적합하다.
상기 난연제로서는, 예를 들어 삼산화안티몬, 오산화안티몬, 브롬화 에폭시 수지 등을 들 수 있다. 난연제는, 단독으로, 또는 2종 이상을 병용하여 이용할 수 있다. 상기 실란 커플링제로서는, 예를 들어 β-(3,4-에폭시시클로헥실)에틸트리메톡시실란, γ-글리시독시프로필트리메톡시실란, γ-글리시독시프로필메틸디에톡시실란 등을 들 수 있다. 실란 커플링제는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다. 상기 이온 트랩제로서는, 예를 들어 히드로탈사이트류, 수산화 비스무트 등을 들 수 있다. 이온 트랩제는, 단독으로 또는 2종 이상을 병용하여 이용할 수 있다.
반도체 이면용 필름(2)은, 예를 들어 에폭시 수지 등의 열경화성 수지와, 필요에 따라서 페녹시 수지, 아크릴 수지 등의 열가소성 수지와, 필요에 따라서 용매나 그 밖의 첨가제 등을 혼합하여 수지 조성물을 제조하고, 필름 형상의 층에 형성하는 관용의 방법을 이용하여 형성할 수 있다. 구체적으로는, 예를 들어 상기 수지 조성물을, 다이싱 테이프의 점착제층(32) 위에 도포하는 방법, 적당한 세퍼레이터(박리지 등) 위에 상기 수지 조성물을 도포하여 수지층(또는 접착제층)을 형성하고, 이것을 점착제층(32) 위에 전사(이착)하는 방법 등에 의해, 반도체 이면용 필름으로서의 필름 형상의 층(접착제층)을 형성할 수 있다. 또한, 상기 수지 조성물은, 용액이어도 분산액이어도 된다.
또한, 반도체 이면용 필름(2)이, 에폭시 수지 등의 열경화성 수지를 포함하는 수지 조성물에 의해 형성되어 있는 경우, 반도체 이면용 필름은, 반도체 웨이퍼에 적용하기 전의 단계에서는, 열경화성 수지가 미경화 또는 부분 경화의 상태이다. 이 경우, 반도체 웨이퍼에 적용 후에(구체적으로는, 통상, 플립 칩 본딩 공정에서 밀봉재를 큐어할 때에), 반도체 이면용 필름 중의 열경화성 수지를 완전히 또는 거의 완전히 경화시킨다.
이와 같이, 반도체 이면용 필름은, 열경화성 수지를 포함하고 있어도, 상기 열경화성 수지는 미경화 또는 부분 경화의 상태이기 때문에, 반도체 이면용 필름의 겔 분율로서는, 특별히 제한되지 않지만, 예를 들어 50중량％ 이하(0중량％ 내지 50중량％)의 범위로부터 적절히 선택할 수 있고, 바람직하게는 30중량％ 이하(0중량％ 내지 30중량％)이며, 특히 10중량％ 이하(0중량％ 내지 10중량％)인 것이 적합하다. 반도체 이면용 필름의 겔 분율의 측정 방법은, 이하의 측정 방법에 의해 측정할 수 있다.
<겔 분율의 측정 방법>
반도체 이면용 필름으로부터 약 0.1g을 샘플링하여 정칭하고(시료의 중량), 상기 샘플을 메쉬 형상 시트로 둘러싼 후, 약 50㎖의 톨루엔 중에 실온에서 1주간 침지시킨다. 그 후, 용제 불용분(메쉬 형상 시트의 내용물)을 톨루엔으로부터 취출하고, 130℃에서 약 2시간 건조시켜서, 건조 후의 용제 불용분을 칭량하고(침지·건조 후의 중량), 하기식 a로부터 겔 분율(중량％)을 산출한다.
<식 a>
겔 분율(중량％)=[(침지·건조 후의 중량)/(시료의 중량)]×100
또한, 반도체 이면용 필름의 겔 분율은, 수지 성분의 종류나 그 함유량, 가교제의 종류나 그 함유량 외에, 가열 온도나 가열 시간 등에 의해 컨트롤할 수 있다.
제1 본 발명에 있어서, 반도체 이면용 필름은, 에폭시 수지 등의 열경화성 수지를 포함하는 수지 조성물에 의해 형성된 필름 형상물인 경우, 반도체 웨이퍼에 대한 밀착성을 유효하게 발휘할 수 있다.
또한, 반도체 웨이퍼의 다이싱 공정에서는 절삭수를 사용하는 점에서, 반도체 이면용 필름이 흡습하여, 상태 이상의 함수율이 되는 경우가 있다. 이러한 고함수율 그대로, 플립 칩 본딩을 행하면, 반도체 이면용 필름(2)과 반도체 웨이퍼 또는 그 가공체(반도체)의 접착 계면에 수증기가 저류되고, 들뜸이 발생하는 경우가 있다. 따라서, 반도체 이면용 필름으로서는, 투습성이 높은 코어 재료를 양면에 형성한 구성으로 함으로써, 수증기가 확산하여, 이러한 문제를 회피하는 것이 가능해진다. 이러한 관점에서, 코어 재료의 편면 또는 양면에 반도체 이면용 필름(2)을 형성한 다층 구조를 반도체 이면용 필름으로서 이용해도 된다. 상기 코어 재료로서는, 필름(예를 들어 폴리이미드 필름, 폴리에스테르 필름, 폴리에틸렌테레프탈레이트 필름, 폴리에틸렌나프탈레이트 필름, 폴리카르보네이트 필름 등), 유리 섬유나 플라스틱제 부직 섬유로 강화된 수지 기판, 실리콘 기판 또는 유리 기판 등을 들 수 있다.
반도체 이면용 필름(2)의 두께(적층 필름의 경우에는 총 두께)는 특별히 한정되지 않지만, 예를 들어 2㎛ 내지 200㎛ 정도의 범위부터 적절히 선택할 수 있다. 또한, 상기 두께는 4㎛ 내지 160㎛ 정도가 바람직하고, 6㎛ 내지 100㎛ 정도가 보다 바람직하며, 10㎛ 내지 80㎛ 정도가 특히 바람직하다.
상기 반도체 이면용 필름(2)의 미경화 상태에 있어서의 23℃에서의 인장 저장 탄성률은 1GPa 이상(예를 들어, 1GPa 내지 50GPa)인 것이 바람직하고, 보다 바람직하게는 2GPa 이상이며, 특히 3GPa 이상인 것이 적합하다. 상기 인장 저장 탄성률이 1GPa 이상이면 반도체 소자를 반도체 이면용 필름(2)과 함께, 다이싱 테이프의 점착제층(32)으로부터 박리시킨 후, 반도체 이면용 필름(2)을 지지체 위에 적재하여, 수송 등을 행하였을 때, 반도체 이면용 필름이 지지체에 점착하는 것을 유효하게 억제 또는 방지할 수 있다. 상기 지지체는, 예를 들어 캐리어 테이프에 있어서의 톱 테이프나 보텀 테이프 등을 말한다. 또한, 반도체 이면용 필름(2)이 열경화성 수지를 포함하는 수지 조성물에 의해 형성되어 있는 경우, 전술한 바와 같이, 열경화성 수지는, 통상적으로 미경화 또는 부분 경화의 상태이므로, 반도체 이면용 필름의 23℃에서의 탄성률은, 통상적으로 열경화성 수지가 미경화 상태 또는 부분 경화 상태에서의 23℃에서의 탄성률로 된다.
여기서, 반도체 이면용 필름(2)은 단층이어도 되고, 복수의 층이 적층된 적층 필름이어도 되지만, 적층 필름의 경우, 상기 미경화 상태에 있어서의 23℃에서의 인장 저장 탄성률은 적층 필름 전체적으로 1GPa 이상(예를 들어, 1GPa 내지 50GPa)의 범위이면 된다. 또한, 반도체 이면용 필름의 미경화 상태에 있어서의 상기 인장 저장 탄성률(23℃)은 수지 성분(열가소성 수지, 열경화성 수지)의 종류나 그 함유량, 실리카 필러 등의 충전재의 종류나 그 함유량 등에 의해 컨트롤할 수 있다. 또한, 반도체 이면용 필름(2)이 복수의 층이 적층된 적층 필름인 경우(반도체 이면용 필름이 적층의 형태를 갖고 있는 경우), 그 적층 형태로서는, 예를 들어 웨이퍼 접착층과 레이저 마크층을 포함하여 이루어지는 적층 형태 등을 예시할 수 있다. 또한, 이러한 웨이퍼 접착층과 레이저 마크층의 사이에는, 다른 층(중간층, 광선 차단층, 보강층, 착색층, 기재층, 전자파 차단층, 열전도층, 점착층 등)이 형성되어 있어도 된다. 또한, 웨이퍼 접착층은 웨이퍼에 대하여 우수한 밀착성(접착성)을 발휘하는 층이며, 웨이퍼의 이면과 접촉하는 층이다. 한편, 레이저 마크층은 우수한 레이저 마킹성을 발휘하는 층이며, 반도체 소자의 이면에 레이저 마킹을 행할 때 이용되는 층이다.
또한, 상기 인장 저장 탄성률은, 다이싱 테이프(3)에 적층시키지 않고, 미경화 상태의 반도체 이면용 필름(2)을 제작하고, 레오메트릭사 제조의 동적 점탄성 측정 장치 「Solid Analyzer RS A2」를 이용하여, 인장 모드에서, 샘플 폭: 10㎜, 샘플 길이: 22.5㎜, 샘플 두께: 0.2㎜이고, 주파수: 1㎐, 승온 속도: 10℃/분, 질소 분위기 하, 소정의 온도(23℃)에서 측정하여, 얻어진 인장 저장 탄성률의 값으로 하였다.
상기 반도체 이면용 필름(2)은, 적어도 한쪽 면이 세퍼레이터(박리 라이너)에 의해 보호되어 있는 것이 바람직하다(도시생략). 예를 들어, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 경우, 반도체 이면용 필름의 한쪽 면에만 세퍼레이터가 설치되어 있어도 되고, 한편 다이싱 테이프와 일체화되어 있지 않은 반도체 이면용 필름의 경우, 반도체 이면용 필름의 편면 또는 양면에 세퍼레이터가 설치되어 있어도 된다. 세퍼레이터는, 실용화될 때까지 반도체 이면용 필름을 보호하는 보호재로서의 기능을 갖고 있다. 또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 경우, 세퍼레이터는, 다이싱 테이프의 기재 위의 점착제층(32)에 반도체 이면용 필름(2)을 전사할 때의 지지 기재로서 또한 이용할 수 있다. 세퍼레이터는, 반도체 이면용 필름 위에 반도체 웨이퍼를 부착할 때 박리된다. 세퍼레이터로서는 폴리에틸렌, 폴리프로필렌이나, 불소계 박리제, 장쇄 알킬아크릴레이트계 박리제 등의 박리제에 의해 표면 코트된 플라스틱 필름(폴리에틸렌테레프탈레이트 등)이나 종이 등도 사용 가능하다. 또한, 세퍼레이터는 종래 공지된 방법에 의해 형성할 수 있다. 또한, 세퍼레이터의 두께 등도 특별히 제한되지 않는다.
또한, 반도체 이면용 필름(2)에 있어서의 가시광(파장: 400㎚ 내지 800㎚)의 광선 투과율(가시광 투과율)은 특별히 제한되지 않지만, 예를 들어 20％ 이하(0％ 내지 20％)의 범위인 것이 바람직하고, 보다 바람직하게는 10％ 이하(0％ 내지 10％), 특히 바람직하게는 5％ 이하(0％ 내지 5％)이다. 반도체 이면용 필름(2)은, 가시광 투과율이 20％보다 크면, 광선 통과에 의해, 반도체 소자에 악영향을 미칠 우려가 있다. 또한, 상기 가시광 투과율(％)은 반도체 이면용 필름(2)의 수지 성분의 종류나 그 함유량, 착색제(안료나 염료 등)의 종류나 그 함유량, 무기 충전재의 함유량 등에 의해 컨트롤할 수 있다.
반도체 이면용 필름(2)의 가시광 투과율(％)은 다음과 같이 하여 측정할 수 있다. 즉, 두께(평균 두께) 20㎛의 반도체 이면용 필름(2) 단체를 제작한다. 이어서, 반도체 이면용 필름(2)에 대하여 파장: 400㎚ 내지 800㎚의 가시광선[장치: 시마즈세이사쿠쇼 제조의 가시광 발생 장치(상품명 「ABSORPTION SPECTRO PHOTOMETER」)]를 소정의 강도로 조사하고, 투과한 가시광선의 강도를 측정한다. 또한, 가시광선이 반도체 이면용 필름(2)을 투과하는 전후의 강도 변화로부터, 가시광 투과율의 값을 구할 수 있다. 또한, 20㎛의 두께가 아닌 반도체 이면용 필름(2)의 가시광 투과율(%; 파장: 400㎚ 내지 800㎚)의 값에 의해, 두께: 20㎛의 반도체 이면용 필름(2)의 가시광 투과율(％; 파장: 400㎚ 내지 800㎚)을 도출하는 것도 가능하다. 또한, 제1 본 발명에서는, 두께 20㎛의 반도체 이면용 필름(2)의 경우에 있어서의 가시광 투과율(％)을 구하고 있지만, 제1 본 발명에 따른 반도체 이면용 필름은 두께 20㎛의 것으로 한정되는 취지는 아니다.
또한, 반도체 이면용 필름(2)으로서는, 그 흡습률이 낮은 편이 바람직하다. 구체적으로는, 상기 흡습률은 1중량％ 이하가 바람직하고, 보다 바람직하게는 0.8중량％ 이하이다. 상기 흡습률을 1중량％ 이하로 함으로써, 레이저 마킹성을 향상시킬 수 있다. 또한, 예를 들어 리플로우 공정에 있어서, 반도체 이면용 필름(2)과 반도체 소자 사이에서 보이드의 발생 등을 억제 또는 방지할 수도 있다. 또한, 상기 흡습률은, 반도체 이면용 필름(2)을, 온도 85℃, 상대 습도 85％ RH의 분위기 하에서 168시간 방치하기 전후의 중량 변화에 따라 산출한 값이다. 반도체 이면용 필름(2)이 열경화성 수지를 포함하는 수지 조성물에 의해 형성되어 있는 경우, 상기 흡습률은, 열경화 후의 반도체 이면용 필름에 대하여 온도 85℃, 상대 습도 85％ RH의 분위기 하에서 168시간 방치하였을 때의 값을 의미한다. 또한, 상기 흡습률은, 예를 들어 무기 필러의 첨가량을 변화시킴으로써 조정할 수 있다.
또한, 반도체 이면용 필름(2)으로서는, 휘발분의 비율이 작은 쪽이 바람직하다. 구체적으로는, 가열 처리 후의 반도체 이면용 필름(2)의 중량 감소율(중량 감소량의 비율)이 1중량％ 이하가 바람직하고, 0.8중량％ 이하가 보다 바람직하다. 가열 처리의 조건은, 예를 들어 가열 온도 250℃, 가열 시간 1시간이다. 상기 중량 감소율을 1중량％ 이하로 함으로써, 레이저 마킹성을 향상시킬 수 있다. 또한, 예를 들어 리플로우 공정에 있어서, 플립 칩형 반도체 장치에 균열이 발생하는 것을 억제 또는 방지할 수 있다. 상기 중량 감소율은, 예를 들어 무납 땜납 리플로우 시의 균열 발생을 감소시킬 수 있는 무기물을 첨가함으로써, 조정할 수 있다. 또한, 반도체 이면용 필름(2)이 열경화성 수지를 포함하는 수지 조성물에 의해 형성되어 있는 경우, 상기 중량 감소율은, 열경화 후의 반도체 이면용 필름에 대하여 가열 온도 250℃, 가열 시간 1시간의 조건 하에서 가열하였을 때의 값을 의미한다.
(다이싱 테이프)
상기 다이싱 테이프(3)는, 기재(31) 위에 점착제층(32)이 형성되어 구성되어 있다. 이와 같이, 다이싱 테이프(3)는, 기재(31)와, 점착제층(32)이 적층된 구성을 갖고 있으면 된다. 기재(지지 기재)는 점착제층 등의 지지 모체로서 이용할 수 있다. 상기 기재(31)는 방사선 투과성을 갖고 있는 것이 바람직하다. 상기 기재(31)로서는, 예를 들어 종이 등의 지계 기재; 천, 부직포, 펠트, 네트 등의 섬유계 기재; 금속박, 금속판 등의 금속계 기재; 플라스틱의 필름이나 시트 등의 플라스틱계 기재; 고무 시트 등의 고무계 기재; 발포 시트 등의 발포체나, 이들 적층체[특히, 플라스틱계 기재와 다른 기재의 적층체나, 플라스틱 필름(또는 시트)끼리의 적층체 등] 등의 적절한 박엽체를 이용할 수 있다. 제1 본 발명에서는, 기재로서는, 플라스틱 필름이나 시트 등의 플라스틱계 기재를 적절하게 이용할 수 있다. 이러한 플라스틱재에 있어서의 소재로서는, 예를 들어 폴리에틸렌(PE), 폴리프로필렌(PP), 에틸렌-프로필렌 공중합체 등의 올레핀계 수지; 에틸렌-아세트산 비닐 공중합체(EVA), 아이오노머 수지, 에틸렌-(메트)아크릴산 공중합체, 에틸렌-(메트)아크릴산 에스테르(랜덤, 교대) 공중합체 등의 에틸렌을 단량체 성분으로 하는 공중합체; 폴리에틸렌테레프탈레이트(PET), 폴리에틸렌나프탈레이트(PEN), 폴리부틸렌테레프탈레이트(PBT) 등의 폴리에스테르; 아크릴계 수지; 폴리염화비닐(PVC); 폴리우레탄; 폴리카르보네이트; 폴리페닐렌술피드(PPS); 폴리아미드(나일론), 전체 방향족 폴리아미드(아라미드) 등의 아미드계 수지; 폴리에테르에테르케톤(PEEK); 폴리이미드; 폴리에테르이미드; 폴리염화비닐리덴; ABS(아크릴로니트릴부타디엔스티렌 공중합체); 셀룰로오스계 수지; 실리콘 수지; 불소 수지 등을 들 수 있다.
또한 기재(31)의 재료로서는, 상기 수지의 가교체 등의 중합체를 들 수 있다. 상기 플라스틱 필름은, 비연신으로 이용하여도 되고, 필요에 따라서 1축 또는 2축의 연신 처리를 실시한 것을 이용하여도 된다. 연신 처리 등에 의해 열수축성을 부여한 수지 시트에 의하면, 다이싱 후에 그 기재(31)를 열 수축시킴으로써 점착제층(32)과 반도체 이면용 필름(2)의 접착 면적을 저하시켜서, 반도체 소자의 회수의 용이화를 도모할 수 있다.
기재(31)의 표면은, 인접하는 층과의 밀착성, 유지성 등을 높이기 위해서, 관용의 표면 처리, 예를 들어 크롬산 처리, 오존 폭로, 화염 폭로, 고압 전격 폭로, 이온화 방사선 처리 등의 화학적 또는 물리적 처리, 하도제(예를 들어, 후술하는 점착 물질)에 의한 코팅 처리를 실시할 수 있다.
상기 기재(31)는, 동종 또는 이종의 것을 적절하게 선택하여 사용할 수 있고, 필요에 따라서 몇 종류를 블렌드한 것을 이용할 수 있다. 또한, 기재(31)에는, 대전 방지능을 부여하기 위해서, 상기한 기재(31) 위에 금속, 합금, 이들 산화물 등을 포함하여 이루어지는 두께가 30 내지 500Å 정도의 도전성 물질의 증착층을 형성할 수 있다. 기재(31)는 단층 또는 2종 이상의 복층이어도 된다.
기재(31)의 두께(적층체의 경우에는 총 두께)는 특별히 제한되지 않고 강도나 유연성, 사용 목적 등에 따라서 적절하게 선택할 수 있으며, 예를 들어 일반적으로는 1000㎛ 이하(예를 들어, 1㎛ 내지 1000㎛), 바람직하게는 10㎛ 내지 500㎛, 더 바람직하게는 20㎛ 내지 300㎛, 특히 30㎛ 내지 200㎛ 정도이지만, 이들에 한정되지 않는다.
또한, 기재(31)에는, 제1 본 발명의 효과 등을 손상시키지 않는 범위에서, 각종 첨가제(착색제, 충전재, 가소제, 노화 방지제, 산화 방지제, 계면 활성제, 난연제 등)가 포함되어 있어도 된다.
상기 점착제층(32)은 점착제에 의해 형성되어 있으며, 점착성을 갖고 있다. 이러한 점착제로서는, 특별히 제한되지 않고, 공지된 점착제 중에서 적절히 선택할 수 있다. 구체적으로는, 점착제로서는, 예를 들어 아크릴계 점착제, 고무계 점착제, 비닐알킬에테르계 점착제, 실리콘계 점착제, 폴리에스테르계 점착제, 폴리아미드계 점착제, 우레탄계 점착제, 불소계 점착제, 스티렌-디엔블록 공중합체계 점착제, 이들 점착제에 융점이 약 200℃ 이하인 열용융성 수지를 배합한 크리프 특성 개량형 점착제 등의 공지된 점착제(예를 들어, 일본 특허 공개 소56-61468호 공보, 일본 특허 공개 소61-174857호 공보, 일본 특허 공개 소63-17981호 공보, 일본 특허 공개 소56-13040호 공보 등 참조) 중에서 상기 특성을 갖는 점착제를 적절히 선택하여 이용할 수 있다. 또한, 점착제로서는, 방사선 경화형 점착제(또는 에너지선 경화형 점착제)나, 열팽창성 점착제를 이용할 수도 있다. 점착제는 단독으로 또는 2종 이상 조합하여 사용할 수 있다.
상기 점착제로서는, 아크릴계 점착제, 고무계 점착제를 바람직하게 이용할 수 있고, 특히 아크릴계 점착제가 적합하다. 아크릴계 점착제로서는, (메트)아크릴산 알킬에스테르의 1종 또는 2종 이상을 단량체 성분으로서 이용한 아크릴계 중합체(단독중합체 또는 공중합체)를 베이스 중합체로 하는 아크릴계 점착제를 들 수 있다.
상기 아크릴계 점착제에 있어서의 (메트)아크릴산 알킬에스테르로서는, 예를 들어 (메트)아크릴산 메틸, (메트)아크릴산 에틸, (메트)아크릴산 프로필, (메트)아크릴산 이소프로필, (메트)아크릴산 부틸, (메트)아크릴산 이소부틸, (메트)아크릴산 s-부틸, (메트)아크릴산t-부틸, (메트)아크릴산 펜틸, (메트)아크릴산 헥실, (메트)아크릴산 헵틸, (메트)아크릴산 옥틸, (메트)아크릴산 2-에틸헥실, (메트)아크릴산 이소옥틸, (메트)아크릴산 노닐, (메트)아크릴산 이소노닐, (메트)아크릴산 데실, (메트)아크릴산 이소데실, (메트)아크릴산 운데실, (메트)아크릴산 도데실, (메트)아크릴산 트리데실, (메트)아크릴산 테트라데실, (메트)아크릴산 펜타데실, (메트)아크릴산 헥사데실, (메트)아크릴산 헵타데실, (메트)아크릴산 옥타데실, (메트)아크릴산 노나데실, (메트)아크릴산 에이코실 등의 (메트)아크릴산 알킬에스테르 등을 들 수 있다. (메트)아크릴산 알킬에스테르로서는, 알킬기의 탄소수가 4 내지 18의 (메트)아크릴산 알킬에스테르가 적합하다. 또한, (메트)아크릴산 알킬에스테르의 알킬기는, 직쇄상 또는 분지쇄상 중 어느 것이어도 된다.
또한, 상기 아크릴계 중합체는, 응집력, 내열성, 가교성 등의 개질을 목적으로 하고, 필요에 따라서, 상기 (메트)아크릴산 알킬에스테르와 공중합 가능한 다른 단량체 성분(공중합성 단량체 성분)에 대응하는 단위를 포함하고 있어도 된다. 이러한 공중합성 단량체 성분으로서는, 예를 들어 (메트)아크릴산(아크릴산, 메타크릴산), 카르복시에틸아크릴레이트, 카르복시펜틸아크릴레이트, 이타콘산, 말레산, 푸마르산, 크로톤산 등의 카르복실기 함유 단량체; 무수 말레산, 무수 이타콘산 등의 산 무수물기 함유 단량체; (메트)아크릴산 히드록시에틸, (메트)아크릴산 히드록시프로필, (메트)아크릴산 히드록시부틸, (메트)아크릴산 히드록시헥실, (메트)아크릴산 히드록시옥틸, (메트)아크릴산 히드록시데실, (메트)아크릴산 히드록시라우릴, (4-히드록시메틸시클로헥실)메틸메타크릴레이트 등의 히드록실기 함유 단량체; 스티렌술폰산, 알릴술폰산, 2-(메트)아크릴아미드-2-메틸프로판술폰산, (메트)아크릴아미드프로판술폰산, 술포프로필 (메트)아크릴레이트, (메트)아크릴로일옥시나프탈렌술폰산 등의 술폰산기 함유 단량체; 2-히드록시에틸아크릴로일포스페이트 등의 인산기 함유 단량체; (메트)아크릴아미드, N,N-디메틸 (메트)아크릴아미드, N-부틸 (메트)아크릴아미드, N-메틸올 (메트)아크릴아미드, N-메틸올 프로판 (메트)아크릴아미드 등의 (N-치환)아미드계 단량체; (메트)아크릴산 아미노에틸, (메트)아크릴산 N,N-디메틸아미노에틸, (메트)아크릴산t-부틸아미노에틸 등의 (메트)아크릴산 아미노 알킬계 단량체; (메트)아크릴산 메톡시에틸, (메트)아크릴산 에톡시에틸 등의 (메트)아크릴산 알콕시 알킬계 단량체; 아크릴로니트릴, 메타크릴로니트릴등의 시아노아크릴레이트 단량체; (메트)아크릴산 글리시딜 등의 에폭시기 함유 아크릴계 단량체; 스티렌, α-메틸스티렌 등의 스티렌계 단량체; 아세트산 비닐, 프로피온산 비닐 등의 비닐에스테르계 단량체; 이소프렌, 부타디엔, 이소부틸렌 등의 올레핀계 단량체; 비닐에테르 등의 비닐에테르계 단량체; N-비닐피롤리돈, 메틸비닐피롤리돈, 비닐피리딘, 비닐피페리돈, 비닐피리미딘, 비닐피페라진, 비닐피라진, 비닐피롤, 비닐이미다졸, 비닐옥사졸, 비닐모르폴린, N-비닐카르복실산 아미드류, N-비닐카프로락탐 등의 질소 함유 단량체; N-시클로헥실 말레이미드, N-이소프로필 말레이미드, N-라우릴말레이미드, N-페닐말레이미드 등의 말레이미드계 단량체; N-메틸이타콘이미드, N-에틸이타콘이미드, N-부틸이타콘이미드, N-옥틸이타콘이미드, N-2-에틸헥실이타콘이미드, N-시클로헥실이타콘이미드, N-라우릴이타콘이미드 등의 이타콘이미드계 단량체; N-(메트)아크릴로일옥시메틸렌숙신이미드, N-(메트)아크릴로일-6-옥시헥사메틸렌숙신이미드, N-(메트)아크릴로일-8-옥시옥타메틸렌숙신이미드 등의 숙신이미드계 단량체; (메트)아크릴산 폴리에틸렌글리콜, (메트)아크릴산 폴리프로필렌글리콜, (메트)아크릴산 메톡시에틸렌글리콜, (메트)아크릴산 메톡시폴리프로필렌글리콜 등의 글리콜계 아크릴에스테르 단량체; (메트)아크릴산 테트라히드로푸르푸릴, 불소 (메트)아크릴레이트, 실리콘 (메트)아크릴레이트 등의 복소환, 할로겐 원자, 규소 원자 등을 갖는 아크릴산 에스테르계 단량체; 헥산디올 디(메트)아크릴레이트, (폴리)에틸렌글리콜 디(메트)아크릴레이트, (폴리)프로필렌글리콜 디(메트)아크릴레이트, 네오펜틸글리콜 디(메트)아크릴레이트, 펜타에리트리톨 디(메트)아크릴레이트, 트리메틸올프로판 트리(메트)아크릴레이트, 펜타에리트리톨 트리(메트)아크릴레이트, 디펜타에리트리톨 헥사(메트)아크릴레이트, 에폭시아크릴레이트, 폴리에스테르아크릴레이트, 우레탄 아크릴레이트, 디비닐벤젠, 부틸디(메트)아크릴레이트, 헥실디(메트)아크릴레이트 등의 다관능 단량체 등을 들 수 있다. 이들 공중합성 단량체 성분은 1종 또는 2종 이상 이용할 수 있다.
점착제로서 방사선 경화형 점착제(또는 에너지선 경화형 점착제)를 이용하는 경우, 방사선 경화형 점착제(조성물)로서는, 예를 들어 라디칼 반응성 탄소-탄소 이중 결합을 중합체 측쇄 또는 주쇄중 또는 주쇄 말단에 갖는 중합체를 베이스 중합체로서 이용한 내재형의 방사선 경화형 점착제나, 점착제 중에 자외선 경화성의 단량체 성분이나 올리고머 성분이 배합된 방사선 경화형 점착제 등을 들 수 있다. 또한, 점착제로서 열팽창성 점착제를 이용하는 경우, 열팽창성 점착제로서는, 예를 들어 점착제와 발포제(특히 열팽창성 미소구)를 포함하는 열팽창성 점착제 등을 들 수 있다.
제1 본 발명에서는, 점착제층(32)에는, 제1 본 발명의 효과를 손상시키지 않는 범위에서, 각종 첨가제(예를 들어, 점착 부여 수지, 착색제, 증점제, 증량제, 충전재, 가소제, 노화 방지제, 산화 방지제, 계면 활성제, 가교제 등)가 포함되어 있어도 된다.
상기 가교제로서는, 특별히 제한되지 않고, 공지된 가교제를 이용할 수 있다. 구체적으로는, 가교제로서는, 이소시아네이트계 가교제, 에폭시계 가교제, 멜라민계 가교제, 과산화물계 가교제 외에, 요소계 가교제, 금속 알콕시드계 가교제, 금속 킬레이트계 가교제, 금속염계 가교제, 카르보디이미드계 가교제, 옥사졸린계 가교제, 아지리딘계 가교제, 아민계 가교제 등을 들 수 있고, 이소시아네이트계 가교제나 에폭시계 가교제가 적합하다. 가교제는 단독으로 또는 2종 이상 조합하여 사용할 수 있다. 또한, 가교제의 사용량은, 특별히 제한되지 않는다.
상기 이소시아네이트계 가교제로서는, 예를 들어 1,2-에틸렌 디이소시아네이트, 1,4-부틸렌 디이소시아네이트, 1,6-헥사메틸렌 디이소시아네이트 등의 저급 지방족 폴리이소시아네이트류; 시클로펜틸렌 디이소시아네이트, 시클로헥실렌 디이소시아네이트, 이소포론 디이소시아네이트, 수소 첨가 톨릴렌디이소시아네이트, 수소 첨가 크실렌디이소시아네이트 등의 지환족 폴리이소시아네이트류; 2,4-톨릴렌디이소시아네이트, 2,6-톨릴렌디이소시아네이트, 4,4'-디페닐메탄 디이소시아네이트, 크실렌디이소시아네이트 등의 방향족 폴리이소시아네이트류 등을 들 수 있고, 그 밖에, 트리메틸올프로판/톨릴렌디이소시아네이트 삼량체 부가물[닛폰폴리우레탄코교(주) 제조, 상품명 「코로네이트 L」], 트리메틸올프로판/헥사메틸렌 디이소시아네이트 삼량체 부가물[닛폰폴리우레탄코교(주) 제조, 상품명 「코로네이트 HL」] 등도 이용된다. 또한, 상기 에폭시계 가교제로서는, 예를 들어 N,N,N',N'-테트라글리시딜-m-크실렌디아민, 디글리시딜아닐린, 1,3-비스(N,N-글리시딜아미노메틸)시클로헥산, 1,6-헥산디올디글리시딜에테르, 네오펜틸글리콜디글리시딜에테르, 에틸렌글리콜디글리시딜에테르, 프로필렌글리콜디글리시딜에테르, 폴리에틸렌글리콜디글리시딜에테르, 폴리프로필렌글리콜디글리시딜에테르, 소르비톨폴리글리시딜에테르, 글리세롤폴리글리시딜에테르, 펜타에리트리톨폴리글리시딜에테르, 폴리글리세롤폴리글리시딜에테르, 소르비탄폴리글리시딜에테르, 트리메틸올프로판폴리글리시딜에테르, 아디프산디글리시딜에스테르, o-프탈산디글리시딜에스테르, 트리글리시딜-트리스(2-히드록시에틸)이소시아누레이트, 레조르신디글리시딜에테르, 비스페놀-S-디글리시딜에테르 외에, 분자 내에 에폭시기를 2개 이상 갖는 에폭시계 수지 등을 들 수 있다.
또한, 제1 본 발명에서는, 가교제를 이용하는 대신에, 또는 가교제를 이용함과 함께, 전자선이나 자외선 등의 조사에 의해 가교 처리를 실시하는 것도 가능하다.
점착제층(32)은, 예를 들어 점착제(감압 접착제)와, 필요에 따라서 용매나 그 밖의 첨가제 등을 혼합하여, 시트 형상의 층에 형성하는 관용의 방법을 이용하여 형성할 수 있다. 구체적으로는, 예를 들어 점착제 및 필요에 따라서 용매나 그 밖의 첨가제를 포함하는 혼합물을, 기재(31) 위에 도포하는 방법, 적당한 세퍼레이터(박리지 등) 위에 상기 혼합물을 도포하여 점착제층(32)을 형성하고, 이것을 기재(31) 위에 전사(이착)하는 방법 등에 의해, 점착제층(32)을 형성할 수 있다.
점착제층(32)의 두께는 특별히 제한되지 않고, 예를 들어 5㎛ 내지 300㎛(바람직하게는 5㎛ 내지 200㎛, 더 바람직하게는 5㎛ 내지 100㎛, 특히 바람직하게는 7㎛ 내지 50㎛) 정도이다. 점착제층(32)의 두께가 상기 범위 내이면, 적당한 점착력을 발휘할 수 있다. 또한, 점착제층(32)은 단층, 복층 중 어느 것이어도 된다.
상기 다이싱 테이프(3)의 점착제층(32)의 반도체 이면용 필름(2)에 대한 접착력(23℃, 박리 각도 180°, 박리 속도 300㎜/분)은 0.02N/20㎜ 내지 10N/20㎜의 범위가 바람직하고, 0.05N/20㎜ 내지 5N/20㎜의 범위가 보다 바람직하다. 상기 접착력을 0.02N/20㎜ 이상으로 함으로써, 반도체 웨이퍼의 다이싱 시에 반도체 소자가 칩 탈락하는 것을 방지할 수 있다. 그 한편으로, 상기 접착력을 10N/20㎜ 이하로 함으로써, 반도체 소자를 픽업할 때, 상기 반도체 소자의 박리가 곤란해지거나, 점착제 잔류가 발생하는 것을 방지할 수 있다.
또한, 반도체 이면용 필름(2)이나, 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 롤 형상으로 감긴 형태로 형성되어 있어도 되고, 시트(필름)가 적층된 형태로 형성되어 있어도 된다. 예를 들어, 롤 형상으로 감긴 형태를 갖고 있는 경우, 반도체 이면용 필름(2), 또는 반도체 이면용 필름(2)과 다이싱 테이프(3)의 적층체를, 필요에 따라서 세퍼레이터에 의해 보호한 상태에서 롤 형상으로 감아, 롤 형상으로 감긴 상태 또는 형태의 반도체 이면용 필름(2)이나 다이싱 테이프 일체형 반도체 이면용 필름(1)으로서 제작할 수 있다. 또한, 롤 형상으로 감긴 상태 또는 형태의 다이싱 테이프 일체형 반도체 이면용 필름(1)으로서는, 기재(31)와, 상기 기재(31)의 한쪽 면에 형성된 점착제층(32)과, 상기 점착제층(32) 위에 형성된 반도체 이면용 필름과, 상기 기재(31)의 다른 쪽 면에 형성된 박리 처리층(배면 처리층)으로 구성되어 있어도 된다.
또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 두께(반도체 이면용 필름의 두께와, 기재(31) 및 점착제층(32)을 포함하여 이루어지는 다이싱 테이프 두께의 총 두께)로서는, 예를 들어 8㎛ 내지 1500㎛의 범위에서 선택할 수 있고, 바람직하게는 20㎛ 내지 850㎛(더 바람직하게는 31㎛ 내지 500㎛, 특히 바람직하게는 47㎛ 내지 330㎛)이다.
또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 반도체 이면용 필름(2)의 두께와, 다이싱 테이프(3)의 점착제층(32)의 두께의 비나, 반도체 이면용 필름(2)의 두께와, 다이싱 테이프(3)의 두께(기재(31) 및 점착제층(32)의 총 두께)의 비를 컨트롤함으로써, 다이싱 공정 시의 다이싱성, 픽업 공정 시의 픽업성 등을 향상시킬 수 있고, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 반도체 웨이퍼의 다이싱 공정 내지 반도체 소자(예를 들어, 반도체 칩)의 플립 칩 본딩 공정에 걸쳐 유효하게 이용할 수 있다.
(다이싱 테이프 일체형 반도체 이면용 필름의 제조 방법)
본 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 제조 방법에 대하여, 도 1에 도시한 다이싱 테이프 일체형 반도체 이면용 필름(1)을 예로 하여 설명한다. 우선, 기재(31)는, 종래 공지된 제막 방법에 의해 제막할 수 있다. 이때, 기재(31)에 대전 방지제를 함유시키는 경우에는, 적절하게 기재 형성용 재료에 대전 방지제를 첨가해 둔다. 상기 제막 방법으로서는, 예를 들어 캘린더 제막법, 유기 용매 중에서의 캐스팅법, 밀폐계에서의 인플레이션 압출법, T 다이 압출법, 공압출법, 드라이 라미네이트법 등을 예시할 수 있다.
다음으로, 기재(31) 위에 점착제 조성물을 도포하고, 건조시켜서(필요에 따라 가열 가교시켜서) 점착제층(32)을 형성한다. 이때, 점착제층(32)에 대전 방지제를 함유시키는 경우에는, 적절하게 점착제 조성물에 대전 방지제를 첨가해 둔다. 도포 방식으로서는, 롤 도포 시공, 스크린 도포 시공, 그라비아 도포 시공 등을 들 수 있다. 또한, 점착제층 조성물을 직접 기재(31)에 도포하고, 기재(31) 위에 점착제층(32)을 형성해도 되고, 또한, 점착제 조성물을 표면에 박리 처리를 행한 박리지 등에 도포하여 점착제층(32)을 형성시킨 후, 상기 점착제층(32)을 기재(31)에 전사시켜도 된다. 이에 의해, 기재(31) 위에 점착제층(32)이 형성된 다이싱 테이프(3)가 제작된다.
한편, 반도체 이면용 필름(2)을 형성하기 위한 형성 재료를 박리지 위에 건조 후의 두께가 소정 두께로 되도록 도포하고, 또한 소정 조건 하에서 건조하여(열경화가 필요한 경우 등에서는, 필요에 따라 가열 처리를 실시하고 건조하여), 도포층을 형성한다. 이때, 반도체 이면용 필름(2)에 대전 방지제를 함유시키는 경우에는, 적절하게 반도체 이면용 필름(2)을 형성하기 위한 형성 재료에 대전 방지제를 첨가해 둔다. 이 도포층을 상기 점착제층(32) 위에 전사함으로써, 반도체 이면용 필름(2)을 점착제층(32) 위에 형성한다. 또한, 상기 점착제층(32) 위에 반도체 이면용 필름(2)을 형성하기 위한 형성 재료를 직접 도포한 후, 소정 조건 하에서 건조함(열경화가 필요한 경우 등에서는, 필요에 따라 가열 처리를 실시하고 건조함)으로써도, 반도체 이면용 필름(2)을 점착제층(32) 위에 형성할 수 있다. 반도체 이면용 필름(2)을 다층 구조로 하고, 어느 한쪽의 최외층에 대전 방지제를 함유시키는 경우에는 대전 방지제가 함유되어 있는 최외층 위에 점착제층(32)을 형성하는 것이 바람직하다. 이상에 의해, 제1 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)을 얻을 수 있다. 또한, 반도체 이면용 필름(2)을 형성할 때 열경화를 행하는 경우, 부분 경화의 상태로 되는 정도로 열경화를 행하는 것이 중요하지만, 바람직하게는 열경화를 행하지 않는다.
제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 플립 칩 본딩 공정을 구비하는 반도체 장치의 제조 시에 적합하게 이용할 수 있다. 즉, 제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 플립 칩 실장의 반도체 장치를 제조할 때 이용되고, 반도체 소자의 이면에, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2)이 점착하고 있는 상태 또는 형태로, 플립 칩 실장의 반도체 장치가 제조된다. 따라서, 제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 플립 칩 실장의 반도체 장치(반도체 소자가 기판 등의 피착체에, 플립 칩 본딩 방식으로 고정된 상태 또는 형태의 반도체 장치)에 대하여 이용할 수 있다.
(반도체 웨이퍼)
반도체 웨이퍼로서는, 공지 내지 관용의 반도체 웨이퍼이면 특별히 제한되지 않고, 각종 소재의 반도체 웨이퍼로부터 적절히 선택하여 이용할 수 있다. 제1 본 발명에서는, 반도체 웨이퍼로서는, 실리콘 웨이퍼를 적합하게 이용할 수 있다.
(반도체 장치의 제조 방법)
제1 본 발명의 반도체 장치의 제조 방법은, 상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 적어도 구비하는 반도체 장치의 제조 방법이다.
특히, 제1 본 발명의 접착 시트가, 반도체 이면용 필름인 경우, 상기 반도체 장치의 제조 방법은, 상기 다이싱 테이프 일체형 반도체 이면용 필름 위에 반도체 웨이퍼의 이면을 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하는 공정과, 다이싱에 의해 얻어진 반도체 소자를 픽업하는 공정과, 상기 반도체 소자를 피착체 위에 플립 칩 접속하는 공정을 적어도 구비한다.
이하, 본 실시 형태에 따른 반도체 장치의 제조 방법에 대하여, 도 5를 참조하면서 설명한다. 도 5는, 본 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용한 반도체 장치의 제조 방법의 일례를 나타내는 단면 모식도이다.
[마운트 공정]
우선, 도 5의 (a)에서 나타낸 바와 같이, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 반도체 이면용 필름(2) 위에 임의로 설치된 세퍼레이터를 적절하게 박리하고, 상기 반도체 이면용 필름(2) 위에 반도체 웨이퍼(4)를 점착하여, 이것을 접착 유지시켜 고정한다(마운트 공정). 이때 상기 반도체 이면용 필름(2)은 미경화 상태(반경화 상태를 포함함)에 있다. 또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 반도체 웨이퍼(4)의 이면에 점착된다. 반도체 웨이퍼(4)의 이면이란, 회로면과는 반대측의 면(비회로면, 비전극 형성면 등으로도 칭해짐)을 의미한다. 점착 방법은 특별히 한정되지 않지만, 압착에 의한 방법이 바람직하다. 압착은, 통상적으로 압착 롤 등의 가압 수단에 의해 가압하면서 행해진다.
[다이싱 공정]
다음으로, 도 5의 (b)에서 나타낸 바와 같이, 반도체 웨이퍼(4)의 다이싱을 행한다. 이에 의해, 반도체 웨이퍼(4)를 소정의 크기로 절단하여 개편화(소편화)하고, 반도체 소자로서의 반도체 칩(5)을 제조한다. 다이싱은, 다이싱 테이프(3)를 흡착대(110)에 진공 흡착시킨 상태에서, 예를 들어 반도체 웨이퍼(4)의 회로면측에서 통상법에 따라 행해진다. 또한, 본 공정에서는, 예를 들어 다이싱 테이프 일체형 반도체 이면용 필름(1)까지 절입을 행하는 풀컷이라 불리는 절단 방식 등을 채용할 수 있다. 본 공정에서 이용하는 다이싱 장치로서는 특별히 한정되지 않고 종래 공지된 것을 이용할 수 있다. 또한, 반도체 웨이퍼(4)는, 반도체 이면용 필름을 갖는 다이싱 테이프 일체형 반도체 이면용 필름(1)에 보다 우수한 밀착성으로 접착 고정되어 있으므로, 칩 누락이나 칩 탈락을 억제할 수 있음과 함께, 반도체 웨이퍼(4)의 파손도 억제할 수 있다. 또한, 반도체 이면용 필름(2)이 에폭시 수지를 포함하는 수지 조성물에 의해 형성되어 있으면, 다이싱에 의해 절단되어도, 그 절단면에 있어서 반도체 이면용 필름의 접착제층의 점착제의 비어져 나옴이 발생하는 것을 억제 또는 방지할 수 있다. 그 결과, 절단면끼리가 재부착(블로킹)하는 것을 억제 또는 방지할 수 있고, 후술하는 픽업을 한층 양호하게 행할 수 있다.
또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)의 익스팬드를 행하는 경우, 상기 익스팬드는 종래 공지된 익스팬드 장치를 이용하여 행할 수 있다. 익스팬드 장치는, 다이싱 링을 개재하여 다이싱 테이프 일체형 반도체 이면용 필름(1)을 아래쪽으로 밀어 내리는 것이 가능한 도넛 형상의 외측 링과, 외측 링보다 직경이 작고 다이싱 테이프 일체형 반도체 이면용 필름을 지지하는 내측 링을 갖고 있다. 이 익스팬드 공정에 의해, 후술하는 픽업 공정에 있어서, 인접하는 반도체 칩끼리 접촉하여 파손하는 것을 방지할 수 있다.
[픽업 공정]
다이싱 테이프 일체형 반도체 이면용 필름(1)에 접착 고정된 반도체 칩(5)을 회수하기 위해서, 도 5의 (c)에서 나타낸 바와 같이, 반도체 칩(5)의 픽업을 행하여, 반도체 칩(5)을 반도체 이면용 필름(2)과 함께 다이싱 테이프(3)로부터 박리시킨다. 픽업 방법으로서는 특별히 한정되지 않고 종래 공지된 다양한 방법을 채용할 수 있다. 예를 들어, 개개의 반도체 칩(5)을 다이싱 테이프 일체형 반도체 이면용 필름(1)의 기재(31)측으로부터 니들에 의해 솟아오르게 하고, 솟아오른 반도체 칩(5)을 픽업 장치에 의해 픽업하는 방법 등을 들 수 있다. 또한, 픽업된 반도체 칩(5)은, 그 이면이 반도체 이면용 필름(2)에 의해 보호되어 있다.
[플립 칩 접속 공정]
픽업한 반도체 칩(5)은, 도 5의 (d)에서 나타낸 바와 같이, 기판 등의 피착체에, 플립 칩 본딩 방식(플립 칩 실장 방식)에 의해 고정시킨다. 구체적으로는, 반도체 칩(5)을 반도체 칩(5)의 회로면(표면, 회로 패턴 형성면, 전극 형성면 등이라고도 함)이 피착체(6)와 대향하는 형태로, 피착체(6)에 통상법에 따라 고정시킨다. 예를 들어, 반도체 칩(5)의 회로면측에 형성되어 있는 범프(51)를, 피착체(6)의 접속 패드에 피착된 접합용 도전재(61: 땜납 등)에 접촉시켜 가압하면서 도전재를 용융시킴으로써, 반도체 칩(5)과 피착체(6)의 전기적 도통을 확보하고, 반도체 칩(5)을 피착체(6)에 고정시킬 수 있다(플립 칩 본딩 공정). 이때, 반도체 칩(5)과 피착체(6)의 사이에는 공극이 형성되어 있고, 그 공극 간 거리는, 일반적으로 30㎛ 내지 300㎛ 정도이다. 또한, 반도체 칩(5)을 피착체(6) 위에 플립 칩 본딩(플립 칩 접속)한 후에는 반도체 칩(5)과 피착체(6)의 대향면이나 간극을 세정하고, 상기 간극에 밀봉재(밀봉 수지 등)를 충전시켜 밀봉하는 것이 중요하다.
피착체(6)로서는, 리드 프레임이나 회로 기판(배선 회로 기판 등) 등의 각종 기판을 이용할 수 있다. 이러한 기판의 재질로서는, 특별히 한정되는 것은 아니지만, 세라믹 기판이나, 플라스틱 기판을 들 수 있다. 플라스틱 기판으로서는, 예를 들어 에폭시 기판, 비스말레이미드 트리아진 기판, 폴리이미드 기판 등을 들 수 있다.
플립 칩 본딩 공정에 있어서, 범프나 도전재의 재질로서는, 특별히 한정되지 않고 예를 들어, 주석-납계 금속재, 주석-은계 금속재, 주석-은-구리계 금속재, 주석-아연계 금속재, 주석-아연-비스무트계 금속재 등의 땜납류(합금)나, 금계 금속재, 구리계 금속재 등을 들 수 있다.
또한, 플립 칩 본딩 공정에서는, 도전재를 용융시켜서, 반도체 칩(5)의 회로면측의 범프와, 피착체(6)의 표면의 도전재를 접속시키고 있지만, 이 도전재의 용융 시의 온도로서는, 통상적으로 260℃ 정도(예를 들어, 250℃ 내지 300℃)로 되어 있다. 제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름은, 반도체 이면용 필름을 에폭시 수지 등에 의해 형성함으로써, 이 플립 칩 본딩 공정에서의 고온에도 견딜 수 있는 내열성을 갖는 것으로 할 수 있다.
본 공정에서는, 반도체 칩(5)과 피착체(6)의 대향면(전극 형성면)이나 간극의 세정을 행하는 것이 바람직하다. 상기 세정에 이용되는 세정액으로서는, 특별히 제한되지 않고, 예를 들어 유기계의 세정액이나, 수계의 세정액을 들 수 있다. 제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름에 있어서의 반도체 이면용 필름은, 세정액에 대한 내용제성을 갖고 있으며, 이들 세정액에 대하여 실질적으로 용해성을 갖고 있지 않다. 그로 인해, 전술한 바와 같이, 세정액으로서는, 각종 세정액을 이용할 수 있어, 특별한 세정액을 필요로 하지 않고, 종래의 방법에 의해 세정시킬 수 있다.
다음으로, 플립 칩 본딩된 반도체 칩(5)과 피착체(6) 사이의 간극을 밀봉하기 위한 밀봉 공정을 행한다. 밀봉 공정은, 밀봉 수지를 이용하여 행해진다. 이때의 밀봉 조건으로서는 특별히 한정되지 않지만, 통상적으로 175℃에서 60초간 내지 90초간의 가열을 행함으로써, 밀봉 수지의 열경화가 행해지지만, 제1 본 발명은 이것에 한정되지 않고, 예를 들어 165℃ 내지 185℃에서, 몇 분간 큐어할 수 있다. 이때, 반도체 이면용 필름(2)은, 반도체 이면용 필름(2) 전체에 대하여 70중량％ 이상의 무기 충전재가 함유되어 있기 때문에, 인장 저장 탄성률이 비교적 높다. 그 결과, 밀봉 수지의 열경화 시에 발생할 수 있는 반도체 칩의 휨을 유효하게 억제 또는 방지할 수 있다. 또한, 상기 공정에 의해, 반도체 이면용 필름(2)을 완전히 또는 거의 완전하게 열경화시킬 수 있어, 우수한 밀착성으로 반도체 칩의 이면에 점착시킬 수 있다. 또한, 제1 본 발명에 따른 반도체 이면용 필름(2)은, 미경화 상태이어도 상기 밀봉 공정 시에, 밀봉재와 함께 열경화시킬 수 있으므로, 반도체 이면용 필름(2)을 열경화시키기 위한 공정을 새롭게 추가할 필요가 없다.
상기 밀봉 수지로서는, 절연성을 갖는 수지(절연 수지)이면 특별히 제한되지 않고, 공지된 밀봉 수지 등의 밀봉재로부터 적절하게 선택하여 이용할 수 있지만, 탄성을 갖는 절연 수지가 보다 바람직하다. 밀봉 수지로서는, 예를 들어 에폭시 수지를 포함하는 수지 조성물 등을 들 수 있다. 에폭시 수지로서는, 상기에 예시한 에폭시 수지 등을 들 수 있다. 또한, 에폭시 수지를 포함하는 수지 조성물에 의한 밀봉 수지로서는, 수지 성분으로서, 에폭시 수지 이외에, 에폭시 수지 이외의 열경화성 수지(페놀 수지 등)나, 열가소성 수지 등이 포함되어 있어도 된다. 또한, 페놀 수지로서는, 에폭시 수지의 경화제로서도 이용할 수 있고, 이러한 페놀 수지로서는, 상기에 예시한 페놀 수지 등을 들 수 있다.
상기 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용하여 제조된 반도체 장치(플립 칩 실장의 반도체 장치)는 반도체 칩의 이면에 반도체 이면용 필름이 점착되어 있기 때문에, 각종 마킹을 우수한 시인성으로 실시할 수 있다. 특히, 마킹 방법이 레이저 마킹 방법이어도, 우수한 콘트라스트비로 마킹을 실시할 수 있고, 레이저 마킹에 의해 실시된 각종 정보(문자 정보, 도형 정보 등)를 양호하게 시인하는 것이 가능하다. 또한, 레이저 마킹을 행할 때에는, 공지된 레이저 마킹 장치를 이용할 수 있다. 또한, 레이저로서는, 기체 레이저, 고체 레이저, 액체 레이저 등의 각종 레이저를 이용할 수 있다. 구체적으로는, 기체 레이저로서는, 특별히 제한되지 않고, 공지된 기체 레이저를 이용할 수 있지만, 탄산 가스 레이저(CO2 레이저), 엑시머 레이저(ArF 레이저, KrF 레이저, XeCl 레이저, XeF 레이저 등)가 적합하다. 또한, 고체 레이저로서는, 특별히 제한되지 않고, 공지된 고체 레이저를 이용할 수 있지만, YAG 레이저(Nd: YAG 레이저 등), YVO4 레이저가 적합하다.
제1 본 발명의 다이싱 테이프 일체형 반도체 이면용 필름이나 반도체 이면용 필름을 이용하여 제조된 반도체 장치는, 플립 칩 실장 방식으로 실장된 반도체 장치이므로, 다이 본딩 실장 방식으로 실장된 반도체 장치보다, 박형화, 소형화된 형상으로 되어 있다. 이로 인해, 각종 전자 기기·전자 부품 또는 그 재료·부재로서 적합하게 이용할 수 있다. 구체적으로는, 제1 본 발명의 플립 칩 실장의 반도체 장치가 이용되는 전자 기기로서는, 소위 「휴대 전화」나 「PHS」, 소형 컴퓨터(예를 들어, 소위 「PDA」(휴대 정보 단말기), 소위 「노트북 컴퓨터」, 소위 「넷북(상표)」, 소위 「웨어러블 컴퓨터」등), 「휴대 전화」 및 컴퓨터가 일체화된 소형 전자 기기, 소위 「디지털 카메라(상표)」, 소위 「디지털 비디오 카메라」, 소형 텔레비전, 소형 게임 기기, 소형 디지털 오디오 플레이어, 소위 「전자 수첩」, 소위 「전자 사전」, 소위 「전자 서적」용 전자 기기 단말기, 소형 디지털 타입의 시계 등의 모바일형 전자 기기(운반 가능한 전자 기기) 등을 들 수 있지만, 물론, 모바일형 이외(설치형 등)의 전자 기기(예를 들어, 소위 「데스크탑 컴퓨터」, 박형 텔레비전, 녹화·재생용 전자 기기(하드디스크 리코더, DVD 플레이어 등), 프로젝터, 마이크로머신 등) 등이어도 된다. 또한, 전자 부품 또는, 전자 기기·전자 부품의 재료·부재로서는, 예를 들어 소위 「CPU」의 부재, 각종 기억 장치(소위 「메모리」, 하드디스크 등)의 부재 등을 들 수 있다.
전술한 실시 형태에서는, 제1 본 발명의 접착 시트가, 플립 칩형 반도체 이면용 필름(2)인 경우에 대하여 설명하였지만, 제1 본 발명의 접착 시트는, 이 예에 한정되지 않는다. 제1 본 발명의 접착 시트로서는, 다이싱 테이프의 위에 형성하여 사용할 수 있는 것이면, 특별히 한정되지 않고, 예를 들어 다이 본드 필름이나, 언더필 시트를 들 수 있다.
제1 본 발명의 접착 시트가 다이 본드 필름인 경우, 다이 본드 필름으로서의 기능을 갖는 정도로 조성이나 함유량을 변경한 다음, 상기 플립 칩형 반도체 이면용 필름과 마찬가지의 구성을 채용할 수 있다. 또한, 반도체 장치의 제조 방법에 대해서는, 상기 플립 칩 접속 공정 대신에 다이 본드 필름을 개재하여 피착체에 반도체 소자(예를 들어, 반도체 칩)를 다이 본드하는 공정을 행하는 이외에는, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용한 반도체 장치의 제조 방법과 마찬가지이다. 즉, 다이싱 테이프 일체형 다이 본드 필름을 이용한 반도체 장치의 제조 방법은, 다이싱 테이프 일체형 다이 본드 필름에 있어서의 다이 본드 필름 위에 반도체 웨이퍼를 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 상기 다이 본드 필름과 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정과 상기 다이 본드 필름을 개재하여 피착체에 반도체 소자를 다이 본드하는 공정을 구비한다.
또한, 제1 본 발명의 접착 시트가 언더필 시트인 경우, 언더필 시트로서의 기능을 갖는 정도로 조성이나 함유량을 변경한 다음, 상기 플립 칩형 반도체 이면용 필름과 마찬가지의 구성을 채용할 수 있다. 또한, 반도체 장치의 제조 방법에 대해서는, 상기 마운트 공정에 있어서, 다이싱 테이프 일체형 접착 시트로서의 다이싱 테이프 일체형 반도체 이면용 필름(1)을, 반도체 웨이퍼의 이면에 점착하는 대신에, 다이싱 테이프 일체형 접착 시트로서의 다이싱 테이프 일체형 언더필 시트를, 반도체 웨이퍼의 회로면측에 점착하는 이외에는, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용한 반도체 장치의 제조 방법과 마찬가지이다. 즉, 다이싱 테이프 일체형 언더필 시트를 이용한 반도체 장치의 제조 방법은, 다이싱 테이프 일체형 언더필 시트에 있어서의 언더필 시트 위에 반도체 웨이퍼의 회로면측을 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 상기 언더필 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정과 반도체 소자를 피착체 위에 상기 언더필 시트를 개재시키면서 플립 칩 접속하는 공정을 구비한다.
<제2 본 발명>
이하, 제2 본 발명의 실시 형태에 관하여, 제1 본 발명과 서로 다른 점을 설명한다. 제2 본 발명의 다이싱 테이프 일체형 접착 시트는, 특히 본 제2 본 발명의 항에서 설명한 이외에는, 제1 본 발명과 마찬가지의 구성으로 할 수 있다. 따라서, 제1 본 발명과 공통되는 부분의 설명은 생략하기로 한다.
(다이싱 테이프 일체형 반도체 이면용 필름)
제2 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태( 이하, 제2 실시 형태라고도 함)로서는, 제1 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태와 마찬가지의 구성, 즉 도 1에서 도시된 바와 같은 다이싱 테이프 일체형 반도체 이면용 필름(1)을 들 수 있다. 다이싱 테이프 일체형 반도체 이면용 필름(1)의 층 구성은, 제1 본 발명의 항에서 설명하였으므로 여기에서의 설명은 생략한다.
제2 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 기재(31) 및 점착제층(32) 중 적어도 하나의 표면에 있어서의 표면 고유 저항값은, 1.0×1011Ω 이하이고, 바람직하게는 1.0×1010Ω 이하이며, 보다 바람직하게는 1.0×109Ω 이하이다. 특히, 기재(31)에 대전 방지제가 함유되어 있는 경우에는, 기재(31)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 특히, 기재(31)가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재(31) 중 적어도 한쪽의 최외층에 대전 방지제가 함유되어 있는 경우에는, 대전 방지제가 함유되어 있는 최외층의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 점착제층(32)에 대전 방지제가 함유되어 있는 경우에는, 점착제층(32)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 기재(31)와 점착제층(32)의 양쪽에 대전 방지제가 함유되어 있는 경우에는, 기재(31)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이면서, 점착제층(32)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이고, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 상기 표면 고유 저항값은, 작을수록 바람직하지만, 예를 들어 1.0×105Ω 이상, 1.0×106Ω 이상, 1.0×107Ω 이상을 들 수 있다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 또한, 본 발명에 있어서, 기재 및 상기 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값이란, 기재의 점착제층측의 표면, 기재의 점착제층과는 반대측의 표면, 점착제층의 기재측의 표면 및 점착제층의 기재와는 반대측의 표면 중 적어도 하나의 표면에 있어서의 표면 고유 저항값을 말한다. 상기 표면 고유 저항값은, 실시예 기재의 방법에 의해 측정되는 값을 말한다.
제2 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 박리 속도 10m/분, 박리 각도 150℃에서의 박리 시험에 있어서의, 점착제층(32)과 접착 시트(2)의 박리력은, 바람직하게는 0.02 내지 0.5N/20㎜이며, 보다 바람직하게는 0.02 내지 0.3N/20㎜이며, 더 바람직하게는 0.02 내지 0.2N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이면 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이면, 픽업 시에는 용이하게 접착 시트(2)가 부착된 반도체 소자를, 점착제층(32)으로부터 박리할 수 있다.
또한, 제2 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값은, 바람직하게는 0.5㎸ 이하(-0.5㎸ 내지 +0.5㎸)이고, 보다 바람직하게는 0.3㎸ 이하(-0.3㎸ 내지 +0.3㎸)이며, 더 바람직하게는 0.2㎸ 이하(-0.2㎸ 내지 +0.2㎸)이다. 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이면, 대전 방지 효과를 보다 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
<제3 본 발명>
이하, 제3 본 발명의 실시 형태에 관하여, 제1 본 발명과 서로 다른 점을 설명한다. 제3 본 발명의 다이싱 테이프 일체형 접착 시트는, 특히 본 제3 본 발명의 항에서 설명한 이외에는, 제1 본 발명과 마찬가지의 구성으로 할 수 있다. 따라서, 제1 본 발명과 공통되는 부분의 설명은 생략하기로 한다.
(다이싱 테이프 일체형 반도체 이면용 필름)
제3 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태( 이하, 제3 실시 형태라고도 함)로서는, 제1 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태와 마찬가지의 구성, 즉 도 1에서 도시된 바와 같은 다이싱 테이프 일체형 반도체 이면용 필름(1)을 들 수 있다. 다이싱 테이프 일체형 반도체 이면용 필름(1)의 층 구성은, 제1 본 발명의 항에서 설명하였으므로 여기에서의 설명은 생략한다.
제3 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 기재(31) 및 점착제층(32) 중 적어도 하나에는, 고분자형 대전 방지제가 함유되어 있다. 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 기재(31) 및 점착제층(32) 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 발휘할 수 있다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 기재(31)나 점착제층(32)으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 특히, 기재(31)에 고분자형 대전 방지제가 함유되어 있으면, 다이싱 테이프(3)를 고정하는 흡착대로부터 제거할 때의, 기재(31)와 흡착대 사이에서의 박리 대전을 억제할 수 있다. 그 중에서도, 기재(31)가 다층 구조를 갖고 있으며, 다층 구조의 기재(31)의 점착제층(32)측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 기재(31)와 점착제층(32)의 양쪽 대전을 억제할 수 있다. 또한, 다층 구조의 기재(31)의 점착제층(32)과는 반대측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 기재(31)와 흡착대 사이의 박리 대전을 더 효과적으로 억제할 수 있다.
또한, 반도체 이면용 필름(2)에 고분자형 대전 방지제가 함유되어 있어도 된다. 반도체 이면용 필름(2)에 고분자형 대전 방지제가 함유되어 있으면, 다이싱 테이프(3)로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프(3)로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다. 특히, 반도체 이면용 필름(2)이 다층 구조를 갖고 있으며, 다층 구조의 반도체 이면용 필름(2)에 있어서의 다이싱 테이프(3)측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 점착제층(32)과 반도체 이면용 필름(2)을 박리하였을 때의 박리 대전을 더 효과적으로 억제할 수 있다. 또한, 고분자형 대전 방지제에 대해서는 제1 본 발명의 항에서 설명한 바와 같다.
제3 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 기재(31) 및 점착제층(32) 중 적어도 하나의 표면에 있어서의 표면 고유 저항값은, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
특히, 기재(31)에 고분자형 대전 방지제가 함유되어 있는 경우에는, 기재(31)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 특히, 기재(31)가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재(31) 중 적어도 한쪽의 최외층에 고분자형 대전 방지제가 함유되어 있는 경우에는, 고분자형 대전 방지제가 함유되어 있는 최외층의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 점착제층(32)에 고분자형 대전 방지제가 함유되어 있는 경우에는, 점착제층(32)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 기재(31)와 점착제층(32)의 양쪽에 고분자형 대전 방지제가 함유되어 있는 경우에는, 기재(31)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이면서, 점착제층(32)의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다.
또한, 상기 표면 고유 저항값은, 작을수록 바람직하지만, 예를 들어 1.0×105Ω 이상, 1.0×106Ω 이상, 1.0×107Ω 이상을 들 수 있다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이면, 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 또한, 제3 본 발명에 있어서, 기재 및 상기 점착제층 중 적어도 하나의 표면에 있어서의 표면 고유 저항값이란, 기재의 점착제층측의 표면, 기재의 점착제층과는 반대측의 표면, 점착제층의 기재측의 표면 및 점착제층의 기재와는 반대측의 표면 중 적어도 하나의 표면에 있어서의 표면 고유 저항값을 말한다. 상기 표면 고유 저항값은, 실시예 기재의 방법에 의해 측정되는 값을 말한다.
제3 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 박리 속도 10m/분, 박리 각도 150℃에서의 박리 시험에 있어서의, 점착제층(32)과 접착 시트(2)의 박리력은, 바람직하게는 0.02 내지 0.5N/20㎜이고, 보다 바람직하게는 0.02 내지 0.3N/20㎜이며, 더 바람직하게는 0.02 내지 0.2N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이면 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이면, 픽업 시에는, 용이하게 접착 시트(2)가 부착된 반도체 소자를, 점착제층(32)으로부터 박리할 수 있다.
또한, 제3 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값은, 바람직하게는 0.5㎸ 이하(-0.5㎸ 내지 +0.5㎸)이고, 보다 바람직하게는 0.3㎸ 이하(-0.3㎸ 내지 +0.3㎸)이며, 더 바람직하게는 0.2㎸ 이하(-0.2㎸ 내지 +0.2㎸)이다. 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이면, 대전 방지 효과를 보다 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
<제4 본 발명>
이하, 제4 본 발명의 실시 형태에 관하여, 제1 본 발명과 서로 다른 점을 설명한다. 제4 본 발명의 다이싱 테이프 일체형 접착 시트는, 특히 본 제4 본 발명의 항에서 설명한 이외에는, 제1 본 발명과 마찬가지의 구성으로 할 수 있다. 따라서, 제1 본 발명과 공통되는 부분의 설명은 생략하기로 한다.
(다이싱 테이프 일체형 반도체 이면용 필름)
제4 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태( 이하, 제4 실시 형태라고도 함)로서는, 제1 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태와 마찬가지의 구성, 즉 도 1에서 도시된 바와 같은 다이싱 테이프 일체형 반도체 이면용 필름(1)을 들 수 있다. 다이싱 테이프 일체형 반도체 이면용 필름(1)의 층 구성은, 제1 본 발명의 항에서 설명하였으므로 여기에서의 설명은 생략한다.
제4 실시 형태에 따른 반도체 이면용 필름(2)은, 어느 하나의 표면에 있어서의 표면 고유 저항값이, 1.0×1011Ω 이하이고, 바람직하게는 1.0×1010Ω 이하이며, 보다 바람직하게는 1.0×109Ω 이하이다. 반도체 이면용 필름(2)이 다층 구조를 갖고 있으며, 어느 한쪽의 최외층에 대전 방지제가 함유되어 있는 경우에는, 대전 방지제가 함유되어 있는 최외층의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 또한, 상기 표면 고유 저항값은, 작을수록 바람직하지만, 예를 들어 1.0×105Ω 이상, 1.0×106Ω 이상, 1.0×107Ω 이상을 들 수 있다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이기 때문에, 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 상기 표면 고유 저항값은, 실시예 기재의 방법에 의해 측정되는 값을 말한다.
제4 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 점착제층(32)과 접착 시트(2)의 박리력은, 바람직하게는 0.02 내지 0.5N/20㎜이고, 보다 바람직하게는 0.02 내지 0.3N/20㎜이며, 더 바람직하게는 0.02 내지 0.2N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이면, 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이면, 픽업 시에는, 용이하게 접착 시트(2)가 부착된 반도체 소자를, 점착제층(32)으로부터 박리할 수 있다.
또한, 제4 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값은, 바람직하게는 0.5㎸ 이하(-0.5㎸ 내지 +0.5㎸)이고, 보다 바람직하게는 0.3㎸ 이하(-0.3㎸ 내지 +0.3㎸)이며, 더 바람직하게는 0.2㎸ 이하(-0.2㎸ 내지 +0.2㎸)이다. 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이면, 대전 방지 효과를 보다 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
제4 실시 형태에 따른 반도체 이면용 필름(2)이 다이싱 테이프(3)에 적층되어 있지 않은 경우, 반도체 이면용 필름(2)은, 양면에 박리층을 갖는 세퍼레이터를 1장 이용하여 롤 형상으로 감긴 형태로, 양면에 박리층을 갖는 세퍼레이터에 의해 보호되어 있어도 되고, 적어도 한쪽 면에 박리층을 갖는 세퍼레이터에 의해 보호되어 있어도 된다.
또한, 제4 실시 형태에 따른 반도체 이면용 필름(2)은, 다이싱 테이프에 점착함으로써, 다이싱 테이프 일체형 반도체 이면용 필름(1)과 마찬가지로, 플립 칩 실장의 반도체 장치(반도체 칩이 기판 등의 피착체에, 플립 칩 본딩 방식으로 고정된 상태 또는 형태의 반도체 장치)에 대하여 이용할 수 있다.
또한, 플립 칩형 반도체 이면용 필름(예를 들어, 반도체 이면용 필름(2))을 이용하여, 반도체 장치를 제조하는 경우, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용한 경우의 반도체 장치의 제조 방법에 준한 방법에 의해, 반도체 장치를 제조할 수 있다. 즉, 제4 본 발명의 반도체 장치의 제조 방법은, 기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과, 상기 다이싱 테이프의 상기 점착제층 위에 상기 접착 시트를 붙여서, 다이싱 테이프 일체형 접착 시트를 얻는 공정과, 상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 적어도 구비하는 반도체 장치의 제조 방법이다.
특히, 제4 본 발명의 접착 시트가, 반도체 이면용 필름인 경우, 상기 반도체 장치의 제조 방법은, 기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과, 상기 다이싱 테이프의 상기 점착제층 위에 상기 반도체 이면용 필름을 붙여서, 다이싱 테이프 일체형 반도체 이면용 필름을 얻는 공정과, 상기 다이싱 테이프 일체형 반도체 이면용 필름 위에 반도체 웨이퍼의 이면을 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하는 공정과, 다이싱에 의해 얻어진 반도체 소자를 픽업하는 공정과, 상기 반도체 소자를 피착체 위에 플립 칩 접속하는 공정을 적어도 구비한다.
<제5 본 발명>
이하, 제5 본 발명의 실시 형태에 관하여, 제1 본 발명과 서로 다른 점을 설명한다. 제5 본 발명의 다이싱 테이프 일체형 접착 시트는, 특히 본 제5 본 발명의 항에서 설명한 이외에는, 제1 본 발명과 마찬가지의 구성으로 할 수 있다. 따라서, 제1 본 발명과 공통되는 부분의 설명은, 생략하기로 한다.
(다이싱 테이프 일체형 반도체 이면용 필름)
제5 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태( 이하, 제5 실시 형태라고도 함)로서는, 제1 본 발명에 따른 다이싱 테이프 일체형 반도체 이면용 필름의 실시 형태와 마찬가지의 구성, 즉 도 1에서 도시된 바와 같은 다이싱 테이프 일체형 반도체 이면용 필름(1)을 들 수 있다. 다이싱 테이프 일체형 반도체 이면용 필름(1)의 층 구성은, 제1 본 발명의 항에서 설명하였으므로 여기에서의 설명은 생략한다.
제5 실시 형태에 따른 반도체 이면용 필름(2)에는, 고분자형 대전 방지제가 함유되어 있다. 반도체 이면용 필름(2)에 고분자형 대전 방지제가 함유되어 있기 때문에, 대전하기 어렵다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 반도체 이면용 필름(2)으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 또한, 반도체 이면용 필름(2)에 고분자형 대전 방지제가 함유되어 있기 때문에, 다이싱 테이프에 붙여서 다이싱 테이프 일체형 접착 시트로서 사용할 때, 다이싱 테이프로부터 박리한 후에도 대전 방지 효과를 갖는다. 그 결과, 다이싱 테이프로부터 박리한 후에도, 대전에 의한 반도체 소자의 파괴를 억제할 수 있다. 특히, 반도체 이면용 필름(2)이 다층 구조를 갖고 있으며, 다층 구조의 반도체 이면용 필름(2)에 있어서의 다이싱 테이프(3)측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 점착제층(32)과 반도체 이면용 필름(2)을 박리하였을 때의 박리 대전을 더 효과적으로 억제할 수 있다.
또한, 다이싱 테이프 일체형 반도체 이면용 필름(1)은, 기재(31) 및 점착제층(32) 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있어도 된다. 기재(31) 및 점착제층(32) 중 적어도 하나에 고분자형 대전 방지제가 함유되어 있으면, 더 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 또한, 대전 방지제로서 고분자형 대전 방지제를 이용하기 때문에, 기재(31)나 점착제층(32)으로부터 블리드하기 어렵다. 그 결과, 경시에 의한 대전 방지 기능의 저하를 억제할 수 있다. 특히, 기재(31)에 고분자형 대전 방지제가 함유되어 있으면, 다이싱 테이프(3)를 고정하는 흡착대로부터 제거할 때의, 기재(31)와 흡착대 사이에서의 박리 대전을 억제할 수 있다. 그 중에서도, 기재(31)가 다층 구조를 갖고 있으며, 다층 구조의 기재(31)의 점착제층(32)측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 기재(31)와 점착제층(32)의 양쪽 대전을 억제할 수 있다. 또한, 다층 구조의 기재(31)의 점착제층(32)과는 반대측의 최외층에 고분자형 대전 방지제가 함유되어 있으면, 기재(31)와 흡착대 사이의 박리 대전을 더 효과적으로 억제할 수 있다. 또한, 고분자형 대전 방지제에 대해서는 제1 본 발명의 항에서 설명한 바와 같다.
제5 실시 형태에 따른 반도체 이면용 필름(2)은, 어느 하나의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1.0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 반도체 이면용 필름(2)이 다층 구조를 갖고 있으며, 어느 한쪽의 최외층에 고분자형 대전 방지제가 함유되어 있는 경우에는, 고분자형 대전 방지제가 함유되어 있는 최외층의 표면에 있어서의 표면 고유 저항값이, 바람직하게는 1, 0×1011Ω 이하이고, 보다 바람직하게는 1.0×1010Ω 이하이며, 더 바람직하게는 1.0×109Ω 이하이다. 또한, 상기 표면 고유 저항값은 작을수록 바람직하지만, 예를 들어 1.0×105Ω 이상, 1.0×106Ω 이상, 1.0×107Ω 이상을 들 수 있다. 상기 표면 고유 저항값이, 1.0×1011Ω 이하이면, 대전하기 어렵다. 따라서, 대전 방지 효과를 보다 발휘할 수 있다. 상기 표면 고유 저항값은, 실시예 기재의 방법에 의해 측정되는 값을 말한다.
제5 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 점착제층(32)과 접착 시트(2)의 박리력은, 바람직하게는 0.02 내지 0.5N/20㎜이고, 보다 바람직하게는 0.02 내지 0.3N/20㎜이며, 더 바람직하게는 0.02 내지 0.2N/20㎜이다. 상기 박리력이 0.02N/20㎜ 이상이면, 다이싱 시에는, 반도체 웨이퍼를 고정할 수 있다. 또한, 상기 박리력이 0.5N/20㎜ 이하이면, 픽업 시에는, 용이하게 접착 시트(2)가 부착된 반도체 소자를, 점착제층(32)으로부터 박리할 수 있다.
또한, 제5 실시 형태에 따른 다이싱 테이프 일체형 반도체 이면용 필름(1)에 있어서, 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값은, 바람직하게는 0.5㎸ 이하(-0.5㎸ 내지 +0.5㎸)이고, 보다 바람직하게는 0.3㎸ 이하(-0.3㎸ 내지 +0.3㎸)이며, 더 바람직하게는 0.2㎸ 이하(-0.2㎸ 내지 +0.2㎸)이다. 상기 박리 시험에 의한 조건에 따라 점착제층(32)과 접착 시트(2)를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하이면, 대전 방지 효과를 보다 발휘할 수 있다. 그 결과, 픽업 시의 박리 대전에 의해 반도체 소자가 파괴되는 것을 방지하고, 디바이스로서의 신뢰성을 향상시키는 것이 가능해진다.
제5 실시 형태에 따른 반도체 이면용 필름(2)이 다이싱 테이프(3)에 적층되어 있지 않은 경우, 반도체 이면용 필름(2)은, 양면에 박리층을 갖는 세퍼레이터를 1장 이용하여 롤 형상으로 감긴 형태로, 양면에 박리층을 갖는 세퍼레이터에 의해 보호되어 있어도 되고, 적어도 한쪽 면에 박리층을 갖는 세퍼레이터에 의해 보호되어 있어도 된다.
또한, 제5 실시 형태에 따른 반도체 이면용 필름(2)은, 다이싱 테이프에 점착함으로써, 다이싱 테이프 일체형 반도체 이면용 필름(1)과 마찬가지로, 플립 칩 실장의 반도체 장치(반도체 칩이 기판 등의 피착체에, 플립 칩 본딩 방식으로 고정된 상태 또는 형태의 반도체 장치)에 대하여 이용할 수 있다.
또한, 플립 칩형 반도체 이면용 필름(예를 들어, 반도체 이면용 필름(2))을 이용하여, 반도체 장치를 제조하는 경우, 다이싱 테이프 일체형 반도체 이면용 필름(1)을 이용한 경우의 반도체 장치의 제조 방법에 준한 방법에 의해, 반도체 장치를 제조할 수 있다. 즉, 제5 본 발명의 반도체 장치의 제조 방법은, 기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과, 상기 다이싱 테이프의 상기 점착제층 위에 상기 접착 시트를 붙여서, 다이싱 테이프 일체형 접착 시트를 얻는 공정과, 상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과, 상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 적어도 구비하는 반도체 장치의 제조 방법이다.
특히, 제5 본 발명의 접착 시트가, 반도체 이면용 필름인 경우, 상기 반도체 장치의 제조 방법은, 기재 위에 점착제층이 적층된 다이싱 테이프를 준비하는 공정과, 상기 다이싱 테이프의 상기 점착제층 위에 상기 반도체 이면용 필름을 붙여서, 다이싱 테이프 일체형 반도체 이면용 필름을 얻는 공정과, 상기 다이싱 테이프 일체형 반도체 이면용 필름 위에 반도체 웨이퍼의 이면을 점착하는 공정과, 상기 반도체 웨이퍼를 다이싱하는 공정과, 다이싱에 의해 얻어진 반도체 소자를 픽업하는 공정과, 상기 반도체 소자를 피착체 위에 플립 칩 접속하는 공정을 적어도 구비한다.
[실시예]
이하에, 본 발명의 적합한 실시예를 예시적으로 상세히 설명한다. 단, 이 실시예에 기재되어 있는 재료나 배합량 등은, 특별히 한정적인 기재가 없는 한은, 본 발명의 범위를 그것만으로 한정하는 취지는 아니다. 또한, '부'라고 하는 것은 중량부를 의미한다.
실시예 1 내지 23은, 제1 본 발명에 대응한다.
실시예 1 내지 5 및 실시예 13 내지 17은, 제2 본 발명 및 제3 본 발명에 대응한다.
실시예 6 내지 7 및 실시예 18 내지 20은, 제4 본 발명 및 제5 본 발명에 대응한다.
(실시예 1)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 A」라 하는 경우가 있음)를 제작하였다. 또한, 최외층에는, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 최외층의 수지 성분 전체에 대하여 30중량％ 함유시켰다. 또한, 본 실시예에 있어서, 최내층이란, 점착제층이 그 위에 형성되는 층을 말하고, 최외층이란, 점착제층이 형성되는 측과는 반대측의 층을 말한다.
다음으로, 냉각관, 질소 도입관, 온도계 및 교반 장치를 구비한 반응 용기에, 아크릴산 2-에틸헥실(이하, 「2EHA」라고 함) 88.8부, 아크릴산-2-히드록시에틸(이하, 「HEA」라고 함) 11.2부, 과산화 벤조일 0.2부 및 톨루엔 65부를 넣고, 질소 기류 중에서 61℃에서 6시간 중합 처리를 하고, 중량 평균 분자량 85만의 아크릴계 중합체 A를 얻었다. 2EHA와 HEA의 몰비는 100mol 대 20mol로 하였다.
이 아크릴계 중합체 A에 2-메타크릴로일옥시에틸이소시아네이트( 이하, 「MOI」라고 함) 12부(HEA에 대하여 80mo1％)를 첨가하여, 공기 기류 중에서 50℃에서 48시간, 부가 반응 처리를 하고, 아크릴계 중합체 A'를 얻었다.
다음으로, 아크릴계 중합체 A'100부에 대하여 폴리이소시아네이트 화합물(상품명 「코로네이트 L 」, 닛폰폴리우레탄(주) 제조) 8부 및 광중합 개시제(상품명 「이르가큐어 651」, 지바 스페셜티 케미컬사 제조) 5부를 첨가하여, 점착제 용액(「점착제 용액 A」라고 하는 경우가 있음)을 제작하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 A의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 A측에서 조사하고, 다이싱 필름(「다이싱 테이프 A」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
아크릴산 에틸-메틸 메타크릴레이트를 주성분으로 하는 아크릴산 에스테르계 중합체(상품명 「파라클론 W-197CM」 네가미코교(주) 제조): 100부에 대하여 에폭시 수지(상품명 「에피코트 1004」 JER(주) 제조): 113부, 페놀 수지(상품명 「미렉스 XLC-4L」 미츠이카가쿠(주) 제조): 121부, 구상 실리카(상품명 「SO-25R」 (주)애드마텍스 제조): 246부, 염료 1(상품명 「OIL GREEN 502」 오리엔트카가쿠코교(주) 제조): 5부, 염료 2(상품명 「OIL BLACK BS」 오리엔트카가쿠코교(주) 제조): 5부를 메틸에틸케톤에 용해하여, 고형분 농도가 23.6중량％가 되는 접착제 조성물 용액 A를 제조하였다.
접착제 조성물 용액 A를, 박리 라이러(세퍼레이터)로서 실리콘 이형 처리한 두께가 50㎛인 폴리에틸렌테레프탈레이트 필름을 포함하여 이루어지는 이형 처리 필름 위에 도포한 후, 130℃에서 2분간 건조시킴으로써, 두께(평균 두께) 20㎛의 접착 시트 A를 제작하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 A의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 A를 제작하였다.
(실시예 2)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 B」라고 하는 경우가 있음)를 제작하였다. 또한, 최외층에는, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 최외층의 수지 성분 전체에 대하여 25중량％ 함유시켰다.
점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 B의 최내층면에 접합하고고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 B측에서 조사하고, 다이싱 필름(「다이싱 테이프 B」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 B의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 B를 제작하였다.
(실시예 3)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 C」라 하는 경우가 있음)를 제작하였다. 또한, 최외층에는, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 최외층의 수지 성분 전체에 대하여 20중량％ 함유시켰다.
점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 C의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 C측에서 조사하고, 다이싱 필름(「다이싱 테이프 C」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 C의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 C를 제작하였다.
(실시예 4)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 D」라 하는 경우가 있음)를 제작하였다.
다음으로, 최외층 위에 대전 방지제층 형성용 용액 D를 도포한 후, 60℃에서 1분간 가열 건조하고, 두께 약 100㎚의 대전 방지제층을 형성하였다. 또한, 대전 방지제층 형성용 용액 D는, 대전 방지제로서 제품명: 세플지다(화합물명: 폴리티오펜)를 사용하고, 메틸에틸케톤(MEK) 용매에 1％의 농도로 분산하여 조정하였다.
이어서, 점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 D의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 D측에서 조사하고, 다이싱 필름(「다이싱 테이프 D」라 하는 경우가 있음)을 얻었다. 이 다이싱 테이프 D는, 기재의 최외층 위에 대전 방지제층이 형성되어 있다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 D의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 D를 제작하였다.
(실시예 5)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 E」라 하는 경우가 있음)를 제작하였다.
다음으로, 최외층 위에 대전 방지제층 형성용 용액 E를 도포한 후, 60℃에서 1분간 가열 건조하고, 두께 약 50㎚의 대전 방지제층을 형성하였다. 대전 방지제층 형성용 용액 E는, 대전 방지제로서 제품명: 세플지다(화합물명: 폴리티오펜)를 사용하고, MEK 용매에 1％의 농도로 분산하여 조정하였다.
이어서, 점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 E의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 E측에서 조사하고, 다이싱 필름(「다이싱 테이프 E」라 하는 경우가 있음)을 얻었다. 이 다이싱 테이프 E는, 기재의 최외층 위에 대전 방지제층이 형성되어 있다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 E의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 E를 제작하였다.
(실시예 6)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 F」라 하는 경우가 있음)를 제작하였다.
이어서, 점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 F의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 F측에서 조사하고, 다이싱 필름(「다이싱 테이프 F」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
아크릴산 에틸-메틸 메타크릴레이트를 주성분으로 하는 아크릴산 에스테르계 중합체(상품명 「파라클론 W-197CM」네가미코교(주) 제조): 100부에 대하여, 에폭시 수지(상품명 「에피코트 1004」 JER(주) 제조): 113부, 페놀 수지(상품명 「미렉스 XLC-4L」 미츠이카가쿠(주) 제조): 121부, 구상 실리카(상품명 「SO-25R」 (주)애드마텍스 제조): 246부, 염료 1(상품명 「OIL GREEN 502」 오리엔트카가쿠코교(주) 제조): 5부, 염료 2(상품명 「OIL BLACK BS」 오리엔트카가쿠코교(주) 제조): 5부, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 30중량％를 메틸에틸케톤에 용해하여, 고형분 농도가 23.6중량％(대전 방지제를 제외함)가 되는 접착제 조성물 용액 F를 제조하였다.
접착제 조성물 용액 F를, 박리 라이너(세퍼레이터)로서 실리콘 이형 처리한 두께가 50㎛인 폴리에틸렌테레프탈레이트 필름을 포함하여 이루어지는 이형 처리 필름 위에 도포한 후, 130℃에서 2분간 건조시킴으로써, 두께(평균 두께) 20㎛이며, 대전 방지제로서의 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여, 30중량％ 함유시킨 접착 시트 F를 제작하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 F를, 다이싱 테이프 F의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 F를 제작하였다.
(실시예 7)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 G」라 하는 경우가 있음)를 제작하였다.
이어서, 점착제 용액으로서, 상기 점착제 용액 A를 이용하였다.
상기에서 제조한 점착제 용액 A를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 G의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 G측에서 조사하고, 다이싱 필름(「다이싱 테이프 G」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
아크릴산 에틸-메틸메타크릴레이트를 주성분으로 하는 아크릴산 에스테르계 중합체(상품명 「파라클론 W-197CM」네가미코교(주) 제조): 100부에 대하여, 에폭시 수지(상품명 「에피코트 1004」 JER(주) 제조): 113부, 페놀 수지(상품명 「미렉스 XLC-4L」 미츠이카가쿠(주) 제조): 121부, 구상 실리카(상품명 「SO-25R」 (주)애드마텍스 제조): 246부, 염료 1(상품명 「OIL GREEN 502」 오리엔트카가쿠코교(주) 제조): 5부, 염료 2(상품명 「OIL BLACK BS」 오리엔트카가쿠코교(주) 제조): 5부, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 25중량％를 메틸에틸케톤에 용해하여, 고형분 농도가 23.6중량％(대전 방지제를 제외함)가 되는 접착제 조성물 용액 G를 제조하였다.
접착제 조성물 용액 G를, 박리 라이너(세퍼레이터)로서 실리콘 이형 처리한 두께가 50㎛인 폴리에틸렌테레프탈레이트 필름을 포함하여 이루어지는 이형 처리 필름 위에 도포한 후, 130℃에서 2분간 건조시킴으로써, 두께(평균 두께) 20㎛이며, 대전 방지제로서의 제품명: 페레스탓트(산요카세아사 제조)를 수지 성분 전체에 대하여 25중량％ 함유시킨 접착 시트 G를 제작하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 G를, 다이싱 테이프 G의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 G를 제작하였다.
(실시예 8)
<다이싱 테이프 일체형 접착 시트의 제작>
실시예 6에서 제작한 접착 시트 F를, 실시예 1에서 제작한 다이싱 테이프 A의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 H를 제작하였다.
(실시예 9)
<다이싱 테이프 일체형 접착 시트의 제작>
실시예 7에서 제작한 접착 시트 G를, 실시예 2에서 제작한 다이싱 테이프 B의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 I를 제작하였다.
(실시예 10)
<다이싱 테이프 일체형 접착 시트의 제작>
실시예 6에서 제작한 접착 시트 F를, 실시예 4에서 제작한 다이싱 테이프 D의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 J를 제작하였다.
(실시예 11)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 K」라 하는 경우가 있음)를 제작하였다.
다음으로, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 30중량％ 첨가한 것 이외에는, 상기 점착제 용액 A와 마찬가지로 하여, 점착제 용액 K를 조정하였다.
상기에서 제조한 점착제 용액 K를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 K의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 K측에서 조사하고, 다이싱 필름(「다이싱 테이프 K」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 K의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 K를 제작하였다.
(실시예 12)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 L」이라 하는 경우가 있음)를 제작하였다.
다음으로, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 25중량％ 첨가한 것 이외에는, 상기 점착제 용액 A와 마찬가지로 하여, 점착제 용액 L을 조정하였다.
상기에서 제조한 점착제 용액 L을, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 L의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 L측에서 조사하고, 다이싱 필름(「다이싱 테이프 L」이라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 L의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 L을 제작하였다.
(실시예 13)
기재의 최외층에 함유시키는 대전 방지제의 양을, 최외층의 수지 성분 전체에 대하여 5중량％로 변경한 것 이외에는, 실시예 1과 마찬가지로 하여 본 실시예 13에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 M이라 하였다.
(실시예 14)
기재의 최외층에 함유시키는 대전 방지제의 양을, 최외층의 수지 성분 전체에 대하여 10중량％로 변경한 것 이외에는, 실시예 1과 마찬가지로 하여 본 실시예 14에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 N이라 하였다.
(실시예 15)
기재의 최외층에 함유시키는 대전 방지제의 양을, 최외층의 수지 성분 전체에 대하여 50중량％로 변경한 것 이외에는, 실시예 1과 마찬가지로 하여 본 실시예 15에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 O라 하였다.
(실시예 16)
대전 방지제층의 두께를 약 20㎚가 되도록 형성한 것 이외에는, 실시예 4와 마찬가지로 하여 본 실시예 16에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 P라 하였다.
(실시예 17)
대전 방지제층의 두께를 약 150㎚로 되도록 형성한 것 이외에는, 실시예 4와 마찬가지로 하여 본 실시예 17에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 Q라 하였다.
(실시예 18)
접착 시트에 함유시키는 대전 방지제의 양을, 접착 시트의 수지 성분 전체에 대하여 5중량％로 한 것 이외에는, 실시예 6과 마찬가지로 하여 본 실시예 18에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 R이라 하였다.
(실시예 19)
접착 시트에 함유시키는 대전 방지제의 양을, 접착 시트의 수지 성분 전체에 대하여 10중량％로 한 것 이외에는, 실시예 6과 마찬가지로 하여 본 실시예 19에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 S라 하였다.
(실시예 20)
접착 시트에 함유시키는 대전 방지제의 양을, 접착 시트의 수지 성분 전체에 대하여 50중량％로 한 것 이외에는, 실시예 6과 마찬가지로 하여 본 실시예 20에 따른 다이싱 테이프 일체형 접착 시트를 제작하였다. 이것을, 다이싱 테이프 일체형 접착 시트 T라 하였다.
(실시예 21)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 U」라 하는 경우가 있음)를 제작하였다.
다음으로, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 5중량％ 첨가한 것 이외에는, 상기 점착제 용액 A와 마찬가지로 하여, 점착제 용액 U를 조정하였다.
상기에서 제조한 점착제 용액 U를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 U의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 U측에서 조사하고, 다이싱 필름(「다이싱 테이프 U」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 U의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 U를 제작하였다.
(실시예 22)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 V」라 하는 경우가 있음)를 제작하였다.
다음으로, 대전 방지제로서 제품명: 페레스탓트(산요카세이사 제조)를 수지 성분 전체에 대하여 10중량％ 첨가한 것 이외에는, 상기 점착제 용액 A와 마찬가지로 하여, 점착제 용액 V를 조정하였다.
상기에서 제조한 점착제 용액 V를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 V의 최내층면에 접합하고, 500C에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 V측에서 조사하고, 다이싱 필름(「다이싱 테이프 V」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 V의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 V를 제작하였다.
(실시예 23)
<다이싱 테이프의 제작>
우선, 3층 구조의 기재를 제작하였다. 최외층(두께: 20㎛, 폴리올레핀계 기재), 중간층(두께: 40㎛, 폴리올레핀계 기재) 및 최내층(두께: 40㎛, 폴리올레핀계 기재)이 이 순서로 적층된 기재(「적층 기재 W」라 하는 경우가 있음)를 제작하였다.
다음으로, 대전 방지제로서 제품명: 페레스탓트(산요 가세이사제)를 수지 성분 전체에 대하여 50중량％ 첨가한 것 이외에는, 상기 점착제 용액 A와 마찬가지로 하여, 점착제 용액 W를 조정하였다.
상기에서 제조한 점착제 용액 W를, PET 박리 라이너의 실리콘 처리를 실시한 면 위에 도포하고, 120℃에서 2분간 가열 가교하여, 두께 30㎛의 점착제층을 형성하였다. 계속해서, 상기 점착제층면에, 상기 적층 기재 W의 최내층면에 접합하고, 50℃에서 24시간 보존하였다. 그 후, 반도체 웨이퍼가 탑재되는 영역에만 자외선 조사 장치(닛토세이키사(상품명, UM-810) 제조)를 이용하여, 300mJ/㎠의 자외선을 상기 적층 기재 W측에서 조사하고, 다이싱 필름(「다이싱 테이프 W」라 하는 경우가 있음)을 얻었다.
<접착 시트의 제작>
접착 시트로서, 실시예 1과 동일한 접착 시트 A를 이용하였다.
<다이싱 테이프 일체형 접착 시트의 제작>
접착 시트 A를, 다이싱 테이프 W의 점착제층 위에, 핸드 롤러를 이용하여 접합하고, 다이싱 테이프 일체형 접착 시트 W를 제작하였다.
<박리 대전압의 측정>
미리 제전해 둔 아크릴판(두께: 1㎜, 폭: 70㎜, 길이: 100㎜)에, 다이싱 테이프 일체형 접착 시트를 접합하였다. 접합에는, 핸드 롤러를 이용하고, 양면 테이프를 개재하여 아크릴판과 다이싱 테이프 일체형 접착 시트의 기재가 대향하도록 행하였다.
23℃, 50％ RH의 환경 하에 하루 방치한 후, 소정의 위치에 샘플을 세트하였다(도 2 참조). 접착 시트의 단부를 자동 권취기에 고정하고, 박리 각도 150°, 박리 속도 10m/min이 되도록 박리하였다. 이때에 발생하는 점착제층측의 면의 전위를 소정의 위치에 고정해 있는 전위 측정기(카스가덴키사 제조, KSD-0103)로 측정하였다. 측정은, 23℃, 50％ RH의 환경 하에서 행하였다. 그 결과를 표 1에 나타낸다.
<박리력의 측정>
다이싱 테이프 일체형 접착 시트로부터, 길이 100㎜, 폭 20㎜의 직사각형의 시험편을 잘라내었다. 그 시험편을 SUS판에 덧댄 후, 박리 시험기(상품명 「오토그래프 AGS-J」 시마즈세이사쿠쇼사 제조)를 이용하여, 온도 23℃의 조건 하에서, 박리 각도: 90°, 인장 속도: 300㎜/min의 조건으로, 접착 시트를 다이싱 테이프로부터(즉, 다이싱 테이프의 점착제층으로부터) 박리하여(접착 시트와 다이싱 테이프의 점착제층과의 계면에서 박리시켜서), 이 박리하였을 때의 하중의 최대 하중(측정 초기의 피크 톱을 제외한 하중의 최댓값)을 측정하고, 이 최대 하중을 접착 시트와 다이싱 테이프의 점착제층 사이의 박리력(다이싱 테이프의 점착제층의 접착 시트에 대한 접착력)(접착력; N/20㎜ 폭)으로서 구하였다. 그 결과를 표 1에 나타낸다.
<표면 고유 저항값의 측정>
실시예 1-5 및 13-17에 대해서는, 다이싱 테이프 최외층측의 표면, 실시예 6, 7 및 18-20에 대해서는, 접착 시트의 다이싱 테이프와 접촉하는 측의 면의 표면, 실시예 8, 9, 10에 대해서는, 다이싱 테이프 최외층, 웨이퍼 이면 보호 필름의 다이싱 테이프와 접촉하는 측의 표면, 실시예 11, 12 및 21-23에 대해서는, 다이싱 테이프의 점착제층 표면의 표면 고유 저항을 측정하였다. 또한, 표면 고유 저항은, (주)어드밴테스트사 제조 하이메그옴미터 TR-8601의 초고저항 측정용 시료 상자 TR-42를 이용하여, 23℃, 60％ RH의 조건 하에서, 100V의 직류 전압을 1분간 인가하여 측정하였다. 그 결과를 표 1에 나타낸다.
Figure 112013092327719-pat00001
1, 10, 20: 다이싱 테이프 일체형 반도체 이면용 필름
2: 플립 칩형 반도체 이면용 필름(반도체 이면용 필름)
3: 다이싱 테이프
31: 기재
32: 점착제층
33: 반도체 웨이퍼의 점착 부분에 대응하는 부분
35, 36: 대전 방지제층
4: 반도체 웨이퍼
5: 반도체 칩
51: 반도체 칩(5)의 회로면측에 형성되어 있는 범프
6: 피착체
61: 피착체(6)의 접속 패드에 피착된 접합용 도전재
100: 아크릴판 샘플
102: 샘플 고정대

Claims (9)

  1. 기재 위에 점착제층이 적층된 다이싱 테이프와, 상기 점착제층 위에 형성된 접착 시트를 갖는 다이싱 테이프 일체형 접착 시트이며,
    상기 기재가 다층 구조를 갖고 있으며, 상기 다층 구조의 기재 중, 상기 점착제층과는 반대측의 최외층에만 고분자형 대전 방지제가 함유되어 있고,
    박리 속도 10m/분, 박리 각도 150°에서의 박리 시험에 있어서의, 상기 점착제층과 상기 접착 시트의 박리력이 0.02 내지 0.5N/20㎜이며,
    상기 박리 시험에 의한 조건에 따라 상기 점착제층과 상기 접착 시트를 박리하였을 때의 박리 대전압의 절댓값이 0.5㎸ 이하인 것을 특징으로 하는 다이싱 테이프 일체형 접착 시트.
  2. 제1항에 있어서, 상기 접착 시트가 피착체 위에 플립 칩 접속된 반도체 소자의 이면에 형성하기 위한 플립 칩형 반도체 이면용 필름인 것을 특징으로 하는 다이싱 테이프 일체형 접착 시트.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서, 상기 기재 중 적어도 한쪽의 면 위에, 대전 방지제를 함유하는 대전 방지제층이 형성되어 있는 것을 특징으로 하는 다이싱 테이프 일체형 접착 시트.
  6. 제1항에 있어서, 상기 점착제층에 대전 방지제가 함유되어 있는 것을 특징으로 하는 다이싱 테이프 일체형 접착 시트.
  7. 제1항에 있어서, 상기 접착 시트에 대전 방지제가 함유되어 있는 것을 특징으로 하는 다이싱 테이프 일체형 접착 시트.
  8. 제1항, 제2항 및 제5항 내지 제7항 중 어느 한 항에 기재된 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법이며,
    상기 다이싱 테이프 일체형 접착 시트에 있어서의 접착 시트 위에 반도체 웨이퍼를 점착하는 공정과,
    상기 반도체 웨이퍼를 다이싱하여 반도체 소자를 형성하는 공정과,
    상기 반도체 소자를 상기 접착 시트와 함께, 다이싱 테이프의 점착제층으로부터 픽업하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항, 제2항 및 제5항 내지 제7항 중 어느 한 항에 기재된 다이싱 테이프 일체형 접착 시트를 이용하여 제조된 것을 특징으로 하는 반도체 장치.
KR1020130121712A 2012-12-10 2013-10-14 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치 KR102108102B1 (ko)

Applications Claiming Priority (20)

Application Number Priority Date Filing Date Title
JP2012269591 2012-12-10
JPJP-P-2012-269591 2012-12-10
JPJP-P-2012-269586 2012-12-10
JP2012269596 2012-12-10
JPJP-P-2012-269592 2012-12-10
JP2012269592 2012-12-10
JP2012269586 2012-12-10
JPJP-P-2012-269596 2012-12-10
JP2012269585 2012-12-10
JPJP-P-2012-269585 2012-12-10
JPJP-P-2013-088568 2013-04-19
JPJP-P-2013-088564 2013-04-19
JP2013088566A JP6129629B2 (ja) 2012-12-10 2013-04-19 ダイシングテープ一体型接着シート、及び、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法
JP2013088565A JP2014135468A (ja) 2012-12-10 2013-04-19 ダイシングテープ一体型接着シート、及び、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法
JP2013088567A JP6297786B2 (ja) 2012-12-10 2013-04-19 接着シート、ダイシングテープ一体型接着シート、半導体装置の製造方法、及び、半導体装置
JP2013088568A JP2014135469A (ja) 2012-12-10 2013-04-19 接着シート、ダイシングテープ一体型接着シート、半導体装置の製造方法、及び、半導体装置
JP2013088564A JP6077922B2 (ja) 2012-12-10 2013-04-19 ダイシングテープ一体型接着シート、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法、及び、半導体装置
JPJP-P-2013-088567 2013-04-19
JPJP-P-2013-088566 2013-04-19
JPJP-P-2013-088565 2013-04-19

Publications (2)

Publication Number Publication Date
KR20140074816A KR20140074816A (ko) 2014-06-18
KR102108102B1 true KR102108102B1 (ko) 2020-05-11

Family

ID=50881367

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130121712A KR102108102B1 (ko) 2012-12-10 2013-10-14 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치

Country Status (3)

Country Link
US (1) US20140162434A1 (ko)
KR (1) KR102108102B1 (ko)
CN (1) CN103865416A (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105492558B (zh) * 2013-08-30 2019-03-22 琳得科株式会社 半导体加工用片材
KR101602782B1 (ko) * 2014-07-03 2016-03-11 주식회사 이오테크닉스 웨이퍼 마킹 방법
JP6549902B2 (ja) * 2015-05-27 2019-07-24 日東電工株式会社 ダイシングダイボンドフィルム、半導体装置の製造方法および半導体装置
JP6530242B2 (ja) * 2015-06-01 2019-06-12 日東電工株式会社 半導体裏面用フィルム及びその用途
JP6589766B2 (ja) 2015-08-18 2019-10-16 信越化学工業株式会社 ウエハ加工用接着材、ウエハ積層体及び薄型ウエハの製造方法
WO2017169896A1 (ja) * 2016-03-30 2017-10-05 三井化学東セロ株式会社 半導体装置の製造方法
US10515839B2 (en) 2016-07-26 2019-12-24 Mitsui Chemicals Tohcello, Inc. Method for manufacturing semiconductor device
KR102175717B1 (ko) 2017-12-14 2020-11-06 주식회사 엘지화학 다이싱 다이 본딩 필름
WO2019117428A1 (ko) * 2017-12-14 2019-06-20 주식회사 엘지화학 다이싱 다이 본딩 필름
JP7219006B2 (ja) * 2018-02-27 2023-02-07 日東電工株式会社 透明導電性フィルム積層体および透明導電性フィルムの製造方法
JP7042667B2 (ja) * 2018-03-28 2022-03-28 古河電気工業株式会社 半導体チップの製造方法
WO2019220599A1 (ja) * 2018-05-17 2019-11-21 日立化成株式会社 ダイシング・ダイボンディング一体型フィルム及びその製造方法、並びに、半導体装置の製造方法
KR102563869B1 (ko) * 2018-06-05 2023-08-04 (주)이녹스첨단소재 대전방지 다이 어태치 필름, 이의 제조방법 및 이를 이용한 웨이퍼 다이싱 공정
JP7159633B2 (ja) * 2018-06-15 2022-10-25 昭和電工マテリアルズ株式会社 ダイシング・ダイボンディング一体型フィルム及びこれに用いる粘着フィルム
JP2022109631A (ja) * 2021-01-15 2022-07-28 日東電工株式会社 半導体素子保護用粘着シート
CN117264548A (zh) * 2022-06-15 2023-12-22 南亚塑胶工业股份有限公司 保护胶带及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499957B2 (ja) 1995-03-10 2004-02-23 リンテック株式会社 帯電防止粘着シート
US20050139973A1 (en) * 2003-12-26 2005-06-30 Takeshi Matsumura Dicing die-bonding film
US20070281152A1 (en) 2006-06-02 2007-12-06 Nitto Denko Corporation Pressure-sensitive adhesive sheet for dicing and method for processing processed material using the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4247956B2 (ja) * 2001-07-04 2009-04-02 古河電気工業株式会社 帯電防止ダイシングテープ
JP2003306654A (ja) * 2002-04-16 2003-10-31 Furukawa Electric Co Ltd:The 放射線硬化型粘着テープ
JP5681375B2 (ja) 2010-04-20 2015-03-04 日東電工株式会社 半導体装置の製造方法、及び、フリップチップ型半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3499957B2 (ja) 1995-03-10 2004-02-23 リンテック株式会社 帯電防止粘着シート
US20050139973A1 (en) * 2003-12-26 2005-06-30 Takeshi Matsumura Dicing die-bonding film
US20070281152A1 (en) 2006-06-02 2007-12-06 Nitto Denko Corporation Pressure-sensitive adhesive sheet for dicing and method for processing processed material using the same

Also Published As

Publication number Publication date
US20140162434A1 (en) 2014-06-12
KR20140074816A (ko) 2014-06-18
CN103865416A (zh) 2014-06-18

Similar Documents

Publication Publication Date Title
KR102108102B1 (ko) 다이싱 테이프 일체형 접착 시트, 다이싱 테이프 일체형 접착 시트를 이용한 반도체 장치의 제조 방법 및 반도체 장치
KR101920083B1 (ko) 반도체 장치용 접착 필름, 플립 칩형 반도체 이면용 필름 및 다이싱 테이프 일체형 반도체 이면용 필름
JP5048815B2 (ja) フリップチップ型半導体裏面用フィルム、及び、ダイシングテープ一体型半導体裏面用フィルム
WO2011132648A1 (ja) フリップチップ型半導体裏面用フィルム、ダイシングテープ一体型半導体裏面用フィルム、半導体装置の製造方法、及び、フリップチップ型半導体装置
JP5465284B2 (ja) フリップチップ型半導体裏面用フィルム、及び、ダイシングテープ一体型半導体裏面用フィルム
TWI530544B (zh) Cutting tape One type semiconductor back film
JP5528936B2 (ja) フリップチップ型半導体裏面用フィルム
TW201704409A (zh) 半導體背面用膜及其用途
TWI639672B (zh) Binder for manufacturing a semiconductor device, dicing tape integrated type back sheet, semiconductor device, and method of manufacturing the same
JP6322317B2 (ja) ダイシングテープ一体型接着シート、半導体装置の製造方法、及び、半導体装置
JP6129629B2 (ja) ダイシングテープ一体型接着シート、及び、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法
JP6077922B2 (ja) ダイシングテープ一体型接着シート、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法、及び、半導体装置
JP2014135469A (ja) 接着シート、ダイシングテープ一体型接着シート、半導体装置の製造方法、及び、半導体装置
JP5479991B2 (ja) フリップチップ型半導体裏面用フィルム
KR101518095B1 (ko) 플립 칩형 반도체 이면용 필름, 다이싱 테이프 일체형 반도체 이면용 필름, 반도체 장치의 제조 방법 및 플립 칩형 반도체 장치
TWI615453B (zh) 切晶帶一體型接著片材、使用切晶帶一體型接著片材之半導體裝置之製造方法、及半導體裝置
JP2014135468A (ja) ダイシングテープ一体型接着シート、及び、ダイシングテープ一体型接着シートを用いた半導体装置の製造方法
JP5681375B2 (ja) 半導体装置の製造方法、及び、フリップチップ型半導体装置
JP5550108B2 (ja) フリップチップ型半導体裏面用フィルム
JP5479992B2 (ja) フリップチップ型半導体裏面用フィルム
JP5813928B2 (ja) フリップチップ型半導体裏面用フィルム
JP5681376B2 (ja) 半導体装置の製造方法、及び、フリップチップ型半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right