KR102090926B1 - 임베디드 타입 다층인쇄회로기판 제조 방법 - Google Patents

임베디드 타입 다층인쇄회로기판 제조 방법 Download PDF

Info

Publication number
KR102090926B1
KR102090926B1 KR1020180017113A KR20180017113A KR102090926B1 KR 102090926 B1 KR102090926 B1 KR 102090926B1 KR 1020180017113 A KR1020180017113 A KR 1020180017113A KR 20180017113 A KR20180017113 A KR 20180017113A KR 102090926 B1 KR102090926 B1 KR 102090926B1
Authority
KR
South Korea
Prior art keywords
insulator
circuit pattern
conductor
circuit
forming
Prior art date
Application number
KR1020180017113A
Other languages
English (en)
Other versions
KR20190097550A (ko
Inventor
김범석
김규민
박대수
윤재준
조영내
Original Assignee
주식회사 티엘비
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 티엘비 filed Critical 주식회사 티엘비
Priority to KR1020180017113A priority Critical patent/KR102090926B1/ko
Publication of KR20190097550A publication Critical patent/KR20190097550A/ko
Application granted granted Critical
Publication of KR102090926B1 publication Critical patent/KR102090926B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
    • H05K3/061—Etching masks
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/12—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using thick film techniques, e.g. printing techniques to apply the conductive material or similar techniques for applying conductive paste or ink patterns
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명에 따른 임베디드 타입 다층인쇄회로기판 제조 방법은, 중앙절연체와 그 양면에 각각 제 1 분리제거전도체와 제 2 분리제거전도체가 형성된 리무빙코어층을 형성하는 단계와, 상기 리무빙코어층의 양면에 각각 제 1 에칭제거전도체와 제 2 에칭제거전도체를 형성하는 단계와, 상기 제 1 에칭제거전도체와 제 2 에칭제거전도체에 각각 제 1 회로패턴과 제 n 회로패턴을 형성하는 단계와, 상기 제 1 회로패턴 위에 제 1 상부절연체를 배치시키고 제 n 회로패턴 하부에 제 1 하부절연체를 배치시키는 단계와, 상기 제 1 상부절연체 상에 제 2 회로패턴과 제 2 상부절연체를 배치시키는 단계와, 상기 제 1 하부절연체 하부에 n-1 회로패턴과 제 2 하부절연체를 배치시키는 단계와, 상기 제 2 상부절연체 상부에 제 3 회로패턴을 배치시키고, 이후 그 상부에 절연체와 회로패턴을 교대로 배치시키되 최상부에 제 n/2 전도체를 배치시키는 단계와, 상기 제 2 하부절연체 하부에 n-2 회로패턴을 배치시키고, 이후 그 하부에 절연체와 회로패턴을 교대로 배치시키되 최하부에 n/2 + 1 전도체를 배치시키는 단계와, 상기 n/2 전도체에 n/2 회로패턴을 형성하고, n/2 + 1 전도체에 n/2 + 1 회로패턴을 형성하여 상부회로부와 하부회로부를 형성하는 단계와, 상기 리무빙코어층을 제거하는 단계와, 상기 상부회로부와 하부회로부를 뒤집는 단계와, 상기 상부회로부와 하부회로부 사이에 중간절연체를 배치시키는 단계와, 상기 제 1 에칭제거전도체와 제 2 에칭제거전도체를 제거하는 단계를 포함한다.

Description

임베디드 타입 다층인쇄회로기판 제조 방법{METHOD FOR MULTILAYER PCB OF EMBEDDED TRACE PCB TYPE}
본 발명은 다층인쇄회로기판 제조 방법에 관한 것으로서, 보다 상세하게는 임베디드 형태로 회로 제작이 가능하여 정밀제작이 용이하게 되고, 전기적 특성(Electrical property)이 향상되어, 노이즈가 감소될 뿐만 아니라, 표면효과(Skin Effect)의 보정이 용이하고, 임피던스 컨트롤이 향상되도록 구성되는 임베디드 타입 다중인쇄회로기판의 제조 방법에 관한 발명이다.
최근 전자제품 관련 기술의 경우, 다기능화 및 고속화 추세로 진행되고 있으며, 이러한 추세에 대응하기 위해 반도체칩 제조 기술 역시 빠른 속도로 발전하고 있다.
특히 완성된 전자제품의 경박단소(輕薄短小)화를 위해 적용되는 인쇄회로기판(PCB)의 두께 역시 감소되고 있으며, 동일한 두께의 인쇄회로기판 내에 보다 많은 회로층들을 구성한 다층인쇄회로기판에 관련된 기술들이 연구 활발하게 진행되고 있다.
전술한 바와 같이 통상적으로 다층인쇄회로기판은 에폭시 수지를 유리섬유에 함침시켜 형성되는 프리프레그(Prepreg;절연체)와 그의 표면에 형성되는 동박(cu;구리) 회로를 포함하는 인쇄회로기판을 복수 매 적층한 상태에서 가열 압착함으로써 형성할 수 있다.
이와 같은 다층회로 사이의 층간 접속을 위해서는, 도1 과 도2 에 도시되는 바와 같이, 기판들을 적층한 후에 적층된 기판 전체를 관통하는 홀(130)을 형성한 상태에서, 상기 홀(130) 내벽을 동도금하고 절연물질(150)을 충진함으로써 층간 전기적 접속을 이룬다.
이후, 외층(110, 120) 기판의 동박(115, 122)를 에칭함으로서 외층의 동박회로를 형성한다.
그런데, 전술한 종래기술의 경우 최외층 절연체 상에 배치된 동박에 대한 에칭을 통해 회로를 형성하므로, 절연체로부터 회로 형성 동박이 돌출 형성된다.
따라서, 동일한 기판 두께에 대해 절연체의 두께를 증대시키는 것에 한계로 작용되며, 절연체의 두께가 작은 경우 기판의 기계적 강성 증대에 한계로 작용된다.
또한, 절연체로부터 최외층 동박회로가 돌출 형성되므로, 고주파 대역에서 표면효과에 의한 신호 혼선 또는 교란이 발생되는 문제가 있다.
대한민국공개특허공보 제2007-0050253호 (2007.05.15)
본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 회로 형성 동박이 절연체 내부로 침잠되는 임베디드 형태로 회로 제작이 가능하여 동일한 기판 두께에 대해 절연체의 두께를 증대시킬 수 있도록 구성되는 임베디드 타입 다층인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 정밀한 회로 제작이 용이하게 되고, 전기적 특성(Electrical property)이 향상되어, 노이즈가 감소될 뿐만 아니라, 표면효과(Skin Effect)의 보정이 용이하고, 임피던스 컨트롤이 향상되도록 구성되는 임베디드 타입 다층인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은, 동일한 회로 두께에 비해 높은 강성을 가지며, 우수한 표면평탄도를 가지게 되므로, 높은 접착강도와 향상된 휨특성을 구비하게 되어, 결과적으로 기계적 내구성이 매우 우수하도록 구성되는 임베디드 타입 다층인쇄회로기판 제조방법을 제공하는 것이다.
본 발명의 목적은 이상에서 언급한 목적들에 의해 제한되는 것은 아니며, 본 발명의 또 다른 목적들은 아래의 기재들에 의해 더욱 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명에 따른 임베디드 타입 다층인쇄회로기판 제조 방법은, 중앙절연체와 그 양면에 각각 제 1 분리제거전도체와 제 2 분리제거전도체가 형성된 리무빙코어층을 형성하는 단계와, 상기 리무빙코어층의 양면에 각각 제 1 에칭제거전도체와 제 2 에칭제거전도체를 형성하는 단계와, 상기 제 1 에칭제거전도체와 제 2 에칭제거전도체에 각각 제 1 회로패턴과 제 n 회로패턴을 형성하는 단계와, 상기 제 1 회로패턴 위에 제 1 상부절연체를 배치시키고 제 n 회로패턴 하부에 제 1 하부절연체를 배치시키는 단계와, 상기 제 1 상부절연체 상에 제 2 회로패턴과 제 2 상부절연체를 배치시키는 단계와, 상기 제 1 하부절연체 하부에 n-1 회로패턴과 제 2 하부절연체를 배치시키는 단계와, 상기 제 2 상부절연체 상부에 제 3 회로패턴을 배치시키고, 이후 그 상부에 절연체와 회로패턴을 교대로 배치시키되 최상부에 제 n/2 전도체를 배치시키는 단계와, 상기 제 2 하부절연체 하부에 n-2 회로패턴을 배치시키고, 이후 그 하부에 절연체와 회로패턴을 교대로 배치시키되 최하부에 n/2 + 1 전도체를 배치시키는 단계와, 상기 n/2 전도체에 n/2 회로패턴을 형성하고, n/2 + 1 전도체에 n/2 + 1 회로패턴을 형성하여 상부회로부와 하부회로부를 형성하는 단계와, 상기 리무빙코어층을 제거하는 단계와, 상기 상부회로부와 하부회로부 사이에 중간절연체를 배치시키고 상기 상부회로부와 하부회로부를 뒤집어 적층하는 단계와, 상기 제 1 에칭제거전도체와 제 2 에칭제거전도체를 제거하는 단계를 포함한다.
바람직하게는, 상기 제 1 분리제거전도체와 제 2 분리제거전도체는 동박으로 구성되며, 15㎛ 내지 20 ㎛ 두께로 형성된다.
그리고, 상기 제 1 에칭제거전도체와 제 2 에칭제거전도체는 동박으로 구성되며, 1.5 ㎛ 내지 3 ㎛ 두께로 형성될 수 있다.
또한, 상기 제 1 회로패턴과 제 n 회로패턴은 패턴도금 방식으로 형성될 수 있다.
그리고, 상기 제 1 회로패턴과 제 n 회로패턴은 프린팅 방식으로 형성될 수 있다.
한편, 상기 상부회로부와 하부회로부 중의 어느 하나에 관통공을 형성하는 단계를 포함할 수 있다.
또한, 상기 관통공 내부에 도금층을 형성하는 단계를 포함할 수 있다.
그리고, 상기 상부회로부와 하부회로부 중의 어느 하나의 표면에 드라이필름을 배치시키고 노광 및 현상하는 단계를 포함할 수 있다.
바람직하게는, 상기 도금층을 에칭하는 단계를 추가로 포함한다.
본 발명에 의하면, 임베디드 형태로 회로 제작이 가능하여 정밀제작이 용이하게 되고, 전기적 특성(Electrical property)이 향상되어, 노이즈가 감소될 뿐만 아니라, 표면효과(Skin Effect)의 보정이 용이하고, 임피던스 컨트롤이 향상되도록 하는 효과를 가진다.
또한, 본 발명에 의하면, 동일한 회로 두께에 비해 상대적으로 절연체 두께를 증대시킬 수 있고, 높은 강성도를 가질 뿐만 아니라, 우수한 표면평탄도를 가지게 되므로, 높은 접착강도 및 향상된 휨특성을 구비하게 되어, 결과적으로 기계적 내구성이 매우 우수한 효과를 가진다.
본 발명의 효과는 이상에서 언급한 효과들에 의해 제한되는 것은 아니며, 본 발명의 또 다른 효과들은 아래의 기재들에 의해 더욱 명확하게 이해될 수 있을 것이다.
첨부의 하기 도면들은, 발명의 상세한 설명과 함께 본 발명의 기술적 사상을 이해시키기 위한 것이므로, 본 발명은 하기 도면에 도시된 사항에 한정 해석되어서는 아니 된다.
도 1은 종래 다층인쇄회로기판에서 층간 접속을 위해 관통홀을 형성한 상태를 도여주는 단면도이다.
도 2 본 발명의 실시예에 따른 임베디드 타입 다층인쇄회로기판 제조 방법의 순서도이며,
도 3 은 리무빙 코어층에 에칭제거전도체를 형성하는 과정을 나타내는 도면이며,
도 4 는 회로패턴 형성과 절연체 배치 과정을 나타내는 도면이며,
도 5 는 상/하부회로부를 형성하는 과정을 나타내는 도면이며,
도 6 은 다층인쇄회로기판에 관통공을 형성하고, 표면에 드라이필름을 배치한 상태를 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 구성을 상세히 설명하기로 한다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어는 사전적인 의미로 한정 해석되어서는 아니되며, 발명자는 자신의 발명을 최선의 방법으로 설명하기 위해 용어의 개념을 적절히 정의할 수 있다는 원칙에 입각하여, 본 발명의 기술적 사상에 부합되는 의미와 개념으로 해석되어야 한다.
따라서, 본 명세서에 기재된 실시예 및 도면에 도시된 구성은 본 발명의 바람직한 실시예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 표현하는 것은 아니므로, 본 출원 시점에 있어 이들을 대체할 수 있는 다양한 균등물과 변형예들이 존재할 수 있음을 이해하여야 한다.
도 2 는 본 발명의 실시예에 따른 임베디드 타입 다층인쇄회로기판 제조 방법의 순서도이며, 도 3 은 리무빙 코어층에 에칭제거전도체를 형성하는 과정을 나타내는 도면이며, 도 4 는 회로패턴 형성과 절연체 배치 과정을 나타내는 도면이며, 도 5 는 상/하부회로부를 형성하는 과정을 나타내는 도면이며, 도 6 은 다층인쇄회로기판에 관통공을 형성하고, 표면에 드라이필름을 배치한 상태를 나타내는 도면이다.
도 2 내지 6 을 참조하면, 본 발명에 따른 임베디드 타입 다층인쇄회로기판 제조 방법은, 중앙절연체(2)와 그 양면에 각각 제 1 분리제거전도체(4)와 제 2 분리제거전도체(6)가 형성된 리무빙코어층(10)을 형성하는 단계(단계 10)와, 상기 리무빙코어층(10)의 양면에 각각 제 1 에칭제거전도체(12)와 제 2 에칭제거전도체(14)를 형성하는 단계(단계 20)와, 상기 제 1 에칭제거전도체(12)와 제 2 에칭제거전도체(14)에 각각 제 1 회로패턴(16)과 제 n 회로패턴(18, 12번째 회로층)을 형성하는 단계(단계 30)와, 상기 제 1 회로패턴(16) 위에 제 1 상부절연체(22)를 배치시키고 제 n 회로패턴(18) 하부에 제 1 하부절연체(24)를 배치시키는 단계(단계 40)와, 상기 제 1 상부절연체(22) 상에 제 2 회로패턴(26)과 제 2 상부절연체(32)를 배치시키는 단계와, 상기 제 1 하부절연체(24) 하부에 n-1 회로패턴(28)과 제 2 하부절연체(34)를 배치시키는 단계와, 상기 제 2 상부절연체(32) 상부에 제 3 회로패턴(36)을 배치시키고, 이후 그 상부에 절연체와 회로패턴을 교대로 배치시키되 최상부에 제 n/2 전도체(66)를 배치시키는 단계와, 상기 제 2 하부절연체(34) 하부에 n-2 회로패턴(38)을 배치시키고, 이후 그 하부에 절연체와 회로패턴을 교대로 배치시키되 최하부에 n/2 + 1 전도체(68)를 배치시키는 단계와, 상기 n/2 전도체(66)에 n/2 회로패턴을 형성하고, n/2 + 1 전도체(68)에 n/2 + 1 회로패턴을 형성하여 상부회로부(72)와 하부회로부(74)를 형성하는 단계와, 상기 리무빙코어층(10)을 제거하는 단계(단계 60)와, 상기 상부회로부와 하부회로부 사이에 중간절연체(75)를 배치시키고 상기 상부회로부(72)와 하부회로부(74)를 뒤집어 적층하는 단계(단계 70)와, 상기 제 1 에칭제거전도체(12)와 제 2 에칭제거전도체(14)를 제거하는 단계(단계80)를 포함한다.
상기 중앙절연체(2)는 기판을 형성하기 위한 통상적인 절연체일 수 있으며, 구체적으로 유리섬유와 같은 보강기재에 에폭시 수지와 같은 고분자 수지를 함침시켜 형성될 수 있다.
이때, 상기 보강기재로서는 유리 섬유 직물, 유리 섬유 부직포, 탄소 섬유 직물, 또는 유기고분자 섬유 직물 등이 이용될 수도 있다.
또한, 상기 중앙절연체(2)를 형성하기 위한 고분자 수지에는 유전율, 열팽창율 및 경화에 소요되는 시간을 조절하기 위한 경화제 등의 첨가제가 선택적으로 혼합될 수도 있다.
상기와 같은 특성 조절을 위해 고분자 수지에 혼합되는 첨가제로서는 실리카, 수산화 알미늄, 탄산칼슘과 같은 무기필러 및 경화 에폭시, 가교 아크릴 등의 유기 필러 등이 채용될 수도 있다.
그리고, 제1 및 제2 분리제거전도체(4, 6)는 중앙절연체(2)의 양면에 각각 적층된 것이며, 바람직하게는 동박으로 이루어지고, 15 내지 20 ㎛ 두께로 형성됨에 따라 추후 리무빙코어층(10)의 원활한 제거가 가능하게 된다.
더불어, 상기 제1 및 제2 에칭제거전도체(12, 14)역시 동박으로 이루어지며, 바람직하게는 상기 리무빙코어층(10)의 양면에 접착제에 의해 접착되고, 1.5 내지 3 ㎛ 두께로 형성되어 이후 소프트 에칭 방식에 의해 원활하게 제거될 수 있다.
그리고, 상기 제1 및 제2 에칭제거전도체(12, 14) 상에 패턴도금 또는 프린팅 방식을 이용해 제1 회로패턴(16, 제 1 회로층 구성)과 제 n 회로패턴(18, 예를 들어 제 12 회로패턴 구성)을 형성한다.(단계 30)
설명의 편의를 위해, 도면에는 총 12 개 층의 회로 패턴들이 적층되는 다층인쇄회로기판이 도시되었으나, 본 발명의 사상은 이에 한정되는 것은 아니다.
또한, 상기 제 1 회로패턴(16) 위에 제 1 상부절연체(22)를 배치시키고 제 n 회로패턴(18, 제 12 회로패턴) 하부에는 제 1 하부절연체(24)를 배치시킨다.(단계 40)
이후, 상기 제 1 상부절연체(22) 상에 제 2 회로패턴(26, 제 2 번째 회로패턴)과 제 2 상부절연체(32)를 배치시키고, 상기 제 1 하부절연체(24) 하부에 n-1 회로패턴(28, 예를 들어 제 11 번째 회로패턴)과 제 2 하부절연체(34)를 배치시킨다.
그리고, 상기 제 2 상부절연체(32) 상부에 제 3 회로패턴(36, 제 3 회로패턴)을 배치시키고, 이후 그 상부에 다시 절연체(42)를 배치시킨다.
상기 회로패턴으로서는 에칭 또는 패턴도금에 의해 형성되는 특정 형상의 회로패턴과, 통전을 위해 형상이 형성되지 않은 상태 즉 동박 상태의 회로패턴을 포함하는 넓은 개념이므로, 상기 제 2 회로패턴(26)과 제 4 회로패턴(46) 등은 아직 회로가 형성되지 않은 동박 상태로 도면에 도시되었으나, 이에 한정되는 것은 아니며 제 3 회로패턴(36) 및 제 5 회로패턴(56)과 같이 특정 형상으로 형성된 회로패턴으로 형성될 수도 있다.
상기 제 2 회로패턴(26)과 제 2 상부절연체(32) 및 제 3 회로패턴(36)을 예로 들면, 상기 두 회로패턴(26, 36)들과 제 2 상부절연체(32)는 절연체(32)의 양면에 동박 회로패턴(26, 36)들이 형성된 단일 PCB 기판으로 구성될 수도 있다.
즉, 양면에 회로패턴이 형성된 단일 PCB 기판들을 절연체(22, 24, 42, 48, 62, 64)를 매개로 하여 적층함으로써 본 발명에 따른 다층인쇄회로기판을 형성할 수도 있다.
또한, 상기 절연체(42) 위에는 제 4 회로패턴(46, 제 4 회로패턴)을 배치시키고, 그 상부에 다시 절연체(52)를 배치시킨다.
그리고, 상기 절연체(52) 상에 제 5 회로패턴(56)을 배치시키고, 그 상부에 다시 절연체(62)를 배치시킨다.
이러한 과정에 의해, 최상부에는 바람직하게는 동박으로 구성되는 제 n/2 전도체(66, 제 6 회로패턴)를 배치시킨다.
한편, 상기 제 2 하부절연체(34) 하부에 n-2 회로패턴(38, 제 10 회로층)을 배치시키고, 그 하부에 다시 절연체(44)를 배치시킨다.
그리고, 상기 절연체(44) 하부에 제 9 회로패턴(48)을 배치시키고, 그 아래에 다시 절연체(54)를 배치시킨다.
또한, 상기 절연체(54) 하부에 제 8 회로패턴(58)을 배치시키고, 그 아래에 다시 절연체(64)를 배치시킨다.
이러한 과정을 통해 최하부에는 n/2 + 1 전도체(68, 제 7 회로패턴 형성)를 배치시키게 된다.
그리고, 상기 n/2 전도체(66, 제 6 회로층 형성)는 예를 들어 동박으로 구성될 수 있으며, 에칭 등의 방식에 의해 제 6 회로패턴을 형성하고, 최하부의 n/2 + 1 전도체(68, 제 7 회로층 형성) 역시 동박으로 구성될 수 있으며, 에칭 등의 방식에 의해 n/2 + 1 회로패턴(제 7 회로패턴)을 형성한다.
상기와 같은 방식에 의해, 제 1 회로층((16)으로부터 제 6 회로층(66)에 이르는 상부회로부(72)와 제 12 회로층(18)으로부터 제 7 회로층(68)에 이르는 하부회로부(74)를 형성한다.(단계 50)
상기와 같이 상부회로부(72)와 하부회로부(74)가 형성된 상태에서, 상기 리무빙코어층(10)을 분리 제거한다.(단계 60)
그리고, 상기 상부회로부(72)와 하부회로부(74) 사이에 중간절연체(75)를 배치시키고 상기 상부회로부(72)와 하부회로부(74)를 뒤집어 적층한다.(단계 70)
이 상태에서, 소프트 에칭을 통해 상기 제 1 에칭제거전도체(12)와 제 2 에칭제거전도체(14)를 제거(단계70)함으로써, 인베디드 타입의 다층인쇄회로기판을 형성할 수 있다.
상기 임베디드 타입이라 함은 첫번째 회로층(16)과 마지막 12번째 회로층(18)이 모두 절연체(22, 24) 내부로 임베디드(Embeded)된다는 의미이다.
상기 절연체는 열이 가해지는 상태에서 각 회로패턴 상으로 적층되는데, 가열에 의해 상기 절연체는 유연성을 갖게 되므로, 절연체의 가열 적층 과정에서 회로패턴들은 절연체 내부로 함침(임베디드) 된다.
그리고, 상기와 같이 상부회로부(72)와 하부회로부(74)를 뒤집어 적층하여 다층인쇄회로기판을 형성함으로써, 가장 위에 배치되는 첫번째 회로층과 가장 아래의 마지막 회로층의 회로패턴들은 모두 절연체 내부로 임베디드 된다.
종래 기술에 의한 다층인쇄회로기판의 경우, 가장 외측에 배치되는 회로층은, 절연체 위에 에칭에 의해 형성되므로, 절연체 외부로 회로패턴을 형성하는 동박이 일정 높이 돌출될 수 밖에 없다.
그런데, 본원발명의 방식에 의할 경우, 최외부에 배치되는 회로층을 구성하는 동박이 절연체 내부로 임베디드 된다.
그리하여, 동일한 기판의 두께 대비 절연체의 두께를 증대시킬 수 있으며, 표면효과를 방지할 수 있다.
이후, 높이 방향을 따르는 회로패턴들 간의 통전을 위해 드릴 등을 이용하여 상기 상부회로부(72)와 하부회로부(74)를 관통하는 관통공(80)을 형성할 수 있다.
그리고, 상기 관통공(80) 내벽에 동도금층을 형성하여 높이 방향을 따라 서로 다른 높이에 형성되는 회로패턴들 간의 통전을 구현한다.
그리고, 상기 상부회로부(72)의 표면, 즉 제 1 회로패턴의 표면과 하부회로부(74)의 표면, 즉 제 12 회로패턴의 표면에 드라이필름을 도포하고, 노광 및 현상하여 상기 관통공(80) 내부에 동도금층(95)을 형성할 수 있다.
상기 관통공(80) 내부의 동도금층(95)에 의해, 서로 다른 층(높이)에 위치하는 회로패턴들 간의 통전을 이룰 수 있다.
이상, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명의 기술적 사상은 이러한 것에 한정되지 않으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해, 본 발명의 기술적 사상과 하기 될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형 실시가 가능할 것이다.
단계 10: 리무빙코어층 형성
단계 20: 에칭제거전도체 형성
단계 30: 회로패턴 형성
단계 40: 절연체 배치
단계 50: 상하부회로부 형성
단계 60: 리무빙코어층 제거
단계 70: 반전 적층
단계 80: 에칭
10: 리무빙코어층
12, 14: 제 1 에칭제거전도체, 제 2 에칭제거전도체
16, 18: 제 1 회로패턴, 제 n 회로패턴
22, 24: 제 1 상부절연체, 제 1 하부절연체
26, 28: 제 2 회로패턴, n-1 회로패턴
32, 34: 제 2 상부절연체, 제 2 하부절연체
36, 38: 제 3 회로패턴, n-2 회로패턴

Claims (8)

  1. 임베디드 타입 다층인쇄회로기판 제조 방법에 있어서,
    중앙절연체와 그 양면에 각각 제 1 분리제거전도체와 제 2 분리제거전도체가 형성된 리무빙코어층을 형성하는 단계와;
    상기 리무빙코어층의 양면에 각각 제 1 에칭제거전도체와 제 2 에칭제거전도체를 형성하는 단계와;
    상기 제 1 에칭제거전도체와 제 2 에칭제거전도체에 각각 제 1 회로패턴과 제 n 회로패턴을 형성하는 단계와;
    상기 제 1 회로패턴 위에 제 1 상부절연체를 배치시키고 제 n 회로패턴 하부에 제 1 하부절연체를 배치시키는 단계와;
    상기 제 1 상부절연체 상에 제 2 회로패턴과 제 2 상부절연체를 배치시키는 단계와;
    상기 제 1 하부절연체 하부에 n-1 회로패턴과 제 2 하부절연체를 배치시키는 단계와;
    상기 제 2 상부절연체 상부에 제 3 회로패턴을 배치시키고, 이후 그 상부에 절연체와 회로패턴을 교대로 배치시키되 최상부에 제 n/2 전도체를 배치시키는 단계와;
    상기 제 2 하부절연체 하부에 n-2 회로패턴을 배치시키고, 이후 그 하부에 절연체와 회로패턴을 교대로 배치시키되 최하부에 n/2 + 1 전도체를 배치시키는 단계와;
    상기 n/2 전도체에 n/2 회로패턴을 형성하고, n/2 + 1 전도체에 n/2 + 1 회로패턴을 형성하여 상부회로부와 하부회로부를 형성하는 단계와;
    상기 리무빙코어층을 제거하는 단계와;
    상기 상부회로부와 하부회로부 사이에 중간절연체를 배치시키고 상기 상부회로부와 하부회로부를 뒤집어 적층하는 단계와;
    상기 제 1 에칭제거전도체와 제 2 에칭제거전도체를 제거하는 단계를 포함하며,
    상기 제 1 분리제거전도체와 제 2 분리제거전도체는 15 내지 20 ㎛ 두께의 동박으로 이루어지고,
    상기 제 1 에칭제거전도체와 제 2 에칭제거전도체는 1.5 내지 3 ㎛ 두께의 동박으로 이루어지는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 분리제거전도체와 제 2 분리제거전도체는 동박으로 구성되며, 15㎛ 내지 20 ㎛ 두께로 형성되는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  3. 제 1 항에 있어서,
    상기 제 1 에칭제거전도체와 제 2 에칭제거전도체는 동박으로 구성되며, 1.5 ㎛ 내지 3 ㎛ 두께로 형성되는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 회로패턴과 제 n 회로패턴은 패턴도금 방식으로 형성되는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  5. 제 1 항에 있어서,
    상기 제 1 회로패턴과 제 n 회로패턴은 프린팅 방식으로 형성되는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  6. 제 1 항에 있어서,
    상기 상부회로부와 하부회로부 중의 어느 하나에 관통공을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  7. 제 6 항에 있어서,
    상기 상부회로부와 하부회로부 표면에 드라이필름을 배치시키고 노광 및 현상하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
  8. 제 7 항에 있어서,
    상기 관통공 내부에 도금층을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 임베디드 타입 다층인쇄회로기판 제조방법.
KR1020180017113A 2018-02-12 2018-02-12 임베디드 타입 다층인쇄회로기판 제조 방법 KR102090926B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180017113A KR102090926B1 (ko) 2018-02-12 2018-02-12 임베디드 타입 다층인쇄회로기판 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180017113A KR102090926B1 (ko) 2018-02-12 2018-02-12 임베디드 타입 다층인쇄회로기판 제조 방법

Publications (2)

Publication Number Publication Date
KR20190097550A KR20190097550A (ko) 2019-08-21
KR102090926B1 true KR102090926B1 (ko) 2020-03-20

Family

ID=67808510

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180017113A KR102090926B1 (ko) 2018-02-12 2018-02-12 임베디드 타입 다층인쇄회로기판 제조 방법

Country Status (1)

Country Link
KR (1) KR102090926B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027250A (ja) * 2012-07-26 2014-02-06 Samsung Electro-Mechanics Co Ltd 積層型コアレス基板及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100728764B1 (ko) 2005-11-10 2007-06-19 주식회사 토픽 다층인쇄회로기판 및 그 제조방법
KR20090002718A (ko) * 2007-07-04 2009-01-09 삼성전기주식회사 캐리어 및 인쇄회로기판 제조방법
KR20170029291A (ko) * 2015-09-07 2017-03-15 주식회사 티엘비 외층 회로 형성을 통한 다층인쇄회로기판의 스터브 제거방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014027250A (ja) * 2012-07-26 2014-02-06 Samsung Electro-Mechanics Co Ltd 積層型コアレス基板及びその製造方法

Also Published As

Publication number Publication date
KR20190097550A (ko) 2019-08-21

Similar Documents

Publication Publication Date Title
KR101884430B1 (ko) 다층 인쇄회로기판 및 그 제조 방법
US20150129293A1 (en) Printed circuit board and method of manufacturing the same
JP6501423B2 (ja) インダクタの製造方法及びインダクタ
KR100843368B1 (ko) 다층 인쇄회로기판의 제조방법
KR101420499B1 (ko) 적층형 코어리스 인쇄회로기판 및 그 제조 방법
JP6721143B2 (ja) プリント回路基板及びその製造方法
US20140318834A1 (en) Wiring board and method for manufacturing the same
US20110056732A1 (en) Flex-rigid wiring board and method for manufacturing the same
KR101282965B1 (ko) 신규 인쇄회로기판 및 이의 제조방법
KR101044105B1 (ko) 휨 발생 방지를 위한 기판의 제조방법
US20140182899A1 (en) Rigid-flexible printed circuit board and method for manufacturing same
KR102325407B1 (ko) 인쇄회로기판 및 이의 제조 방법
JP5407470B2 (ja) 多層回路基板の製造方法
KR102090926B1 (ko) 임베디드 타입 다층인쇄회로기판 제조 방법
KR101912284B1 (ko) 인덕터 제조방법 및 인덕터
KR101283164B1 (ko) 인쇄회로기판 및 그의 제조 방법
KR20140032674A (ko) 리지드 플렉시블 기판 제조방법
JP5549853B2 (ja) マルチワイヤ配線板及びその製造方法
US11956904B2 (en) Multilayer circuit board and manufacturing method therefor
JP2018190765A (ja) リジッド・フレックス多層プリント配線板
JP2017085074A (ja) プリント回路基板及びその製造方法
US20130146337A1 (en) Multi-layered printed circuit board and manufacturing method thereof
KR101262584B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2021072346A (ja) 配線基板および配線基板の製造方法
KR101262534B1 (ko) 인쇄회로기판 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right