KR102084172B1 - 표시 장치 - Google Patents

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Abstract

표시 장치는, 제1 방향으로 신장된 복수의 게이트 라인들과, 제2 방향으로 신장된 복수의 데이터 라인들과, 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 복수의 클럭 신호들 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 그리고 상기 데이터 드라이버로 상기 복수의 클럭 신호들 및 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 라인들로 제공되는 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 클럭 신호들을 출력한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것으로, 좀 더 구체적으로는 표시 품질이 향상된 표시 장치에 관한 것이다.
일반적으로 표시 장치는 영상을 표시하기 위한 표시 패널과 표시 패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시 패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 픽셀들을 포함한다. 픽셀 각각은 박막 트랜지스터, 액정 커패시터 및 스토리지 커패시터를 포함한다. 데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다.
이러한 표시 장치는 표시하고자 하는 게이트 라인에 연결된 박막 트랜지스터의 게이트 전극에 게이트 온 전압을 인가한 후, 표시 영상에 대응하는 데이터 전압을 소스 전극에 인가하여 영상을 표시할 수 있다. 박막 트랜지스터가 턴 온 됨에 따라서 액정 커패시터 및 스토리지 커패시터에 인가된 데이터 전압은 박막 트랜지스터가 턴 오프된 후에도 소정 시간 지속되어야 한다. 그러나, 표시 패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라서 게이트 드라이버로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발행할 수 있다. 이러한 경우, 게이트 드라이버로부터 먼 곳에 위치한 액정 커패시터들의 충전율이 가까운 곳에 위치한 액정 커패시터들의 충전율보다 낮아지므로 하나의 표시 패널 내에서 화질이 불균일해지는 현상이 발생한다.
따라서 본 발명은 표시 품질이 향상된 표시 장치를 제공하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 표시 장치는: 제1 방향으로 신장된 복수의 게이트 라인들과, 제2 방향으로 신장된 복수의 데이터 라인들과, 복수의 게이트 라인들과 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과, 상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와, 복수의 클럭 신호들 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들을 구동하는 데이터 드라이버, 그리고 상기 데이터 드라이버로 상기 복수의 클럭 신호들 및 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함한다. 상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 라인들로 제공되는 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 클럭 신호들을 출력한다.
이 실시예에 있어서, 상기 복수의 데이터 라인들은 복수의 데이터 라인 그룹들로 구분되고, 상기 복수의 클럭 신호들은 상기 복수의 데이터 라인 그룹들에 각각 대응한다.
이 실시예에 있어서, 상기 데이터 드라이버는, 복수의 데이터 드라이버 집적 회로들을 포함하고, 상기 복수의 클럭 신호들은 상기 복수의 데이터 드라이버 집적 회로들로 각각 제공된다.
이 실시예에 있어서, 상기 복수의 데이터 드라이버 집적 회로들 각각은 상기 복수의 데이터 라인들 중 대응하는 k(k는 양의 정수) 개의 데이터 라인들을 구동한다.
이 실시예에 있어서, 상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열된 제1 데이터 드라이버 집적 회로 및 제2 데이터 드라이버 집적 회로를 포함하고, 상기 타이밍 컨트롤러는, 상기 제1 데이터 드라이버 집적 회로로 제공되는 제1 클럭 신호를 소정 시간 지연시킨 제2 클럭 신호를 상기 제2 데이터 드라이버 집적 회로로 제공한다.
이 실시예에 있어서, 상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열된 제1 데이터 드라이버 집적 회로들 및 제2 데이터 드라이버 집적 회로들을 포함하고, 상기 타이밍 컨트롤러는, 상기 제1 데이터 드라이버 집적 회로들로 제공되는 제1 클럭 신호를 소정 시간 지연시킨 제2 클럭 신호를 상기 제2 데이터 드라이버 집적 회로들로 제공한다.
이 실시예에 있어서, 상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열되고, 상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 드라이버 집적 회로들 간의 상기 제1 방향으로의 거리에 따라서 소정의 지연 시간을 갖는 상기 복수의 클럭 신호들을 상기 복수의 데이터 드라이버 집적 회로들로 각각 제공한다.
이와 같은 구성을 갖는 본 발명에 의하면, 게이트 드라이버와 데이터 라인의 거리에 따라서 데이터 구동 신호의 출력 타이밍을 조절할 수 있다. 따라서, 표시 장치의 품질이 향상될 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 2는 게이트 드라이버와 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주는 도면이다.
도 3은 게이트 드라이버와 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주는 도면이다.
도 4는 도 1에 도시된 표시 장치에서 발생되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 5는 도 4에 도시된 제1 픽셀로 제공되는 게이트 신호 및 데이터 구동 신호를 보여주는 도면이다.
도 6은 도 4에 도시된 제2 픽셀로 제공되는 게이트 신호 및 데이터 구동 신호를 보여주는 도면이다.
도 7은 도 1에 도시된 데이터 드라이버 집적 회로들로 서로 다른 지연 시간을 갖는 제1 내지 제8 클럭 신호들이 제공되는 경우 도 1에 도시된 표시 장치에서 발생되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 8은 도 1에 도시된 표시 장치에서 발생되는 신호들의 본 발명의 다른 실시예에 따른 타이밍도이다.
이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 평면도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 인쇄 회로 기판(120), 타이밍 컨트롤러(130), 복수의 데이터 구동 회로들(141-148) 및 게이트 드라이버(160)를 포함한다.
표시 패널(110)은 복수의 픽셀들(PX)이 구비된 표시영역(AR) 및 표시 영역(AR)에 인접한 비표시 영역(NAR)을 포함한다. 표시 영역(AR)은 영상이 표시되는 영역이고, 비표시 영역(NAR)은 영상이 표시되지 않는 영역이다. 표시 패널(110)은 유리 기판, 실리콘 기판, 또는 필름 기판 등이 채용될 수 있다.
인쇄 회로 기판(120)은 표시 패널(110)을 구동하기 위한 다양한 회로를 포함할 수 있다. 데이터 회로 기판(120)은 타이밍 컨트롤러(130)와 게이트 드라이버(160) 및 데이터 구동 회로들(141-148)에 연결되기 위한 다수의 배선들을 포함할 수 있다.
타이밍 컨트롤러(130)는 케이블(132)을 통해 인쇄 회로 기판(120)과 전기적으로 연결된다. 다른 실시예에서, 타이밍 컨트롤러(130)는 인쇄 회로 기판(130) 상에 직접 실장될 수 있다.
타이밍 컨트롤러(130)는 케이블(132)을 통해 영상 데이터(DATA) 및 제1 제어 신호(CONT1)를 데이터 구동 회로들(141-148)로 제공하고, 제2 제어 신호(CONT2)를 게이트 드라이버(160)으로 제공한다. 제1 제어 신호(CONT1)는 수평 동기 시작 신호, 클럭 신호들(TP1~TP8) 및 라인 래치 신호를 포함하고, 제2 제어 신호(CONT2)는 수직 동기 시작 신호, 출력 인에이블 신호, 제1 게이트 펄스 신호(CPV1), 제2 게이트 펄스 신호(CPV2) 등을 포함할 수 있다.
복수의 데이터 구동 회로들(141-148) 각각은 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있으며, 데이터 드라이버 집적 회로(151-158)가 각각 실장된다. 데이터 드라이버 집적 회로들(151-158) 각각은 타이밍 컨트롤러(130)로부터의 데이터 신호(DATA) 및 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들을 구동한다. 데이터 드라이버 집적 회로들(151-158)은 인쇄 회로 기판(120) 상에 배치되는 것이 아니라 표시 패널(110) 상에 직접 실장될 수도 있다.
데이터 드라이버 집적 회로들(151-158) 각각은 데이터 라인들(DL11~DL8K) 중 대응하는 K(K는 양의 정수) 개의 데이터 라인들을 데이터 구동 신호로써 구동한다. 이 실시예에서, 데이터 드라이버 집적 회로들(151-158) 각각은 타이밍 컨트롤러(130)로부터 제공된 제1 제어 신호(CONT1)에 포함되어 있는 클럭 신호들(TP1~TP8)에 응답해서 대응하는 데이터 라인들(DL1~DL8K)로 제공되는 데이터 구동 신호의 출력 타이밍을 변경할 수 있다.
복수의 데이터 구동 회로들(141-148)은 표시 패널(110)의 제1측에 제1 방향으로 나란히 배열된다. 게이트 드라이버(160)는 표시 패널(110)의 제2측에 배열된다.
게이트 드라이버(160)는 비정질-실리콘 박막 트랜지스터(amorphous Silicon Thin Film Transistor a-Si TFT)를 이용한 ASG(Amorphous silicon gate), 산화물 반도체, 결정질 반도체, 다결정 반도체 등을 이용한 회로로 구현되어서 표시 패널(160)의 비표시 영역(NAR)에 집적될 수 있다. 다른 실시예에서, 게이트 드라이버(160)는 테이프 캐리어 패키지(tape carrier package: TCP) 또는 칩 온 필름(chip on film: COF)으로 구현될 수 있다. 게이트 드라이버(160)는 타이밍 컨트롤러(130)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1~GLn)을 구동한다.
게이트 드라이버(160)는 타이밍 컨트롤러(130)로부터의 제2 제어 신호(CONT2)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다.
하나의 게이트 라인에 게이트 온 전압(VON)이 인가된 동안 이에 연결된 한 행의 스위칭 트랜지스터가 턴 온되고, 이때 데이터 드라이버 집적 회로들(151-158)은 데이터 신호(DATA)에 대응하는 데이터 구동 신호들을 데이터 라인들(DL11-DL8K)로 제공한다. 데이터 라인들(DL11-DL8K)에 공급된 데이터 구동 신호들은 턴 온된 스위칭 트랜지스터를 통해 해당 픽셀에 인가된다. 여기서, 한 행의 스위칭 트랜지스터가 턴 온 되어 있는 기간 즉, 데이터 인에이블 신호(DE) 및 제1 및 제2 게이트 클럭 신호(CKV1, CKV2)의 한 주기를‘1 수평 주기(horizontal period)' 또는 ‘1H'라고 한다.
도 2 및 도 3은 도 1에 도시된 게이트 라인들 중 어느 하나로 제공되는 게이트 신호 및 데이터 구동 신호의 일 예를 보여주는 도면이다. 도 2는 게이트 드라이버와 인접한 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있고, 도 3은 게이트 드라이버와 멀리 떨어진 데이터 라인으로 제공되는 데이터 구동 신호 및 게이트 신호의 관계를 보여주고 있다.
도 2 및 도 3을 참조하면, 게이트 드라이버(160, 도 1에 도시됨)로부터 발생된 게이트 신호(Gi)는 게이트 라인(GLi)을 통해 전송된다. 제1 픽셀(PXi11)은 게이트 라인(GLi) 및 데이터 라인(DL11)과 연결되고, 제2 픽셀(PXi81)은 게이트 라인(GLi) 및 데이터 라인(DL8k)과 연결된다. 게이트 드라이버(160)로부터 출력된 게이트 신호(Gi)는 게이트 드라이버(160)로부터 제1 방향(X1)으로 멀리 떨어진 픽셀(PXi81)로 제공될 때 소정 시간 지연됨을 알 수 있다.
데이터 드라이버 집적 회로들(151-158)이 동일한 타이밍에 즉, 동시에 데이터 라인들(DL11~DL8k)로 데이터 구동 신호들(D11~D8k)을 제공하는 경우, 게이트 신호(Gi)의 지연(d)에 의해서 게이트 드라이버(160)와 제1 방향(X1)으로 인접한 제1 픽셀(PXi11)보다 멀리 떨어진 제2 픽셀(PXi81)의 충전율은 저하된다.
도 4는 도 1에 도시된 표시 장치에서 발생되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 4를 참조하면, 타이밍 컨트롤러(130)로부터 발생되는 제1 내지 제4 클럭 신호들(TP1-TP4)은 동일한 파형을 가지며, 제5 내지 제8 클럭 신호들(TP5-TP8)은 동일한 파형을 갖는다. 또한 제5 내지 제8 클럭 신호들(TP5-TP8)은 제1 내지 제4 클럭 신호들(TP1-TP4)보다 지연 시간(td)만큼 지연된 신호이다.
제1 내지 제4 클럭 신호들(TP1-TP4)은 도 1에 도시된 데이터 드라이버 집적 회로들(151-154) 각각으로 제공되며, 제5 내지 제8 클럭 신호들(TP5-TP8)은 도 1에 도시된 데이터 드라이버 집적 회로들(155-158) 각각으로 제공된다.
게이트 드라이버(160)는 타이밍 컨트롤러(130)로부터 제공된 제2 제어 신호(CONT2)에 포함된 제1 게이트 펄스 신호(CPV1) 및 제2 게이트 펄스 신호(CPV2)에 응답해서 게이트 라인들(GL1-GLn)을 구동한다. 제1 게이트 펄스 신호(CPV1)는 복수의 게이트 라인들(GL1-GLn) 중 홀수 번째 게이트 라인들(GL1, GL3, GL5, …, GLn-1)을 구동하기 위한 신호이고, 제2 게이트 펄스 신호(CPV2)는 복수의 게이트 라인들(GL1-GLn) 중 짝수 번째 게이트 라인들(G2, G4, G6, …, Gn)을 구동하기 위한 신호이다. 제1 게이트 펄스 신호(CPV1) 내 각 펄스들은 홀수 번째 게이트 라인들(GL1, GL3, GL5, …, GLn-1)에 각각 대응하고, 제2 게이트 펄스 신호(CPV2) 내 각 펄스들은 홀수 번째 게이트 라인들(GL2, GL4, GL6, …, GLn)에 각각 대응한다.
소정의 게이트 라인(GLi)은 제1 게이트 펄스 신호(CPV1)가 하이 레벨로 활성화되면 게이트 온 전압(VON) 레벨의 게이트 신호(Gi)로 구동되고, 제1 게이트 펄스 신호(CPV1)가 로우 레벨로 비활성화되면 게이트 오프 전압(VOFF) 레벨의 게이트 신호(Gi)로 구동된다. 게이트 라인(GLi+1)은 제2 게이트 펄스 신호(CPV2)가 하이 레벨로 활성화되면 게이트 온 전압(VON) 레벨의 게이트 신호(Gi+1)로 구동되고, 제2 게이트 펄스 신호(CPV2)가 로우 레벨로 비활성화되면 게이트 오프 전압(VOFF) 레벨의 게이트 신호(Gi+1)로 구동된다.
게이트 라인(GLi)으로 제공되는 게이트 온 전압(VON) 레벨의 게이트 신호(Gi)의 폴링 에지는 킥백 전압(VKB) 레벨로 낮아진 후 게이트 오프 전압(VOFF) 레벨로 된다.
게이트 신호(Gi)가 게이트 오프 전압(VOFF) 레벨로 천이한 후 제1 내지 제4 클럭 신호들(TP1-TP4)의 다음 펄스가 발생할 때까지의 시간은 제1 출력 인에이블 시간(tOE1)이다. 게이트 신호(Gi)가 게이트 오프 전압(VOFF) 레벨로 천이한 후 제5 내지 제8 클럭 신호들(TP5-TP8)의 다음 펄스가 발생할 때까지의 시간은 제2 출력 인에이블 시간(tOE2)이다. 제5 내지 제8 클럭 신호들(TP5-TP8)이 제1 내지 제4 클럭 신호들(TP1-TP4)보다 지연 시간(td)만큼 지연될 때 제1 출력 인에이블 시간(tOE1)보다 제2 출력 인에이블 시간(tOE2)이 길어진다.
이와 같이, 게이트 신호(Gi)의 지연량이 적은 데이터 라인들에 대한 제1 출력 인에이블 시간(tOE1)은 짧게 하고, 게이트 신호(Gi)의 지연량이 많은 데이터 라인들에 대한 제2 출력 인에이블 시간(tOE2)은 길게 가변함으로써 게이트 신호(Gi)의 지연을 보상할 수 있다.
도 5는 도 4에 도시된 제1 픽셀로 제공되는 게이트 신호 및 데이터 구동 신호를 보여주는 도면이다.
도 1, 도 4 및 도 5를 참조하면, 데이터 드라이버 집적 회로(151)는 제1 클럭 신호(TP1)에 응답해서 데이터 라인들(DL11~DL1K)을 구동한다. 예컨대, 제1 픽셀(PXi11)로 제공되는 데이터 구동 신호(D11)의 타이밍은 도 2에 도시된 데이터 구동 신호(D11)의 타이밍과 동일하다.
도 6은 도 4에 도시된 제2 픽셀로 제공되는 게이트 신호 및 데이터 구동 신호를 보여주는 도면이다.
도 1, 도 4 및 도 6을 참조하면, 데이터 드라이버 집적 회로(158)는 제8 클럭 신호(TP8)에 응답해서 데이터 라인들(DL81~DL8K)을 구동한다. 예컨대, 제2 픽셀(PXi81)로 제공되는 데이터 구동 신호(D81)의 라이징 에지는 제1 픽셀(PXi11)로 제공되는 데이터 구동 신호(D11)의 라이징 에지보다 지연 시간(td)만큼 지연된다. 지연 시간(td)은 게이트 라인(GLi)을 통해 전송되는 게이트 신호(Gi)의 지연 시간을 고려하여 설정되는 것이 바람직하다.
게이트 드라이버(160)와 제1 방향(X1)으로 가까이 배치된 제1 픽셀(PXi11)로 제공되는 데이터 구동 신호(D11)보다 지연 시간(td)만큼 지연된 후 제2 픽셀(PXi81)로 데이터 구동 신호(D81)를 제공함으로써 게이트 라인(GLi)으로 전송되는 게이트 신호(Gi)의 지연을 보상할 수 있다.
앞서 도 4에 도시된 타이밍 도는 도 1에 도시된 데이터 드라이버 집적 회로들(151-158)을 두 개의 그룹으로 나누었다. 즉, 제1 그룹의 데이터 드라이버 집적 회로들(151-154)에는 지연되지 않은 제1 내지 제4 클럭 신호들(TP1-TP4)을 각각 제공하고, 제2 그룹의 데이터 드라이버 집적 회로들(155-158)에는 지연 시간(td)만큼 지연된 제5 내지 제8 클럭 신호들(TP5-TP8)을 각각 제공하였다.
다른 실시예에서 타이밍 컨트롤러(130)는 데이터 드라이버 집적 회로들(151-158)로 서로 다른 지연 시간을 갖는 제1 내지 제8 클럭 신호들(TP1-TP8)을 제공할 수 있다.
도 7은 도 1에 도시된 데이터 드라이버 집적 회로들로 서로 다른 지연 시간을 갖는 제1 내지 제8 클럭 신호들이 제공되는 경우 도 1에 도시된 표시 장치에서 발생되는 신호들을 예시적으로 보여주는 타이밍도이다.
도 1 및 도 7을 참조하면, 타이밍 컨트롤러(130)는 데이터 드라이버 집적 회로들(151-158)로 서로 다른 지연 시간을 갖는 제1 내지 제8 클럭 신호들(TP1-TP8)을 제공한다. 제2 클럭 신호(TP2)는 제1 클럭 신호(TP1)보다 제1 지연 시간(td1)만큼 지연된 신호이다. 제8 클럭 신호(TP8)는 제1 클럭 신호(TP1)보다 제8 지연 시간(td8)만큼 지연된 신호이다. 이때, 제8 클럭 신호(TP8)의 제8 지연 시간(td8)은 게이트 신호(Gi)가 게이트 오프 전압(VOFF) 레벨로 천이한 후 제1 클럭 신호(TP1)의 다음 펄스가 발생할 때까지의 시간인 제1 출력 인에이블 시간(tOE1)보다 짧은 것이 바람직하다.
도 8은 도 1에 도시된 표시 장치에서 발생되는 신호들의 본 발명의 다른 실시예에 따른 타이밍도이다.
도 1 및 도 8을 참조하면, 타이밍 컨트롤러(130)로부터 발생되는 제1 내지 제4 클럭 신호들(TP1-TP4)은 동일한 파형을 가지며, 제5 내지 제8 클럭 신호들(TP5-TP8)은 동일한 파형을 갖는다. 또한 제5 내지 제8 클럭 신호들(TP5-TP8)은 제1 내지 제4 클럭 신호들(TP1-TP4)보다 지연 시간(td)만큼 지연된 신호이다.
도 4에 도시된 예에서, 제1 내지 제4 클럭 신호들(TP1-TP4)과 제5 내지 제8 클럭 신호들(TP5-TP8)은 서로 동일한 펄스 폭을 갖는다. 도 8에 도시된 예에서, 제5 내지 제8 클럭 신호들(TP5-TP8)은 제1 내지 제4 클럭 신호들(TP1-TP4)보다 지연 시간(td)만큼 지연된 라이징 에지를 가지나, 제5 내지 제8 클럭 신호들(TP5-TP8)의 폴링 에지는 제1 내지 제4 클럭 신호들(TP1-TP4)과 동일하다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 또한 본 발명에 개시된 실시예는 본 발명의 기술 사상을 한정하기 위한 것이 아니고, 하기의 특허 청구의 범위 및 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 장치 110: 표시 패널
120: 인쇄 회로 기판 130: 타이밍 컨트롤러
141-148: 데이터 구동 회로
151-158: 데이터 드라이버 집적 회로
160: 게이트 드라이버

Claims (7)

  1. 제1 방향으로 신장된 복수의 게이트 라인들과;
    제2 방향으로 신장된 복수의 데이터 라인들과;
    상기 복수의 게이트 라인들과 상기 복수의 데이터 라인들에 각각 연결된 복수의 픽셀들과；
    상기 복수의 게이트 라인들을 구동하는 게이트 드라이버와;
    각각이 복수의 클럭 신호들 중 대응하는 클럭 신호 및 데이터 신호에 응답해서 상기 복수의 데이터 라인들 중 대응하는 데이터 라인들을 구동하는 복수의 데이터 드라이버 집적 회로들을 포함하는 데이터 드라이버; 그리고
    상기 데이터 드라이버로 상기 복수의 클럭 신호들 및 상기 데이터 신호를 제공하고, 상기 게이트 드라이버를 제어하는 타이밍 컨트롤러를 포함하되;
    상기 타이밍 컨트롤러는 상기 게이트 드라이버와 상기 복수의 데이터 라인들 간의 상기 제1 방향의 거리에 따라서 상기 복수의 데이터 라인들로 제공되는 데이터 구동 신호의 출력 타이밍이 조절되도록 상기 복수의 클럭 신호들을 출력하고,
    상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열된 제1 데이터 드라이버 집적 회로 및 제2 데이터 드라이버 집적 회로를 포함하고,
    상기 복수의 데이터 라인들 중 상기 제1 데이터 드라이버 집적 회로에 대응하는 데이터 라인들은 상기 제2 데이터 드라이버 집적 회로에 대응하는 데이터 라인들보다 상기 게이트 드라이버에 인접하게 배열되고,
    상기 타이밍 컨트롤러는, 상기 복수의 클럭 신호들 중 상기 제1 데이터 드라이버 집적 회로로 제공되는 제1 클럭 신호를 소정 시간 지연시켜 제2 클럭 신호를 생성하고, 상기 제2 클럭 신호를 상기 제2 데이터 드라이버 집적 회로로 제공하는 것을 특징으로 하는 표시 장치.
  2. 제 1 항에 있어서,
    상기 복수의 데이터 라인들은 복수의 데이터 라인 그룹들로 구분되고,
    상기 복수의 클럭 신호들은 상기 복수의 데이터 라인 그룹들에 각각 대응하는 것을 특징으로 하는 표시 장치.
  3. 제 2 항에 있어서,
    상기 복수의 클럭 신호들은 상기 복수의 데이터 드라이버 집적 회로들로 각각 제공되는 것을 특징으로 하는 표시 장치.
  4. 제 3 항에 있어서,
    상기 복수의 데이터 드라이버 집적 회로들 각각은 상기 복수의 데이터 라인들 중 대응하는 k(k는 양의 정수) 개의 데이터 라인들을 구동하는 것을 특징으로 하는 표시 장치.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열된 상기 제1 데이터 드라이버 집적 회로 및 상기 제2 데이터 드라이버 집적 회로를 각각 복수 개씩 포함하고,
    상기 타이밍 컨트롤러는, 상기 제1 클럭 신호를 상기 제1 데이터 드라이버 집적 회로들 각각으로 제공하고, 상기 제2 클럭 신호를 상기 제2 데이터 드라이버 집적 회로들 각각으로 제공하는 것을 특징으로 하는 표시 장치.
  7. 제 3 항에 있어서,
    상기 복수의 데이터 드라이버 집적 회로들은 상기 제1 방향으로 순차적으로 배열되고,
    상기 타이밍 컨트롤러는, 상기 게이트 드라이버와 상기 복수의 데이터 드라이버 집적 회로들 간의 상기 제1 방향으로의 거리에 따라서 소정의 지연 시간을 갖는 상기 복수의 클럭 신호들을 상기 복수의 데이터 드라이버 집적 회로들로 각각 제공하는 것을 특징으로 하는 표시 장치.
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