KR102074261B1 - 시프트 레지스터를 이용한 자기 메모리를 제공하는 방법 및 시스템 - Google Patents

시프트 레지스터를 이용한 자기 메모리를 제공하는 방법 및 시스템 Download PDF

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Abstract

자기 메모리가 설명된다. 자기 메모리는 자기 메모리 셀들에 상응하는 자기 메모리 소자들과 적어도 하나의 시프트 레지스터를 포함한다. 각각의 자기 메모리 소자는 피고정층, 자유층 및 피고정층과 자유층 사이의 비자성 스페이서층을 포함한다. 시프트 레지스터(들)는 자기 메모리 소자들에 상응한다. 각각의 시프트 레지스터는 자벽들에 의해 분리된 도메인들을 포함한다. 도메인은 인접한 도메인에 대하여 반평행하다. 시프트 레지스터(들)은 평형상태에서 도메인들의 일부와 자기 메모리 소자들을 정렬하도록 구성된다. 시프트 레지스터(들)는 또한 시프트 전류가 인접한 도메인들의 방향을 따라서 시프트 레지스터를 통하여 흐를 때 각각의 자벽들이 인접한 자벽의 위치로 시프트하도록 구성된다.

Description

시프트 레지스터를 이용한 자기 메모리를 제공하는 방법 및 시스템 {METHOD AND SYSTEM FOR PROVIDING A MAGNETIC MEMORY UTILIZING A SHIFT REGISTER}
본 발명은 자기메모리에 관한 것으로, 특히 시프트 레지스터를 이용하여 자기 메모리를 제공하는 방법 및 시스템에 관한 것이다.
자기 메모리, 특히 자기 램들(Magnetic Random Access Memories : MRAMs)은 높은 읽기/쓰기 속도, 뛰어난 내구성, 비휘발성 및 동작 시의 낮은 전력 소모 등의 잠재력 때문에 점점 더 주목받고 있다. 자기 메모리는 자기 물질들을 정보 저장매체로 이용하여 정보를 저장할 수 있다. 자기 메모리의 한 종류로 STT-RAM(Spin Transfer Torque Random Access Memory)이 있다. STT-RAM은 자기 접합을 통과하는 전류에 의하여 적어도 일부가 기록된 자기 접합을 이용한다. 자기 접합을 통과하는 스핀 분극된 전류는 자기 접합 내의 자기 모멘트에 스핀 토크를 가한다. 따라서, 스핀 토크에 반응하는 자기 모멘트를 갖는 층(들)은 원하는 상태로 스위칭 될 수 있다.
일 예로, 도 1은 종래의 STT-RAM에 사용될 수 있는 종래의 이중(dual) 자기 터널 접합(MTJ)(10)을 도시한다. 종래의 이중 MTJ(10)는 일반적으로 하부 콘택(11) 상에 제공되며, 씨드(seed)층(들)(12)을 사용한다. 종래의 이중 MTJ(10)는 제1 종래의 반강자성층(antiferromagnetic layer: AFM)(14), 제1 종래의 피고정층(pinned layer)(16), 제1 종래의 터널링 장벽층(18), 종래의 자유층(20), 제2 종래의 터널링 장벽층(22), 제2 종래의 피고정층(pinned layer)(24), 종래의 AFM층(26) 및 종래의 캐핑층(28)을 포함한다. 또한, 상부 콘택(30)이 도시된다.
콘택들(11, 30)은 면수직전류(current-perpendicular-to-plane: CPP) 방향, 또는 도 1에 도시된 z축으로 전류를 구동하도록 사용된다. 종래의 씨드층(들)(12)은 AFM층(14)과 같은 그 다음층들이 원하는 결정 구조를 가지며 성장하는 것을 돕기 위하여 일반적으로 사용된다. 종래의 터널링 장벽층들(18, 22)은 비자성이며, 일 예로 MgO와 같은 얇은 절연체일 수 있다.
종래의 피고정층들(16, 24) 및 종래의 자유층(20)은 자성을 갖는다. 종래의 피고정층들(16, 24)의 자화(magnetization)(17, 25)는 일반적으로 대응되는 AFM층들(14, 26)과의 교환-바이어스 상호작용(exchange-bias interaction)에 의하여 특정 방향으로 고정(fixed)되거나 피닝된다(pinned). 단일층으로 도시되었으나, 종래의 피고정층들(16, 24)은 복수의 층을 포함할 수 있다. 일 예로, 종래의 피고정층들(16 및/또는 24)은 루테늄(Ru) 같은 얇은 도전층을 통하여 반강자성적으로 결합된(coupled) 자성층들을 포함하는 합성 반강자성층(Sythetic AntiFerromagnetic layer: 이하 SAF층)일 수 있다. 루테늄(Ru) 박막이 삽입된 복수의 자성층들이 이와 같은 SAF층에 사용될 수 있다.
종래의 자유층(20)은 변경 가능한 자화(21)를 갖는다. 비록 단일의 층으로 도시되었으나, 종래의 자유층(20) 또한 복수의 층들을 포함할 수 있다. 일 예로, 자유층(20)은 루테늄(Ru)과 같은 도전성 박막층들을 통하여 반강자성적 또는 강자성적으로 결합된 자성층들을 포함하는 합성층일 수 있다. 비록 종래의 자유층(20)의 상기 자화(21)는 면 내(in-plane)로 도시되었으나, 수직 이방성(perpendicular anisotropic)을 가질 수 있다.
종래의 자유층(20)의 자화(21)를 바꾸기 위하여, 면에 수직한 방향(z 방향)으로 전류가 구동될 수 있다. 상부 콘택(30)과 하부 콘택(11) 사이에 충분한 전류가 흐를 경우, 종래의 자유층(20)의 자화(21)는 종래의 피고정층(16)의 자화(17)와 평행 또는 반평행(antiparallel)하도록 스위칭 될 수 있다. 하부 콘택(11)으로부터 상부 콘택(30)으로 충분한 전류가 흐를 경우, 종래의 자유층(20)의 자화(21)는 종래의 피고정층(16)의 자화(17)와 반평행하도록 스위칭 될 수 있다. 자기적 배치(magnetic configuration)의 차이들은 다른 자기저항들(magnetoresistances)과 이에 따른 종래 MTJ(10)의 다른 논리 상태들(예를 들어, 논리 0와 논리 1)에 상응한다. .
비록 종래의 이중 MTJ(10)가 스핀 전달(spin transfer)을 이용하여 기록되고, STT-RAM에서 사용될 수 있지만, 이에는 문제점이 존재한다. 일 예로, 종래의 이중 MTJ의 사용은 더 낮은 쓰기전류(write current) 하에서 허용된다. 그러나 높은 터널링 자기저항(TMR)을 위해서는, 종래의 MTJ(10)에 대한 낮은 전체 저항면적(resistance area: RA)뿐 아니라, 터널링 장벽층들(18, 22) 사이의 저항면적(RA) 값의 상당한 차이가 요구된다. 일 예로, 5 Ω-μ㎡ 보다 더 낮은 RA가 요구된다. 게다가 터널링 장벽층들(18, 22)의 저항면적들(RAs) 사이의 차이는 5 내지 10의 배가 요구된다. 이것은 터널링 장벽층들(18, 22)의 두께가 약 1nm 단위(order)인 것을 의미한다. 이러한 요건들 때문에 고품질의 터널링 장벽층을 제조하는 것은 어려울 수 있다. 일 예로, 연속적인 터널링 장벽층(18 또는 22)은 원하는 결정구조를 가질 수 있지만, 원하는 방향을 얻는 데는 문제가 있을 수 있다. 또한 종래의 이중 MTJ(10)의 사용은 다른 문제점들을 가질 수 있다. 일 예로, 종래의 이중 MTJ(10)를 통하여 구동된 읽기전류(read current)는 종래의 자유층(20)의 상태를 방해할 수 있다. 예를 들어, 종래의 자유층(20)의 자화(21)가 도 1에서의 -x 방향을 향한다면, 종래의 이중 MTJ(10)에 z 방향으로 가해진 읽기전류는 종래의 자유층(20)의 자화(21)를 +x 방향으로 스위칭하려 하는 스핀 토크를 초래할 수 있다. 자기 메모리의 종래의 이중 MTJ(10)의 일정 부분이 스위칭 될 수 있다. 게다가, 종래의 이중 MTJ(10)는 스핀전달에 기초한 스위칭에 대해 정체(stagnation)의 대상이 될 수 있다. 특히, 전류가 종래의 이중 MTJ(10)에 인가될 때 전하 캐리어들이 종래의 자유층(20)의 자화(21)에 평행 또는 반평행으로 배열되기 때문에 초기에 스핀 토크가 전혀 존재하지 않는다. 따라서 스위칭에 있어서 원하지 않은 정체 지점이 생기게 된다. 일단 자화(21)가 세차운동을 시작하게 되면, 자화(21)에 토크가 발생하게 되고 종래의 자유층(20)은 스위칭 될 수 있다.
따라서, 가급적이면 이중 MTJ의 사용으로 인한 더 낮은 스위칭 전류의 희생 없이, 스핀 전달 토크에 기반한 메모리들의 성능을 개선할 수 있는 방법과 시스템이 필요하다. 본 명세서에 개시된 방법과 시스템은 이와 같은 필요에 따른 것이다.
스핀 전달 토크에 기반한 메모리들의 성능을 개선할 수 있는 방법 및 시스템을 제공한다.
자기 메모리를 제공하는 방법 및 시스템에 대하여 기술된다. 상기 방법 및 시스템은 자기 메모리 셀들과 상응하는 자기 메모리 소자들을 제공하는 것과 적어도 하나 이상의 시프트 레지스터(shift resister)를 제공하는 것을 포함한다. 각각의 자기 메모리 소자들은 피고정층, 자유층 및 피고정층과 자유층들 사이의 비자성 스페이서층을 포함한다. 각각의 자기 메모리 소자들은 자기 메모리 소자를 통하여 쓰기 전류가 흐를 때 복수의 안정된 자성 상태들 사이에서 자유층이 스위치될 수 있도록 구성된다. 시프트 레지스터(들)는 자기 메모리 소자들에 상응한다. 각각의 시프트 레지스터(들)는 복수의 자벽(domain wall)들에 의해 분리된 복수의 도메인(domain)들을 포함한다. 복수의 도메인들 중의 한 도메인은 인접한 도메인에 반평행하다. 시프트 레지스터(들)는 평형상태에서 복수의 도메인들 중의 일부분이 복수의 자기 메모리 소자들을 따라 정렬하도록 구성된다. 시프트 레지스터(들)는 시프트 전류가 인접한 도메인들을 따르는 방향으로 시프트 레지스터를 통하여 흐를 때, 자벽들의 각각이 인접한 자벽의 위치로 시프트되도록 구성된다.
스핀 전달 토크에 기반한 메모리들의 성능을 개선한다.
도 1은 종래의 이중 자기 터널 접합(MTJ)을 도시한다.
도 2a와 도 2b는 시프트 레지스터를 이용하는 자기 메모리의 예시적인 일 실시예를 도시한다.
도 3은 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다.
도 4는 시프트 레지스터를 가지는 자기 메모리를 프로그래밍하는 방법의 예시적인 일 실시예를 도시한 흐름도이다.
도 5는 프로그래밍하는 동안 제1 상태의 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다.
도 6은 프로그래밍하는 동안 제2 상태의 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다.
도 7은 시프트 레지스터를 가지는 자기 메모리를 프로그래밍하는 방법의 예시적인 일 실시예를 도시한 흐름도이다.
도 8은 프로그래밍하는 동안 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다.
도 9-10은 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예의 측면도와 평면도를 도시한다.
도 11은 프로그래밍하는 동안 제2 상태의 시프트 레지스터를 이용하는 자기 메모리의 다른 실시예를 도시한다.
도 12는 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다
도 13은 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다
도 14는 시프트 레지스터를 이용하는 자기 메모리를 초기화하는 방법에 관한 예시적인 일 실시예를 도시하는 흐름도이다.
도 15는 초기화하는 동안 시프트 레지스터를 이용하는 자기 메모리의 예시적인 다른 실시예를 도시한다.
상기 예시적인 실시예들은 장치에 사용될 수 있는 메모리, 자기 접합 및 그와 같은 장치에 사용되는 다른 구성들에 관한 것이다. 이하, 설명은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 실시할 수 있도록 제공되었으며 특허 출원과 그 요구사항의 일부로 제공된다. 본 명세서에 기재된 예시적인 실시예들 및 그에 대한 원리 및 형태들의 다양한 변형들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 수 있다. 예시적인 실시예들은 주로 특정한 실시예에 제공되는 특정한 방법들 및 시스템들로 기술되었으나, 상기 방법들 및 시스템들은 다른 실시에서도 유효하게 작동할 수 있다. "예시적인 실시예", "일 실시예", 및 "다른 실시예"와 같은 문구는 복수의 실시예들 뿐 아니라 동일하거나 다른 실시예들에 대한 것일 수 있다. 실시예들은 시스템들 및/또는 일정 구성들을 갖는 장치들에 대하여 기술될 것이나, 시스템들 및/또는 장치들은 도시된 구성들보다 많거나 적은 구성들을 포함할 수 있고, 배치 및 구성들의 형태에 대한 변화가 본 발명의 범위 내에서 이루어질 수 있다. 또한, 예시적인 실시예들은 일정 단계들을 갖는 특정 방법들의 맥락에서 기술될 수 있으나, 이러한 방법 및 시스템은 다른 및/또는 추가적인 단계들을 갖거나 예시적인 실시예들과 순서가 다른 단계들을 갖는 다른 방법들에서 유효하게 작동할 것이다. 따라서, 본 발명은 도시된 실시예들에 한정할 의도가 아니며, 본 명세서에 기재된 원리들 및 형태들과 모순되지 않는 가장 넓은 범위에 따른다.
자기 메모리를 제공하고 이용하는 방법 및 시스템들이 기술된다. 예시적인 실시예들은 자기 장치를 제공하는 방법 및 시스템들을 제공한다. 자기 메모리를 제공하는 방법 및 시스템이 기술된다. 상기 방법 및 시스템은 자기 메모리 셀들에 상응하는 자기 메모리 소자들을 제공하는 것과 적어도 하나 이상의 시프트 레지스터를 제공하는 것을 포함한다. 각각의 자기 메모리 소자들은 피고정층, 자유층 및 피고정층과 자유층들 사이의 비자성 스페이서층을 포함한다. 각각의 자기 메모리 소자들은 자기 메모리 소자를 통하여 쓰기 전류가 흐를 때 복수의 안정된 자성 상태들 사이에서 자유층이 스위치 될 수 있도록 구성된다. 시프트 레지스터(들)는 자기 메모리 소자들에 상응한다. 각각의 시프트 레지스터(들)는 복수의 자벽(domain wall)들에 의해 분리된 복수의 도메인들을 포함한다. 복수의 도메인들 중의 한 도메인은 인접한 도메인에 반평행하다. 시프트 레지스터(들)는 평형 상태에서 복수의 도메인들 중의 일부분이 복수의 자기 메모리 소자들을 따라 정렬하도록 구성된다. 시프트 레지스터(들)는 시프트 전류가 인접한 도메인들을 따르는 방향으로 시프트 레지스터를 통하여 흐를 때 자벽들의 각각이 인접한 자벽의 위치로 시프트 되도록 구성된다.
예시적인 실시예들은 어떠한 구성들을 가지는 특정한 자기 접합들 및 자기 메모리들의 맥락 내에서 기술된다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 본 발명이 본 발명과 모순되지 않는 다른 및/또는 추가적인 구성들 및/또는 다른 특성들을 가지는 자기 접합들 및 자기 메모리들의 사용에 일관됨을 쉽게 알 것이다. 상기 방법 및 시스템은 또한 스핀 전달 현상, 자기 이방성 및 다른 물리적 현상의 이해의 맥락 내에서 기술된다. 그 결과, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 상기 방법 및 시스템의 동작에 대한 이론적 설명들이 스핀 전달, 자기 이방성 및 다른 물리적 현상의 이러한 이해를 바탕으로 이루어 짐을 쉽게 알 것이다. 그러나, 여기에서 기술된 상기 방법과 시스템은 특정한 물리적 설명에 의존하지 않는다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 또한, 상기 방법과 시스템은 기판에 특정한 관계를 가지는 구조의 맥락 내에서 기술됨을 쉽게 알 것이다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 상기 방법과 시스템이 다른 구조들과 일관됨을 쉽게 알 것이다. 또한, 상기 방법과 시스템은 합성된 및/또는 단일의 어떤 층들의 맥락 내에서 기술된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 상기 층들이 다른 구조를 가질 수 있음을 쉽게 알 것이다. 나아가, 상기 방법과 시스템은 특정한 층들을 가지는 자기 접합들 및/또는 하부 구조들의 맥락 내에서 기술된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 상기 방법과 시스템에 모순되지 않는 추가적인 및/또는 다른 층들을 가지는 자기 접합들 및/또는 하부 구조들 또한 사용될 수 있음을 쉽게 알 것이다. 게다가, 어떤 구성들은 자성, 강자성 및 페리자성으로 기술된다. 여기에서 사용된 것과 같이, 자성이란 용어는 강자성, 페리자성 또는 유사한 구조들을 포함할 수 있다. 이렇게, 여기에서 사용된 대로, 상기 "자성" 또는 "강자성"이란 용어는 강자성들 및 페리자성들을 포함하나, 그에 한정되지 않는다. 상기 방법과 시스템은 또한 단일 자기 접합들과 하부 구조들의 맥락 내에서 기술된다. 그러나, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는, 상기 방법과 시스템이 복수의 자기 접합들을 가지고 복수의 하부 구조들을 사용하는 자기 메모리들의 사용에 일관됨을 쉽게 알 것이다. 나아가, 여기서 사용된 대로, "면 내에(in-plane)"는 실질적으로 자기 접합의 하나 이상의 층들의 면 내에 있거나 평행한 것이다. 반대로, "수직인(perpendicular)" 은 자기 접합의 하나 이상의 층들에 실질적으로 수직한 방향에 해당한다.
도 2a-2b는 스위칭을 위해 스핀 전달 토크를 사용할 수 있는 자기 메모리(100)의 일 예시적인 실시예를 도시한다. 일 실시예에서, 메모리는 STT-RAM이다. 도 2a-2b는 실제 크기의 비율이 아니며, 이해를 위한 것이다. 자기 메모리(100)는 시프트 레지스터(110)와 자기 메모리 소자들(120)을 포함한다. 또한, 자기 메모리 소자들(120)과 시프트 레지스터(110) 사이에 비자성층(125)이 도시된다. 일부 실시예들에서, 비자성층(125)은 전도성이다. 다른 실시예들에서, 비자성층(125)은 절연체(예를 들면, MgO 터널링 장벽층(tunneling barrier))이다. 자기 메모리 소자(120)들은 적어도 하나의 자유층(124), 비자성 스페이서층(126) 및 피고정층(128)을 포함한다. 따라서 일부 실시예들에서, 자기 메모리 소자(120)는 적어도 하나의 단일 MTJ 또는 스핀 밸브를 포함한다. 단일 층으로 도시되었으나, 자유층(124) 및/또는 피고정층(128)은 SAF 구조와 같은 복수의 층일 수 있다. 일부 실시예들에서, 자기 메모리 소자(120)는 피고정층(12)의 자화(미도시)를 고정(fix)하는데 사용될 수 있는 선택적 고정층(pinning layer)(미도시)을 포함할 수 있다. 일부 실시예들에서, 선택적 고정층은 교환-바이어스 상호작용(exchange-bias interaction)에 의해 피고정층(128)의 자화(미도시)를 고정(pin)하는 AFM 층 또는 복수의 층일 수 있다. 그러나 다른 실시예들에서, 선택적 고정층은 생략되거나 다른 구조가 사용될 수 있다. 나아가, 자기 메모리 소자(120)는 선택적 씨드층(들)(미도시) 및/또는 선택적 캐핑층(미도시)과 같은 다른 및/또는 추가적인 층들을 포함할 수 있다. 자기 메모리 소자(120)는 자기 접합(120)을 통하여 쓰기 전류가 통과할 때, 자유층(124)이 안정된 자성 상태들 사이에서 스위칭 되도록 구성될 수 있다. 따라서, 자유층(124)은 스핀 전달 토크(spin transfer torque)를 이용하여 스위칭이 가능하다.
피고정층(128)과 자유층(124)은 자성을 가지며, Ni, Fe, 및 Co 중 적어도 하나를 포함할 수 있고, 특히 이들의 합금의 형태로 포함할 수 있다. 피고정층(128) 및/또는 자유층(124)은 단일층으로 도시되었으나, 복수의 층들을 포함할 수 있다. 일 예로, 피고정층(128) 및/또는 자유층(124)은 루테늄(Ru)과 같은 박막을 통하여 반강자성적 또는 강자성적으로 결합된 자성층들을 포함하는 합성 반강자성(SAF) 층일 수 있다. 루테늄(Ru) 또는 다른 물질의 박막이 삽입된 복수의 자성층들이 이와 같은 SAF층에서 사용될 수 있다. 피고정층(128) 및/또는 자유층(124)은 또한 다른 복수의 층일 수 있다. 비록 도 2a-2b에는 자화들이 도시되지 않았으나, 자유층(124)과 피고정층(128)은 면을 벗어나는(out of plane) 반자화 에너지(demagnetization energy)를 초과하는 수직 이방 에너지를 가질 수 있다. 따라서 자유층(124)과 피고정층(128)은 면에 수직한 자화를 가질 수 있다. 피고정층(128)과 자유층(124)의 자화는 자유층의 면에 대하여 실질적으로 수직(normal)일 수 있다. 또 다른 실시예에서, 자유층(124) 및/또는 피고정층(128)의 수직 이방 에너지는 면을 벗어나는 반자화 에너지 보다 적을 수 있다. 이 경우, 자유층(124) 및/또는 피고정층(128)은 면 내(in-plane) 자화를 가진다. 피고정층(128)의 자화는 실질적으로 제자리에(in place) 고정(fixed or pinned)된다. 이와 대조적으로, 자유층(124)은 스핀 전달을 통하여 스위칭 될 수 있는 변화 가능한 자화(미도시)를 가진다.
스페이서층(126)은 비자성이다. 일부 실시예들에서, 스페이서층(126)은 절연체(예를 들면, 터널링 장벽층)일 수 있다. 이와 같은 실시예들에서, 스페이서층(126)은 자기 접합의 터널링 자기 저항(tunneling magnetoresistance: TMR)을 강화할 수 있는 결정성 MgO를 포함할 수 있다. 다른 실시예들에서, 스페이서층(126)은 다른 구조, 예를 들면 절연성 매트릭스 내에 도전성 채널들을 포함하는 과립층(granular layer)를 가질 수 있다.
자기 메모리 소자(120)는 또한 다른 층들을 포함할 수 있다. 일 예로, 자기 메모리 소자(120)는 다른 구조들뿐만 아니라 추가적인 스페이서층(들)을 포함할 수 있다. 일부 실시예들에서, 아래에 기술된 자기 메모리 소자(120)는 시프트 레지스터(110)의 일부를 포함한다.
시프트 레지스터(110)는 자기 메모리 소자(120)들과 상응하고 자벽(113)들에 의해 분리되는 도메인들(112, 114)을 포함한다. 인접한 도메인들(112, 114)의 자화들은 반평행하다. 따라서, 도메인들(112, 114)은 서로 엇갈린다(alternate). 도 2a 및 도 2b에서 도메인들의 자화들은 면에 수직인 것으로 도시되었으나, 다른 실시예들에서 적어도 부분적으로는 면 내(in plane)일 수 있다. 시프트 레지스터(110)는 평형 상태에서 복수의 도메인들 중의 일부분이 복수의 자기 메모리 소자들을 따라 정렬하도록 구성된다. 실시예에서 도시된 것처럼, 도메인들(112)은 자기 메모리 소자들(170)을 따라 정렬된다. 만일 시프트 레지스터가 다른 상태에 있게 된다면, 도메인들(114)은 평형 상태에서 자기 메모리 소자들(120)을 따라 정렬될 수도 있을 것이다. 도 2a와 도 2b에서 자기 메모리 소자들(120) 사이에서 단일 도메인(112 또는 114)만 도시되고 있으나, 다른 실시예들에서는 다른 다수의 도메인들이 자기 메모리 소자들(120) 사이에 배치될 수 있다. 일부 실시예들에서, 도메인들(112, 114)과 자벽들(113)의 평형 위치들은 정해질(set) 수 있다. 일 예로, 자기 메모리(100)는, 자벽들(113)의 위치에서, 도메인(112 또는 114)이 각각의 자기 메모리 소자(120)를 따라 정렬되도록 자벽들(113)을 고정하기(pin) 위한 표시들(미도시)을 가질 수 있다.
시프트 레지스터는 스핀 전달 토크에 의하여 자벽들(113)이 시프트하도록 구성된다. 좀 더 특별하게는, 시프트 레지스터(110)를 따라 구동된 시프트 레지스터 전류는 자벽들을 인접한 자벽의 위치로 시프트시킨다. 일 예로, 도 2a에 도시된 자기 메모리(100)가 자기 메모리(100)의 평형상태에 있다고 가정하자. 시프트 전류의 인가 후에 자벽들(113)은 시프트한다. 이러한 상황은 도 2b에 보여질 수 있다. 이렇게 하여, 도메인들(114)은 자기 메모리 소자들(120)을 따라 정렬된다. 시프트 레지스터(110)는 +x 또는 -x 방향으로 인가된 시프트 전류의 의하여 이러한 상태들이 스위치 될 수 있다.
일부 실시예들에서, 시프트 레지스터(110)는 자기 메모리 소자들(120)에 인접한다. 이와 같은 실시예들에서, 시프트 레지스터(110)가 적층 상태(in stack)에 있는 부분은 없다. 다르게 얘기하면, 자기 메모리 소자들(120)로부터 아래 방향(층들에 수직인/z 방향)으로 똑바로 선을 그리면, 선에 의해서 가로질러지는 도메인(112 또는 114)은 없다. 다른 실시예들에서, 시프트 레지스터(110)는 자기 메모리 소자들(120)의 일부를 구성할 수 있다. 이와 같은 실시예들에서, 시프트 레지스터(110)의 일부분들은 자기 메모리 소자들(120)에 대하여 적층 상태가 된다. 일 예로, 도메인들(112 및/또는 114)은 단일 또는 이중 MTJ에서 피고정층으로서 기능할 수 있다. 이와 같은 실시예들에서, 자기 메모리 소자들(120)은 단일 또는 이중 MTJ 또는 스핀 밸브를 만든다.
구동에서, 자기 메모리 소자들(120)과 시프트 레지스터(110)는 입력 전류들을 이용하여 프로그램될 수 있다. 일 예로, 원하는 도메인들(112 또는 114)이 자기 메모리 소자들(120)을 따라 정렬될 수 있도록 도메인들(112, 114)을 시프트시키기 위하여, 시프트 전류가 +x 또는 -x 방향으로 인가될 수 있다. 그리고 나서, 자기 소자들(120)을 프로그램하기 위하여, 쓰기 전류가 +z 또는 -z 방향으로 자기 소자들(120)을 통하여 구동될 수 있다. 그 대신에, 단일 전류가 시프트 레지스터(110) 및 원하는 자기 소자들(120) 모두에 인가될 수 있다. 이와 같은 실시예들에서, 전류가 도메인들(112, 114)을 시프트시키고 자기 메모리 소자(120)를 기록할 수 있을 것이다.
시프트 레지스터(110)의 사용으로 인해, 도 2a와 도 2b에서 대조적으로 도시된 것처럼 자기 메모리 소자들(120)에 상응하는 도메인(112 또는 114)은 변화될 수 있다. 결과적으로, 서로 다른 상태들이 읽기 및 쓰기를 위하여 사용될 수 있다. 일 예로, 스핀 전달 토크 효율성을 향상시키는 일 도메인(112 또는 114)은 쓰기를 위하여 자기 소자(120)를 따라 정렬되도록 선택될 수 있다. 자기저항의 향상 및/또는 자유층(124)의 상태를 교란할 가능성을 감소시키는 다른 도메인(114 또는 112)은 읽기 동작을 위하여 자기 메모리 소자(120)를 따라 정렬되도록 선택될 수 있다. 이렇게 하여, 자기 메모리(100)는 향상된 성능을 가질 수 있다. 나아가, 도메인들(112, 114)이 시프트될 수 있기 때문에, 쓰기 동작 중에 정체 지점(stagnation point)의 발생을 회피할 수 있다. 결과적으로, 자기 메모리 (100)의 성능이 향상될 수 있다.
도 3은 스위칭을 위하여 스핀 전달 토크를 사용할 수 있는 자기 메모리(150)의 또 다른 예시적인 실시예를 도시한다. 일 실시예에서, 자기 메모리(150)는 STT-RAM 이다. 도 3은 실제 크기의 비율이 아니며, 이해를 돕기 위함이다. 자기 메모리(150)는 자기 메모리(100)와 유사하다. 좀 더 특별하게는, 자기 메모리(150)는 각각 시프트 레지스터(110) 및 자기 메모리 소자들(120)과 유사한 시프트 레지스터(160)와 자기 메모리 소자들(170)을 포함한다. 그래서 시프트 레지스터(160)는 자벽들(163)에 의해서 분리된 도메인들(162, 164)을 포함한다. 이와 유사하게, 자기 메모리 소자(170)는 자유층(174), 비자성 스페이서층(176) 및 피고정층(178)을 포함한다. 비록 단일 층으로 도시되었으나, 자유층(174)은 SAF 구조와 같은 복수의 층일 수 있다. 일부 실시예들에서, 자기 메모리 소자(170)는 피고정층(178)의 자화를 고정하기 위해 사용될 수 있는 선택적 고정층(미도시)을 포함할 수 있다. 일부 실시예들에서, 선택적 고정층은 교환-바이어스 상호작용력(exchange-bias interaction)에 의해 피고정층(128)의 자화를 고정하는 AFM 층 또는 복수의 층일 수 있다. 그러나, 다른 실시예들에서, 선택적 고정층은 생략되거나 다른 구조가 사용될 수 있다.
자유층(174)과 피고정층(178)은 각각 자성을 가지며, Ni, Fe, 및 Co 중 적어도 하나를 포함할 수 있고, 특히 이들의 합금의 형태로 포함할 수 있다. 자유층(174)은 자기 접합(170)을 통과하는 쓰기 전류를 이용하여 안정된 자성 상태들 사이에서 스위치 되도록 구성된다. 따라서, 자유층(174)은 스핀 전달 토크를 이용하여 스위칭할 수 있다. 실시예에서 도시된 것처럼, 피고정층(178)은 루테늄(Ru)과 같은 얇은 비자성층(182)을 통하여 반강자성적으로 결합된 자성층들(180, 184)을 포함하는 합성 반강자성(SAF) 층일 수 있다. 실시예에서 도시된 것처럼, 피고정층(178) 및 자유층(174)은 면에 수직인 자화를 가질 수 있다. 다른 대체 실시예에서, 자유층(174) 및/또는 피고정층(178)은 면 내(in-plane) 자화를 가질 수 있다.
게다가, 자기 메모리 소자들(170)은 추가적인 비자성 스페이서층(172)과, 시프트 레지스터(160)의 상태에 의존하는 도메인(162 또는 164)을 포함한다. 도메인들(162/164)은 자기 메모리 소자들(170)을 위한 제2 피고정층으로서 역할을 한다. 스페이서층들(176, 172)은 비자성이다. 일부 실시예들에서, 스페이서층들(176, 172)은 절연체(예들 들면, 터널링 장벽층)일 수 있다. 이와 같은 실시예에서, 스페이서층들(176, 172)은 터널링 자기저항(TMR) 및 자기 접합의 스핀 전달 토크의 효율성을 강화시키는 결정성 MgO를 포함한다. 다른 실시예들에서 스페이서층들(176, 172)은 Cu와 같은 도전체일 수 있다. 다른 대체 실시예에서, 스페이서층들(176, 172)은 다른 구조, 예를 들면 절연체 매트릭스 내에 도전성의 채널들을 포함하는 과립층(granular layer)을 가질 수 있다. 따라서, 자기 메모리 소자들(170)은 이중 MTJ들 또는 이중 스핀 밸브들 일 수 있다.
시프트 레지스터(160)는 자기 메모리 소자들(170)과 상응한다. 인접한 도메인들(162, 164)의 자화는 반평행하다. 따라서, 도메인들(162, 164)은 서로 엇갈린다. 시프트 레지스터(160)는 평형 상태에서 복수의 도메인들 중의 일부분이 복수의 자기 메모리 소자들을 따라 정렬하도록 구성된다. 실시예에서 도시된 것처럼, 도메인들(162)은 자기 메모리 소자들(170)을 따라 정렬된다. 따라서 도메인(162)의 자화가 피고정층(178)에서 자유층(174)에 근접한 층(180)의 자화와 반평행하기 때문에, 자기 소자들(170)은 이중 상태에 있게 된다. 달리 얘기하면, 평형상태에서 도메인(164)은 자기 소자들(170)과 평행할 수 있다. 이와 같은 상황에서는, 도메인(164)의 자화가 자유층(174)에 근접한 층(180)의 자화와 평행하기 때문에 자기 소자들(170)은 반 이중 상태에 있게 된다. 비록 단일 도메인(164)만이 자기 소자들(170) 사이에서 도시되었지만, 다른 실시예들에서, 다른 수의 도메인들이 자기 메모리 소자들(170) 사이에 배치될 수 있다. 일부 실시예들에서, 도메인들(162, 164) 및 자벽들(163)의 평형 위치들은 정해질(set) 수 있다. 일 예로, 자기 메모리(150)는, 자벽들(163)의 위치들에서, 도메인(162 또는 164)이 각각의 자기 메모리 소자(170)를 따라 정렬하도록 자벽들(163)을 고정하기 위한 표시들(미도시)을 가질 수 있다.
시프트 레지스터(160)는 스핀 전달 토크에 의하여 자벽들(163)이 시프트하도록 구성된다. 좀 더 특별하게는, 시프트 레지스터(160)를 따라 구동된 시프트 레지스터 전류는 자벽들을 인접한 자벽의 위치로 시프트시킨다. 일 예로, 자기 메모리(150)가 자기 메모리(150)의 평형상태에 있다고 가정하자. 시프트 전류의 인가 후에 자벽들(163)은 이동한다. 따라서, 자기 메모리(150)는 두개의 피고정층들(162/164 및 178)을 갖는 이중 자기 메모리 소자들(170)을 사용하도록 고려될 수 있다. 두개의 피고정층들(162/164 및 178) 중의 하나는 원하는 방향으로 시프트될 수 있는 자화 방향을 갖는다.
일반적으로, 자기 메모리(150)는 자기 메모리 소자들(170)이 이중 상태로 프로그램 되도록 요구된다. 따라서, 도메인들(162)은 도 3에서 도시된 것처럼 쓰기 동작 중 자기 메모리 소자들(170)의 기준층들(180)에 반평행하도록 요구된다. 이와 같은 배열은 터널링 자기저항(TMR)을 감소시키고 스핀 전달 토크를 더욱 높게 한다. 이와 대조적으로, 자기 메모리(150)는 반 이중 상태(anti-dual state)로 읽혀지도록 요구될 수 있다. 따라서, 도메인들(164)은 읽기 동작을 위하여 자기 메모리 소자들(170)을 따라 정렬되는 것이 요구된다. 이와 같은 배열은 TMR 을 더욱 높게 하고, 따라서 시그널을 더욱 크게 한다. 게다가, 이중 자기 소자의 사용은 자유층(174)의 상태를 스위치 하기 위해 필요한 임계 전류(critical current)의 양을 감소시킨다. 따라서 자기 메모리(150)의 읽기 및 쓰기 성능은 향상될 수 있다.
도 4는 자기 메모리(150)를 프로그래밍하기 위한 방법(190A)의 예시적인 일 실시예를 도시한다. 단순함을 위해 일부 단계는 생략되거나 결합될 수 있다. 상기 방법(190)은 자기 메모리(150)의 맥락에서 도시된다. 그러나 상기 방법(190A)은 유사한 방법으로 기능할 수 있는 다른 자기 메모리들에서 사용될 수 있다. 도 5 및 6은 프로그래밍하는 동안의 자기 메모리(150)의 예시적인 실시예를 도시한다. 도 5-6은 실제 크기의 비율이 아니며, 이해를 돕기 위함이다. 나아가, 도 5에서 콘택들(186, 188) 또한 도시된다.
단계(192)에 의하여, 프로그램되는 복수의 자기 메모리 소자들(170)에 상응하는 시프트 레지스터(160)를 통하여 시프트 전류가 구동된다. 도 5는 이 단계 동안의 자기 메모리(150)를 도시한다. 이러한 경우, 자기 메모리(150)는 반 이중 상태에서 시작한다. 따라서, 도메인들(164)은 자기 메모리 소자들(170)을 따라 정렬된다. 시프트 전류는 도시된 방향으로 시프트 레지스터(170)를 따라 구동된다. 자벽들(163)은 전류의 방향을 따라서 시프트한다. 그렇게 하여, 자벽들은 일 도메인(162)이 자기 소자들(170)을 따라 정렬될 때까지 움직이게 된다. 도 6은 시프트 전류가 시프트 레지스터(160)를 통하여 구동된 후 얻어진 이중 상태를 도시한다. 이 상태는 자기 메모리 소자들(170)을 프로그래밍하기 위하여 요구된다.
단계(194)에 의하여, 쓰기 전류가 기록되기를 원하는 자기 메모리 소자(들)를 통하여 구동된다. 단계(194)에서, 전류는 콘택들(186, 188) 사이에 구동된다. 도 6은 또한 자기 메모리 소자들(170)을 위하여 사용된 쓰기 전류의 방향을 도시한다. +z 또는 -z 방향 중 어느 방향으로 쓰기 전류가 구동되는지에 따라, 원하는 상태가 각각의 자기 메모리 소자(170)의 자유층(174)에 프로그램될 수 있다.
방법(190A)을 사용하여, 원하는 상태가 자기 메모리 소자들(170)에 프로그램될 수 있다. 도 5에 도시된 반 이중 상태에서, 읽기 동작은 향상될 수 있다. 특히, 자유층(174)의 자화 방향이 피고정층(178)의 강자성층(180) 및 도메인(164)의 자화 방향과 같기 때문에 자기 저항은 증가될 수 있다. 더욱이, 이 상태에서 스핀 전달 토크 효과들이 소거되는 것이 자유층(174)의 두 표면들에서 관찰되기 때문에, 자유층(174) 상태의 교란 가능성은 감소 될 수 있다. 따라서, 자기 메모리(150)는 향상된 읽기 성능을 가질 수 있다. 자기 메모리 소자(170)가 이중 상태(도메인(162)의 자화가 기준층(180)의 자화에 반평행)에서 프로그램되기 때문일 수 있다. 도메인(162)과 기준층(180)의 자화 방향 때문에 자기 저항의 소거와 스핀 전달 토크의 증가는 프로그래밍 동안 발생 된다. 게다가, 도메인들(162, 164)이 상기 방법(190)의 일환으로서 시프트될 수 있기 때문에, 쓰기 동작 중에 정체 지점은 회피될 수 있다. 결과적으로 자기 메모리(150)의 성능은 향상될 수 있다.
도 7은 자기 메모리(150)를 프로그래밍하기 위한 방법(190B)의 예시적인 일 실시예를 도시한다. 단순화를 위해 일부 단계들은 생략되거나 결합 될 수 있다. 상기 방법(190B)은 자기 메모리(150)의 맥락에서 도시된다. 그러나 상기 방법(190B)은 유사한 방법으로 기능 할 수 있는 다른 자기 메모리들에 사용될 수 있다. 도 8은 프로그래밍 동안의 자기 메모리(150)의 예시적인 일 실시예를 도시한다. 도 8은 실제 크기의 비율이 아니며, 이해를 돕기 위함이다.
단계(192)에 의하여, 프로그램되는 복수의 자기 메모리 소자들(170)에 상응하는 시프트 레지스터(160) 및 프로그램되는 자기 메모리 소자(들)를 통하여, 결합된 시프트 전류 및 쓰기 전류가 구동된다. 도 8은 상기 단계 동안의 자기 메모리(150)를 도시한다. 이러한 경우에 자기 메모리(150)는 반 이중 상태(도 8에는 미도시)에서 시작한다. 따라서, 도메인들(164)은 자기 메모리 소자들(170)을 따라 정렬되기 시작한다. 시프트/쓰기 전류는 시프트 레지스터(160)를 따라서 구동되다가, 도시된 것처럼 원하는 자기 메모리 소자를 통하여 위의 방향으로 구동된다. 자벽들(163)은 전류의 방향을 따라 이동한다. 따라서, 자벽들은 도메인(162)이 자기 메모리 소자들(170)을 따라 정렬될 때까지 이동된다. 따라서, 도 8에 도시된 이중 상태가 달성되고 자기 메모리 소자(170)는 이와 같은 전류를 사용하여 기록될 수 있다.
상기 방법(190B)을 사용하여, 원하는 상태가 자기 메모리 소자들(170)에 프로그램될 수 있다. 반 이중 상태(도 8에 미도시)에서, 읽기 동작은 향상될 수 있다. 특히, 자유층(174)의 자화 방향이 피고정층(178)의 강자성층(180) 및 도메인(164)의 자화 방향과 같기 때문에, 자기저항은 증가 될 수 있다. 더욱이, 자유층(174) 상태의 교란 가능성은 감소 될 수 있다. 따라서, 자기 메모리(100)는 향상된 읽기 성능을 가질 수 있다. 자기 메모리 소자(170)가 이중 상태(도메인(162)의 자화가 기준층(180)의 자화에 반평행)에서 프로그램되기 때문일 수 있다. 도메인 및 기준층(180)의 자화 방향 때문에 자기 저항의 소거와 스핀 전달 토크의 증가가 프로그래밍 동안 발생 된다. 게다가, 도메인들(162, 164)이 상기 방법(190B)의 일환으로 시프트될 수 있기 때문에, 쓰기 동작 중에 정체 지점은 회피될 수 있다. 결과적으로 자기 메모리(150)의 성능은 향상될 수 있다.
도 9 및 도 10은 스위칭을 위하여 스핀 전달 토크를 사용할 수 있는 자기 메모리(200)의 투시도 및 평면도의 다른 예시적인 실시예이다. 일 실시예에서, 자기메모리는 STT-RAM 이다. 도 9-10은 실제 크기의 비율이 아니며, 이해를 돕기 위함이다. 자기 메모리(200)는 자기 메모리(100)와 유사하다. 좀 더 특별하게는, 자기 메모리(200)는 각각 시프트 레지스터(110) 및 자기 메모리 소자들(120)과 유사한 시프트 레지스터(210) 및 자기 메모리 소자들(220)을 포함한다. 따라서 시프트 레지스터(210)는 자벽들(213)에 의해 분리된 도메인들(212, 214)을 가진다. 유사하게, 자기 메모리 소자(220)는 자유층(224), 비자성 스페이서층(226) 및 피고정층(228)을 포함한다. 그러므로 일부 실시예들에서, 자기 메모리 소자들(220)은 단일 접합들이다. 다른 실시예들에서, 자기 메모리 소자들(220)은 또 다른 스페이서층(미도시) 및 피고정층(미도시)을 포함할 수 있다. 이렇게 하여, 자기 메모리 소자들(220)은 이중 접합들 일 수 있다. 비록 단일 층으로 도시되었으나, 자유층(224)은 SAF 구조와 같은 복수의 층일 수 있다. 피고정층(228)은 기준층(230), 스페이서층(232) 및 피고정층(234)을 포함하는 SAF 구조와 같이 도시된다. 그러나 다른 실시예들에서, 피고정층(228)은 단일 층 또는 또 다른 복수의 층일 수 있다. 일부 실시예들에서, 자기 메모리 소자(220)는 피고정층(228)의 자화(미도시)에 고정될 수 있는 선택적 고정층(미도시)을 포함할 수 있다. 일부 실시예들에서, 선택적 고정층은 교환-바이어스 상호작용력에 의하여 피고정층(228)의 자화(미도시)를 고정할 수 있는 AFM 층 또는 복수의 층일 수 있다. 그러나 다른 실시예들에서, 선택적 고정층은 생략되거나 다른 구조가 사용될 수 있다.
자유층(224) 및 피고정층(228)은 각각 자성을 가지며, Ni, Fe, 및 Co 중 적어도 하나를 포함할 수 있고, 특히 이들의 합금의 형태로 포함할 수 있다. 자유층(224)은 자기 접합(170)을 통과하는 쓰기 전류를 이용하여 안정된 자성 상태들 사이에서 스위치 되도록 구성된다. 따라서, 자유층(224)은 스핀 전달 토크를 이용하여 스위칭할 수 있다. 실시예에서 도시된 것처럼, 피고정층(228) 및 자유층(224)은 면에 수직인 자화들을 가진다. 다른 대체 실시예에서, 자유층(224) 및/또는 피고정층(228)은 면 내(in-plane) 자화를 가질 수 있다.
스페이서층(226)은 비자성이다. 일부 실시예들에서, 스페이서층들(226) 은 절연체(예를 들면 터널링 장벽층)이다. 이와 같은 실시예에서, 스페이서층(226)은 자기 접합의 TMR을 강화시킬 수 있는 결정성 MgO를 포함할 수 있다. 다른 실시예들에서, 스페이서층(226)은 Cu와 같은 도전체일 수 있다. 다른 대체 실시예에서, 스페이서층(226)은 다른 구조, 예를 들면 절연성 매트릭스 내에 도전성 채널들을 포함하는 과립층(granular layer)을 가질 수 있다. 따라서, 자기 메모리 소자들(220)은 이중의 MTJ들 또는 이중의 스핀 밸브들일 수 있다.
시프트 레지스터(210)는 자기 메모리 소자들(220)에 상응한다. 인접한 도메인들(212, 214)의 자화는 반평행하다. 따라서, 도메인들(212, 214)은 서로 엇갈린다. 시프트 레지스터(210)는 평형 상태에서 복수의 도메인들(212, 214) 중의 일부분이 복수의 자기 메모리 소자들(220)을 따라 정렬하도록 구성된다. 실시예에서 도시된 것처럼, 도메인들(212)은 자기 메모리 소자들(220)을 따라 정렬된다. 비록 단일 도메인(212)만 자기 메모리 소자들(220) 사이에 도시되었으나, 다른 실시예들에서, 다른 수의 도메인들이 자기 메모리 소자들 사이에 배치될 수 있다. 일부 실시예들에서, 도메인들(212, 214) 및 자벽들(213)의 평형 위치들은 정해질 수 있다. 일 예로, 자기 메모리(200)는 자벽들(213)의 위치들에서 도메인(212 또는 214)이 각각 자기 메모리 소자와 정렬되도록 자벽들(213)을 고정시키기 위한 표시들(미도시)을 가질 수 있다.
시프트 레지스터(210)는 스핀 전달 토크에 의하여 자벽들(213)을 이동시키도록 구성된다. 좀 더 특별하게는, 시프트 레지스터를(210) 따라 구동된 시프트 레지스터 전류가 자벽들을 인접한 자벽의 위치로 시프트시킨다. 일 예로, 자기 메모리(200)가 자기 메모리(200)의 일 평형상태에 있다고 가정해보자. 시프트 전류의 인가 후에, 자벽들의 위치가 하나 또는 그 이상의 도메인을 시프트시키도록 자벽들(213)이 이동한다.
자기 메모리(150)와 대조적으로, 시프트 레지스터(210)의 도메인들(212, 214)은 자기 메모리 소자(220)의 일부가 아니다. 좀 더 특별하게는, 도메인들(212, 214)은 자기 메모리 소자들(220)과 적층 상태(in satck)가 아니다. 대신에, 시프트 레지스터(210)는 자기 메모리 소자들(220)과 인접하다. 비록 자유층 아래에 있는 것처럼 도시되었으나(예를 들면, 자유층 보다 더 아래에 있는 평면 위에 있는 것과 같은), 시프트 레지스터(210)는 일부 실시예들에서의 자유층보다 더 높거나 같은 레벨에 있을 수 있다. 도 11에서 도시된 것처럼, 시프트 레지스터(210)의 도메인들(212, 214)은 시프트 레지스터(210)를 통하여 인가된 전류를 통하여 여전히 시프트될 수 있다.
일반적으로 자기 메모리(200)는 자기 메모리 소자들(220)을 통하여 전류가 흐를 때와 동시에 시프트 레지스터에 전류가 흐르도록 프로그램되는 것이 요구된다. 이것은 자유층의 자화가 진행되는 것과 동시에 자벽의 시프트를 야기하는데, 이는 결국 시프트 레지스터로부터 자유층으로의 정자기장(magnetostatic field)의 변화를 일으키고 자유층 내의 정체 지점(전체 토크가 '0'이 되는 지점)이 제거될 수 있게 된다. 나아가 이중의 자기 소자들의 사용은 자유층(224)의 상태를 스위치 시키기 위해 필요한 임계 전류의 감소를 가능하게 한다. 따라서, 자기 메모리(200)의 읽기 및 쓰기 성능은 향상될 수 있다. 메모리의 읽기 동작 동안, 전류는 시프트 레지스터를 통하여 흐르지 아니하고 시프트 레지스터로부터 자유층으로의 정자기장의 변화가 일어나지 않게 되는데, 이는 결국 빠른 읽기 동작을 위하여 읽기 교란 가능성을 감소시킴으로써 자유층 자화의 정체 지점을 발생시키게 된다.
도 12-13은 쓰기 전류가 자기 메모리 소자(220)를 통하여 흐를 때 자기 메모리 소자(220)가 프로그래밍 되는 것을 도시한다. 도 12-13은 실제 크기의 비율이 아니다. 실시예에 도시된 것처럼, 레지스터층(210)은, 특히 스핀 전달 토크 쓰기 동작 중에 자유층(224)의 바이어스를 위한 자기장을 제공한다. 도 12-13에서 쓰기 전류의 방향을 나타내는 화살표들이 레지스터층(210)을 가로지르는 것처럼 보이지만, 전류는 레지스터층(210)을 통하여 흐를 필요가 없다. 나아가, 비록 도메인들(212, 214)이 면에 수직인 것처럼 도시되었으나, 자유층(224)이 면에 수직인 방향으로 프로그램되었다 하더라도 도메인들(212, 214)은 면 방향을 향할 수 있다. 이것은 시프트 레지스터에 의하여 자유층에 제공된 바이어스장(biasing field)이 자유층(224)의 자화 곤란축(hard axis) 또는 자화 용이축(east axis)을 따를 수 있기 때문이다.
자기 메모리 소자를 제1의 상태로 프로그래밍하기 위해 자기 메모리 소자(220)를 통과하는 전류의 방향이 도 12에 도시된다. 도 12에서, 도메인(214)은 쓰기 전류 때문에 스핀 전달 토크에 상응하여 자유층(224)에 정자기장을 제공하고 기준층(230)은 자유층(224)의 자화를 스위치 하려는 경향이 있다. 도 13은 반대의 상태에서 자유층(224)을 프로그래밍하기 위한 레지스터층의 상태를 도시한다. 도 13에서, 도메인(212)은 자유층(224)의 자기 모멘트를 스위치시키는 경향이 있는 쓰기 전류 때문에 스핀 전달 토크의 방향과 일치하게 자유층(224)에 정자기장을 제공한다. 프로그래밍 되는 자유층(224)에 인접한 도메인들(212, 214)은 적절한 방향으로 자유층(224)에 정자기장을 제공한다. 결과적으로, 도메인들(212, 214)은 자유층(224)이 기록되기 원하는 방향으로 자유층(224)의 모멘트의 바이어싱(biasing)을 도울 수 있다. 전류가 +z 또는 -z 방향 중 어느 방향으로 구동되는지 그리고 어느 도메인(212 또는 214)이 자기 메모리 소자(220)에 인접 한지에 근거하여, 원하는 상태가 각각 자기 메모리 소자(220)의 자유층(224)에 프로그램될 수 있다.
따라서, 자기 메모리(220)는 자기 메모리(150)과 유사한 방법으로 쓰여 지거나 읽혀질 수 있다. 일부 실시예들에서, 도메인들(212, 214)은 상기 방법(210)의 일환으로 시프트될 수 있다. 도메인들(212, 214)을 이동시키는 것은 쓰기 동작 중에 자유층(224)에 인가된 정자기장을 변화시킨다. 결과적으로 쓰기 동작 중 정체 지점은 회피될 수 있다. 따라서, 자기 메모리(200)의 성능은 향상될 수 있다.
도 14에서 자기 메모리(150 및/또는 200)를 초기화하기 위한 방법(250)의 예시적인 일 실시예가 도시된다. 단순화를 위해 일부 단계를 생략되거나 결합 될 수 있다. 상기 방법(250)은 자기 메모리(250)의 맥락에서 도시된다. 그러나, 상기 방법(250)은 유사한 방법으로 기능 하는 다른 자기 메모리들에 사용될 수 있다. 도 15는 프로그래밍 되는 동안 자기 메모리(150)의 예시적인 일 실시예를 도시한다. 도 15는 실제 크기의 비율이 아니며, 이해를 돕기 위함이다. 또한 실시예에서 도시된 것처럼, 피고정층(178)의 층(184)은 더 높은 포화 모멘트를 가지는데, 예를 들면 이는 층(184)의 두께 때문이다.
단계(252)에 의하여, 초기화가 요구되는 자기 메모리 소자들(170) 및 시프트 레지스터(160)에 수직인 방향으로 자기장이 인가된다. 자기장의 세기는 층(184), 자유층(174) 및 도메인들(162, 164)의 항자기성(corecivity)보다 더 높다.
일부 실시예들에서, 자기 메모리(150)는 단계(254)에 의하여 선택적으로 가열된다. 일부 실시예들에서, 가열은 시프트 레지스터(160) 및/또는 자기 소자들(170)을 통하여 구동된 전류를 사용하여 달성할 수 있다. 그러나 다른 실시예들에서, 가열은 다른 방법으로 수행될 수 있다.
일부 실시예들에서, 단계(256)에 의하여 면 내(in-plane) 자기장이 인가된다. 이 면 내(in-plane) 자기장은 도메인들(162 및/또는 164)을 포화시키거나 시프트 레지스터의 항자기성(corecivity)을 감소시키는데 충분할 수 있다. 단계들(254, 256)에 의한 가열 및 면 내(in-plane) 자기장의 인가는 선택적이거나 자기 메모리(150)의 초기화를 촉진하는데 사용될 수 있다.
도 15는 자기장(H)이 가해질 때의 메모리(150)를 도시한다. 자기장 때문에, 자유층(174) 뿐만 아니라 피고정층(178)의 층(184)도 자기장을 따라 정렬한다. 실시예에 도시된 것처럼, 도메인(162)은 자기장을 따라 정렬한다. 이렇게 하여, 자유층(174), 피고정층(178)의 층(184)(일부 실시예들에서 184 및 180 모두) 및 일부 실시예들에서의 도메인(162)은 도메인(164)의 자기장에 반평행한 정자기장을 제공한다. 따라서 도메인(164)의 순자기장(net field)(자기 메모리 소자(170) 및 도메인(162)으로부터 정자기장에 자기장(H)을 더한다)은 인가된 자기장의 방향과 반대이다. 다르게 얘기하면, 자기장(H)은 정자기장의 것보다 더 적다. 결과적으로, 도메인들(164)은 도메인들(162)의 방향과 반대로 향한다. 따라서, 자기 메모리(150)는 초기화될 수 있다. 자기 메모리들(100, 200)은 유사한 방식 또는 완전히 다른 방향으로 초기화될 수 있다.
상기 방법(250)을 사용하여 자기 메모리(100, 150 및/또는 200)는 초기화될 수 있다. 이렇게 하여, 메모리(100, 150 및/또는 200)의 효용은 달성될 수 있다.
자기 메모리의 제공, 사용, 초기화를 위한 방법 및 시스템이 설명되었다. 상기 방법 및 시스템은 도시된 예시적인 실시예에 따라 설명되었고, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 실시예에 변형이 있을 수 있고 어떤 변형도 본 방법 및 시스템의 사상과 범위 내에 있음을 쉽게 알 수 있을 것이다. 그러므로, 많은 변경이 첨부된 청구항들의 사상 및 범위로부터 벗어나지 않는 범위 내에서 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 행하여질 수 있다.

Claims (22)

  1. 적어도 하나의 시프트 레지스터; 및
    상기 적어도 하나의 시프트 레지스터 상에 배치되는 복수의 자기 메모리 소자들을 포함하되,
    상기 복수의 자기 메모리 소자들의 각각은 피고정층, 자유층 및 상기 피고정층과 상기 자유층 사이의 비자성 스페이서층을 포함하고, 상기 복수의 자기 메모리 소자들의 각각은 쓰기 전류가 상기 복수의 자기 메모리 소자들의 각각을 통하여 흐를 때 상기 자유층이 복수의 안정된 자기 상태들 사이에서 스위치되도록 구성되고,
    상기 적어도 하나의 시프트 레지스터는 복수의 자벽들에 의하여 분리된 복수의 도메인들을 포함하고, 상기 복수의 도메인들 중 서로 인접하는 도메인들의 자화들은 서로 반평행하고,
    상기 적어도 하나의 시프트 레지스터는, 평형 상태에서 상기 복수의 도메인들 중 제1 도메인들이 상기 복수의 자기 메모리 소자들에 정렬하도록 구성되고,
    상기 적어도 하나의 시프트 레지스터는, 시프트 전류가 인접한 도메인들의 방향을 따라서 상기 적어도 하나의 시프트 레지스터를 통과하여 흐를 때, 상기 복수의 자벽들의 각각이 인접한 자벽의 위치로 시프트되도록 구성되는 자기 메모리.
  2. 제 1 항에 있어서,
    상기 복수의 도메인들 중 제2 도메인들은 상기 자기 메모리 소자들에 비정렬되고, 상기 자기 메모리 소자들 사이에 배치되는 자기 메모리.
  3. 제 2 항에 있어서,
    상기 자기 메모리 소자들의 각각과 상기 적어도 하나의 시프트 레지스터 사이에 개재되는 추가적인 비자성층을 더 포함하되,
    상기 제1 도메인들의 각각 및 상기 추가적인 비자성층은 상기 자기 메모리 소자들의 각각 상에 적층되는 자기 메모리.
  4. 제 3 항에 있어서,
    상기 비자성 스페이서층 및 상기 추가적인 비자성층 중 적어도 하나는 터널링 장벽층인 자기 메모리.
  5. 제 3 항에 있어서,
    상기 복수의 자기 메모리 소자들의 각각의 상기 피고정층과 상기 제1 도메인들의 각각이 반 이중 상태(anti-dual state)에 있을 때, 상기 복수의 자기 메모리 소자들은 읽혀지도록 구성된 자기 메모리.
  6. 제 3 항에 있어서,
    상기 복수의 자기 메모리 소자들의 각각의 상기 피고정층과 상기 제1 도메인들의 각각이 이중 상태(dual state)에 있을 때, 상기 복수의 자기 메모리 소자들은 쓰여 지도록 구성된 자기 메모리.
  7. 제 3 항에 있어서,
    상기 자유층, 상기 피고정층, 및 상기 제1 도메인들의 각각은 면에 수직인 자화를 가지는 자기 메모리.
  8. 제 3 항에 있어서,
    상기 피고정층은 합성 반강자성체(SAF)를 포함하고,
    상기 합성 반강자성체는 복수의 강자성 층들, 및 상기 복수의 강자성 층들 사이에 개재되는 비자성 분리층을 포함하고,
    상기 복수의 강자성 층들은 반강자성적으로 정렬된 자기 메모리.
  9. 제 3 항에 있어서,
    복수의 콘택들을 더 포함하고,
    상기 복수의 콘택들은 상기 복수의 자기 메모리 소자들의 각각에 인접하게 배치되는 제1 콘택 및 제2 콘택을 포함하고,
    상기 제1 콘택은 상기 제1 도메인들의 각각에 인접하고, 상기 제2 콘택은 상기 피고정층에 인접하는 자기 메모리.
  10. 제 2 항에 있어서,
    상기 적어도 하나의 시프트 레지스터는, 상기 복수의 도메인들이 상기 복수의 자기 메모리 소자들 중 어느 것에도 적층 되지 않도록, 상기 복수의 자기 메모리 소자들에 인접한 자기 메모리.
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