KR102039746B1 - Ｄｃ­ｄｃ 컨버터를 제한하는 전류를 위한 시스템 및 방법 - Google Patents

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Abstract

DC-DC 전압 컨버터는 출력 전압을 제공하도록 한쌍의 스위칭 트랜지스터들을 가지고 제어 신호들에 응답해서 동작의 부스트 모드에서 교대로 스위칭된다. 인덕터는 한쌍의 스위칭 트랜지스터에 연결되고 그것을 통해 흐르는 인덕터 전류를 가진다. 전류 센서는 입력 전류를 모니터링하고 그것에 응답해서 전류 감지 신호를 발생시킨다. 제어 회로는 전류 감지 신호, 출력 전압 및 전류 제한 신호에 응답해서 제 2 한쌍의 스위칭 트랜지스터들로 제어 신호들을 발생시키고, 전류 제한 신호가 전류 제한을 초과하는 인덕터 전류를 나타낼 때 제어 신호들이 인덕터 전류를 감소하도록 한쌍의 스위칭 트랜지스터들을 구성한다.

Description

ＤＣ­ＤＣ 컨버터를 제한하는 전류를 위한 시스템 및 방법{SYSTEM AND METHOD FOR CURRENT LIMITING A DC-DC CONVERTER}
본 출원은 SYSTEM AND METHOD FOR CURRENT LIMITING A DC-DC CONVERTER로 명명된, 2011년 03월 21일 출원된, 미국 특허 출원 제 13/052,820호로부터 우선권을 청구하고, 2010년 08월 24일 출원된, SYSTEM AND METHOD FOR CONTROLLING BUCK-BOOST CONVERTER WITH CURRENT LIMIT SIGNAL로 명명된, 가출원 제 61/376,536호로부터 우선권을 청구하고, 그것의 명세서들이 참조에 의해 여기서 병합된다.
본 발명은 벅 부스트 컨버터들에 관한 것이고, 더욱 특히, 컨버터의 스위칭 주파수에 대한 변경들을 제한하기 위해 그리고 컨버터 내의 인덕터 전류 리플을 제한하기 위해 제어 스킴을 포함하는 벅 부스트 컨버터들에 관한 것이다.
DC-DC 벅 부스트 컨버터들은 동작들을 가능하게하고 입력 전압은 출력 전압 보다 더 크거나 또는 입력 전압이 입력 전압보다 더 적을 수 있다. 동작의 부스트 모드에서, 입력 전압은 조절된 출력 전압 레벨보다 더 낮은 레벨에 있다. 동작의 벅 모드에서, 입력 전압은 조절된 출력 전압보다 더 높은 레벨에 있다. DC-DC 벅 부스트 컨버터들의 현재 구성들 내에서 컨버터가 DC-DC 컨버터의 인덕터를 통해 피크 전류에 의해 제한될 때, 컨버터 파워 스위치들 내에 빠른 스위칭 주파수들 또는 인덕터 전류 내에 큰 인덕터 전류 리플들이 경험될 수 있다. 스위칭 주파수를 변경하지 않거나 또는 인덕터 전류 리플 조건을 제공하지 않는 DC-DC 컨버터 내에 피크 전류의 제한을 가능하게하는 제어 스킴이 매우 소망될 수 있다.
본 발명은 스위칭 주파수를 변경하지 않거나 또는 인덕터 전류 리플 조건을 제공하지 않는 DC-DC 컨버터 내에 피크 전류의 제한을 가능하게 하는 제어 스킴을 제공하는데 그 목적이 있다.
본 발명은, 여기서 개시되고 설명된 바와 같이, 그것의 일 측면에서, DC-DC 전압 컨버터를 포함한다. 컨버터는 출력 전압을 제공하는 한쌍의 스위칭 트랜지스터들을 포함한다. 스위칭 트랜지스터들은 제어 신호들에 응답해서 동작의 부스트 모드에서 결국 스위칭한다. 인덕터는 한쌍의 스위칭 트랜지스터들과 직렬로 연결되고 그것을 통해 흐르는 인덕터 전류를 가진다. 전류 센서는 입력 전류를 모니터링하도록 연결된다. 제어 회로는 전류 감지 신호, 출력 전압 및 전류 제한 신호에 응답해서 한쌍의 스위칭 트랜지스터들로 제어 신호들을 발생시킨다. 전류 제한 신호가 전류 제한을 초과하는 인덕터 전류를 나타낼 때, 제어 신호들은 인덕터 전류를 감소시키기 위해 한쌍의 스위칭 트랜지스터들을 구성한다.
본 발명의 실행은 제한 값에 가까운 전류 레벨들을 전달하고, 전류 제한(히스테리시스(hysteretic) 엔트리 및 이그지트(exit) 레벨들)이 존재하는 어떠한 어려움(difficulty) 및 어떠한 듀티 사이클 디스터번스(disturbance)도 없다는 점에서 중요한 이점들을 제공한다.
더욱 완전한 이해를 위해, 참조는 첨부된 도면들과 관련해서 행해진 다음의 설명에 대해 이제 이루어지고 여기서:
도 1은 동작의 벅 모드에서 DC-DC 컨버터의 도식화된 다이어그램이고;
도 2는 동작의 벅 모드에서 도 1의 DC-DC 컨버터의 동작과 연관된 다수의 파형들을 도시하며;
도 3a는 전류 제한 신호를 사용하여 동작의 부스트 모드에서 도 1의 DC-DC 컨버터의 동작을 도시하고;
도 3b는 도 3a의 회로의 대안적인 실시를 도시하며;
도 4는 밸리 전류 모드 제어에서 DC-DC 컨버터의 동작과 연관된 다양한 파형들을 도시하고;
도 5는 전류 제한 트리거를 갖는 밸리 전류 모드 제어에서 도 3의 회로의 동작과 연관된 다양한 파형들을 도시하며;
도 6은 동작의 제 2 모드에 따라 전류 제한 트리거를 갖는 밸리 전류 제어 모드에서 도 3의 DC-DC 컨버터와 연관된 다양한 파형들을 도시하고;
도 7a는 전류 제한 신호를 사용하여 동작의 개선된 부스트 모드를 갖는 DC-DC 컨버터를 도시하며;
도 7b는 도 7a의 회로의 대안적인 실시예를 도시하고; 그리고
도 8은 도 7의 회로의 동작과 연관된 다양한 파형들을 도시한다.
도면들에 관해 이제 언급할 때, 동일한 참조 번호들은 전체에 걸쳐 동일한 요소들을 나타내도록 여기서 사용되고, 전류 제한 신호로 벅-부스트 컨버터를 제어하기 위한 시스템 및 방법의 다양한 관점들 및 실시예들이 도시되고 설명되며, 그리고 다른 가능한 실시예들이 설명된다. 도면들은 반드시 축적에 따라 그려지지 않고, 일부 예들에서 도면들은 오직 도해의 목적을 위해 곳곳에서 확대되거나 및/또는 간소화되었다. 해당기술 분야의 통상의 기술자는 가능한 실시예들의 다음의 예들에 기반한 많은 가능한 응용들 및 변형들을 이해할 것이다.
DC-DC 컨버터들은 상황들에서 전압 레귤레이터의 동작을 가능하게 할 수 있고 입력 전압은 출력 전압보다 더 클 수 있고 또는 출력 전압이 입력 전압보다 더 크거나, 또는 그 둘 모두이다. 동작의 부스트 모드에서, 입력 전압은 조절된 출력 전압 레벨보다 더 낮은 레벨에 있다. 동작의 벅 모드에서, 입력 전압은 조절된 출력 전압 레벨보다 더 높은 전압 레벨에 있다. DC-DC 컨버터들에 대한 현재 구성들 내에서 컨버터가 DC-DC 컨버터의 인덕터를 통해 피크 전류를 제한할 때, 컨버터 파워 스위치들 내에 빠른 스위칭 주파수들 또는 인덕터 전류 내에 큰 인덕터 전류 리플들이 발생될 수 있다. 스위칭 주파수를 변경하지 않고 일정한(constant) 인덕터 전류 리플 조건을 제공하는, DC-DC 컨버터 내에 피크 전류의 제한을 가능하게 하는 제어 스킴이 매우 소망될 수 있다.
도면들, 및 더 상세하게 도 1에 관해 이제 언급할 때, 도시된 동작의 벅 모드에서 동작하는 DC-DC 컨버터의 도식화된 다이어그램이 있다. 벅-부스트 컨버터가 도시되는 반면에, DC/DC 컨버터들의 다른 유형들이 사용될 수 있다. 입력 전압 VIN이 제 1 스위칭 트랜지스터(103)의 소스로 입력 전압 노드(102)에서 인가된다. 스위칭 트랜지스터(103)의 소스/드레인 경로가 입력 전압 노드(102)와 노드(104) 사이에 연결된다. 제 2 스위칭 트랜지스터(105)는 노드(104)와 그라운드 사이에 연결된 그것의 드레인/소스 경로를 가진다. 스위칭 트랜지스터(103)의 게이트는 제어 회로(107)로부터 HD_BUCK PWM 제어 신호를 수신하도록 연결된다. 트랜지스터(105)의 게이트는 제어 회로(107)로부터 LD_BUCK 제어 신호를 수신하도록 연결된다. 인덕터(106)는 노드(104)와 노드(108) 사이에 연결된다. 스위칭 트랜지스터(109)는 출력 전압 노드(110)와 노드(108) 사이에 연결된 그것의 소스/드레인 경로를 가진다. 스위칭 트랜지스터(111)는 노드(108)와 그라운드 사이에 연결된 그것의 드레인/소스 경로를 가진다. 벅-부스트 컨버터가 동작의 벅 모드에 있을 때, 스위칭 트랜지스터들(109, 111)의 각각의 게이트들은 그라운드에 연결된다. 출력 커패시터(112)는 노드(110)와 그라운드 사이에 연결되고 저항(114)은 노드(110)와 그라운드 사이의 커패시터(112)와 병렬로 연결된다.
전류 센서(116)는 입력 전압 노드(102)에서 입력 전류를 모니터링하고 그것에 응답해서 전압 신호 ISNS를 발생시킨다. 입력 전류 감지 전압 ISNS는 합계 회로(118) 내에 슬로프 보상 신호(120) 및 벅 모드 오프셋 신호(122)와 조합된다. 슬로프 보상 신호(120)는 저조파 발진(oscillation)들을 제거하기 위해 사용된다. 벅 모드 오프셋 신호(122)는 미리설정된 값으로부터 판단된다. 합계 회로(118)는 슬로프 보상 신호(120) 및 벅 모드 오프셋 신호(122)와 감지된 전류 신호 ISNS를 조합한다. 이 조합의 결과는 PWM 비교기(124)의 비반전 입력에 제공되는 제어 신호 VSUM을 제공한다. PWM 비교기(124)의 반전 입력은 GM 증폭기(126)로부터 전압 에러 신호 VCOMP를 수신하도록 연결된다. GM 증폭기(126)는 출력 전압 노드(110)로부터 제공되는 출력 전압 VOUT를 모니터링하는 반전 입력에서 저항 디바이더 네트워크(128)에 연결된다. 저항 디바이더(128)는 출력 전압 노드(110)와 노드(131) 사이에 연결된 제 1 저항(129)을 포함한다. 저항(133)은 노드(131)와 그라운드 사이에 연결된다. GM 증폭기(126)의 비반전 입력은 저항 디바이더(128)로부터 모니터링된 출력 전압이 비교되는 기준 전압 VREF를 수신하도록 연결된다. GM 증폭기(126)의 출력은 GM 증폭기(126)의 출력과 그라운드 사이에 연결된 커패시터(135) 및 저항(137)의 직렬 연결로 구성되는 보상 회로에 연결된다.
PWM 비교기(124)의 출력은 OR 게이트(130)의 제 1 입력에 VCOMPOUT 신호를 제공한다. OR 게이트(130)의 다른 입력이 전류 제한 비교기로부터 전류 제한 신호를 수신하도록 연결된다. OR 게이트(130)의 출력이 SR 래치(132)의 R 입력에 제공된다. SR 래치(132)의 S 입력이 클록 신호(CLK)에 연결된다. SR 래치의 출력 Q가 벅 모드 제어 로직 및 드라이버(134)에 제공되는 PWM_BUCK 신호를 포함한다. 벅 모드 제어 로직 및 드라이버들(134)은 스위칭 트랜지스터(103, 105)들의 게이트들에 제공되고 동작의 벅 모드 동안 그것들의 스위칭을 제어하는 HD_BUCK 및 LD_BUCK 신호들을 발생시킨다.
동작의 벅 모드에서 동작할 때, 벅-부스트 컨버터는 피크 전류 제어 스킴을 사용한다. 도 2에 대해 이제 언급할 때, 도시화된 동작의 벅 모드에서 벅-부스트 컨버터의 동작과 연관된 다양한 파형들이 있다. 피크 전류 모드 제어 스킴 내에, 시간 T1에서 전류 제한 신호(202)의 상승 에지는 스위칭 트랜지스터(103)의 "온(on)" 타임 및 스위칭 트랜지스터(105)의 "오프(off)" 타임 동안 발생한다. 시간 T1에서 전류 제한 신호 펄스에 응답해서, 스위칭 트랜지스터(103)는 턴 "오프" 되고(turned "off") 로우 사이드 스위칭 트랜지스터(105)는 턴 "온" 된다(turned "on"). 따라서, 시간 T1에서, 인덕터 전류 IL(204)은 시간 T1에 이전에 양의 슬로프로부터 시간 T1 이후에 음의 슬로프까지 변화하고, 인덕터 전류는 시간 T1에서 시간 T3까지 감소하기 시작한다.
전류 제한 신호(202)는 전류 제한 이벤트(event) 동안 SR 래치(132)의 입력에 인가되는 PWM 비교기 출력 VOUT를 대체한다. 이는 PWM 파형(206)이 시간 T1에서 논리적으로 "로우" 레벨로 가도록 야기한다. 전류 제한(202)은 과거(past) 시간 T1을 증가시키는 것으로부터 인덕터 전류를 제한하고 벅-부스트 컨버터를 방어하기 위해 스위칭 트랜지스터(103) "온" 타임을 모듈레이팅한다. 시간 T3에서 다음 클록 신호의 수신 시에, 트랜지스터(103)가 턴 "온" 되고 트랜지스터(105)가 턴 "오프" 되도록 야기하면서 PWM 파형은 시간 T3에서 논리적으로 "하이" 레벨로 간다. 이것은 인덕터 전류(204)가 시간 T3에서 증가하는 것을 시작하도록 야기한다. 부가적으로, 에러 증폭기 출력(208)의 출력은 증가된 인덕터 전류에 의해 야기된 출력 전압 VOUT에서의 증가에 응답해서 증가하기 시작할 것이다. PWM 비교기 출력 펄스는 이 조건에서 아무런 효과도 갖지 않는다. 그것은 전류 제한 신호에 의해 대체된다. 다음 전류 제한 펄스가 시간 T4에서 수신될 때, 인덕터 전류(204) 및 에러 증폭기 출력(208)은 시간 T4까지 증가하기를 계속한다. 프로세스는 그때 그 자체로 반복할 것이다. 이것은 전류 제어를 위한 일반적인 제어 스킴이고 주파수 또는 인덕터 전류 리플 변경들을 야기하지 않을 것이다.
도 3a에 관해 이제 언급할 때, 도시된 밸리 전류 모드 제어를 사용하여 동작의 부스트 모드에서 벅-부스트 컨버터의 도식화된 다이어그램이 있다. 입력 전압 VIN은 제 1 스위칭 트랜지스터(103)의 소스로 입력 전압 노드(102)에서 인가된다. 스위칭 트랜지스터(103)의 소스/드레인 경로는 입력 전압 노드(102)와 노드(104) 사이에 연결된다. 제 2 스위칭 트랜지스터(105)는 노드(104)와 그라운드 사이에 연결된 그것의 드레인/소스 경로를 가진다. 스위칭 트랜지스터(103)의 게이트가 제어 회로(107)로부터 HD_BOOST PWM 제어 신호를 수신하도록 연결된다. 트랜지스터(105)의 게이트가 제어 회로(107)로부터 LD_BOOST 제어 신호를 수신하도록 연결된다. 인덕터(106)가 노드(104)와 노드(108) 사이에 연결된다. 스위칭 트랜지스터(109)는 출력 전압 노드(110)와 노드(108) 사이에 그것의 소스/드레인 경로를 가진다. 스위칭 트랜지스터(111)는 노드(108)와 그라운드 사이에 연결되는 그것의 드레인/소스 경로를 가진다. 벅-부스트 컨버터가 동작의 벅 모드에 있을 때, 스위칭 트랜지스터(109, 111)들의 각각의 게이트들은 그라운드에 연결된다. 출력 커패시터(112)는 노드(110)와 그라운드 사이에 연결되고, 저항(114)은 노드(110)와 그라운드 사이에 커패시터(112)와 병렬로 연결된다.
전류 센서(116)는 입력 전압 노드(102)에서 입력 전류를 모니터링하고 그것에 응답해서 전압 신호 ISNS를 발생시킨다. 입력 전류 감지 전압 ISNS는 합계 회로(118) 내에 슬로프 보상 신호(120) 및 벅 모드 오프셋 신호(122)와 조합된다. 슬로프 보상 신호(120)는 저조파 발진을 제거하기 위해 사용된다. 벅 모드 오프셋 신호(122)는 미리설정된 값으로부터 판단된다. 합계 회로(118)는 슬로프 보상 신호(120) 및 벅 모드 오프셋 신호(122)와 감지된 전류 신호 ISNS를 조합한다. 이 조합의 결과는 PWM 비교기(124)의 비반전 입력에 제공되는 제어 신호 VSUM를 제공한다. PWM 비교기(124)의 반전 입력은 GM 증폭기(126)로부터 전압 에러 신호 VCOMP를 수신하도록 연결된다. GM 증폭기(126)는 출력 전압 노드(110)로부터 제공되는 출력 전압 VOUT를 모니터링하는 반전 입력에서 저항 디바이더 네트워크(128)에 연결된다. 저항 디바이더(128)는 출력 전압 노드(110)와 노드(131) 사이에 연결된 제 1 저항(129)을 포함한다. 저항(133)은 노드(131)와 그라운드 사이에 연결된다. GM 증폭기(126)의 비반전 입력은 저항 디바이더(128)로부터 모니터링된 출력 전압이 비교되는 기준 전압 VREF를 수신하도록 연결된다. GM 증폭기(126)의 출력은 GM 증폭기(126)의 출력과 그라운드 사이에 연결되는 커패시터(135)와 저항(137)의 직렬 연결로 구성되는 보상 회로에 연결된다.
PWM 비교기(124)의 출력은 인버터(306)의 입력에 VCOMPOUT 신호를 제공한다. 인버터(306)의 출력은 SR 래치(132)의 R 입력에 제공된다. SR 래치(132)의 S 입력은 OR 게이트(308)의 출력에 연결된다. SR 래치(132)의 출력 Q는 부스트 모드 제어 로직 및 드라이버(302)에 제공되는 PWM_BOOST 신호를 포함한다. 부스트 모드 제어 로직 및 드라이버들(302)은 스위칭 트랜지스터(109, 111)들의 게이트들에 제공되는 HD_BOOST 및 LD_BOOST 신호들을 발생시키고 동작의 부스트 모드 동안 스위칭을 제어한다.
부스트 모드 제어기(302)는 SR 래치(132)로부터 수신된 PWM_BOOST 신호에 응답해서 스위칭 트랜지스터(109, 111)들 각각에 HD_BOOST 및 LD_BOOST 제어 신호들을 제공한다. SR 래치(132)의 R 입력은 PWM 비교기(124)의 출력으로부터 VCOMPOUT 신호를 반전하는 인버터(306)의 출력에 연결된다. SR 래치(308)의 S 입력은 OR 게이트(308)의 출력에 연결된다. OR 게이트(308)의 제 1 입력은 클록 신호(CLK)에 연결되고 반면에 OR 게이트(308)의 제 2 입력은 전류 제한 신호를 수신하도록 연결된다. OR 게이트(308)의 입력에 제공되는 전류 제한 신호는 두개의 방법들 중 하나로 제공될 수 있다. 제 1 실시예에서, (310)에서 일반적으로 나타난 바와 같은 전류 제한 신호는 OR 게이트(308)의 입력에 직접적으로 제공된다. 제 2 실시예에서, OR 게이트(308)의 입력은 SR 래치(314)의 Q 출력에 연결된다. SR 래치(314)의 S 입력은 전류 제한 신호를 수신하도록 연결되고 반면에 SR 래치(314)의 R 입력은 클록 신호(CLK)를 수신하도록 연결된다.
전류 제한을 사용하여 동작의 부스트 모드에 있을 때, 스위칭 트랜지스터(103, 105)들은 이들 트랜지스터들이 턴 오프되는 그라운드에 연결되는 그것들의 게이트들을 가진다. 스위칭 트랜지스터(109, 111)들의 게이트들은 이들 트랜지스터들 "온" 및 "오프"를 교대로 스위칭하기 위해 부스트 모드 제어 로직 및 드라이버들(302)의 출력으로부터 HD_BOOST 및 LD_BOOST 제어 신호들을 수신하도록 연결된다. 도 3에서 도시된 구성은 밸리 전류 모드 제어 스킴을 포함한다. 전류 제한 상승 에지가 인덕터 전류 상승 기간 동안 그리고 밸리 모드 전류 제어를 제공하기 위해 발생하기 때문에 밸리 전류 제어 스킴은 전류 제한 이벤트 동안 난점들을 부가하고, PWM 비교기의 출력은 오직 인덕터 전류가 강하하는 동안 효과를 가진다.
도 3b에 대해 이제 언급할 때, 도시된 밸리 전류 모드 제어를 사용하여 동작의 부스트 모드에서 DC-DC 컨버터의 도식화된 다이어그램이 있다. 도 3b의 회로의 구성은 다음의 예외들을 갖는 도 3a에서 설명된 회로의 것과 유사하다. PWM 비교기(124)의 비반전 입력에 VSUM 신호를 제공하기보다, 밸리 전류 감지 신호(360)를 포함하는 신호 VRAMP가 PWM 비교기(124)에 인가된다. 전류 제한 신호가 센서(102)로부터 비교기(362)의 반전 입력에 인가되는 ILIM 기준 신호 및 비반전 입력에 제공되는 ISNS 신호의 수신에 응답해서 발생되는 비교기(362)의 출력으로부터 제공된다. ILIM 기준은 내부 전압 기준 매크로(macro)로부터이다.
부가적으로, 도 3b의 회로 구성 내에, 트랜지스터(103, 105)들은 존재하지 않는다. 입력 전압 VIN은 ISNS 전류 센서(116)를 통해 노드(102)에서 인가된다. 인덕터(106) 및 ISNS 센서(116)는 노드(104)에 둘 모두 직접적으로 연결된다. 인덕터(106)의 반대 측면은 트랜지스터(109, 111)들 사이의 노드(108)에 연결된다.
도 4에 대해 이제 또 언급할 때, 도시된 동작의 부스트 모드에서 도 3a 및 3b의 DC-DC 컨버터들의 동작과 연관된 다양한 파형들이 있다. 사이클이 시간 T1에서 "하이"로 가는 클록 신호(402)에 응답해서 시작된다. 시간 T1에서 클록 신호의 상승 에지에 응답해서, 스위칭 트랜지스터(111)는 턴 "오프" 되고 스위칭 트랜지스터(109)는 턴 "온" 된다. 이것은 인덕터 전류(404)가 시간 T1에서 시간 T2까지 감소하는 것을 시작하도록 야기한다. 인덕터 전류(404)가 시간 T1에서 시간 T2까지 감소함에 따라, 전류 감지 출력(406) 역시 시간 T1에서 시간 T2까지 감소한다. 전류 감지 출력(406)이 시간 T2에서 에러 증폭기 출력(408)과 동일한 값에 도달할 때, SR 래치(132)는 "로우"로 가는 PWM 비교기 출력(410)에 응답해서 설정된다. SR 래치(132)가 재설정될 때 이것은 SR 래치(132)의 출력으로부터 제공되는 PWM 파형이 시간 T2에서 "하이"로 가도록 야기하고, 인덕터 전류(404)는 시간 T2에서 시간 T3로 증가하는 것을 시작한다. 이것은 트랜지스터(111)가 턴 "온" 되도록 그리고 트랜지스터(109)가 턴 "오프" 되도록 야기한다. 만일 전류 제한 이벤트가 전류 제한 신호(414)에 의해 나타나는 바와 같이 발생한다면, 다음 클록 펄스가 시간 T3에서 검출될 때까지, 인덕터 전류는 시간 T2에서 시간 T3까지 증가할 것이다. 프로세스는 그때 반복하기 시작할 것이다.
도 5에 대해 이제 또 언급할 때, 도시된 전류 제한(406)이 트리거링될(triggered) 때, 벅-부스트 컨버터의 밸리 전류 모드 제어 동작이 있다. 인덕터 전류(404)가 전류 제한 임계치보다 더 높을 때, 전류 제한 신호(414)는 시간 T1에서 "하이"로 간다. 이것은 스위칭 트랜지스터(109)가 턴 "오프" 되도록 그리고 스위칭 트랜지스터(111)가 턴 "온" 되도록 야기한다. 이것은 인덕터 전류가 시간 T1에서 시간 T2까지 감소하는 것을 시작하도록 야기한다. 앞서 설명된 바와 같이, 이 제어 스킴으로의 전류 제한 신호의 실행은 도 3과 관련해서 (310) 및 (312)에서 일반적으로 나타나는 바와 같이 두 가지 방법들 중 하나로 실행될 수 있다. 만일 전류 제한 신호가 (310)에서 일반적으로 나타나는 바와 같이 PWM 신호와 직접적으로 AND된다면, 도 5에서 도시된 바와 같은 파형들이 나타난다. 이 스킴이 갖는 문제는 PWM 파형(412)에 의해 도시된 바와 같이 스위칭 주파수가 매우 증가된다는 것이다.
도 3a 및 3b의 (312)와 연관된 구성을 사용하는 대안적인 방법에서, 전류 제한 신호는 도 3a 및 3b에서의 (312)에서 일반적으로 나타나는 바와 같이 클록 신호를 갖는 래치(314)를 사용하여 래칭된다(latched). 이 구성과 연관된 다양한 파형들이 도 6에서 도시된다. 이 구성이 도 5와 관련해서 도시된 주파수 문제들을 야기하지않는 반면에, 이 구성은 인덕터 전류 파형(404)과 관련해서 도시된 바와 같이 인덕터 리플 전류에서 드라마틱한(dramatic) 증가를 야기한다. 이것은 세가지 중요한 문제들을 야기한다. 이들은 전류 제한 값에 가장 가까운 전류 레벨들을 전달하는 것에 대한 불능(inability)을 포함한다. 전류 제한(히스테리시스 엔트리 및 이그지트 레벨들)이 존재하는 어려움 및 중요한 듀티 사이클 디스터번스 역시 스티키(sticky) 전류 제한으로 불려진다.
도 7a에 대해 이제 언급할 때, 도시된 밸리 전류 모드 제어 부스트 동작 내에 동작되는 벅-부스트 컨버터로 전류 제한 신호를 제공하는 새로운 스킴이 있다. 입력 전압 VIN이 제 1 스위칭 트랜지스터(703)의 소스로 입력 전압 노드(702)에서 인가된다. 스위칭 트랜지스터(703)의 소스/드레인 경로는 입력 전압 노드(702)와 노드(704) 사이에 연결된다. 제 2 스위칭 트랜지스터(705)는 노드(704)와 그라운드 사이에 연결된 그것의 드레인/소스 경로를 가진다. 스위칭 트랜지스터(703)의 게이트는 제어 회로(707)로부터 HD_BOOST PWM 제어 신호를 수신하도록 연결된다. 트랜지스터(705)의 게이트는 제어 회로(707)로부터 LD_BOOST PWM 제어 신호를 수신하도록 연결된다. 인덕터(706)는 노드(704)와 노드(708) 사이에 연결된다. 스위칭 트랜지스터(709)는 출력 전압 노드(710)와 노드(708) 사이에 연결된 그것의 소스/드레인 경로를 가진다. 스위칭 트랜지스터(711)는 노드(708)와 그라운드 사이에 연결된 그것의 드레인/소스 경로를 가진다. 벅-부스트 컨버터가 동작의 벅 모드에 있을 때, 스위칭 트랜지스터(709, 711)들의 각각의 게이트들은 그라운드에 연결된다. 출력 커패시터(712)는 노드(710)와 그라운드 사이에 연결되고, 저항(714)은 노드(710)와 그라운드 사이의 커패시터(712)와 병렬로 연결된다.
전류 센서(716)는 입력 전압 노드(702)에서 입력 전류를 모니터링하고 그것에 응답해서 전압 신호 ISNS를 발생시킨다. 입력 전류 감지 전압 ISNS는 합계 회로(718) 내에 슬로프 보상 신호(720) 및 부스트 모드 오프셋 신호(722)와 조합된다. 보상 신호(720)는 저조파 발진을 제거하기 위해 사용된다. 부스트 모드 오프셋 신호(722)는 미리설정된 값으로부터 판단된다. 합계 회로(718)는 슬로프 보상 신호(720) 및 부스트 모드 오프셋 신호(722)와 감지된 전류 신호 ISNS를 조합한다. 이 조합의 결과는 PWM 비교기(724)의 비반전 입력에 제공되는 제어 신호 VSUM을 제공한다. PWM 비교기(724)의 비반전 입력이 GM 증폭기(726)로부터 전압 에러 신호 VCOMP를 수신하도록 연결된다. GM 증폭기(726)는 출력 전압 노드(710)로부터 제공되는 출력 전압 VOUT를 모니터링하는 반전 입력에서 저항 디바이더 네트워크(728)에 연결된다. 저항 디바이더(728)는 출력 전압 노드(710)와 노드(731) 사이에 연결된 제 1 저항(729)을 포함한다. 저항(733)은 노드(731)와 그라운드 사이에 연결된다. GM 증폭기(726)의 비반전 입력은 저항 디바이더(728)로부터 모니터링된 출력 전압이 비교되는 기준 전압 VREF를 수신하도록 연결된다. GM 증폭기의 출력은 GM 증폭기(726)의 출력과 그라운드 사이에 연결되는 커패시터(735) 및 저항(737)의 직렬 연결로 구성되는 보상 회로에 연결된다.
PWM 비교기(724)의 출력은 OR 게이트(730)의 제 1 입력에 VCOMPOUT 신호를 제공한다. OR 게이트(730)의 다른 입력은 전류 제한 비교기(미도시)로부터 전류 제한 신호를 수신하도록 연결된다. 인버터(731)는 OR 게이트(730)의 출력에 연결된 그것의 입력 및 SR 래치(732)의 R 입력에 연결된 그것의 출력을 가진다. 전류 제한 조건이 존재하는한, 전류 제한 신호는 피크 전류 부하 제어와 동일한 방법으로 PWM 비교기(724) 출력과 OR 게이트(730)에서 OR되기 때문에, 인덕터 전류는 전류 제한 조건으로부터 이그지팅할(exiting) 때까지 램프 다운 모드에서 유지될 것이다. 전류 제한 이벤트가 발생할 때, 전류 제한 신호는 밸리 전류 모드 제어의 "오프" 타임을 모듈레이팅하고 에러 증폭기의 출력을 대체한다. 출력 Q로부터의 SR 래치의 출력은 벅 모드 제어 로직 및 드라이버들(734)에 제공되는 PWM_BOOST 신호를 포함한다. 부스트 모드 제어 로직 및 드라이버들(734)은 스위칭 트랜지스터(703, 705)들의 게이트들에 제공되는 HD_BOOST 및 LD_BOOST 신호들을 발생시키고 동작의 벅 모드 동안 스위칭을 제어한다.
도 7b에 대해 언급할 때, 도시된 동작의 밸리 전류 모드에서의 DC-DC 컨버터가 있다. 도 7b의 구성은 다음의 예외들을 갖는 도 7a에서의 것과 동일하다. VRAMP 신호는 VSUM 신호보다는 PWM 비교기(724)의 비반전 입력에 인가된다. VRAMP 신호는 밸리 전류 감지 신호(760)를 포함한다. 전류 제한 신호는 밴드-갭 전압 기준 매크로로부터 ILIM 기준에 연결된 반전 입력 및 전류 센서(701)로부터 ISNS 신호를 수신하도록 연결된 비반전 입력을 갖는 비교기(762)의 출력으로부터 발생된다. 부가적으로, 도 7b의 스키매틱(schematic) 내에, 트랜지스터(703, 705)들은 존재하지 않고 전류 센서(701)는 노드(704)에서 인덕터(706)의 일 측면에 직접적으로 연결된다. 인덕터(706)의 다른 측면이 스위칭 트랜지스터(709, 711) 사이의 노드(708)에 연결된다.
도 8에 대해 이제 언급할 때, 도시된 도 7a 및 7b의 회로들의 부스트 모드 동작과 연관된 파형들이 있다. 시간 T1에서 "하이"로 가는 클록 신호(802)에 응답해서, SR 래치(732)로부터 제공된 PWM 파형은 "로우"로 간다. 이것은 턴 "오프" 되는 상부 스위칭 트랜지스터(709) 및 턴 "온" 되는 하부 스위칭 트랜지스터(711)를 야기한다. 이것은 시간 T1에서 시간 T3로 감소를 시작하는 인덕터 전류 IL(806)을 야기한다. 인덕터 전류 IL(806)이 감소를 시작함에 따라, 전류 센서(716)로부터의 전류 감지 출력 역시 시간 T1에서 시간 T3로 감소를 시작한다. 전류 센서 출력(808)이 에러 증폭기 출력(810)의 레벨 이하로 강하함에 따라, PWM 비교기(724)의 출력이 시간 T2에서 "로우"로 갈 것이다. 전류 제한 조건이 논리적으로 "하이" 레벨에 있는 전류 제한 신호(814)에 의해 나타나는 바와 같이 존재하는한 PWM 비교기 출력(812)은 "로우"로 남겨질 것이다. 전류 제한 신호(814)가 전류 제한 이벤트의 종료(end)를 나타내는 시간 T3에서 "로우"로 갈 때, 래치(732)로부터의 PWM 파형은 논리적으로 "하이" 레벨로 갈 것이다. 이것은 턴 "온" 되는 트랜지스터(709) 및 턴 "오프" 되는 트랜지스터(711)를 야기할 것이고, 그때 시간 T3에서 시간 T4로의 증가를 시작하는 인덕터 전류(806)를 야기할 것이다. 시간 T3에서, 전류 센서(716)에 의해 검출된 전류 감지 출력(808)이 그러하듯, PWM 비교기 출력(812) 역시 증가하는 인덕터 전류(806)에 응답해서 논리적으로 "하이" 레벨로 갈 것이다. 따라서, 전류 제한 이벤트가 발생할 때, 전류 제한 신호(814)는 밸리 전류 모드 제어의 "오프" 시간을 모듈레이팅하고 에러 증폭기의 출력을 대체할 수 있다. 다음 클록 펄스가 클록 신호(802)로부터 시간 T4에서 수신될 때까지 인덕터 전류(806)는 시간 T3에서 시간 T4까지 증가를 계속할 것이다. 따라서, 전류 제한 이벤트가 발생할 때, PWM 비교기의 출력 신호는 전류 제한 조건이 발생하지 않을(NOT) 때를 제외한 시간의 대부분이 논리적으로 하이(HIGH)인 전류 제한 비교기의 출력 신호에 의해 마스킹된다. 기본적으로, 전류 제한 이벤트가 발생할 때, 전류 제한 신호는 PWM 비교기의 출력 신호를 마스킹하고 인덕터 전류를 감소하도록 노력한다. 이것이 밸리 전류 제어이다.
따라서 벅-부스트 컨버터의 부스트 모드 동안 위에서 설명된 방법을 사용하여, 스킴은 PWM 비교기의 출력과 OR되는 전류 제한 신호를 사용할 것이다. 전류 제한 신호는 밸리 전류 모드 제어의 "오프" 타임을 모듈레이팅한다. 이것은 벅-부스트 컨버터에 대해 일정한 인덕터 리플 전류 및 스위치 주파수 둘 모두를 유지한다. 실행은 또한 그것이 제한 값에 가까운 전류 레벨들을 전달하고, 전류 제한(히스테리시스 엔트리 및 이그지트 레벨들)이 존재하는 어떠한 어려움 및 어떠한 듀티 사이클 디스터번스도 갖지 않는다는 점에서 중요한 이점들을 제공한다.
전류 제한 신호로 벅-부스트 컨버터를 제어하기 위한 본 시스템 및 방법이 스위칭 주파수 및 인덕터 리플 전류를 제한하는 동안 개선된 제어를 제공하는 것이 본 개시의 혜택을 갖는 해당 기술분야의 당업자에 의해 인정될 것이다. 여기에 도면들 및 구체화된 설명이 제한적이기보다는 설명적인 방법으로 간주되어야 하고, 개시된 예시들 및 소정 형태들로 한정되도록 의도되지 않아야 한다는 점이 이해되어야만 한다. 반대로, 해당 기술분야의 통상의 기술자들에게 명백한 임의의 또 다른 변형들, 변경들, 재배열들, 대체물들, 대안들, 설계 선택들, 및 실시예들이 다음의 청구항들에 의해 정의된 바와 같이, 본 발명의 사상 및 범위로부터 벗어남 없이 포함된다. 따라서, 다음의 청구항들이 모든 그러한 또 다른 변형들, 변경들, 재배열들, 대체물들, 대안들, 설계 선택들, 및 실시예들을 포함하는 것으로 해석되도록 의도된다.
120, 720: 슬로프 보상 신호
122: 벅 모드 오프셋 신호
124, 724: PWM 비교기
126, 726: GM 증폭기
134: 벅 모드 제어 로직 및 드라이버들
202, 414, 814: 전류 제한 신호
204, 404, 806: 인덕터 전류
206, 412: PWM 파형
208, 408, 810: 에러 증폭기 출력
302, 734: 부스트 모드 제어 로직 및 드라이버들
304, 722: 부스트 모드 오프셋
360, 760: 밸리 전류 감지 신호
402, 802: 클록 신호
406, 808: 전류 감지 출력
410, 812: PWM 비교기 출력

Claims (25)

  1. 전류-제한 문턱값 보다 적어지는 인덕터를 통한 전류의 크기 및 보상 신호의 크기 보다 적어지는 밸리 전류값 둘다에 응답하여 제어 신호를 발생시키도록 구성된 제어 회로; 및
    상기 인덕터를 통한 상기 전류의 크기가 상기 제어 신호에 대한 응답을 증가시키도록 하는 구동 회로;를 포함하는 것을 특징으로 하는 전원 공급 제어기.
  2. 제 1 항에 있어서,
    상기 제어 회로는 상기 전류-제한 문턱값 보다 적어지는 상기 전류의 크기 및 상기 보상 신호의 크기 보다 적어지는 상기 밸리 전류값 둘다에 응답하여 제 1 논리값을 갖고, 그리고 주기적으로 제 2 논리값을 갖는 제어 신호를 생성하도록 구성되고, 그리고
    상기 구동 회로는 상기 인덕터를 통한 상기 전류의 크기를 상기 제 1 논리값을 갖는 상기 제어 신호에 응답하여 증가시키고, 상기 제 2 논리값을 갖는 상기 제어 신호에 응답하여 감소시키도록 구성된 것을 특징으로 하는 전원 공급 제어기.
  3. 제 1 항에 있어서,
    상기 밸리 전류값이 램프 신호와 관련되어 있는 것을 특징으로 하는 전원 공급 제어기.
  4. 제 1 항에 있어서,
    상기 밸리 전류값이 오프셋 신호와 관련되어 있는 것을 특징으로 하는 전원 공급 제어기.
  5. 제 1 항에 있어서,
    상기 밸리 전류값이 상기 전류의 크기, 램프 신호의 크기, 및 오프셋 신호의 크기의 조합과 관련되어 있는 것을 특징으로 하는 전원 공급 제어기.
  6. 제 1 항에 있어서,
    상기 밸리 전류값이 상기 전류의 크기와 관련된 감지 신호, 램프 신호, 및 오프셋 신호의 조합과 관련되는 것을 특징으로 하는 전원 공급 제어기.
  7. 제 1 항에 있어서,
    상기 제어 회로는:
    리셋 노드와 출력 노드를 갖는 셋-리셋 플립 플롭이 상기 제어 신호를 발생하도록 구성되고;
    상기 전류의 크기와 관련된 감지 신호를 받도록 구성된 제 1 입력 노드, 상기 전류-제한 문턱값과 관련된 기준 신호를 받도록 구성된 제 2 입력 노드, 및 출력 노드를 갖는 비교기; 및
    상기 비교기의 상기 출력 노드와 연결된 제 1 입력 노드, 상기 밸리 전류값과 관련된 신호를 받도록 구성된 제 2 입력 노드, 그리고 상기 플립 플롭의 리셋 노드와 연결된 출력 노드를 갖는 NOR 게이트;를 포함하는 것을 특징으로 하는 전원 공급 제어기.
  8. 제 1 항에 있어서,
    상기 제어 회로는:
    전원 공급 출력 신호의 크기 및 기준 신호의 크기 사이의 차이에 응답하는 상기 보상 신호를 발생시키도록 구성된 에러 증폭기;
    오프셋 신호, 슬로프 보상 신호, 및 상기 전류의 크기와 관련된 감지 신호에 응답하여 상기 밸리 전류값을 발생시키도록 구성된 합계 회로; 및
    상기 보상 신호를 받도록 구성된 제 1 입력 노드, 램프 신호를 받도록 구성된 제 2 입력 노드, 그리고 상기 밸리 전류값이 상기 보상 신호의 크기 보다 적다는 것을 나타내는 신호를 발생시키도록 비교기가 구성된 출력 노드;를 포함하는 것을 특징으로 하는 전원 공급 제어기.
  9. 제 1 항에 있어서,
    상기 제어 회로는:
    리셋 노드와 출력 노드를 갖는 셋-리셋 플립 플롭이 상기 제어 신호를 발생하도록 구성되고;
    상기 전류의 크기와 관련된 감지 신호를 받도록 구성된 제 1 입력 노드, 상기 전류-제한 문턱값과 관련된 기준 신호를 받도록 구성된 제 2 노드, 및 출력 노드를 갖는 제 1 비교기;
    상기 제 1 비교기의 상기 출력 노드와 연결된 제 1 입력 노드, 제 2 입력 노드, 및 상기 플립 플롭의 상기 리셋 노드와 연결된 출력 노드를 갖는 NOR 게이트;
    전원 공급 출력 신호와 관련된 신호의 크기 및 기준 신호의 크기 사이의 차이에 응답하여 상기 보상 신호를 발생시키도록 구성된 에러 증폭기;
    오프셋 신호, 슬로프 보상 신호, 그리고 상기 감지 신호에 응답하여 상기 밸리 전류값을 발생시키도록 구성된 합계 회로; 및
    상기 보상 신호를 받도록 구성된 제 1 입력 노드, 상기 밸리 전류값을 받도록 구성된 제 2 입력 노드, 및 상기 NOR 게이트의 상기 제 2 입력 노드와 연결된 출력 노드를 갖는 제 2 비교기;를 포함하는 것을 특징으로 하는 전원 공급 제어기.
  10. 제 1 항에 있어서,
    상기 구동 회로는, 상기 제어 신호에 대한 응답으로, 상기 인덕터를 통한 상기 전류의 크기를 증가시키도록 구성된 트랜지스터에 대한 구동 신호를 생성하도록 구성되는 것을 특징으로 하는 전원 공급 제어기.
  11. 제 1 항에 있어서,
    상기 구동 회로는, 상기 제어 신호에 응답하여,
    상기 인덕터를 통과하는 상기 전류의 크기를 증가시키도록 구성된 제 1 트랜지스터에 대한 제 1 구동신호; 및
    상기 인덕터를 전원 공급 부하에 연결하도록 구성된 제 2 트랜지스터에 대한 제 2 구동 신호;를 발생시키도록 구성되는 것을 특징으로 하는 전원 공급 제어기.
  12. 입력 신호를 받도록 구성된 입력 노드;
    조절된 출력 신호를 전달하도록 구성된 출력 노드;
    크기를 갖는 전류를 전달하도록 구성된 인덕터;
    상기 인덕터와 연결된 스위칭 회로; 및
    전원 공급 제어기를 포함하고, 상기 전원 공급 제어기는,
    전류-제한 문턱값 보다 적어지는 전류의 크기 및 보상 신호의 크기 보다 적어지는 밸리 전류값 둘다에 응답하여 제어 신호를 발생시키도록 구성된 제어 회로; 및
    상기 제어 신호에 대한 응답으로 상기 스위칭 회로를 구동함으로서 상기 전류의 크기가 증가하도록 구성된 구동 회로;를 포함하는 것을 특징으로 하는 전원 공급기.
  13. 제 12 항에 있어서,
    상기 입력 신호는 입력 전압을 포함하고; 그리고
    상기 조절된 출력 신호는 조절된 출력 전압을 포함하는 것을 특징으로 하는 전원 공급기.
  14. 제 12 항에 있어서,
    기준 노드를 더 포함하고;
    상기 인덕터는 상기 출력 노드와 연결된 제 1 노드를 갖고 그리고 제 2 노드를 가지며; 그리고
    상기 스위칭 회로는 상기 인덕터의 제 2 노드를 상기 기준 노드로 선택적으로 연결하기 위해 구성된 스위치를 포함하는 것을 특징으로 하는 전원 공급기.
  15. 제 12 항에 있어서,
    상기 제어 회로는 상기 전류-제한 문턱값 보다 적어지는 상기 전류의 크기 및 상기 보상 신호의 크기 보다 적어지는 상기 밸리 전류값 둘다에 응답하여 제 1 논리값을 갖고, 그리고 주기적으로 제 2 논리값을 갖는 제어 신호를 생성하도록 구성되고, 그리고
    상기 구동 회로는 상기 제 1 논리값을 갖는 상기 제어 신호에 응답하여 상기 전류의 크기를 증가시키고, 그리고 상기 제 2 논리값을 갖는 상기 제어 신호에 응답하여 상기 전류의 크기를 감소시키기 위해 상기 스위칭 회로를 구동하도록 구성되는 것을 특징으로 하는 전원 공급기.
  16. 입력 신호를 받도록 구성된 입력 노드,
    조절된 출력 신호를 전달하도록 구성된 출력 노드,
    크기를 갖는 전류를 전달하도록 구성된 인덕터,
    상기 인덕터와 연결된 스위칭 회로, 및
    전원 공급 제어기를 포함하는 전원 공급기; 및
    상기 출력 노드에 연결되는 부하;를 포함하고,
    상기 전원 공급 제어기는,
    전류-제한 문턱값 보다 적어지는 전류의 크기 및 보상 신호의 크기 보다 적어지는 밸리 전류값 둘다에 응답하여 제어 신호를 발생시키도록 구성된 제어 회로; 및
    상기 제어 신호에 대한 응답으로 상기 스위칭 회로를 구동함으로서 상기 전류의 크기가 증가하도록 구성된 구동 회로;를 포함하는 것을 특징으로 하는 시스템.
  17. 인덕터를 통한 전류의 크기가 전류-제한 문턱값 보다 작은지 여부 및 밸리 전류값이 보상 신호의 크기 보다 작은지 여부를 결정하는 단계; 및
    상기 전류의 크기가 상기 전류-제한 문턱값 보다 작은지 여부 및 상기 밸리 전류값이 상기 보상 신호의 크기 보다 작은지 여부 둘다를 결정하는 단계에 응답하여 상기 인덕터를 통한 상기 전류의 크기를 증가시키도록 하는 단계;를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서,
    주기적으로 상기 전류의 크기가 증가하는 것을 막는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서,
    상기 밸리 전류값을 램프 신호와 관련시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  20. 제 17 항에 있어서,
    상기 밸리 전류값을 오프셋 신호와 관련시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  21. 제 17 항에 있어서,
    상기 밸리 전류값을 상기 전류의 크기, 램프 신호의 크기, 및 오프셋 신호의 크기의 조합에 관련시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  22. 제 17 항에 있어서,
    상기 밸리 전류값을 상기 전류의 크기와 관련된 감지 신호, 램프 신호, 및 오프셋 신호의 조합에 관련시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  23. 제 17 항에 있어서,
    상기 전류에 응답하여 조절된 출력 신호를 발생시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  24. 제 17 항에 있어서,
    상기 전류에 응답하여 조절된 출력 전압을 발생시키는 단계;를 더 포함하는 것을 특징으로 하는 방법.
  25. 제 17 항에 있어서,
    상기 결정하는 단계는,
    전원 공급 출력 신호와 관련된 신호의 크기 및 제 1 기준 신호의 크기 사이의 차이에 응답하는 상기 보상 신호를 발생시키는 단계; 및
    상기 전류의 크기와 관련된 램프 신호의 크기 보다 더 큰 상기 보상 신호의 크기, 및 상기 전류의 크기와 관련된 감지 신호의 크기 보다 더 큰 상기 전류-제한 문턱값과 관련된 제 2 기준 신호의 크기에 응답하여, 상기 전류의 크기가 상기 전류-제한 문턱값 보다 작은지 여부 및 상기 밸리 전류값이 상기 보상 신호의 크기 보다 작은지 여부를 결정하는 단계;를 포함하는 것을 특징으로 하는 방법.
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