KR102032488B1 - 컬러 필터 어레이 기판 및 액정 표시 패널 - Google Patents
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Abstract
컬러 필터 어레이 기판이 개시되며, 컬러 필터 어레이 기판은 유리 기판, 제 1 금속 층, 절연 층, 활성 층, 오믹 접촉 층, 제 2 금속 층, 제 1 패시베이션 층, 컬러 필터 층, 제 2 패시베이션 층 및 화소 전극 층을 포함한다. 컬러 필터 층은 컬러 레지스트가 중첩되는 부분에 채널을 형성하고, 공통 전극 라인은 채널에 대응하는 제 1 금속 층 상에 배치되고, 금속 라인은 채널에 대응하는 제 2 금속 층 상에 배치된다. 본 발명은 광 누설을 효과적으로 차단할 수 있으며, PI 및 LCD의 유동성을 증가시킬 수 있다.
Description
본 발명은 디스플레이 기술에 관한 것으로서, 구체적으로, 컬러 필터 어레이 기판 및 액정 표시(LCD) 패널에 관한 것이다.
LCD 패널에 BCS(Black Column Space) 또는 BM(Black Matrix) 기술을 적용하지 않으면 BM을 사용하는 공정이 줄어들어 비용을 절감할 수 있다. BCS 기술에서, 흑색 재료는 BM이 차광 기능을 위해 직접 대체되는 효과를 갖기 위해 주변부에서 사용된다. 또한, 흑색 재료는 AA(활성 영역)에서 사용될 때 LCD 패널의 셀의 두께를 지지하는 효과를 가진다. AA 내의 스캔 라인 및 데이터 라인에 대한 차광은 컬러 레지스트 스태킹과 이를 수행하는 금속의 상호성에 의존한다. 컬러 레지스트의 스태킹은 일반적으로 적색 컬러 레지스트와 청색 컬러 레지스트의 스펙트럼이 중첩되지 않기 때문에 적색 컬러 레지스트와 청색 컬러 레지스트을 중첩하여 사용한다. 이러한 방식으로, 광학 효과가 개선될 수 있다.
시장에서 BCS/BM 기술을 적용하지 않은 디스플레이 제품은 현재 IPS(In-Plane Switching) 기술을 사용한다. 평탄화 층(PFA)은 IPS 기술에 사용되어 컬러 레지스트의 중첩에 의해 생성된 돌출부(projection)를 평평하게 한다. 그러나 평탄화 층을 사용하는 경우 HVA(high transmittance vertical alignment) 모드에서 BCS/BM 기술을 적용하지 않은 디스플레이 제품의 비용이 증가한다. 결과적으로, 평탄화 층은 HVA 기술에서 사용되지 않는다. HVA 모드 디스플레이 제품이 BCS/BM 기술을 적용하지 않을 때 컬러 레지스트의 중첩으로 인해 측면 주위에 돌출부가 생성되어 측면 주위의 돌출부가 유지되므로 PI 코팅 및 액정 충전 과정 동안 불규칙한 폴리이미드(PI) 및 액정 흐름에 대한 현상이 발생하고, 디스플레이 성능에 영향을 미친다.
따라서, 전술한 기술적 문제를 해결하기 위한 새로운 기술적 해결책을 제안할 필요가 있다.
본 발명의 목적은 BCS/BM 기술을 적용하지 않은 종래의 HVA 모드 디스플레이 제품에 존재하는 문제점을 해결하는 컬러 필터 어레이 기판 및 LCD 패널을 제공하는 것이다. 측면 주위의 돌출부는 컬러 레지스트가 중첩됨으로써 생성되고, PI 코팅 및 액정 충전 과정 동안 불규칙한 PI 및 액정 흐름 현상이 발생하여 디스플레이 성능에 영향을 미친다.
전술한 과제를 해결하기 위한 본 발명의 기술적 해결 방법은 다음과 같다.
본 발명의 실시예에 따르면, 컬러 필터 어레이 기판은 유리 기판; 유리 기판 상에 배치되고, 스캔 라인 및 박막 전계 효과 트랜지스터(FET)의 게이트를 포함하는 제 1 금속 층; 제 1 금속 층 상에 배치된 절연 층; 절연 층 상에 배치된 활성 층; 활성 층의 양단에 배치된 오믹 접촉 층; 오믹 접촉 층 상에 배치되고, 데이터 라인, 박막 FET의 소스 및 드레인을 포함하는 제 2 금속 층; 제 2 금속 층 상에 배치되고, 제 2 금속 층과 컬러 필터 층을 분리시키는 제 1 패시베이션 층; 제 1 패시베이션 층 상에 배치되고, 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함하는 컬러 필터 층; 컬러 필터 층 상에 배치되고, 컬러 필터 층과 화소 전극 층을 분리시키는 제 2 패시베이션 층; 및 제 2 패시베이션 층 상에 배치된 화소 전극 층; 을 포함하고, 채널은 컬러 필터 층에서 컬러 레지스트가 중첩되는 위치에 형성되고, 공통 전극 라인은 차광을 위해 Y 축 방향으로 채널에 대응하는 제 1 금속 층 상에 배치되고, 금속 라인은 차광을 위해 X 축 방향으로 채널에 대응하는 제 2 금속 층 상에 배치된다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 금속 라인은 드레인의 연장된 부분이다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 채널은 Y 축 방향에서 컬러 레지스트가 중첩되는 위치에 각각 형성된다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 채널은 X 축 방향에서 컬러 레지스트가 중첩되는 위치에 각각 형성된다.
본 발명의 실시예에 따르면, 컬러 필터 어레이 기판은 유리 기판; 유리 기판 상에 배치되고, 스캔 라인 및 박막 전계 효과 트랜지스터(FET)의 게이트를 포함하는 제 1 금속 층; 제 1 금속 층 상에 배치된 절연 층; 절연 층 상에 배치된 활성 층; 활성 층의 양단에 배치된 오믹 접촉 층; 오믹 접촉 층 상에 배치되고, 데이터 라인, 박막 FET의 소스 및 드레인을 포함하는 제 2 금속 층; 제 2 금속 층 상에 배치되고, 제 2 금속 층과 컬러 필터 층을 분리시키는 제 1 패시베이션 층; 제 1 패시베이션 층 상에 배치되고, 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함하는 컬러 필터 층; 컬러 필터 층 상에 배치되고, 컬러 필터 층과 화소 전극 층을 분리시키는 제 2 패시베이션 층; 및 제 2 패시베이션 층 상에 배치된 화소 전극 층; 을 포함하고, 채널은 컬러 필터 층에서 컬러 레지스트가 중첩되는 위치에 형성되고, 공통 전극 라인은 차광을 위해 채널에 대응하는 제 1 금속 층 상에 배치되고, 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역이다.
전술한 컬러 필터 어레이 기판에서, 채널은 Y 축 방향에서 컬러 레지스트가 중첩되는 위치에 형성된다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 채널은 X 축 방향에서 컬러 레지스트가 중첩되는 위치에 추가적으로 형성되고, 금속 라인은 차광을 위해 채널에 대응하는 제 2 금속 층 상에 배치된다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 금속 라인은 드레인의 연장된 부분이다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치이다.
본 발명의 다른 실시예에 따르면, 컬러 필터 어레이 기판은 유리 기판; 유리 기판 상에 배치되고, 스캔 라인 및 박막 전계 효과 트랜지스터(FET)의 게이트를 포함하는 제 1 금속 층; 제 1 금속 층 상에 배치된 절연 층; 절연 층 상에 배치된 활성 층; 활성 층의 양단에 배치된 오믹 접촉 층; 오믹 접촉 층 상에 배치되고, 데이터 라인, 박막 FET의 소스 및 드레인을 포함하는 제 2 금속 층; 제 2 금속 층 상에 배치되고, 제 2 금속 층과 컬러 필터 층을 분리시키는 제 1 패시베이션 층; 제 1 패시베이션 층 상에 배치되고, 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함하는 컬러 필터 층; 컬러 필터 층 상에 배치되고, 컬러 필터 층과 화소 전극 층을 분리시키는 제 2 패시베이션 층; 및 제 2 패시베이션 층 상에 배치된 화소 전극 층; 을 포함하고, 채널은 컬러 필터 층에서 컬러 레지스트가 중첩되는 위치에 형성되고, 금속 라인은 차광을 위해 채널에 대응하는 제 2 금속 층 상에 배치되고, 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역이다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 금속 라인은 드레인의 연장된 부분이다.
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 채널은 X 축 방향에서 컬러 레지스트가 중첩되는 위치에 각각 형성되는
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 금속의 폭은 채널의 폭보다 크거나 같은
바람직하게는, 전술한 컬러 필터 어레이 기판에서, 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치인
본 발명의 또 다른 실시예에 따르면, 전술한 컬러 필터 어레이 기판을 포함하는 액정 표시 패널이 제공된다.
종래 기술과 비교하여, 본 발명은 컬러 레지스트의 스태킹 구조를 변경하여 비용을 상승시키지 않도록 평탄화 층을 증가시키지 않고 PI 및 LCD의 유동성을 향상시킨다. 즉, 컬러 필터 층에서 컬러 레지스트가 중첩되는 위치에 채널이 형성되고, 채널의 위치에 컬러 레지스트의 단 하나의 층만 존재하기 때문에 차광 기능은 작용하지 않는다. 이 경우, 광 누설의 위험이 있다. 따라서, 본 발명은 광 누설을 방지하기 위해 Y 축 방향으로 채널에 대응하는 제 1 금속 층 상에 공통 전극 라인을 제공하고, X 축 방향으로 채널에 대응하는 제 2 금속 층 상의 금속 라인을 제공한다. 본 발명의 실시예는 광 누설을 효과적으로 차단할 수 있을 뿐만 아니라 PI 및 LCD의 유동성을 증가시킬 수도 있다.
전술한 발명의 내용을 보다 명확하게 이해할 수 있도록, 첨부된 도면을 참조하여 바람직한 실시예가 아래에서 상세하게 설명된다.
도 1은 본 발명의 일 실시예에 따른 컬러 필터 어레이 기판의 구조의 개략도이다.
도 2는 본 발명의 일 실시예에 따른 공통 전극 라인을 사용하여 채널을 차폐하는 것을 나타낸 개략도이다.
도 3은 본 발명의 다른 실시예에 따른 FET의 드레인에서 추가적인 금속 라인을 사용하여 채널을 차폐하는 것을 나타낸 개략도이다.
도 2는 본 발명의 일 실시예에 따른 공통 전극 라인을 사용하여 채널을 차폐하는 것을 나타낸 개략도이다.
도 3은 본 발명의 다른 실시예에 따른 FET의 드레인에서 추가적인 금속 라인을 사용하여 채널을 차폐하는 것을 나타낸 개략도이다.
본 명세서에서 사용된 "실시예" 라는 용어는 실시예와 관련한 설명이 본 발명의 예시로서 기능한다는 것을 의미한다. 또한, 본 명세서 및 첨부된 특허 청구 범위에서 사용되는 단수 형태의 문구는 일반적으로 명확하게 단수 형태로 지정되지 않는 한 "하나 또는 복수"를 의미하는 것으로 해석되어야 한다.
본 발명의 일 실시예에 따르면, 비용이 증가되지 않도록 컬러 레지스트의 스태킹 구조가 변경되어 평탄화 층의 증가없이 PI 및 LCD의 유동성이 증가될 수 있다. 즉, 이 때 컬러 필터 층에 컬러 레지스트가 중첩되는 위치에 채널이 형성되고, 채널에 컬러 레지스트의 단 하나의 층만 존재하기 때문에 차광 기능이 작동하지 않는다. 이 경우, 광 누설(light leakage)의 위험이 있으므로, 본 발명은 광 누설을 방지하기 위해 Y 축 방향으로 채널에 대응하는 제 1 금속 층 상에 공통 전극 라인을 제공하고, X 축 방향으로 채널에 대응하는 제 2 금속 층 상에 금속 라인을 제공한다.
본 발명의 기술적 해결책을 설명하기 위해, 다음의 설명이 특정 실시예에 의해 설명된다.
본 발명의 실시예에 따른 컬러 필터 어레이 기판의 구조의 개략도를 나타내는 도 1을 참조하면, 용이한 설명을 위해 본 발명의 실시예의 관련된 부분만이 도시된다.
컬러 필터 어레이 기판은 유리 기판(101), 제 1 금속 층(102), 절연 층(103), 활성 층(104), 오믹 접촉 층(105), 제 2 금속 층(106), 제 1 패시베이션 층(107) , 컬러 필터 층(108), 제 2 패시베이션 층(109) 및 화소 전극 층(110)을 포함한다. 제 1 금속 층(102)은 유리 기판(101) 상에 배치되고, 제 1 금속 층(102)은 스캔 라인 및 박막 FET의 게이트를 포함한다. 절연 층(103)은 제 1 금속 층(102) 상에 배치된다. 제 1 금속 층(102)이 형성될 때, 활성 층(104)은 절연 층(103) 상에 배치되어 박막 FET의 소스부터 박막 FET의 드레인까지 전하를 전도시킨다. 오믹 접촉 층(105)은 제 2 금속 층(106)과 활성 층(104) 사이의 접촉 저항을 작게하고 보다 쉽게 전도시키기 위해 활성 층(104)의 양단에 배치된다. 제 2 금속 층(106)은 오믹 접촉 층(105) 상에 배치되고, 제 2 금속 층(106)은 데이터 라인, 박막 FET의 소스 및 드레인을 포함한다. 제 1 패시베이션 층(107)은 제 2 금속 층(106) 및 컬러 필터 층(108)을 분리하기 위해 제 2 금속 층(106) 상에 배치된다. 컬러 필터 층(108)은 제 1 패시베이션 층(107) 상에 배치되고, 컬러 필터 층(108)은 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함한다. 제 2 패시베이션 층(109)은 컬러 필터 층(108)과 화소 전극 층(110)을 분리하기 위해 컬러 필터 층(108) 상에 배치된다. 화소 전극 층(110)은 제 2 패시베이션 층(109) 상에 배치된다.
본 발명의 실시예에 따른 공통 전극 라인의 사용에 의해 채널을 차폐하는 개략도를 나타내는 도 2를 참조하면, 채널(111)은 컬러 필터 층(108)의 컬러 레지스트 중첩 위치에 형성된다. 공통 전극 라인(112)은 채널(111)에 대응하는 제 1 금속 층(102) 상에 배치되어 차광을 달성한다. 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역이다.
본 발명의 실시예에서, 채널(111)은 Y 축 방향에서 컬러 레지스트가 중첩되는 위치에 형성된다. 공통 전극 라인(112)은 Y 축 방향으로 채널에 대응하는 제 1 금속 층(102) 상에 배치되어 차광을 달성한다. 즉, 채널(111)에 대응하는 공통 전극 라인의 폭은 데이터 라인 방향으로 넓어져 차광이 달성된다. 바람직하게는, 채널에 대응하는 공통 전극 라인의 폭은 채널의 폭보다 크거나 같다.
본 발명의 실시예에서, 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치일 수 있다. 중첩된 적색 컬러 레지스트 및 청색 컬러 레지스트를 예로 들자면, 채널을 형성하기 위해 파인(dug) 컬러 레지스트는 청색 컬러 레지스트일 수 있으며, 또한 적색 컬러 레지스트일 수도 있다.
도 3과 관련하여 도 1을 참조하면, 도 3은 본 발명의 다른 실시예에 따라 FET의 드레인에서 추가적인 금속 라인을 사용함으로써 채널을 차폐하는 개략도가 도시되어 있다.
컬러 필터 어레이 기판은 유리 기판(101), 제 1 금속 층(102), 절연 층(103), 활성 층(104), 오믹 접촉 층(105), 제 2 금속 층(106), 제 1 패시베이션 층(107) , 컬러 필터 층(108), 제 2 패시베이션 층(109) 및 화소 전극 층(110)을 포함한다. 제 1 금속 층(102)은 유리 기판(101) 상에 배치되고, 제 1 금속 층(102)은 스캔 라인 및 박막 FET의 게이트를 포함한다. 절연 층(103)은 제 1 금속 층(102) 상에 배치된다. 제 1 금속 층(102)이 형성될 때, 활성 층(104)은 절연 층(103) 상에 배치되어 박막 FET의 소스부터 박막 FET의 드레인까지 전하를 전도시킨다. 오믹 접촉 층(105)은 제 2 금속 층(106)과 활성 층(104) 사이의 접촉 저항을 작게하고 보다 쉽게 전도시키기 위해 활성 층(104)의 양단에 배치된다. 제 2 금속 층(106)은 오믹 접촉 층(105) 상에 배치되고, 제 2 금속 층(106)은 데이터 라인, 박막 FET의 소스 및 드레인을 포함한다. 제 1 패시베이션 층(107)은 제 2 금속 층(106) 및 컬러 필터 층(108)을 분리하기 위해 제 2 금속 층(106) 상에 배치된다. 컬러 필터 층(108)은 제 1 패시베이션 층(107) 상에 배치되고, 컬러 필터 층(108)은 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함한다. 제 2 패시베이션 층(109)은 컬러 필터 층(108)과 화소 전극 층(110)을 분리하기 위해 컬러 필터 층(108) 상에 배치된다. 화소 전극 층(110)은 제 2 패시베이션 층(109) 상에 배치된다.
본 발명의 실시예에서 컬러 필터 층(108)에 컬러 레지스트가 중첩된 위치에 채널(111)이 형성된다. 금속 라인(113)은 X 축 방향으로 채널에 대응하는 제 2 금속 층(106) 상에 배치되어 차광을 달성한다. 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역이다.
본 발명의 실시예에서, 채널(111)은 X 축 방향에서 컬러 레지스트가 중첩되는 위치에 형성된다. 금속 라인(113)은 X 축 방향으로 채널에 대응하는 제 2 금속 층(106) 상에 배치되어 차광을 달성한다. 본 실시예에서, 금속 라인(113)은 드레인의 연장된 부분이다. 즉, 스캔 라인의 방향에서, 드레인의 연장된 부분은 드레인 라인을 채널의 위치까지 연장시킴으로써 채널을 차폐하여 차광을 달성할 수 있다. 금속(113)의 폭은 채널의 폭보다 크거나 같다.
본 발명의 실시예에서, 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치일 수 있다. 중첩된 적색 컬러 레지스트 및 청색 컬러 레지스트를 예로 들자면, 채널을 형성하기 위해 파인 컬러 레지스트는 청색 컬러 레지스트이거나, 적색 컬러 레지스트일 수 있다.
본 발명의 다른 실시예에 따르면, LCD 패널이 더 제공된다. LCD 패널은 컬러 필터 어레이 기판 및 액정 층을 포함한다. 컬러 필터 어레이 기판은 유리 기판(101), 제 1 금속 층(102), 절연 층(103), 활성 층(104), 오믹 접촉 층(105), 제 2 금속 층(106), 제 1 패시베이션 층(107) , 컬러 필터 층(108), 제 2 패시베이션 층(109) 및 화소 전극 층(110)을 포함한다. 제 1 금속 층(102)은 유리 기판(101) 상에 배치되고, 제 1 금속 층(102)은 스캔 라인 및 박막 FET의 게이트를 포함한다. 절연 층(103)은 제 1 금속 층(102) 상에 배치된다. 제 1 금속 층(102)이 형성될 때, 활성 층(104)은 절연 층(103) 상에 배치되어 박막 FET의 소스부터 박막 FET의 드레인까지 전하를 전도시킨다. 오믹 접촉 층(105)은 제 2 금속 층(106)과 활성 층(104) 사이의 접촉 저항을 작게하고 보다 쉽게 전도시키기 위해 활성 층(104)의 양단에 배치된다. 제 2 금속 층(106)은 오믹 접촉 층(105) 상에 배치되고, 제 2 금속 층(106)은 데이터 라인, 박막 FET의 소스 및 드레인을 포함한다. 제 1 패시베이션 층(107)은 제 2 금속 층(106) 및 컬러 필터 층(108)을 분리하기 위해 제 2 금속 층(106) 상에 배치된다. 컬러 필터 층(108)은 제 1 패시베이션 층(107) 상에 배치되고, 컬러 필터 층(108)은 연속적으로 배치되는 제 1 컬러 레지스트, 제 2 컬러 레지스트 및 제 3 컬러 레지스트를 포함한다. 제 2 패시베이션 층(109)은 컬러 필터 층(108)과 화소 전극 층(110)을 분리하기 위해 컬러 필터 층(108) 상에 배치된다. 화소 전극 층(110)은 제 2 패시베이션 층(109) 상에 배치된다.
본 발명의 실시예에서, 채널(111)은 컬러 필터 층(108)에서 컬러 레지스트가 중첩되는 위치에 형성된다. 구체적으로, 채널(111)은 Y 축 방향에서 컬러 레지스트가 중첩되는 위치에 각각 형성되고, X 축 방향에서 컬러 레지스트가 중첩되는 위치에 각각 더 형성된다. 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역이다.
본 발명의 실시예에서, Y 축 방향으로 채널에 대응하는 제 1 금속 층(102) 상에 공통 전극 라인(112)을 배치하여 차광을 달성한다. 즉, 차광을 달성하기 위해 데이터 라인 방향으로 채널(111)에 대응하는 공통 전극 라인의 폭이 넓어진다. 바람직하게는, 채널에 대응하는 공통 전극 라인의 폭은 채널의 폭보다 크거나 같다.
본 발명의 실시예에서, X 축 방향으로 채널에 대응하는 제 2 금속 층(106) 상에 금속 라인(113)이 배치되어 차광을 달성한다. 본 실시예에서, 금속 라인(113)은 드레인의 연장된 부분이다. 즉, 스캔 라인의 방향에서, 드레인의 연장된 부분은 드레인 라인을 채널의 위치까지 연장시킴으로써 채널을 차폐하여 차광을 달성할 수 있다. 금속(113)의 폭은 채널의 폭보다 크거나 같다.
본 발명의 실시예에서, 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치일 수 있다. 중첩된 적색 컬러 레지스트 및 청색 컬러 레지스트를 예로 들자면, 채널을 형성하기 위해 파인 컬러 레지스트는 청색 컬러 레지스트일 수 있으며, 적색 컬러 레지스트일 수도 있다.
요약하면, 본 발명은 컬러 레지스트의 스태킹 구조를 변경하여 비용을 상승시키지 않도록 평탄화 층을 증가시키지 않고 PI 및 LCD의 유동성을 향상시킨다. 즉, 컬러 필터 층에서 컬러 레지스트가 중첩되는 위치에 채널이 형성되고, 채널의 위치에 컬러 레지스트의 단 하나의 층만 존재하기 때문에 차광 기능은 작용하지 않는다. 이 경우, 광 누설의 위험이 있다. 따라서, 본 발명은 광 누설을 방지하기 위해 Y 축 방향으로 채널에 대응하는 제 1 금속 층 상에 공통 전극 라인을 제공하고, X 축 방향으로 채널에 대응하는 제 2 금속 층 상의 금속 라인을 제공한다. 본 발명의 실시예는 광 누설을 효과적으로 차단할 수 있을 뿐만 아니라 PI 및 LCD의 유동성을 증가시킬 수도 있다.
본 발명의 하나 이상의 바람직한 실시예가 도시되고 설명되었지만, 당업자는 본 발명의 개시 및 도면에 따라 등가의 변경 및 수정을 용이하게 고려할 수 있다. 이러한 모든 변경 및 변형은 본 발명의 청구항에 의해 정의된 범위에 포함되는 것으로 고려된다. 특히, 상술한 구성 요소에 의해 수행되는 다양한 기능과 관련하여, 특정 기능을 수행하기 위한 구성 요소는 본 명세서에서 도시된 구조와 동일하지 않은 다른 구성 요소(달리 명시되지 않는 한 기능적으로 동등한 구성 요소)에 의해 수행될 수 있다. 또한, 다수의 실시예들에 관한 구체적인 특징이 본 명세서에 개시되었지만, 이러한 특징은 주어진 응용 분야 또는 특정한 응용 분야에서 바람직하고 유리한 다른 실시예들을 갖기 위해 하나 이상의 다른 특징들과 결합될 수 있다. 게다가, "갖는" 또는 이러한 용어의 변형은 상세한 설명 또는 청구 범위에서 "포함하는(comprising)"이라는 용어와 유사한 의미로 사용된다.
요약하면, 본 발명은 전술한 바람직한 실시예와 함께 설명되었지만, 실시예에 관한 설명은 본 발명을 제한하려는 것이 아니라 예시적인 것으로 해석되어야 한다. 당업자는 다음의 청구 범위에 의해 정의된 본 발명의 사상 및 범위를 벗어나지 않고 다양한 수정 및 변형을 할 수 있다.
Claims (15)
- 삭제
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- 삭제
- 삭제
- 유리 기판;
상기 유리 기판 상에 배치되고, 스캔 라인 및 박막 전계 효과 트랜지스터(FET)의 게이트를 포함하는 제 1 금속 층;
상기 제 1 금속 층 상에 배치된 절연 층;
상기 절연 층 상에 배치된 활성 층;
상기 활성 층의 양단에 배치된 오믹 접촉 층;
상기 오믹 접촉 층 상에 배치되고, 데이터 라인, 상기 박막 FET의 소스 및 드레인을 포함하는 제 2 금속 층;
상기 제 2 금속 층 상에 배치되고, 상기 제 2 금속 층과 컬러 필터 층을 분리시키는 제 1 패시베이션 층;
상기 제 1 패시베이션 층 상에 배치되고, 연속적으로 배치되는 컬러 레지스트를 포함하는 상기 컬러 필터 층;
상기 컬러 필터 층 상에 배치되고, 상기 컬러 필터 층과 화소 전극 층을 분리시키는 제 2 패시베이션 층; 및
상기 제 2 패시베이션 층 상에 배치된 상기 화소 전극 층; 을 포함하고,
채널은 상기 컬러 필터 층에서 상기 컬러 레지스트가 중첩되는 위치에 형성되고, 공통 전극 라인은 차광을 위해 상기 채널에 대응하는 상기 제 1 금속 층 상에 배치되고, 상기 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역인 컬러 필터 어레이 기판. - 제 5 항에 있어서,
상기 채널은 Y 축 방향에서 상기 컬러 레지스트가 중첩되는 위치에 각각 형성되는 컬러 필터 어레이 기판. - 제 6 항에 있어서,
상기 채널은 X 축 방향에서 상기 컬러 레지스트가 중첩되는 위치에 각각 더 형성되고, 금속 라인은 차광을 위해 상기 채널에 대응하는 상기 제 2 금속 층 상에 배치되는 컬러 필터 어레이 기판. - 제 7 항에 있어서,
상기 금속 라인은 상기 드레인의 연장된 부분인 컬러 필터 어레이 기판. - 제 7 항에 있어서,
상기 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치인 컬러 필터 어레이 기판. - 유리 기판;
상기 유리 기판 상에 배치되고, 스캔 라인 및 박막 전계 효과 트랜지스터(FET)의 게이트를 포함하는 제 1 금속 층;
상기 제 1 금속 층 상에 배치된 절연 층;
상기 절연 층 상에 배치된 활성 층;
상기 활성 층의 양단에 배치된 오믹 접촉 층;
상기 오믹 접촉 층 상에 배치되고, 데이터 라인, 상기 박막 FET의 소스 및 드레인을 포함하는 제 2 금속 층;
상기 제 2 금속 층 상에 배치되고, 상기 제 2 금속 층과 컬러 필터 층을 분리시키는 제 1 패시베이션 층;
상기 제 1 패시베이션 층 상에 배치되고, 연속적으로 배치되는 컬러 레지스트를 포함하는 상기 컬러 필터 층;
상기 컬러 필터 층 상에 배치되고, 상기 컬러 필터 층과 화소 전극 층을 분리시키는 제 2 패시베이션 층; 및
상기 제 2 패시베이션 층 상에 배치된 상기 화소 전극 층; 을 포함하고,
채널은 상기 컬러 필터 층에서 상기 컬러 레지스트가 중첩되는 위치에 형성되고, 금속 라인은 차광을 위해 상기 채널에 대응하는 상기 제 2 금속 층 상에 배치되고, 상기 컬러 레지스트가 중첩되는 위치는 인접한 컬러 레지스트가 중첩되는 영역인 컬러 필터 어레이 기판. - 제 10 항에 있어서,
상기 금속 라인은 상기 드레인의 연장된 부분인 컬러 필터 어레이 기판. - 제 10 항에 있어서,
상기 채널은 X 축 방향에서 상기 컬러 레지스트가 중첩되는 위치에 각각 형성되는 컬러 필터 어레이 기판. - 제 10 항에 있어서,
상기 금속의 폭은 상기 채널의 폭보다 크거나 같은 컬러 필터 어레이 기판. - 제 10 항에 있어서,
상기 컬러 레지스트가 중첩되는 위치는 적색 컬러 레지스트 및 청색 컬러 레지스트가 중첩되는 위치, 적색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치, 또는 청색 컬러 레지스트 및 녹색 컬러 레지스트가 중첩되는 위치인 컬러 필터 어레이 기판. - 제 5 항에 따른 상기 컬러 필터 어레이 기판을 포함하는 액정 표시 패널.
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