JP4876470B2

JP4876470B2 - 表示素子

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Publication number: JP4876470B2
Application number: JP2005221040A
Authority: JP
Inventors: 修一吉良; 智樹中村; 昌也水沼
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2005-07-29
Filing date: 2005-07-29
Publication date: 2012-02-15
Anticipated expiration: 2025-07-29
Also published as: CN100472300C; JP2007034190A; US20070024799A1; KR100780831B1; CN1904701A; KR20070015049A; TW200708867A

Description

この発明は、対向する二枚の基板の間隙に挟持する液晶層の厚みと液晶層に対して周辺領域における対向する二枚の基板の間隙を一定に保つための柱状スペーサを備えた表示素子に関する。

従来の液晶表示装置において、柱状スペーサは遮光層上に形成されており表示外領域に形成させている柱状スペーサの本数の密度が表示領域に形成されている柱状スペーサの本数の密度より高くなっている（例えば、特許文献１参照）。

特開２００５−７０８０８号公報（第３頁左欄第３１行−第４０行、第１図）

特許文献１に示された、従来の液晶表示装置では、ガラス基板上のゲート線、補助容量線または半導体層などの膜厚の影響により、アレイ基板の厚さが表示領域と表示外領域とで異なっている。このため、表示領域と表示外領域では液晶層の厚み（以下、パネルギャップと称す）に差が生じることとなり、柱状スペーサを配置することが可能な領域は、表示領域のみ、または表示領域と表示領域周辺のうち表示外領域の一部にのみ配置しなければならないという問題点があった。

この発明は、上述のような課題を解決するためになされたもので、表示領域外のあらゆる場所に柱状スペーサを配置した場合であっても、ギャップムラのない表示品位の高い表示装置となる表示素子を得ることを目的とする。

この発明に係る表示素子においては、第１の導電層と絶縁層を介して積層する第２の導電層が形成された第１の基板と、第１の基板に対向する第２の基板と、表示領域内及び表示領域外において同じ高さを有して第１の基板と第２の基板の間に配置される柱状スペーサと、第１の基板と第２の基板との間隙に液晶を封止するシール材とを備え、このシール材は、第１の基板と第２の基板との間隙を調整するギャップ調整材を混入しており、表示領域内に配置する柱状スペーサは、第２の導電層が第１の導電層上に積層しない部分であり、第１の導電層の上方に配置され、表示領域外に配置する柱状スペーサは、第１の基板上に形成された第１の導電層、絶縁層、或いは第２の導電層の何れかの層に形成された穴により、表示領域内と比較して、第１の基板の高さが低くなる部分に対応する部分に配置されるものである。

この発明は、第１の導電層と絶縁層を介して積層する第２の導電層が形成された第１の基板を備えた表示素子において、表示領域内の第２の導電層が積層されていない部分に柱状スペーサが配置される場合に、表示領域外のパネルギャップ値を任意に調整することが可能となり、ギャップムラのない表示品位の高い表示装置となる表示素子を得ることができる。

実施の形態１．
図１はこの発明を実施するための実施の形態１における表示素子の概略構成を示す平面図、図２は柱状スペーサの平面構造を説明するための図１に示す表示素子のＡ部拡大図、図３は図１に示す表示素子における柱状スペーサの配置部分を説明するための部分断面図、図４は図１に示す表示素子における柱状スペーサの他の配置手段を説明するための部分断面図、図５は図１に示す表示素子における柱状スペーサのさらに他の配置手段を説明するための部分断面図である。

図１〜５において、本発明にかかる表示素子は、従来の表示素子と同様に、ガラス基板などの透明絶縁性基板である第１の基板１上に薄膜トランジスタ（以下、ＴＦＴと称す）を形成したアレイ基板と、透明絶縁性基板である第２の基板２上にカラーフィルタ（以下、ＣＦと称す）を形成した対向基板とを対向して配置している。また、この第１の基板１と第２の基板２との間隙にシール材３により取り囲んだ領域に液晶を封止している。

つぎに、この対向基板の製造工程を説明する。
第２の基板２上にＣｒ膜をスパッタ装置により成膜する。その後、写真製版工程などにより、遮光膜であるブラックマトリクス（以下、ＢＭと称す）４を形成する。ここではＣｒ膜をスパッタ法により成膜したが、金属Ｃｒと酸化Ｃｒの二層膜でもよく、さらにはＮｉやＡｌなどのほかの膜種でもよい。また、成膜法はスパッタ法に限らず、蒸着法などの他の成膜方法でもよい。さらには樹脂中に遮光剤を分散させた樹脂ＢＭを用いてもよい。

この上に、赤色（Ｒ）の顔料を塗布する。その後、レジスト塗布、露光および現像工程により顔料をパターニングし、ＢＭ４の間に、Ｒの着色層５を形成する。これを緑色（Ｇ）の着色層５と青色（Ｂ）の着色層５にも繰り返し行い、三原色の着色層５を形成する。ここで、光が漏れないように着色層５とＢＭ４とをオーバーラップさせる。また、この実施の形態１においては、顔料法を用いたが、これに限らず、染色法、電着法または印刷法のいずれでもよい。

この上から、透明なオーバーコート膜６を塗布し、平坦化する。この上に、液晶を駆動するための透明導電膜からなる共通電極７を形成する。なお、このオーバーコート膜６は、耐熱性および耐薬品性を有し、着色層５を保護する役割を持っている。

そして、第１の基板１と第２の基板２との間隙をほぼ等しく保持する柱状スペーサ８を形成する。この柱状スペーサ８は樹脂層を塗布した後、フォト工程により形成される。ここで、柱状スペーサ８の断面は略円形であり、直径は１５〜２０μｍ程度である。また、柱状スペーサ８の高さは、４μｍ程度である。
なお、この実施の形態１では、柱状スペーサ８の端面形状を略円形としたが、この形状に限られるものではなく、例えば、略四角形や略多角形であっても構わない。

対向基板に設ける柱状スペーサ８は、対向基板の全面に、０．０００１［柱状スペーサ断面積μｍ^２／μｍ^２］以上、０．００５［柱状スペーサ断面積μｍ^２／μｍ^２］以下の配置密度で配置している。

なお、柱状スペーサ８の配置密度を０．０００１［柱状スペーサ断面積μｍ^２／μｍ^２］以下として対向基板の全面に柱状スペーサ８を配置すると、液晶を注入する場合に、液晶表示装置に加えられる大気圧（９８０００Ｐａ）によって、柱状スペーサ８に圧縮破壊が生じる。

ここで、柱状スペーサ８に用いるアクリル系樹脂などの感光性樹脂の圧縮破壊強度は、９．８×１０^７〜９．８×１０^８Ｐａ程度と考えられている。このため、大気圧（９８０００Ｐａ）を圧縮破壊強度で除した値は、０．００１〜０．０００１であるため、柱状スペーサ８の配置密度の下限値は０．０００１［柱状スペーサ断面積μｍ^２／μｍ^２］となる。

また、柱状スペーサ８の配置密度を０．００５［柱状スペーサ断面積μｍ^２／μｍ^２］以上として対向基板の全面に柱状スペーサ８を配置すると、柱状スペーサ８は充分な圧縮変形量を確保できない。

このため、液晶表示装置の温度上昇により液晶が熱膨張すれば、柱状スペーサ８によって支えられていたアレイ基板が柱状スペーサ８から離れる。柱状スペーサ８がアレイ基板を支持できないとすれば、基板に均一に圧力が加えられず、液晶表示装置に表示ムラが発生する。また、液晶表示装置の温度低下により液晶が熱収縮すれば、柱状スペーサ８の基板に対する反力が増し、液晶内圧の低下が促進され気泡生成の問題を引き起こす。

よって、柱状スペーサ８の配置密度を０．０００１［柱状スペーサ断面積μｍ^２／μｍ^２］以上、０．００５［柱状スペーサ断面積μｍ^２／μｍ^２］以下として、対向基板の全面に柱状スペーサ８を配置することで、表示ムラを抑制することができる。

さらにこの上に、配向膜９ａを塗布し、焼成およびラビング処理を行う。

つぎに、このアレイ基板の製造工程を説明する。
第１の基板１上に、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗなどの導電膜をスパッタ装置により成膜する。そして、写真製版工程、エッチング工程およびレジスト除去工程により、ゲート電極、ゲート配線、共通容量配線または表示領域１０外における引出配線などの第１の導電層１１を形成する。

つぎに、第１の導電層１１が形成された第１の基板１上にＳｉＮｘなどの絶縁層１２およびａ−Ｓｉ膜の半導体膜をプラズマＣＶＤ装置により成膜する。ここで、半導体膜表面にＰ、Ａｓなどの不純物をドープして、オーミックコンタクト層としてのｎ^＋ａ−Ｓｉ層を形成する。そして、写真製版工程、エッチング工程およびレジスト除去工程により、半導体層を形成する。

さらに、Ａｌ、Ｃｒ、Ｍｏ、Ｔｉ、Ｗなどの導電膜をスパッタ装置により成膜する。そして、写真製版工程、エッチング工程およびレジスト除去工程により、ドレイン電極、ソース電極、ソース配線または表示領域１０外における引出配線などの第２の導電層１３を形成する。

このとき、表示領域１０外において、第１の導電層１１と第２の導電層１３とが絶縁層１２を介して積層する領域のうち、前述した柱状スペーサ８に対応する部分に、第２の導電層１３を形成する工程と同一工程で第２の導電層１３に穴１４ａを形成する。なお、この穴１４ａは、柱状スペーサ８の同心円状である断面を有し、深さは第２の導電層１３の膜厚とほぼ等しい。

なお、第２の導電層１３の削除部分（穴１４ａ）が大きくなると、第２の導電層１３からなる配線の体積が減少するために配線抵抗が高くなり、表示品位が低下する恐れがある。このため、第２の導電層１３の削除部分（穴１４ａ）は、柱状スペーサ８とアレイ基板の接する領域、すなわち、柱状スペーサ８の先端の断面と同程度の断面であることが好ましい。

しかしながら、第１の基板１と第２の基板２との重ね合わせズレ（貼り合わせ精度）や柱状スペーサ８の仕上りバラツキ（露光精度）を考慮すると、対向基板に設けられている柱状スペーサ８とアレイ基板とが接する領域のみでなく、柱状スペーサ８とアレイ基板との接する領域より広い領域にまで、第２の導電層１３を削除した穴１４ａを形成する必要がある。具体的には、柱状スペーサ８の先端の断面に対して、１．５〜４倍の領域を削除することが好ましい。

つぎに、層間絶縁膜１５であるＳｉＮｘ膜を形成し、写真製版工程、エッチング工程およびレジスト除去工程により、コンタクトホールを形成する。そして、ＩＴＯ膜などの透明性導電膜を成膜し、写真製版工程、エッチング工程およびレジスト除去工程により、画素電極、端子部などを形成する。

以上のような工程で、ＴＦＴが形成され、このＴＦＴをアレイ状に設けたアレイ基板が表示素子に用いられる。

さらに、このアレイ基板を洗浄し、配向膜９ｂを塗布する。その後、焼成、ラビング処理を行う。なお、アレイ基板の配向膜９ｂおよび対向基板の配向膜９ａのラビング方向は、アレイ基板と対向基板とで９０°のねじれ配向となるように設定し、ＴＮモードの液晶表示素子を形成させる。

このように形成された、アレイ基板と対向基板とをシール材３により貼り合わせ、液晶材料を注入することで液晶表示素子が形成される。

ここで、液晶表示素子の背面にバックライトを配置した液晶表示装置は、複数の画素を形成した一対の基板間に液晶を狭持させ、基板の表面を配向処理することにより液晶分子を配列させ、液晶分子の配向状態を一対もしくは片側の基板表面に形成した複数の電極間に電圧を印加する。これにより、複数の画素それぞれに形成された薄膜トランジスタ（ＴＦＴ）で液晶に印加される電圧を制御することによってバックライト光源からの光量を変化させ画像を作り出す。

液晶を光シャッターとして使用する場合に、液晶層の厚さ（パネルギャップ）の精度が光透過率、コントラスト比、応答速度などの表示特性に影響を与えるため、これを均一に保つことが重要である。この方法として、一般的に、スペーサと呼ばれるビーズ状スペーサや柱状スペーサ８が使用される。

しかし、ビーズ状スペーサは、例えば乾式散布方法で散布されるが、スペーサの散布ムラによるギャップの不均一性、スペーサの凝集によるギャップの不均一性、スペーサ近傍の配向ムラに起因する光漏れなどの問題がある。

この問題を解決する手段として、柱状スペーサ８を一方の基板上に形成する方法がある。柱状スペーサ８は、選択配置が可能なため、ビーズ状スペーサのような分散ムラはなく、精密な膜形成工程を使用するため、ギャップを規定するスペーサ高さの均一性も優れている。さらに遮光領域内に選択的に柱状スペーサを作れるため、配向ムラの影響を回避できる。

例えば、アレイ基板に接する柱状スペーサ８を、第１の導電層１１の上方に配置する。特に、アレイ基板上の表示領域１０内においては、第２の導電層１３が第１の導電層１１上に積層しない部分、例えば、ゲート配線の上方に柱状スペーサ８を配置する。また、表示領域１０外においては、第２の導電層１３に設けられた穴１４ａを介して第１の導電層１１の上方、例えば、ソース引出配線に設けられた穴を介して共通配線の上方に柱状スペーサ８を配置する。

なお、アレイ基板上の第２の導電層１３の一部を削除しないアレイ基板を使用した従来の液晶表示素子では、アレイ基板の表示領域１０外の高さが表示領域１０内に比べて高くなるため、表示領域１０内と表示領域１０外でパネルギャップが不均一となるので、わずかな周辺ギャップムラが観察されていた。

また、この実施の形態１においては、対向基板上に、ＢＭ４およびＲＧＢ三色の着色層５を配置した場合について説明したが、隣接する画素間の光漏れを防ぐことができれば、対向基板上に、ＢＭ４を配置する必要はない。また着色層を用いた色表示を行わない場合は、着色層５を配置する必要はなく、ＢＭ４のみを配置すればよい。

また、この実施の形態１においては、パネルギャップ値が４．３μｍのＴＮモードについて説明したが、柱状スペーサ８の高さは４μｍに限られるものではなく、プロセス上で形成できる範囲で柱状スペーサ８の高さを設定することが好ましい。また、適用可能な表示モードは、複屈折位相差を利用した横方向電界モード（ＩＰＳ：Ｉｎ−ＰｌａｎｅＳｗｉｔｃｈｉｎｇ）、電界制御複屈折モード（ＥＣＢ：ＥｌｅｃｔｒｉｃａｌｌｙＣｏｎｔｒｏｌｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）、垂直配向モード（ＶＡ：ＶｅｒｔｉｃａｌＡｌｉｇｎｍｅｎｔ）、ＯＣＢ（ＯｐｔｉｃａｌＣｏｍｐｅｎｓａｔｅｄＢｉｒｅｆｒｉｎｇｅｎｃｅ）モードなどにも、同様の手法によるギャップ調整が可能である。

さらに、この実施の形態１においては、第２の導電層１３のみに穴１４ａを形成することで、柱状スペーサ８を配置する部分での表示領域１０内と表示領域１０外における両基板間の間隙を一致させているが、図４に示すように、柱状スペーサ８を配置する第１の導電層１１および第２の導電層１３の上層である層間絶縁膜１５にも穴を形成することで、柱状スペーサ８を配置する部分での表示領域１０内と表示領域１０外における両基板間の間隙を一致させることができる。この場合に、層間絶縁膜１５に形成する穴は、層間絶縁膜１５にコンタクトホールを形成する工程と同一工程で形成する。

また、図５に示すように、柱状スペーサ８を配置する第１の導電層１１および第２の導電層１３の上層である層間絶縁膜１５および絶縁層１２にも穴を形成することで、柱状スペーサ８を配置する部分での表示領域１０内と表示領域１０外における両基板間の間隙を一致させることができる。この場合に、層間絶縁膜１５および絶縁層１２に形成する穴は一括して形成する。

しかしながら、表示領域１０内における第１の導電層１１であるゲート配線の上方の絶縁層１２および層間絶縁膜１５に穴を形成することで、ゲート配線に不要な電位が印加される恐れがあるために、表示領域１０外における層間絶縁膜１５または絶縁層１２にのみ穴を形成することが好ましい。この場合に、シール材３にマイクロロッドなどのギャップ調整材を混入することで、表示領域１０外のパネルギャップ値を任意に調整することが可能となる。

このように、柱状スペーサ８を配置するアレイ基板上に形成された各層のうち穴を形成する層を適宜選択することで、柱状スペーサ８を配置する部分での表示領域１０内と表示領域１０外における両基板間の間隙を調整することができる。

また、この実施の形態１においては、第１の基板１上の第１の導電層１１と第２の基板２上の共通電極７とを導通させる対向基板のトランスファ電極部１６には、柱状スペーサ８を配置しなくてもよい。

対向基板のトランスファ電極部１６に柱状スペーサ８を配置した場合には、柱状スペーサ８が支柱となるため、アレイ基板と対向基板を導通させる材料が圧着しにくくなり、抵抗値のマージンが減少する。しかしながら、対向基板のトランスファ電極部１６に、柱状スペーサ８を配置しない場合は、アレイ基板と対向基板の導通材料が容易に圧着できるため、抵抗値に充分マージンができる。このように、トランスファ電極部１６に柱状スペーサ８を配置しないことにより、アレイ基板と対向基板の導通が取れ易くなり、導通不良のない表示素子を得ることができるため好ましい。

また、この実施の形態１においては、第１の基板１と第２の基板２との間隙に液晶を封止するシール材３の塗布領域に、柱状スペーサ８を配置しなくてもよい。これにより、シール材３の圧着が容易になり、アレイ基板と対向基板の密着力が強い表示素子を得ることができるので好ましい。

以上のように、この実施の形態１における表示素子は、第２の基板２上に設けられている柱状スペーサ８に対応する第１の基板１上の部分であり、表示領域１０内と表示領域１０外における第１の基板１の高さを異ならせる第２の導電層１３の一部を削除し、表示領域１０内と表示領域１０外における両基板間の間隙を一致させることで、表示領域１０内と表示領域１０外において柱状スペーサ８の高さを異ならせる必要がない。

このため、柱状スペーサ８の製造工程を増加させることなく、パネルギャップを表示領域１０内と表示領域１０外で均一にさせ、周辺ギャップムラを抑制した表示素子を得ることができる。

実施の形態２．
図６はこの発明を実施するための実施の形態２における表示素子における柱状スペーサの配置部分を説明するための部分断面図である。図６において、図１〜５と同じ符号は、同一または相当部分を示し、その説明を省略する。

この実施の形態２においては、表示領域１０外に配置する柱状スペーサ８が、第１の導電層１１および第２の導電層に設けられた重複する穴１４ｂおよび穴１４ａに対応する部分に配置するところのみが実施の形態１と異なるところであり、後述する穴１４ｂによる作用効果以外は、実施の形態１と同様の作用効果を奏する。

第１の導電層１１に設ける穴１４ｂは、第２の導電層１１に設けられた穴１１ａに重複する部分に、前述した第１の導電層１１を形成する工程と同一工程で形成する。すなわち、表示領域１０外において、第１の導電層１１と第２の導電層１３とが絶縁層１２を介して積層する領域のうち、前述した柱状スペーサ８に対応する部分に、第１の導電層１１を形成する工程と同一工程で第１の導電層１１に穴１４ｂ形成する。なお、この穴１４ｂは、柱状スペーサ８の同心円状である断面を有し、深さは第１の導電層１１の膜厚とほぼ等しい。

なお、第１の導電層１１の削除部分（穴１４ｂ）が大きくなると、第１の導電層１１からなる配線の体積が減少するために配線抵抗が高くなり、表示品位が低下する恐れがある。このため、第１の導電層１１の削除部分（穴１４ｂ）は、柱状スペーサ８とアレイ基板の接する領域、すなわち、柱状スペーサ８の先端の断面と同程度の断面であることが好ましい。

しかしながら、第１の基板１と第２の基板２との重ね合わせズレ（貼り合わせ精度）や柱状スペーサ８の仕上りバラツキ（露光精度）を考慮すると、対向基板に設けられている柱状スペーサ８とアレイ基板とが接する領域のみでなく、柱状スペーサ８とアレイ基板との接する領域より広い領域にまで、第１の導電層１１を削除した穴１４ｂを形成する必要がある。具体的には、柱状スペーサ８の先端の断面に対して、１．５〜４倍の領域を削除することが好ましい。

なお、実施の形態１において説明したが、柱状スペーサ８を配置するアレイ基板上に形成された各層のうち穴を形成する層を適宜選択することで、柱状スペーサ８を配置する部分での表示領域１０内と表示領域１０外における両基板間の間隙を調整することができる。

以上のように、対向基板に設けられている柱状スペーサ８に対応するアレイ基板上の第１の導電層１１および第２の導電層１３に穴１４ａおよび穴１４ｂを形成し、表示領域１０内と比較して表示領域１０外のアレイ基板の高さを低くしたうえで、シール材３にマイクロロッドなどのギャップ調整材を混入することで、表示領域１０外のパネルギャップ値を任意に調整することが可能となり、周辺ギャップムラのない表示素子を得ることができる。

この発明を実施するための実施の形態１における表示素子の概略構成を示す平面図である。柱状スペーサの平面構造を説明するための図１に示す表示素子のＡ部拡大図である。図１に示す表示素子における柱状スペーサの配置部分を説明するための部分断面図である。図１に示す表示素子における柱状スペーサの他の配置手段を説明するための部分断面図である。図１に示す表示素子における柱状スペーサのさらに他の配置手段を説明するための部分断面図である。この発明を実施するための実施の形態２における表示素子における柱状スペーサの配置部分を説明するための部分断面図である。

符号の説明

１第１の基板
２第２の基板
３シール材
７共通電極
８柱状スペーサ
１０表示領域
１１第１の導電層
１２絶縁層
１３第２の導電層
１４ａ，１４ｂ穴
１５層間絶縁膜
１６トランスファ電極部

Claims

第１の導電層と絶縁層を介して積層する第２の導電層が形成された第１の基板と、
前記第１の基板に対向する第２の基板と、
表示領域内及び表示領域外において同じ高さを有して前記第１の基板と前記第２の基板の間に配置される柱状スペーサと、
前記第１の基板と前記第２の基板との間隙に液晶を封止するシール材と、
を備えた表示素子において、
前記シール材は、第１の基板と第２の基板との間隙を調整するギャップ調整材を混入しており、前記表示領域内に配置する前記柱状スペーサは、前記第２の導電層が前記第１の導電層上に積層しない部分であり、前記第１の導電層の上方に配置され、
前記表示領域外に配置する前記柱状スペーサは、前記第１の基板上に形成された前記第１の導電層、前記絶縁層、或いは前記第２の導電層の何れかの層に形成された穴により、前記表示領域内と比較して、前記第１の基板の高さが低くなる部分に対応する部分に配置されることを特徴とする表示素子。
前記柱状スペーサは、前記第２の基板の全面に配置されることを特徴とする請求項１記載の表示素子。
前記柱状スペーサの配置密度が、単位面積あたりに該柱状スペーサが占める断面積において、０．０００１以上、０．００５以下とされることを特徴とする請求項２記載の表示素子。
前記第１の導電層、絶縁層、或いは第２の導電層の何れかの層に形成された穴は、前記第１の導電層および前記第２の導電層に設けられた重複する穴よりなることを特徴とする請求項１、２または３のいずれか１項記載の表示素子。
前記柱状スペーサの断面は円形であり、前記第１の導電層、絶縁層、或いは第２の導電層の何れかの層に形成された穴は、前記柱状スペーサと同心円状である断面を有して形成された穴であることを特徴とする請求項１、２、３または４のいずれか１項記載の表示素子。
前記第１の導電層、絶縁層、或いは第２の導電層の何れかの層に形成された穴は、前記柱状スペーサの先端の断面に対して１．５〜４倍の領域に形成された穴であることを特徴とする請求項１、２、３、４または５のいずれか１項記載の表示素子。