JP2001324726A - 液晶表示素子 - Google Patents
液晶表示素子Info
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Abstract
(57)【要約】
【課題】所望のストレージ容量の設定を容易にし、スト
レージ容量、ゲート線やドレイン線の配線容量を低減し
てフリッカの発生や輝度傾斜の発生を抑制する。 【解決手段】複数のゲート線と複数のドレイン線をマト
リクス状に配置し、各ゲート線とドレイン線の交差部に
薄膜トランジスタを有し、２本のゲート線と２本のドレ
イン線で囲まれた領域に薄膜トランジスタで駆動される
透明導電層からなる画素電極ＩＴＯ１を形成し、画素電
極の下層に絶縁層ＳｉＮ，ＰＡＳを介して形成したスト
レージ線ＳＴＬを有する一方の基板ＳＵＢ１と、画素電
極との間に液晶層ＬＣの配向方向を制御する電界を生成
するための透明導電層からなる共通電極ＩＴＯ２を有す
る他方の基板ＳＵＢ２との間に液晶層ＬＣを挟持し、ス
トレージ線ＳＴＬと画素電極ＩＴＯ１の間で保持容量Ｃ
stg を形成し、画素電極ＩＴＯ１のストレージ線ＳＴＬ
と対向する部分の一部に開口ＡＬＣを設け、この開口Ａ
ＬＣの大きさで保持容量Ｃstg を設定する。
レージ容量、ゲート線やドレイン線の配線容量を低減し
てフリッカの発生や輝度傾斜の発生を抑制する。 【解決手段】複数のゲート線と複数のドレイン線をマト
リクス状に配置し、各ゲート線とドレイン線の交差部に
薄膜トランジスタを有し、２本のゲート線と２本のドレ
イン線で囲まれた領域に薄膜トランジスタで駆動される
透明導電層からなる画素電極ＩＴＯ１を形成し、画素電
極の下層に絶縁層ＳｉＮ，ＰＡＳを介して形成したスト
レージ線ＳＴＬを有する一方の基板ＳＵＢ１と、画素電
極との間に液晶層ＬＣの配向方向を制御する電界を生成
するための透明導電層からなる共通電極ＩＴＯ２を有す
る他方の基板ＳＵＢ２との間に液晶層ＬＣを挟持し、ス
トレージ線ＳＴＬと画素電極ＩＴＯ１の間で保持容量Ｃ
stg を形成し、画素電極ＩＴＯ１のストレージ線ＳＴＬ
と対向する部分の一部に開口ＡＬＣを設け、この開口Ａ
ＬＣの大きさで保持容量Ｃstg を設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示素子に係
り、特に薄膜トランジスタ型のアクティブマトリクス方
式におけるストレージ容量を画素領域内に形成したスト
レージ線と画素電極との間で形成した液晶表示素子に関
する。
り、特に薄膜トランジスタ型のアクティブマトリクス方
式におけるストレージ容量を画素領域内に形成したスト
レージ線と画素電極との間で形成した液晶表示素子に関
する。
【０００２】
【従来の技術】ノート型コンピユータやディスプレイモ
ニター用の高精細かつカラー表示が可能な表示装置とし
て液晶表示装置が広く採用されている。
ニター用の高精細かつカラー表示が可能な表示装置とし
て液晶表示装置が広く採用されている。
【０００３】液晶表示素子には、各内面に互いに交差す
る如く形成された平行電極を形成した一対の基板で液晶
層を挟持した液晶表示素子を用いた単純マトリクス型
と、一対の基板の一方に画素単位で選択するためのスイ
ッチング素子を有する液晶表示素子を用いたアクティブ
マトリクス型液晶表示素子とが知られている。
る如く形成された平行電極を形成した一対の基板で液晶
層を挟持した液晶表示素子を用いた単純マトリクス型
と、一対の基板の一方に画素単位で選択するためのスイ
ッチング素子を有する液晶表示素子を用いたアクティブ
マトリクス型液晶表示素子とが知られている。
【０００４】アクティブマトリクス型液晶表示素子は、
ツイステッドネマチック（ＴＮ）方式に代表されるよう
に、画素選択用の電極群が上下一対の基板のそれぞれに
形成した液晶表示素子を用いた、所謂縦電界方式液晶表
示装置（一般に、ＴＮ方式と称する）と、画素選択用の
電極群が上下一対の基板の一方のみに形成されている液
晶表示素子を用いた、所謂横電界方式液晶表示装置（一
般に、ＩＰＳ方式液晶表示装置と称する）とがある。
ツイステッドネマチック（ＴＮ）方式に代表されるよう
に、画素選択用の電極群が上下一対の基板のそれぞれに
形成した液晶表示素子を用いた、所謂縦電界方式液晶表
示装置（一般に、ＴＮ方式と称する）と、画素選択用の
電極群が上下一対の基板の一方のみに形成されている液
晶表示素子を用いた、所謂横電界方式液晶表示装置（一
般に、ＩＰＳ方式液晶表示装置と称する）とがある。
【０００５】前者のＴＮ方式アクティブマトリクス型液
晶表示素子は、一対（第１の基板（一方の基板）と第２
の基板（他方の基板）からなる２枚）の基板内に液晶を
例えば９０°ねじって配向されており、その液晶表示素
子の一対の基板の外面に吸収軸方向をクロスニコル配置
し、かつ入射側の吸収軸をラビング方向に平行または直
交させた２枚の偏光板を積層して構成される。
晶表示素子は、一対（第１の基板（一方の基板）と第２
の基板（他方の基板）からなる２枚）の基板内に液晶を
例えば９０°ねじって配向されており、その液晶表示素
子の一対の基板の外面に吸収軸方向をクロスニコル配置
し、かつ入射側の吸収軸をラビング方向に平行または直
交させた２枚の偏光板を積層して構成される。
【０００６】このようなＴＮ方式アクティブマトリクス
型液晶表示装置は、電圧無印加時で入射光は入射側偏光
板で直線偏光となり、この直線偏光は液晶層のねじれに
沿って伝播し、出射側偏光板の透過軸が当該直線偏光の
方位角と一致している場合は直線偏光は全て出射して白
表示となる（所謂、ノーマリオープンモード）。
型液晶表示装置は、電圧無印加時で入射光は入射側偏光
板で直線偏光となり、この直線偏光は液晶層のねじれに
沿って伝播し、出射側偏光板の透過軸が当該直線偏光の
方位角と一致している場合は直線偏光は全て出射して白
表示となる（所謂、ノーマリオープンモード）。
【０００７】また、電圧印加時は、液晶層を構成する液
晶分子軸の平均的な配向方向を示す単位ベクトルの向き
（ダイレクター）は基板面と垂直な方向を向き、入射側
直線偏光の方位角は変わらないため出射側偏光板の吸収
軸と一致するため黒表示となる。（１９９１年、工業調
査会発行「液晶の基礎と応用」参照）。
晶分子軸の平均的な配向方向を示す単位ベクトルの向き
（ダイレクター）は基板面と垂直な方向を向き、入射側
直線偏光の方位角は変わらないため出射側偏光板の吸収
軸と一致するため黒表示となる。（１９９１年、工業調
査会発行「液晶の基礎と応用」参照）。
【０００８】上述したように、ＴＮ方式の液晶表示素子
では、液晶層を介して互いに対向配置したガラス等から
なる２枚の透明絶縁基板の一方の基板の液晶層側の面
に、そのｘ方向に延在し、ｙ方向に並設される走査信号
線（以下、ゲート線とも言う）群と、このゲート線群と
絶縁されてｙ方向に延在し、ｘ方向に並設されるドレイ
ン線（以下、映像信号線とも言う）群とが形成されてい
る。
では、液晶層を介して互いに対向配置したガラス等から
なる２枚の透明絶縁基板の一方の基板の液晶層側の面
に、そのｘ方向に延在し、ｙ方向に並設される走査信号
線（以下、ゲート線とも言う）群と、このゲート線群と
絶縁されてｙ方向に延在し、ｘ方向に並設されるドレイ
ン線（以下、映像信号線とも言う）群とが形成されてい
る。
【０００９】隣接する２本のゲート線と隣接する２本の
ドレイン線により囲まれた各領域がそれぞれ画素領域と
なり、これら画素領域の全体を表示領域としている。画
素領域にはアクティブ素子（スイッチング素子）として
例えば薄膜トランジスタ（ＴＦＴ）と透明な画素電極と
が形成されている。
ドレイン線により囲まれた各領域がそれぞれ画素領域と
なり、これら画素領域の全体を表示領域としている。画
素領域にはアクティブ素子（スイッチング素子）として
例えば薄膜トランジスタ（ＴＦＴ）と透明な画素電極と
が形成されている。
【００１０】ゲート線に走査信号が供給されることによ
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。
り、薄膜トランジスタがオンされ、このオンされた薄膜
トランジスタを介してドレイン線からの映像信号が画素
電極に供給される。
【００１１】薄膜トランジスタで駆動されてオンとなっ
た（点灯した）画素の状態を所定の期間（例えば、フレ
ーム期間）保持するための静電容量が、点灯に寄与する
液晶層を誘電体とする静電容量だけでは不足する分を補
充するために各画素単位に付加容量が設けられている。
従来から、この付加容量を、絶縁層を介してゲート線に
一部重畳するように画素電極を配置して、当該ゲート
線、絶縁層、及び画素電極で構成していた。
た（点灯した）画素の状態を所定の期間（例えば、フレ
ーム期間）保持するための静電容量が、点灯に寄与する
液晶層を誘電体とする静電容量だけでは不足する分を補
充するために各画素単位に付加容量が設けられている。
従来から、この付加容量を、絶縁層を介してゲート線に
一部重畳するように画素電極を配置して、当該ゲート
線、絶縁層、及び画素電極で構成していた。
【００１２】これに対し、画素領域にストレージ線を敷
設し、画素電極およびストレージ線の間に形成されてい
る絶縁層とで容量（保持容量）を構成するストレージ方
式と称するものが提案されている。ストレージ方式と呼
ばれる液晶表示装置は、特開平１１−２３１３４１号公
報、特開２０００−２２１５２７号公報、及び実用新案
登録公報第２５３６６３２号公報に開示されている。
設し、画素電極およびストレージ線の間に形成されてい
る絶縁層とで容量（保持容量）を構成するストレージ方
式と称するものが提案されている。ストレージ方式と呼
ばれる液晶表示装置は、特開平１１−２３１３４１号公
報、特開２０００−２２１５２７号公報、及び実用新案
登録公報第２５３６６３２号公報に開示されている。
【００１３】図１３はストレージ方式の液晶表示素子の
等価回路図であり、一方の基板内の表示領域ＡＲ内に複
数のゲート線ＧＬと複数のドレイン線ＤＬとが互いに交
差するように配置され、これらの各交差部に薄膜トラン
ジスタＴＦＴを設けている。また、ゲート線と平行にス
トレージ線ＳＴＬが形成してある。なお、図中、ＩＴＯ
２は他方の基板の内面に形成された共通電極である。
等価回路図であり、一方の基板内の表示領域ＡＲ内に複
数のゲート線ＧＬと複数のドレイン線ＤＬとが互いに交
差するように配置され、これらの各交差部に薄膜トラン
ジスタＴＦＴを設けている。また、ゲート線と平行にス
トレージ線ＳＴＬが形成してある。なお、図中、ＩＴＯ
２は他方の基板の内面に形成された共通電極である。
【００１４】薄膜トランジスタＴＦＴのソース電極（駆
動サイクルではドレイン電極ともなる）には画素電極Ｉ
ＴＯ１が接続し、この画素電極ＩＴＯ１と共通電極ＩＴ
Ｏ２の間に液晶を誘電体とする液晶容量Ｃlcが形成さ
れ、また画素電極ＩＴＯ１とストレージ線ＳＴＬの間に
保持容量Ｃstg が形成される。
動サイクルではドレイン電極ともなる）には画素電極Ｉ
ＴＯ１が接続し、この画素電極ＩＴＯ１と共通電極ＩＴ
Ｏ２の間に液晶を誘電体とする液晶容量Ｃlcが形成さ
れ、また画素電極ＩＴＯ１とストレージ線ＳＴＬの間に
保持容量Ｃstg が形成される。
【００１５】共通電極ＩＴＯ２は共通電極駆動回路ＣＤ
Ｒから所定の（望ましくは、一定の）電圧が給電され、
ストレージ線にはストレージ線駆動回路ＳＴＲから所定
の（望ましくは、一定の）電圧が給電される。また、Ｇ
ＤＲはゲート線駆動回路、ＤＤＲはドレイン線駆動回
路、ＣＯＮＴは表示信号やタイミング信号を供給するた
めの表示制御回路である。
Ｒから所定の（望ましくは、一定の）電圧が給電され、
ストレージ線にはストレージ線駆動回路ＳＴＲから所定
の（望ましくは、一定の）電圧が給電される。また、Ｇ
ＤＲはゲート線駆動回路、ＤＤＲはドレイン線駆動回
路、ＣＯＮＴは表示信号やタイミング信号を供給するた
めの表示制御回路である。
【００１６】図１４はストレージ方式の液晶表示素子の
一方の基板ＳＵＢ１に形成される単位画素付近の構成を
説明する要部平面図である。図１４において、単位画素
付近の構成並びにその寸法配分は、その説明の都合上、
幾分誇張されて示される。また、図１５は図１４のXV−
XV線に沿った模式断面図である。
一方の基板ＳＵＢ１に形成される単位画素付近の構成を
説明する要部平面図である。図１４において、単位画素
付近の構成並びにその寸法配分は、その説明の都合上、
幾分誇張されて示される。また、図１５は図１４のXV−
XV線に沿った模式断面図である。
【００１７】図１４において、１画素は交差配置された
２本のゲート線ＧＬと２本のドレイン線ＤＬとで囲まれ
た領域（画素領域）に形成され、交差部分に薄膜トラン
ジスタＴＦＴを有している。この薄膜トランジスタＴＦ
Ｔは、ゲート線ＧＬ、ゲート線ＧＬを被覆するように形
成された絶縁膜（但し、この絶縁膜は図１４の略全域に
広がるため、図示せず）を介してアモルファス・シリコ
ン（Ｓｉ）からなる半導体層１００、及びこの半導体層
１００上に対向して配置されるソース電極ＳＤ１及び、
ドレイン電極ＳＤ２から形成されている。
２本のゲート線ＧＬと２本のドレイン線ＤＬとで囲まれ
た領域（画素領域）に形成され、交差部分に薄膜トラン
ジスタＴＦＴを有している。この薄膜トランジスタＴＦ
Ｔは、ゲート線ＧＬ、ゲート線ＧＬを被覆するように形
成された絶縁膜（但し、この絶縁膜は図１４の略全域に
広がるため、図示せず）を介してアモルファス・シリコ
ン（Ｓｉ）からなる半導体層１００、及びこの半導体層
１００上に対向して配置されるソース電極ＳＤ１及び、
ドレイン電極ＳＤ２から形成されている。
【００１８】上記半導体層１００は、またドレイン線Ｄ
Ｌの下にも形成され、このドレイン線ＤＬがその下側に
配置されるゲート線ＧＬ等を跨ぐ部分の段差を緩めてい
る。参照記号ＳＨは遮光部材、参照番号１０２は線欠陥
対策のためにゲート線に設けられた開口である。
Ｌの下にも形成され、このドレイン線ＤＬがその下側に
配置されるゲート線ＧＬ等を跨ぐ部分の段差を緩めてい
る。参照記号ＳＨは遮光部材、参照番号１０２は線欠陥
対策のためにゲート線に設けられた開口である。
【００１９】この薄膜トランジスタＴＦＴのソース電極
ＳＤ１に接続した透明な導電膜からなる画素電極ＩＴＯ
１が画素領域に形成されている。そして、画素領域には
当該画素電極ＩＴＯ１の下層に絶縁層（上記理由で図示
せず）を介してゲート線ＧＬと平行にストレージ線ＳＴ
Ｌが形成されている。
ＳＤ１に接続した透明な導電膜からなる画素電極ＩＴＯ
１が画素領域に形成されている。そして、画素領域には
当該画素電極ＩＴＯ１の下層に絶縁層（上記理由で図示
せず）を介してゲート線ＧＬと平行にストレージ線ＳＴ
Ｌが形成されている。
【００２０】参照番号１０３は、薄膜トランジスタＴＦ
Ｔのソース電極ＳＤ１と画素電極ＩＴＯ１とのコンタク
ト部である。一般に、このストレージ線ＳＴＬはゲート
線ＧＬと同一の材料で同時に形成される。なお、薄膜ト
ランジスタＴＦＴのドレイン電極ＳＤ２はドレイン線Ｄ
Ｌから延びて形成される。
Ｔのソース電極ＳＤ１と画素電極ＩＴＯ１とのコンタク
ト部である。一般に、このストレージ線ＳＴＬはゲート
線ＧＬと同一の材料で同時に形成される。なお、薄膜ト
ランジスタＴＦＴのドレイン電極ＳＤ２はドレイン線Ｄ
Ｌから延びて形成される。
【００２１】図１５に示したように、薄膜トランジスタ
基板とも称する一方の基板ＳＵＢ１の内面には、先ずス
トレージ線ＳＴＬを有し、その上層に窒化シリコンを好
適とする第１の絶縁層ＳｉＮ、およびパッシベーション
層からなる第２の絶縁層ＰＡＳを介して画素電極ＩＴＯ
１が形成されている。
基板とも称する一方の基板ＳＵＢ１の内面には、先ずス
トレージ線ＳＴＬを有し、その上層に窒化シリコンを好
適とする第１の絶縁層ＳｉＮ、およびパッシベーション
層からなる第２の絶縁層ＰＡＳを介して画素電極ＩＴＯ
１が形成されている。
【００２２】他方の基板ＳＵＢ２側の内面には共通電極
ＩＴＯ２が形成されており、両基板の間に液晶層ＬＣが
挟持されている。図示しないが、画素電極ＩＴＯ１と共
通電極ＩＴＯ２の各表面にはそれぞれ配向膜を有し、液
晶と直接接している。また、カラー表示の液晶表示素子
では、他方の基板ＳＵＢ２の共通電極ＩＴＯ２の下層に
３色のカラーフィルタが形成され、この場合は他方の基
板ＳＵＢ２をカラーフィルタ基板とも称する。
ＩＴＯ２が形成されており、両基板の間に液晶層ＬＣが
挟持されている。図示しないが、画素電極ＩＴＯ１と共
通電極ＩＴＯ２の各表面にはそれぞれ配向膜を有し、液
晶と直接接している。また、カラー表示の液晶表示素子
では、他方の基板ＳＵＢ２の共通電極ＩＴＯ２の下層に
３色のカラーフィルタが形成され、この場合は他方の基
板ＳＵＢ２をカラーフィルタ基板とも称する。
【００２３】図１５において、保持容量Ｃstg は図中に
ハッチングで示したように、画素電極ＩＴＯ１とストレ
ージ線ＳＴＬおよび第１の絶縁層ＳｉＮおよび第２の絶
縁層ＰＡＳで構成される。
ハッチングで示したように、画素電極ＩＴＯ１とストレ
ージ線ＳＴＬおよび第１の絶縁層ＳｉＮおよび第２の絶
縁層ＰＡＳで構成される。
【００２４】
【発明が解決しようとする課題】上記した保持容量Ｃst
g は画素電極ＩＴＯ１とストレージ線ＳＴＬとの重畳量
で決まり、その容量値はストレージ線ＳＴＬの形状と寸
法で決まってしまうため、保持容量Ｃstg の正確な設定
が困難であり、また、抵抗値も大きくなってしまう。
g は画素電極ＩＴＯ１とストレージ線ＳＴＬとの重畳量
で決まり、その容量値はストレージ線ＳＴＬの形状と寸
法で決まってしまうため、保持容量Ｃstg の正確な設定
が困難であり、また、抵抗値も大きくなってしまう。
【００２５】また、ゲート線ＧＬやドレイン線ＤＬ上に
も、液晶層ＬＣを挟んで共通電極ＩＴＯ２が形成されて
いるため、これらの間に大きな配線容量が形成されるこ
とにより配線遅延が生じて表示画面の輝度傾斜を招く。
も、液晶層ＬＣを挟んで共通電極ＩＴＯ２が形成されて
いるため、これらの間に大きな配線容量が形成されるこ
とにより配線遅延が生じて表示画面の輝度傾斜を招く。
【００２６】図１６はゲート線の配線容量を説明する模
式断面図、図１７はドレイン線の配線容量を説明する模
式断面図である。ゲート線ＧＬの上には第１の絶縁層Ｓ
ｉＮと第２の絶縁層ＰＡＳ、および液晶層ＬＣを介して
共通電極ＩＴＯ２が位置している。また、ドレイン線Ｄ
Ｌの上には第２の絶縁層ＰＡＳ、および液晶層ＬＣを介
して共通電極ＩＴＯ２が位置している。これらの配線Ｇ
Ｌ，ＤＬと共通電極ＩＴＯ２の間に図中に点線で示した
構成の配線容量が形成される。
式断面図、図１７はドレイン線の配線容量を説明する模
式断面図である。ゲート線ＧＬの上には第１の絶縁層Ｓ
ｉＮと第２の絶縁層ＰＡＳ、および液晶層ＬＣを介して
共通電極ＩＴＯ２が位置している。また、ドレイン線Ｄ
Ｌの上には第２の絶縁層ＰＡＳ、および液晶層ＬＣを介
して共通電極ＩＴＯ２が位置している。これらの配線Ｇ
Ｌ，ＤＬと共通電極ＩＴＯ２の間に図中に点線で示した
構成の配線容量が形成される。
【００２７】液晶表示素子のサイズが大きくなる程、ス
トレージ線ＳＴＬの敷設長さ、およびゲート線ＧＬ、ド
レイン線ＤＬの配線長が長くなり、その配線による容量
が大きくなって、所謂配線遅延が生じる。その結果、表
示画像にフリッカや輝度傾斜が生じるという問題があっ
た。
トレージ線ＳＴＬの敷設長さ、およびゲート線ＧＬ、ド
レイン線ＤＬの配線長が長くなり、その配線による容量
が大きくなって、所謂配線遅延が生じる。その結果、表
示画像にフリッカや輝度傾斜が生じるという問題があっ
た。
【００２８】共通電極ＩＴＯ２への給電は、一対の基板
の表示領域の外周縁間を接着封止するシール材の近傍に
おいて、一方の基板ＳＵＢ１に形成された共通電極給電
線（導線）と、他方の基板ＳＵＢ２に形成されている共
通電極ＩＴＯ２との間に導電ペーストを介在させて行っ
ている。
の表示領域の外周縁間を接着封止するシール材の近傍に
おいて、一方の基板ＳＵＢ１に形成された共通電極給電
線（導線）と、他方の基板ＳＵＢ２に形成されている共
通電極ＩＴＯ２との間に導電ペーストを介在させて行っ
ている。
【００２９】図１８は一方の基板側に形成した共通電極
給電線と共通電極を電気的に接続する導電ペーストの形
成位置の一例を説明する液晶表示素子の模式平面図であ
る。
給電線と共通電極を電気的に接続する導電ペーストの形
成位置の一例を説明する液晶表示素子の模式平面図であ
る。
【００３０】この液晶表示素子は、一対の基板ＳＵＢ
１，ＳＵＢ２の表示領域ＡＲの外周縁間に接着剤（シー
ル剤）ＳＬを塗布して介在させ、双方の基板を互いに重
ね合わせて、これらを接着封止して組立てられる。一方
の基板ＳＵＢ１のシール剤ＳＬの近傍には、共通電極給
電線（図示せず）が形成されている。シール剤ＳＬを用
いた封着工程で、基板ＳＵＢ１に塗布されたシール剤の
コーナー部分に、上記共通電極給電線に重ねて導電ペー
ストＣＰＴを塗布して、他方の基板ＳＵＢ２の内面に形
成されている共通電極と電気的に接続して、共通電極Ｉ
ＴＯ２に所定の電圧を供給する。
１，ＳＵＢ２の表示領域ＡＲの外周縁間に接着剤（シー
ル剤）ＳＬを塗布して介在させ、双方の基板を互いに重
ね合わせて、これらを接着封止して組立てられる。一方
の基板ＳＵＢ１のシール剤ＳＬの近傍には、共通電極給
電線（図示せず）が形成されている。シール剤ＳＬを用
いた封着工程で、基板ＳＵＢ１に塗布されたシール剤の
コーナー部分に、上記共通電極給電線に重ねて導電ペー
ストＣＰＴを塗布して、他方の基板ＳＵＢ２の内面に形
成されている共通電極と電気的に接続して、共通電極Ｉ
ＴＯ２に所定の電圧を供給する。
【００３１】また、ストレージ線への給電も一方の基板
ＳＵＢ１のシール剤の近傍内面に形成したストレージ線
給電線を表示領域の一側または両側で電源（ストレージ
線駆動回路）に接続して給電している。
ＳＵＢ１のシール剤の近傍内面に形成したストレージ線
給電線を表示領域の一側または両側で電源（ストレージ
線駆動回路）に接続して給電している。
【００３２】しかし、このストレージ線も、その敷設長
さが長くなると抵抗値、配線容量などが大きくなり、か
つ電位の変動が生じて表示にフリッカや輝度傾斜が発生
して表示品質を劣化させるという問題がある。
さが長くなると抵抗値、配線容量などが大きくなり、か
つ電位の変動が生じて表示にフリッカや輝度傾斜が発生
して表示品質を劣化させるという問題がある。
【００３３】この対策として、導電ペーストの塗布数を
増加させる方法も考えられるが、導電ぺーストの塗布工
程に時間がかかり、所謂製造タクトが低くなってしま
う。しかし、特にコモン反転駆動では共通電極側に信号
を入力するため、給電点を少なくすることが難しい。
増加させる方法も考えられるが、導電ぺーストの塗布工
程に時間がかかり、所謂製造タクトが低くなってしま
う。しかし、特にコモン反転駆動では共通電極側に信号
を入力するため、給電点を少なくすることが難しい。
【００３４】本発明の目的は、上記従来技術の諸問題を
解消して、所望のストレージ容量の設定を容易にし、ス
トレージ容量、ゲート線やドレイン線の配線容量を低減
してフリッカの発生や輝度傾斜の発生を抑制すると共
に、製造タクトを向上することを可能とした液晶表示素
子を提供することにある。
解消して、所望のストレージ容量の設定を容易にし、ス
トレージ容量、ゲート線やドレイン線の配線容量を低減
してフリッカの発生や輝度傾斜の発生を抑制すると共
に、製造タクトを向上することを可能とした液晶表示素
子を提供することにある。
【００３５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、画素電極に開口を設けてストレージ線に
よる保持容量を調整し、また、共通電極のゲート線やド
レイン線の上層（液晶層に対して、これらのいずれかに
対向する側）に位置する部分を欠如させて（例えば、共
通電極の当該部分に開口を形成するようにこの部分を除
去して）上記ゲート線やドレイン線の配線容量を低減さ
せ、或いは、共通電極とストレージ線との間に導電性の
柱状スペーサを設けて当該共通電極やストレージ線への
給電を導電ペーストを用いることなく行なわせる。
に、本発明は、画素電極に開口を設けてストレージ線に
よる保持容量を調整し、また、共通電極のゲート線やド
レイン線の上層（液晶層に対して、これらのいずれかに
対向する側）に位置する部分を欠如させて（例えば、共
通電極の当該部分に開口を形成するようにこの部分を除
去して）上記ゲート線やドレイン線の配線容量を低減さ
せ、或いは、共通電極とストレージ線との間に導電性の
柱状スペーサを設けて当該共通電極やストレージ線への
給電を導電ペーストを用いることなく行なわせる。
【００３６】以下、本発明による液晶表示素子の代表的
な構成を記述する。すなわち、 （１）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極と、上記複数の画素電極の下側に配列され且つ当
該複数の画素電極とは絶縁層により分離された複数のス
トレージ線とを備えた液晶表示素子において、上記複数
の画素電極の各々に、これに対応する上記複数のストレ
ージ線の一つに対向する部分に開口を設ける。
な構成を記述する。すなわち、 （１）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極と、上記複数の画素電極の下側に配列され且つ当
該複数の画素電極とは絶縁層により分離された複数のス
トレージ線とを備えた液晶表示素子において、上記複数
の画素電極の各々に、これに対応する上記複数のストレ
ージ線の一つに対向する部分に開口を設ける。
【００３７】この構成により、上記の開口の大きさを調
整することにより、画素単位で適正な保持容量を設定で
き、配線容量を低減してフリッカの発生を回避し、均一
な輝度を得ることができる。 （２）前記（１）の構成において、前記ゲート線に対向
する前記共通電極の一部に欠如領域（切り抜き領域：Cu
touts）を設け、前記ゲート線と前記共通電極との間に
形成される容量を低減した。 （３）前記（１）の構成において、前記ドレイン線に対
向する前記共通電極の一部に欠如領域（切り抜き領域）
を設け、前記ドレイン線と前記共通電極との間に形成さ
れる容量を低減した。 （４）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極とを備えた液晶表示素子において、上記共通電極
の上記複数のゲート線及び上記複数のドレイン線の少な
くとも一方に対向する部分に開口を設ける。
整することにより、画素単位で適正な保持容量を設定で
き、配線容量を低減してフリッカの発生を回避し、均一
な輝度を得ることができる。 （２）前記（１）の構成において、前記ゲート線に対向
する前記共通電極の一部に欠如領域（切り抜き領域：Cu
touts）を設け、前記ゲート線と前記共通電極との間に
形成される容量を低減した。 （３）前記（１）の構成において、前記ドレイン線に対
向する前記共通電極の一部に欠如領域（切り抜き領域）
を設け、前記ドレイン線と前記共通電極との間に形成さ
れる容量を低減した。 （４）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極とを備えた液晶表示素子において、上記共通電極
の上記複数のゲート線及び上記複数のドレイン線の少な
くとも一方に対向する部分に開口を設ける。
【００３８】上記（２）又は上記（４）の構成により、
例えば、上記ゲート線の配線容量を低減させてフリッカ
の発生を抑え、表示画面の輝度を均一にする。
例えば、上記ゲート線の配線容量を低減させてフリッカ
の発生を抑え、表示画面の輝度を均一にする。
【００３９】また、上記（３）又は上記（４）の構成に
より、例えば、上記ドレイン線の配線容量を低減させて
フリッカの発生を抑え、表示画面の輝度を均一にする。 （５）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極と、上記複数の画素電極の下側に配列され且つ当
該複数の画素電極とは絶縁層により分離された複数のス
トレージ線とを備えた液晶表示素子において、上記複数
の画素電極の各々とこれらの下側に位置する上記絶縁層
との上記複数のストレージ線の一つ（当該画素電極の各
々に対応）に対向する部分に、当該複数の画素電極と当
該絶縁層とを貫通する開口を夫々設け、且つ、上記開口
に、これ（換言すれば、当該開口が形成された画素電
極）に対応する上記複数のストレージ線の一つと上記共
通電極とを電気的に接続する導電性の柱状スペーサを夫
々設ける。
より、例えば、上記ドレイン線の配線容量を低減させて
フリッカの発生を抑え、表示画面の輝度を均一にする。 （５）一対の基板と、上記一対の基板の間に挟まれた液
晶層と、上記一対の基板の一方の上に配列された複数の
ゲート線と、上記一対の基板の一方の上に上記複数のゲ
ート線と電気的に分離され且つ当該複数のゲート線と交
差して配列された複数のドレイン線と、上記複数のゲー
ト線と上記複数のドレイン線との交差部の近くに配置さ
れた複数の薄膜トランジスタと、上記複数のゲート線の
隣接する一対と上記複数のドレイン線の隣接する一対と
に囲まれた領域に夫々配置され且つ上記複数の薄膜トラ
ンジスタの夫々に対応する一つにより駆動される透明な
導電材料からなる複数の画素電極と、上記一対の基板の
他方の上に上記複数の画素電極と対向して配置された共
通電極と、上記複数の画素電極の下側に配列され且つ当
該複数の画素電極とは絶縁層により分離された複数のス
トレージ線とを備えた液晶表示素子において、上記複数
の画素電極の各々とこれらの下側に位置する上記絶縁層
との上記複数のストレージ線の一つ（当該画素電極の各
々に対応）に対向する部分に、当該複数の画素電極と当
該絶縁層とを貫通する開口を夫々設け、且つ、上記開口
に、これ（換言すれば、当該開口が形成された画素電
極）に対応する上記複数のストレージ線の一つと上記共
通電極とを電気的に接続する導電性の柱状スペーサを夫
々設ける。
【００４０】この構成により、上記ストレージ線への給
電（電圧印加）を共通電極から行なうことが可能とな
る。その結果、前述の導電ペーストは不要となり又はそ
の使用量を抑えられるため、液晶表示素子の製造工程を
簡素化することが可能となる。 （６）夫々の外周縁（表示領域を囲む縁）の間をシール
材で接着して封止した一対の基板（互いの基板主面が所
定の間隙を以って対向するように貼り合わされている）
と、上記一対の基板の間に挟持された（上記シール材で
塞がれた上記基板間の空間に封入された）液晶層と、上
記一対の基板の一方の上に配列された複数のゲート線
と、上記一対の基板の一方の上に上記複数のゲート線と
電気的に分離され且つ当該複数のゲート線と交差して配
列された複数のドレイン線と、上記複数のゲート線と上
記複数のドレイン線との交差部の近くに配置された複数
の薄膜トランジスタと、上記複数のゲート線の隣接する
一対と上記複数のドレイン線の隣接する一対とに囲まれ
た領域に夫々配置され且つ上記複数の薄膜トランジスタ
の夫々に対応する一つにより駆動される透明な導電材料
からなる複数の画素電極と、上記一対の基板の他方の上
に上記複数の画素電極と対向して配置された共通電極
と、上記一対の基板の一方の上に配置された上記共通電
極に電圧を供給する導線（共通電極給電線、又は単に給
電線とも呼ぶ）と、上記複数の画素電極の下側に配列さ
れ且つ当該複数の画素電極とは絶縁層により分離された
複数のストレージ線とを備えた液晶表示素子において、
上記複数の画素電極の各々と夫々の下側に位置する上記
絶縁層との上記複数のストレージ線の一つ（当該画素電
極の各々に対応）に対向する部分に上記複数の画素電極
及び上記絶縁層を貫通する開口を設け、且つ、上記開口
の各々に、これに対応する上記複数のストレージ線の一
つと上記共通電極とを電気的に接続する第１の導電性の
柱状スペーサを夫々設け、更に、上記共通電極と上記導
線とを電気的に接続する第２の導電性の柱状スペーサを
上記シール部材の近傍に配置する。
電（電圧印加）を共通電極から行なうことが可能とな
る。その結果、前述の導電ペーストは不要となり又はそ
の使用量を抑えられるため、液晶表示素子の製造工程を
簡素化することが可能となる。 （６）夫々の外周縁（表示領域を囲む縁）の間をシール
材で接着して封止した一対の基板（互いの基板主面が所
定の間隙を以って対向するように貼り合わされている）
と、上記一対の基板の間に挟持された（上記シール材で
塞がれた上記基板間の空間に封入された）液晶層と、上
記一対の基板の一方の上に配列された複数のゲート線
と、上記一対の基板の一方の上に上記複数のゲート線と
電気的に分離され且つ当該複数のゲート線と交差して配
列された複数のドレイン線と、上記複数のゲート線と上
記複数のドレイン線との交差部の近くに配置された複数
の薄膜トランジスタと、上記複数のゲート線の隣接する
一対と上記複数のドレイン線の隣接する一対とに囲まれ
た領域に夫々配置され且つ上記複数の薄膜トランジスタ
の夫々に対応する一つにより駆動される透明な導電材料
からなる複数の画素電極と、上記一対の基板の他方の上
に上記複数の画素電極と対向して配置された共通電極
と、上記一対の基板の一方の上に配置された上記共通電
極に電圧を供給する導線（共通電極給電線、又は単に給
電線とも呼ぶ）と、上記複数の画素電極の下側に配列さ
れ且つ当該複数の画素電極とは絶縁層により分離された
複数のストレージ線とを備えた液晶表示素子において、
上記複数の画素電極の各々と夫々の下側に位置する上記
絶縁層との上記複数のストレージ線の一つ（当該画素電
極の各々に対応）に対向する部分に上記複数の画素電極
及び上記絶縁層を貫通する開口を設け、且つ、上記開口
の各々に、これに対応する上記複数のストレージ線の一
つと上記共通電極とを電気的に接続する第１の導電性の
柱状スペーサを夫々設け、更に、上記共通電極と上記導
線とを電気的に接続する第２の導電性の柱状スペーサを
上記シール部材の近傍に配置する。
【００４１】上記シール材の近傍とは、例えば、上記液
晶表示素子の画像表示領域（有効表示領域ともよばれ
る）を囲む、言わば基板の周縁部の任意の場所を指し、
シール材（液晶の封止孔を塞ぐ部材を含めた）で囲まれ
た基板間の空間の内外を問わない。
晶表示素子の画像表示領域（有効表示領域ともよばれ
る）を囲む、言わば基板の周縁部の任意の場所を指し、
シール材（液晶の封止孔を塞ぐ部材を含めた）で囲まれ
た基板間の空間の内外を問わない。
【００４２】この構成により、共通電極とストレージ線
への給電を上記一対の基板の一方の側で行なうことが可
能となり、また、共通電極とストレージ線への給電を１
系統で行なうこともできる。その結果、前述の導電ペー
ストは不要となり又はその使用量を抑えられるため、液
晶表示素子の製造工程を簡素化することができる。 （７）前記（５）の液晶表示素子において、前記複数の
ストレージ線の一つとこれに対応する前記柱状スペーサ
との間に、当該複数のストレージ線の一つを覆う導電層
を設けた（挿入した）。 （８）前記（６）の液晶表示素子において、前記複数の
ストレージ線の一つとこれに対応する前記第１の柱状ス
ペーサとの間に、当該複数のストレージ線の一つを覆う
導電層を設けた（挿入した）。 （９）前記（７）又は（８）の液晶表示素子において、
前記導電層を導電性を示す、例えば、インジウム−錫酸
化物（Indium-Tin-Oxide）やインジウム−亜鉛酸化物
（Indium-Zinc-Oxide）のような酸化物材料で形成し
た。
への給電を上記一対の基板の一方の側で行なうことが可
能となり、また、共通電極とストレージ線への給電を１
系統で行なうこともできる。その結果、前述の導電ペー
ストは不要となり又はその使用量を抑えられるため、液
晶表示素子の製造工程を簡素化することができる。 （７）前記（５）の液晶表示素子において、前記複数の
ストレージ線の一つとこれに対応する前記柱状スペーサ
との間に、当該複数のストレージ線の一つを覆う導電層
を設けた（挿入した）。 （８）前記（６）の液晶表示素子において、前記複数の
ストレージ線の一つとこれに対応する前記第１の柱状ス
ペーサとの間に、当該複数のストレージ線の一つを覆う
導電層を設けた（挿入した）。 （９）前記（７）又は（８）の液晶表示素子において、
前記導電層を導電性を示す、例えば、インジウム−錫酸
化物（Indium-Tin-Oxide）やインジウム−亜鉛酸化物
（Indium-Zinc-Oxide）のような酸化物材料で形成し
た。
【００４３】これらの構成のいずれによっても、ストレ
ージ線が保護されるため、この上部に積層される配向膜
やこの上層に位置する液晶層とストレージ線との接触が
抑制されることにより、ストレージ線の腐食が防止され
る。 （１０）前記（７）又は（８）の液晶表示素子におい
て、前記導電層を前記画素電極と同様の透明導電層とし
た。
ージ線が保護されるため、この上部に積層される配向膜
やこの上層に位置する液晶層とストレージ線との接触が
抑制されることにより、ストレージ線の腐食が防止され
る。 （１０）前記（７）又は（８）の液晶表示素子におい
て、前記導電層を前記画素電極と同様の透明導電層とし
た。
【００４４】この構成により、画素の光透過率（即ち、
画素の開口率）の低下を抑え、高輝度の画像表示が得ら
れる。
画素の開口率）の低下を抑え、高輝度の画像表示が得ら
れる。
【００４５】以上に列挙した本発明による液晶表示素子
の具体的な構成の一例において、上記複数のストレージ
線の一つは、これに対応する上記複数の画素電極の一つ
及び当該ストレージ線の一つと当該画素電極の一つとの
間に挟まれる上記絶縁層とともに容量（保持容量）を形
成する。また、上記複数の画素電極の各々とこれに対向
する上記共通電極の各部分とは、この間に上記液晶層中
の液晶分子の配向方向を制御する電界を生成する。
の具体的な構成の一例において、上記複数のストレージ
線の一つは、これに対応する上記複数の画素電極の一つ
及び当該ストレージ線の一つと当該画素電極の一つとの
間に挟まれる上記絶縁層とともに容量（保持容量）を形
成する。また、上記複数の画素電極の各々とこれに対向
する上記共通電極の各部分とは、この間に上記液晶層中
の液晶分子の配向方向を制御する電界を生成する。
【００４６】なお、上述の薄膜トランジスタは、上記複
数のゲート線と上記複数のドレイン線との交差部の近く
に配置されると規定されるも、その位置は当該交差部の
近傍のみならず、当該薄膜トランジスタがそのゲート電
極を上記複数のゲート線の一つに、そのドレイン電極を
上記複数のドレイン線の一つにそれぞれ電気的に接続し
える限りにおいては限定されない。
数のゲート線と上記複数のドレイン線との交差部の近く
に配置されると規定されるも、その位置は当該交差部の
近傍のみならず、当該薄膜トランジスタがそのゲート電
極を上記複数のゲート線の一つに、そのドレイン電極を
上記複数のドレイン線の一つにそれぞれ電気的に接続し
える限りにおいては限定されない。
【００４７】また、上記複数の薄膜トランジスタの各々
は、例えば、そのソース電極とドレイン電極との間の電
流をそのゲート電極により印加される電界に応じてスイ
ッチする電界効果型トランジスタの構造を有する。
は、例えば、そのソース電極とドレイン電極との間の電
流をそのゲート電極により印加される電界に応じてスイ
ッチする電界効果型トランジスタの構造を有する。
【００４８】この場合、上記ソース電極と上記ドレイン
電極との定義は、これらの間に生じる上記電流の方向に
応じて逆転しえるが、本明細書においては、上記複数の
ドレイン線の一つに接続される上記ソース電極及び上記
ドレイン電極の一方をドレイン電極として、上記複数の
画素電極の一つに接続される上記ソース電極及び上記ド
レイン電極の他方をソース電極として、それぞれ便宜的
に定義する。
電極との定義は、これらの間に生じる上記電流の方向に
応じて逆転しえるが、本明細書においては、上記複数の
ドレイン線の一つに接続される上記ソース電極及び上記
ドレイン電極の一方をドレイン電極として、上記複数の
画素電極の一つに接続される上記ソース電極及び上記ド
レイン電極の他方をソース電極として、それぞれ便宜的
に定義する。
【００４９】なお、本発明は上記の構成および後述する
実施例の構成に限定されるものではなく、本発明の技術
思想を逸脱することなく種々の変更が可能である。
実施例の構成に限定されるものではなく、本発明の技術
思想を逸脱することなく種々の変更が可能である。
【００５０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、実施例の図面を参照して詳細に説明する。
て、実施例の図面を参照して詳細に説明する。
【００５１】図１は本発明によるストレージ方式の液晶
表示素子の一方の基板に形成される単位画素付近の構成
を説明する要部平面図である。また、図２は図１のＡ−
Ａ’線に沿った模式断面図である。図中、ＡＬＣは開口
を示し、図１４および図１５と同一符号は同一機能部分
に対応する。
表示素子の一方の基板に形成される単位画素付近の構成
を説明する要部平面図である。また、図２は図１のＡ−
Ａ’線に沿った模式断面図である。図中、ＡＬＣは開口
を示し、図１４および図１５と同一符号は同一機能部分
に対応する。
【００５２】図１および図２において、ストレージ線Ｓ
ＴＬは図１４と図１５に示したものと同様に形成されて
いる。このストレージ線ＳＴＬの上部に位置する少なく
とも画素電極ＩＴＯ１には開口ＡＬＣが形成されてい
る。また、必要に応じてストレージ線ＳＴＬ上に位置す
る第２の絶縁層ＰＡＳや第１の絶縁層ＳｉＮにも開口Ａ
ＬＣを設けてもよい。
ＴＬは図１４と図１５に示したものと同様に形成されて
いる。このストレージ線ＳＴＬの上部に位置する少なく
とも画素電極ＩＴＯ１には開口ＡＬＣが形成されてい
る。また、必要に応じてストレージ線ＳＴＬ上に位置す
る第２の絶縁層ＰＡＳや第１の絶縁層ＳｉＮにも開口Ａ
ＬＣを設けてもよい。
【００５３】画素電極ＩＴＯ１の開口ＡＬＣは、その輪
郭のストレージ線ＳＴＬへの投影がストレージ線ＳＴＬ
の輪郭内に収まるように形成することが望ましい。ま
た、第２の絶縁層ＰＡＳや第１の絶縁層ＳｉＮの開口Ａ
ＬＣは、その輪郭が画素電極ＩＴＯの開口の輪郭と重な
るか、その中に収まるようにすることが望ましい。
郭のストレージ線ＳＴＬへの投影がストレージ線ＳＴＬ
の輪郭内に収まるように形成することが望ましい。ま
た、第２の絶縁層ＰＡＳや第１の絶縁層ＳｉＮの開口Ａ
ＬＣは、その輪郭が画素電極ＩＴＯの開口の輪郭と重な
るか、その中に収まるようにすることが望ましい。
【００５４】本実施例のように、ストレージ線ＳＴＬ
を、これが画素電極ＩＴＯ１（ストレージ線ＳＴＬの光
透過率が画素電極ＩＴＯ１のそれより低いときは、「画
素電極の光透過領域」）を少なくとも２つに分割するよ
うに設けた場合、画素電極ＩＴＯ１に上述の如き寸法配
分にて開口ＡＬＣを形成すれば、開口ＡＬＣによる画素
電極ＩＴＯ１内の電荷分布の偏りによって生じる１画素
内の光透過率の変動は無視できる。
を、これが画素電極ＩＴＯ１（ストレージ線ＳＴＬの光
透過率が画素電極ＩＴＯ１のそれより低いときは、「画
素電極の光透過領域」）を少なくとも２つに分割するよ
うに設けた場合、画素電極ＩＴＯ１に上述の如き寸法配
分にて開口ＡＬＣを形成すれば、開口ＡＬＣによる画素
電極ＩＴＯ１内の電荷分布の偏りによって生じる１画素
内の光透過率の変動は無視できる。
【００５５】また、ストレージ線ＳＴＬと画素電極ＩＴ
Ｏ１とを少なくとも２種類の絶縁層（ＰＡＳ，ＳｉＮ）
で隔てることにより、当該絶縁層の一方でピンホールの
ような欠陥が生じても、その影響（例えば、ストレージ
線ＳＴＬと画素電極ＩＴＯ１との短絡）を絶縁層の他方
で除去できる。従って、画素電極ＩＴＯ１またはこれと
絶縁層ＰＡＳ，ＳｉＮの開口は、絶縁層の欠陥を気にす
ることなく、所望の大きさに形成することができる。
Ｏ１とを少なくとも２種類の絶縁層（ＰＡＳ，ＳｉＮ）
で隔てることにより、当該絶縁層の一方でピンホールの
ような欠陥が生じても、その影響（例えば、ストレージ
線ＳＴＬと画素電極ＩＴＯ１との短絡）を絶縁層の他方
で除去できる。従って、画素電極ＩＴＯ１またはこれと
絶縁層ＰＡＳ，ＳｉＮの開口は、絶縁層の欠陥を気にす
ることなく、所望の大きさに形成することができる。
【００５６】開口ＡＬＣは、画素電極ＩＴＯ１からスト
レージ線ＳＴＬに至る深さで、当該ストレージ線ＳＴＬ
に対向している。この構成により、保持容量Ｃstg は図
２にハッチングで示した第１と第２の絶縁層ＳｉＮ，Ｐ
ＡＳの部分を誘電体として、画素電極ＩＴＯ１の開口Ａ
ＬＣに沿う部分とこれに対向するストレージ線ＳＴＬと
の間に挟んで形成される。この保持容量Ｃstg の容量値
は開口ＡＬＣの大きさで規制することができる。
レージ線ＳＴＬに至る深さで、当該ストレージ線ＳＴＬ
に対向している。この構成により、保持容量Ｃstg は図
２にハッチングで示した第１と第２の絶縁層ＳｉＮ，Ｐ
ＡＳの部分を誘電体として、画素電極ＩＴＯ１の開口Ａ
ＬＣに沿う部分とこれに対向するストレージ線ＳＴＬと
の間に挟んで形成される。この保持容量Ｃstg の容量値
は開口ＡＬＣの大きさで規制することができる。
【００５７】このような本実施例による液晶表示装置で
は、その画像表示に寄与する画素（換言すれば、有効表
示領域内の画素）の各々において、画素電極ＩＴＯ１又
はこれと絶縁層ＰＡＳ，ＳｉＮとに開口ＡＬＣを形成す
ることが望ましい。
は、その画像表示に寄与する画素（換言すれば、有効表
示領域内の画素）の各々において、画素電極ＩＴＯ１又
はこれと絶縁層ＰＡＳ，ＳｉＮとに開口ＡＬＣを形成す
ることが望ましい。
【００５８】また、本発明においては、各画素の保持容
量Ｃstg を開口ＡＬＣの面積で調整できるため、ストレ
ージ線ＳＴＬの大きさを調整する煩雑な工程が不要とな
る。これにより、ストレージ線ＳＴＬの延伸方向に直交
する方向の幅を狭くする必要がなくなるため、ストレー
ジ線ＳＴＬの抵抗が抑えられ、その結果、あるフレーム
走査期間に画素電極ＩＴＯ１に溜められた電荷を次のフ
レーム走査期間にて、これから素早く抜くことができ
る。
量Ｃstg を開口ＡＬＣの面積で調整できるため、ストレ
ージ線ＳＴＬの大きさを調整する煩雑な工程が不要とな
る。これにより、ストレージ線ＳＴＬの延伸方向に直交
する方向の幅を狭くする必要がなくなるため、ストレー
ジ線ＳＴＬの抵抗が抑えられ、その結果、あるフレーム
走査期間に画素電極ＩＴＯ１に溜められた電荷を次のフ
レーム走査期間にて、これから素早く抜くことができ
る。
【００５９】さらに、本実施例において、保持容量Ｃst
g を画素電極ＩＴＯ１に形成する開口ＡＬＣの大きさで
画素毎に設定することも可能となり、画素毎に均一な保
持容量Ｃstg を構成でき、保持容量Ｃstg のばらつきに
よる表示むらやフリッカの発生を回避することができ
る。
g を画素電極ＩＴＯ１に形成する開口ＡＬＣの大きさで
画素毎に設定することも可能となり、画素毎に均一な保
持容量Ｃstg を構成でき、保持容量Ｃstg のばらつきに
よる表示むらやフリッカの発生を回避することができ
る。
【００６０】図３は本発明による液晶表示素子の第２実
施例のゲート線ＧＬの配線容量を説明する模式断面図、
図４はドレイン線ＤＬの配線容量を説明する模式断面図
である。図中、ＣＵＴは他方の基板ＳＵＢ２に形成され
た共通電極ＩＴＯ２の欠如領域（切り抜き領域）を示
し、図１５や図１６と同一の符号は同一機能部分に対応
する本実施例により、ゲート線ＧＬおよびドレイン線と
共通電極ＩＴＯ２の間の形成される配線容量がほぼ零ま
で低減することが可能となり、配線遅延が低減して表示
にフリッカや輝度傾斜が発生するのを防止することがで
きる。
施例のゲート線ＧＬの配線容量を説明する模式断面図、
図４はドレイン線ＤＬの配線容量を説明する模式断面図
である。図中、ＣＵＴは他方の基板ＳＵＢ２に形成され
た共通電極ＩＴＯ２の欠如領域（切り抜き領域）を示
し、図１５や図１６と同一の符号は同一機能部分に対応
する本実施例により、ゲート線ＧＬおよびドレイン線と
共通電極ＩＴＯ２の間の形成される配線容量がほぼ零ま
で低減することが可能となり、配線遅延が低減して表示
にフリッカや輝度傾斜が発生するのを防止することがで
きる。
【００６１】図５は、本発明による液晶表示素子の第３
の実施例のストレージ線ＳＴＬ部分の構成を示す説明す
る要部断面図、図６は図５のVI−VI線に沿った要部の模
式断面図である。
の実施例のストレージ線ＳＴＬ部分の構成を示す説明す
る要部断面図、図６は図５のVI−VI線に沿った要部の模
式断面図である。
【００６２】図５及び図６において、参照符号ＳＯＣは
導電性の柱状スペーサ、ＳＨは遮光部材、前記実施例と
同一符号は同一機能部分に対応する。導電性の柱状スペ
ーサＳＯＣは、例えばカーボン・ブラックを分散させた
感光性樹脂又は導電性ポリマーで成形する。前者の場
合、感光性樹脂にはフォトリソグラフィにより硬化する
材料を選ぶとよい。
導電性の柱状スペーサ、ＳＨは遮光部材、前記実施例と
同一符号は同一機能部分に対応する。導電性の柱状スペ
ーサＳＯＣは、例えばカーボン・ブラックを分散させた
感光性樹脂又は導電性ポリマーで成形する。前者の場
合、感光性樹脂にはフォトリソグラフィにより硬化する
材料を選ぶとよい。
【００６３】後者の場合、例えば、ポリアセチレン系や
ポリフェニレン系の材料に、砒素化合物Ａs Ｆ5 ，硫酸
Ｈ2 ＳＯ4 ，又は沃素Ｉ2 等のドーパントと、微量の光
開始剤を添加する。また、ポリピロール等の複素環ポリ
マーや芳香族アミン類等のイオン性ポリマーを用いても
よい。これらの材料の官能基は、紫外等の光照射で重合
を開始するように修飾するとよい。
ポリフェニレン系の材料に、砒素化合物Ａs Ｆ5 ，硫酸
Ｈ2 ＳＯ4 ，又は沃素Ｉ2 等のドーパントと、微量の光
開始剤を添加する。また、ポリピロール等の複素環ポリ
マーや芳香族アミン類等のイオン性ポリマーを用いても
よい。これらの材料の官能基は、紫外等の光照射で重合
を開始するように修飾するとよい。
【００６４】本実施例では、一方の基板ＳＵＢ１に形成
したストレージ線ＳＴＬの上にある第１の絶縁層Ｓｉ
Ｎ、第２の絶縁層ＰＡＳおよび画素電極ＩＴＯ１に開口
ＡＬＣＮを形成し、この開口ＡＬＣＮ内に導電性の柱状
スペーサＳＯＣを設けてストレージ線ＳＴＬを共通電極
ＩＴＯ２に電気的に接続した。
したストレージ線ＳＴＬの上にある第１の絶縁層Ｓｉ
Ｎ、第２の絶縁層ＰＡＳおよび画素電極ＩＴＯ１に開口
ＡＬＣＮを形成し、この開口ＡＬＣＮ内に導電性の柱状
スペーサＳＯＣを設けてストレージ線ＳＴＬを共通電極
ＩＴＯ２に電気的に接続した。
【００６５】この構成により、ストレージ線の給電配線
は不要となると共に、画素毎にこの導電性柱状スペーサ
ＳＯＣを設けることにより、多点給電であるため、スト
レージ線ＳＴＬの配線長が長くなっても配線遅延が発生
せず、輝度傾斜やフリッカが防止される。
は不要となると共に、画素毎にこの導電性柱状スペーサ
ＳＯＣを設けることにより、多点給電であるため、スト
レージ線ＳＴＬの配線長が長くなっても配線遅延が発生
せず、輝度傾斜やフリッカが防止される。
【００６６】なお、上記開口ＡＬＣＮは、画素電極ＩＴ
Ｏ１で広く、その下層となる絶縁層では狭く形成されて
いるが、これは柱状スペーサＳＯＣの形成を容易にする
ためであり、前記図１又は図２に示した例に倣い、当該
絶縁層の開口を画素電極のそれと同じ広さにしても差し
支えはない。図５において、参照符号ＢＭは、他方の基
板ＳＵＢ２に形成されているブラック・マトリクスの開
口の輪郭を参考までに破線で示してある。
Ｏ１で広く、その下層となる絶縁層では狭く形成されて
いるが、これは柱状スペーサＳＯＣの形成を容易にする
ためであり、前記図１又は図２に示した例に倣い、当該
絶縁層の開口を画素電極のそれと同じ広さにしても差し
支えはない。図５において、参照符号ＢＭは、他方の基
板ＳＵＢ２に形成されているブラック・マトリクスの開
口の輪郭を参考までに破線で示してある。
【００６７】図７は本発明による液晶表示素子の第４実
施例のストレージ線部分の構成を説明する要部平面図、
図８は図７のＢ−Ｂ’線に沿った要部の模式断面図であ
る。図７および図８において、ＩＴＯ３は導電層、前記
実施例と同一符号は同一機能部分に対応する。
施例のストレージ線部分の構成を説明する要部平面図、
図８は図７のＢ−Ｂ’線に沿った要部の模式断面図であ
る。図７および図８において、ＩＴＯ３は導電層、前記
実施例と同一符号は同一機能部分に対応する。
【００６８】本実施例では、上記第３実施例における開
口ＡＬＣＮの底部にあるストレージ線ＳＴＬを覆って導
電層ＩＴＯ３を形成し、その上に導電性の柱状スペーサ
ＳＯＣを形成したものである。
口ＡＬＣＮの底部にあるストレージ線ＳＴＬを覆って導
電層ＩＴＯ３を形成し、その上に導電性の柱状スペーサ
ＳＯＣを形成したものである。
【００６９】本実施例の構成によれば、第３実施例の効
果に加えて、ストレージ線ＳＴＬが露出することによる
腐食を防止するためのものであり、安定した表示性能を
長期間発揮できる。
果に加えて、ストレージ線ＳＴＬが露出することによる
腐食を防止するためのものであり、安定した表示性能を
長期間発揮できる。
【００７０】本発明の第５実施例として、図１８におけ
るシールＳＬ部分に設ける導電ペーストＣＰＴに代えて
上記した画素領域に設ける柱状スペーサ（第１柱状スペ
ーサ）と同様の形状で、その断面を所要の大きさとした
導電性の第２柱状スペーサを形成した。
るシールＳＬ部分に設ける導電ペーストＣＰＴに代えて
上記した画素領域に設ける柱状スペーサ（第１柱状スペ
ーサ）と同様の形状で、その断面を所要の大きさとした
導電性の第２柱状スペーサを形成した。
【００７１】本実施例により、導電ペーストを用いるこ
となく共通電極への給電が可能となる。また、この第２
柱状スペーサを第１柱状スペーサと同時に形成すること
により、工程数を大幅に削減することができる。
となく共通電極への給電が可能となる。また、この第２
柱状スペーサを第１柱状スペーサと同時に形成すること
により、工程数を大幅に削減することができる。
【００７２】次に、本発明の液晶表示素子を用いた液晶
表示装置の一例について、その駆動回路の構成と適用例
を説明する。
表示装置の一例について、その駆動回路の構成と適用例
を説明する。
【００７３】図９は本発明の液晶表示素子を用いて構成
した一般的なアクティブマトリクス型液晶表示装置の駆
動システムの構成例を説明するブロック図である。この
液晶表示装置は、２枚の基板で液晶層を挟持した液晶表
示素子ＰＮＬと、この液晶表示素子ＰＮＬの周辺にドレ
イン線（データ線（ドレイン信号線または走査信号線）
駆動回路（ＩＣチップ）すなわち前記したドレインドラ
イバＤＤＲ、ゲート線（ゲート信号線または走査信号
線）駆動回路（ＩＣチップ）すなわち前記したゲートド
ライバＧＤＲを有し、これらドレインドライバＤＤＲと
ゲートドライバＧＤＲに画像表示のための表示データや
クロック信号、階調電圧などを供給する表示制御手段で
ある表示制御装置ＣＲＬ、電源回路ＰＷＵを備えてい
る。
した一般的なアクティブマトリクス型液晶表示装置の駆
動システムの構成例を説明するブロック図である。この
液晶表示装置は、２枚の基板で液晶層を挟持した液晶表
示素子ＰＮＬと、この液晶表示素子ＰＮＬの周辺にドレ
イン線（データ線（ドレイン信号線または走査信号線）
駆動回路（ＩＣチップ）すなわち前記したドレインドラ
イバＤＤＲ、ゲート線（ゲート信号線または走査信号
線）駆動回路（ＩＣチップ）すなわち前記したゲートド
ライバＧＤＲを有し、これらドレインドライバＤＤＲと
ゲートドライバＧＤＲに画像表示のための表示データや
クロック信号、階調電圧などを供給する表示制御手段で
ある表示制御装置ＣＲＬ、電源回路ＰＷＵを備えてい
る。
【００７４】コンピュータ、パソコンやテレビ受像回路
などの外部信号ソースからの表示データ（前記の表示信
号）と制御信号クロック、表示タイミング信号、同期信
号は表示制御装置ＣＲＬに入力する。
などの外部信号ソースからの表示データ（前記の表示信
号）と制御信号クロック、表示タイミング信号、同期信
号は表示制御装置ＣＲＬに入力する。
【００７５】表示制御装置ＣＲＬには、階調基準電圧生
成部、タイミングコンバータＴＣＯＮなどが備えられて
おり、外部からの表示データを液晶表示素子ＰＮＬでの
表示に適合した形式のデータに変換する。
成部、タイミングコンバータＴＣＯＮなどが備えられて
おり、外部からの表示データを液晶表示素子ＰＮＬでの
表示に適合した形式のデータに変換する。
【００７６】ゲートドライバＧＤＲとドレインドライバ
ＤＤＲに対する表示データとクロック信号は図示したよ
うに供給される。ドレインドライバＤＤＲの前段のキャ
リー出力は、そのまま次段のドレインドライバのキャリ
ー入力に与えられる。
ＤＤＲに対する表示データとクロック信号は図示したよ
うに供給される。ドレインドライバＤＤＲの前段のキャ
リー出力は、そのまま次段のドレインドライバのキャリ
ー入力に与えられる。
【００７７】液晶表示素子ＰＮＬの表示領域には、その
ゲート線ＧＬと平行に多数のストレージ線ＳＴＬが敷設
されている。このストレージ線ＳＴＬは前記実施例で説
明した導電性の柱状スペーサを介して共通電極に接続さ
れ、電源回路ＰＷＵから所定の電圧が印加される。
ゲート線ＧＬと平行に多数のストレージ線ＳＴＬが敷設
されている。このストレージ線ＳＴＬは前記実施例で説
明した導電性の柱状スペーサを介して共通電極に接続さ
れ、電源回路ＰＷＵから所定の電圧が印加される。
【００７８】図１０は図９における液晶表示素子の各ド
ライバの概略構成と信号の流れを示すブロック図であ
る。ドレインドライバＤＤＲは映像（画像）信号等の表
示データ（表示信号）のデータラッチ部と出力電圧発生
回路とから構成される。また、階調基準電圧生成部ＨＴ
Ｖ、マルチプレクサＭＰＸ、コモン電圧生成部ＣＶＤ、
コモンドライバＣＤＤ、レベルシフト回路ＬＳＴ、ゲー
トオン電圧生成部ＧＯＶ、ゲートオフ電圧生成部ＧＦ
Ｄ、およびＤＣ−ＤＣコンバータＤ／Ｄは図７の表示制
御装置ＣＲＬ、電源回路ＰＷＵを搭載した基板に設けら
れる。
ライバの概略構成と信号の流れを示すブロック図であ
る。ドレインドライバＤＤＲは映像（画像）信号等の表
示データ（表示信号）のデータラッチ部と出力電圧発生
回路とから構成される。また、階調基準電圧生成部ＨＴ
Ｖ、マルチプレクサＭＰＸ、コモン電圧生成部ＣＶＤ、
コモンドライバＣＤＤ、レベルシフト回路ＬＳＴ、ゲー
トオン電圧生成部ＧＯＶ、ゲートオフ電圧生成部ＧＦ
Ｄ、およびＤＣ−ＤＣコンバータＤ／Ｄは図７の表示制
御装置ＣＲＬ、電源回路ＰＷＵを搭載した基板に設けら
れる。
【００７９】図１１は信号ソース（本体）から表示制御
装置に入力される表示データおよび表示制御装置からド
レインドライバとゲートドライバに出力される信号を示
すタイミング図である。表示制御装置ＣＲＬは信号ソー
スからの制御信号（クロック信号、表示タイミング信
号、同期信号）を受けて、ドレインドライバＤＤＲへの
制御信号としてクロックＤ１（ＣＬ１）、シフトクロッ
クＤ２（ＣＬ２）および表示データを生成し、同時にゲ
ートドライバＧＤＲへの制御信号として、フレーム開始
指示信号ＦＬＭ、クロックＧ（ＣＬ３）および表示デー
タを生成する。
装置に入力される表示データおよび表示制御装置からド
レインドライバとゲートドライバに出力される信号を示
すタイミング図である。表示制御装置ＣＲＬは信号ソー
スからの制御信号（クロック信号、表示タイミング信
号、同期信号）を受けて、ドレインドライバＤＤＲへの
制御信号としてクロックＤ１（ＣＬ１）、シフトクロッ
クＤ２（ＣＬ２）および表示データを生成し、同時にゲ
ートドライバＧＤＲへの制御信号として、フレーム開始
指示信号ＦＬＭ、クロックＧ（ＣＬ３）および表示デー
タを生成する。
【００８０】なお、信号ソースからの表示データの伝送
に低電圧差動信号（ＬＶＤＳ信号）を用いる方式では、
当該信号ソースからのＬＶＤＳ信号を上記表示制御装置
を搭載する基板（インターフェイス基板）に搭載したＬ
ＶＤＳ受信回路で元の信号に変換してからゲートドライ
バＧＤＲおよびドレインドライバＤＤＲに供給する。
に低電圧差動信号（ＬＶＤＳ信号）を用いる方式では、
当該信号ソースからのＬＶＤＳ信号を上記表示制御装置
を搭載する基板（インターフェイス基板）に搭載したＬ
ＶＤＳ受信回路で元の信号に変換してからゲートドライ
バＧＤＲおよびドレインドライバＤＤＲに供給する。
【００８１】図１１から明らかなように、ドレインドラ
イバのシフト用クロック信号Ｄ２（ＣＬ２）は本体コン
ピュータ等から入力されるクロック信号（ＤＣＬＫ）お
よび表示データの周波数と同じであり、ＸＧＡ表示素子
では約４０ＭＨｚ（メガヘルツ）の高周波となる。この
ような構成の液晶表示装置は薄形、低消費電力といった
特徴を有し、今後は各分野における表示デバイスとして
広く採用される傾向にある。
イバのシフト用クロック信号Ｄ２（ＣＬ２）は本体コン
ピュータ等から入力されるクロック信号（ＤＣＬＫ）お
よび表示データの周波数と同じであり、ＸＧＡ表示素子
では約４０ＭＨｚ（メガヘルツ）の高周波となる。この
ような構成の液晶表示装置は薄形、低消費電力といった
特徴を有し、今後は各分野における表示デバイスとして
広く採用される傾向にある。
【００８２】図１２は本発明による液晶表示素子を用い
た液晶表示装置を実装した電子機器の一例としてのディ
スプレイモニターの外観図である。このディスプレイモ
ニターの画面すなわち表示部に実装する。
た液晶表示装置を実装した電子機器の一例としてのディ
スプレイモニターの外観図である。このディスプレイモ
ニターの画面すなわち表示部に実装する。
【００８３】このディスプレイモニターの液晶表示装置
を構成する液晶表示素子ＰＮＬは前記実施例で説明した
構造のストレージ線および導電性の柱状スペーサを有
し、画素単位で適正な保持容量が設定されており、配線
容量が低減されてフリッカの発生がなく、画面全域で輝
度傾斜のない均一な輝度を得ることができる。
を構成する液晶表示素子ＰＮＬは前記実施例で説明した
構造のストレージ線および導電性の柱状スペーサを有
し、画素単位で適正な保持容量が設定されており、配線
容量が低減されてフリッカの発生がなく、画面全域で輝
度傾斜のない均一な輝度を得ることができる。
【００８４】なお、本発明による液晶表示素子は、上記
のようなディスプレイモニターに限るものではなく、デ
ィスクトップパソコンのモニターやノートパソコン、テ
レビ受像機、その他の機器の表示デバイスにも使用でき
ることは言うまでもない。
のようなディスプレイモニターに限るものではなく、デ
ィスクトップパソコンのモニターやノートパソコン、テ
レビ受像機、その他の機器の表示デバイスにも使用でき
ることは言うまでもない。
【００８５】
【発明の効果】以上説明したように、本発明によれば、
画素電極に開口を設けてストレージ線による保持容量の
設定を調整可能であるため、またゲート線やドレイン線
の上層の共通電極を一部欠如させることによりそれらの
配線容量が低減されると共に、共通電極とストレージ線
の間に導電性の柱状スペーサを設けることによって共通
電極やストレージ線への給電を導電ペーストを用いるこ
となく、あるいは最小限の数として製造タクトの向上が
可能となり、高品質の液晶表示素子を提供できる。
画素電極に開口を設けてストレージ線による保持容量の
設定を調整可能であるため、またゲート線やドレイン線
の上層の共通電極を一部欠如させることによりそれらの
配線容量が低減されると共に、共通電極とストレージ線
の間に導電性の柱状スペーサを設けることによって共通
電極やストレージ線への給電を導電ペーストを用いるこ
となく、あるいは最小限の数として製造タクトの向上が
可能となり、高品質の液晶表示素子を提供できる。
【図１】本発明によるストレージ方式の液晶表示素子の
一方の基板に形成される単位画素付近の構成を説明する
要部平面図である。
一方の基板に形成される単位画素付近の構成を説明する
要部平面図である。
【図２】図１のＡ−Ａ’線に沿った模式断面図である。
【図３】本発明による液晶表示素子の第２実施例のゲー
ト線側の配線容量を説明する模式断面図である。
ト線側の配線容量を説明する模式断面図である。
【図４】本発明による液晶表示素子の第２実施例のドレ
イン線側の配線容量を説明する模式断面図である。
イン線側の配線容量を説明する模式断面図である。
【図５】本発明による液晶表示素子の第３実施例のスト
レージ線部分の構成を説明する要部平面図である。
レージ線部分の構成を説明する要部平面図である。
【図６】図５のＢ−Ｂ’線に沿った要部の模式断面図で
ある。
ある。
【図７】本発明による液晶表示素子の第４実施例のスト
レージ線部分の構成を説明する要部平面図である。
レージ線部分の構成を説明する要部平面図である。
【図８】図７のＢ−Ｂ’線に沿った要部の模式断面図で
ある。
ある。
【図９】本発明の液晶表示素子を用いて構成した一般的
なアクティブマトリクス型液晶表示装置の駆動システム
の構成例を説明するブロック図である。
なアクティブマトリクス型液晶表示装置の駆動システム
の構成例を説明するブロック図である。
【図１０】図９における液晶表示素子の各ドライバの概
略構成と信号の流れを示すブロック図である。
略構成と信号の流れを示すブロック図である。
【図１１】信号ソース（本体）から表示制御装置に入力
される表示データおよび表示制御装置からドレインドラ
イバとゲートドライバに出力される信号を示すタイミン
グ図である。
される表示データおよび表示制御装置からドレインドラ
イバとゲートドライバに出力される信号を示すタイミン
グ図である。
【図１２】本発明による液晶表示素子を用いた液晶表示
装置を実装した電子機器の一例としてのディスプレイモ
ニターの外観図である。
装置を実装した電子機器の一例としてのディスプレイモ
ニターの外観図である。
【図１３】ストレージ方式の液晶表示素子の等価回路図
である。
である。
【図１４】ストレージ方式の液晶表示素子の一方の基板
に形成される単位画素付近の構成を説明する要部平面図
である。
に形成される単位画素付近の構成を説明する要部平面図
である。
【図１５】図１４のａ−ａ’線に沿った模式断面図であ
る。
る。
【図１６】ゲート線側の配線容量を説明する模式断面図
である。
である。
【図１７】ドレイン線側の配線容量を説明する模式断面
図である。
図である。
【図１８】一方の基板側に形成した共通電極給電線と共
通電極を電気的に接続する導電ペーストの形成位置の一
例を説明する液晶表示素子の模式平面図である。
通電極を電気的に接続する導電ペーストの形成位置の一
例を説明する液晶表示素子の模式平面図である。
ＡＲ 表示領域 ＧＬ ゲート線線 ＤＬ ドレイン線 ＴＦＴ 薄膜トランジスタ ＳＴＬ ストレージ線 ＩＴＯ１ 画素電極 ＩＴＯ２ 共通電極 Ｃlc 液晶容量 Ｃstg 保持容量 ＣＤＲ 共通電極駆動回路 ＣＯＮＴ 表示制御回路 ＳＤ１ ソース電極 ＳＤ２ ドレイン電極 ＳｉＮ 第１の絶縁層 ＰＡＳ 第２の絶縁層 ＬＣ 液晶層 ＳＵＢ１ 一方の基板 ＳＵＢ２ 他方の基板 ＧＤＲ ゲート駆動回路 ＤＤＲ ドレイン駆動回路。
フロントページの続き Ｆターム(参考） 2H089 LA10 QA12 QA16 RA05 TA09 TA12 TA15 2H092 JA24 JB57 KB24 NA25 PA08 PA11 QA07 5C094 AA03 AA42 AA43 BA03 BA43 CA19 DA15 EA04 EA05 EA07 EC03
Claims (10)
- 【請求項１】一対の基板と、上記一対の基板の間に挟ま
れた液晶層と、上記一対の基板の一方の上に配列された
複数のゲート線と、上記一対の基板の一方の上に上記複
数のゲート線と電気的に分離され且つ該複数のゲート線
と交差して配列された複数のドレイン線と、上記複数の
ゲート線と上記複数のドレイン線との交差部の近くに配
置された複数の薄膜トランジスタと、上記複数のゲート
線の隣接する一対と上記複数のドレイン線の隣接する一
対とに囲まれた領域に夫々配置され且つ上記複数の薄膜
トランジスタの夫々に対応する一つにより駆動される透
明な導電材料からなる複数の画素電極と、上記一対の基
板の他方の上に上記複数の画素電極と対向して配置され
た共通電極と、上記複数の画素電極の下側に配列され且
つ該複数の画素電極とは絶縁層により分離された複数の
ストレージ線とを備え、 上記複数の画素電極の各々には、これに対応する上記複
数のストレージ線の一つに対向する部分に開口が設けら
れていることを特徴とする液晶表示素子。 - 【請求項２】上記共通電極の上記複数のゲート線に対向
する部分には、欠如領域が形成されていることを特徴と
する請求項１に記載の液晶表示素子。 - 【請求項３】上記共通電極の上記複数のドレイン線に対
向する部分には、欠如領域が形成されていることを特徴
とする請求項１に記載の液晶表示素子。 - 【請求項４】一対の基板と、上記一対の基板の間に挟ま
れた液晶層と、上記一対の基板の一方の上に配列された
複数のゲート線と、上記一対の基板の一方の上に上記複
数のゲート線と電気的に分離され且つ該複数のゲート線
と交差して配列された複数のドレイン線と、上記複数の
ゲート線と上記複数のドレイン線との交差部の近くに配
置された複数の薄膜トランジスタと、上記複数のゲート
線の隣接する一対と上記複数のドレイン線の隣接する一
対とに囲まれた領域に夫々配置され且つ上記複数の薄膜
トランジスタの夫々に対応する一つにより駆動される透
明な導電材料からなる複数の画素電極と、上記一対の基
板の他方の上に上記複数の画素電極と対向して配置され
た共通電極とを備え、 上記共通電極の上記複数のゲート線及び上記複数のドレ
イン線の少なくとも一方に対向する部分には開口が設け
られていることを特徴とする液晶表示素子。 - 【請求項５】一対の基板と、上記一対の基板の間に挟ま
れた液晶層と、上記一対の基板の一方の上に配列された
複数のゲート線と、上記一対の基板の一方の上に上記複
数のゲート線と電気的に分離され且つ該複数のゲート線
と交差して配列された複数のドレイン線と、上記複数の
ゲート線と上記複数のドレイン線との交差部の近くに配
置された複数の薄膜トランジスタと、上記複数のゲート
線の隣接する一対と上記複数のドレイン線の隣接する一
対とに囲まれた領域に夫々配置され且つ上記複数の薄膜
トランジスタの夫々に対応する一つにより駆動される透
明な導電材料からなる複数の画素電極と、上記一対の基
板の他方の上に上記複数の画素電極と対向して配置され
た共通電極と、上記複数の画素電極の下側に配列され且
つ該複数の画素電極とは絶縁層により分離された複数の
ストレージ線とを備え、 上記複数の画素電極の各々と夫々の下側に位置する上記
絶縁層には、該画素電極の各々に対応する上記複数のス
トレージ線の一つに対向する部分に開口が夫々設けら
れ、上記開口は上記複数の画素電極及び上記絶縁層を貫
通し、上記開口の各々にはこれに対応する上記複数のス
トレージ線の一つと上記共通電極とを電気的に接続する
導電性の柱状スペーサが夫々設けられていることを特徴
とする液晶表示素子。 - 【請求項６】その間を夫々の周縁でシール部材により塞
いで貼り合せられた一対の基板と、上記一対の基板の間
に挟まれた液晶層と、上記一対の基板の一方の上に配列
された複数のゲート線と、上記一対の基板の一方の上に
上記複数のゲート線と電気的に分離され且つ該複数のゲ
ート線と交差して配列された複数のドレイン線と、上記
複数のゲート線と上記複数のドレイン線との交差部の近
くに配置された複数の薄膜トランジスタと、上記複数の
ゲート線の隣接する一対と上記複数のドレイン線の隣接
する一対とに囲まれた領域に夫々配置され且つ上記複数
の薄膜トランジスタの夫々に対応する一つにより駆動さ
れる透明な導電材料からなる複数の画素電極と、上記一
対の基板の他方の上に上記複数の画素電極と対向して配
置された共通電極と、上記一対の基板の一方の上に配置
された上記共通電極に電圧を供給する導線と、上記複数
の画素電極の下側に配列され且つ該複数の画素電極とは
絶縁層により分離された複数のストレージ線とを備え、 上記複数の画素電極の各々と夫々の下側に位置する上記
絶縁層には、該画素電極の各々に対応する上記複数のス
トレージ線の一つに対向する部分に開口が夫々設けら
れ、上記開口は上記複数の画素電極及び上記絶縁層を貫
通し、上記開口の各々にはこれに対応する上記複数のス
トレージ線の一つと上記共通電極とを電気的に接続する
第１の導電性の柱状スペーサが夫々設けられ、上記共通
電極と上記導線とを電気的に接続する第２の導電性の柱
状スペーサが上記シール部材の近傍に配置されているこ
とを特徴とする液晶表示素子。 - 【請求項７】上記液晶表示素子は、上記複数のストレー
ジ線の一つとこれに対応する上記柱状スペーサとの間に
挿入され、該複数のストレージ線の一つを覆う導電層を
備えることを特徴とする請求項５に記載の液晶表示素
子。 - 【請求項８】上記液晶表示素子は、上記複数のストレー
ジ線の一つとこれに対応する上記第１の柱状スペーサと
の間に挿入され、該複数のストレージ線の一つを覆う導
電層を備えることを特徴とする請求項６に記載の液晶表
示素子。 - 【請求項９】上記導電層は、導電性を示す酸化物材料か
らなることを特徴とする請求項７又は請求項８に記載の
液晶表示素子。 - 【請求項１０】上記導電層は、上記複数の画素電極と同
じ材料からなることを特徴とする請求項７又は請求項８
に記載の液晶表示素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001054035A JP2001324726A (ja) | 2000-03-06 | 2001-02-28 | 液晶表示素子 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-61059 | 2000-03-06 | ||
| JP2000061059 | 2000-03-06 | ||
| JP2001054035A JP2001324726A (ja) | 2000-03-06 | 2001-02-28 | 液晶表示素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001324726A true JP2001324726A (ja) | 2001-11-22 |
Family
ID=26586869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001054035A Pending JP2001324726A (ja) | 2000-03-06 | 2001-02-28 | 液晶表示素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001324726A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084216A (ja) * | 2003-09-05 | 2005-03-31 | Sanyo Electric Co Ltd | 表示装置 |
| JP2007034190A (ja) * | 2005-07-29 | 2007-02-08 | Mitsubishi Electric Corp | 表示素子 |
| KR100712118B1 (ko) * | 2005-02-23 | 2007-04-27 | 삼성에스디아이 주식회사 | 도트 반전을 수행하는 액정 표시 장치 및 액정 표시 장치의구동 방법 |
| CN111308794A (zh) * | 2020-02-28 | 2020-06-19 | Tcl华星光电技术有限公司 | 一种显示面板及显示装置 |
-
2001
- 2001-02-28 JP JP2001054035A patent/JP2001324726A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005084216A (ja) * | 2003-09-05 | 2005-03-31 | Sanyo Electric Co Ltd | 表示装置 |
| KR100712118B1 (ko) * | 2005-02-23 | 2007-04-27 | 삼성에스디아이 주식회사 | 도트 반전을 수행하는 액정 표시 장치 및 액정 표시 장치의구동 방법 |
| JP2007034190A (ja) * | 2005-07-29 | 2007-02-08 | Mitsubishi Electric Corp | 表示素子 |
| CN111308794A (zh) * | 2020-02-28 | 2020-06-19 | Tcl华星光电技术有限公司 | 一种显示面板及显示装置 |
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