KR101990148B1 - 반도체 패키지 - Google Patents

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Abstract

본 출원의 반도체 패키지는, 메인 기판; 메인 기판으로부터 소정 거리만큼 갭을 두어 배치되고 기판 패드부를 포함하는 서브 기판; 메인 기판 상에 배치되고 접속 패드부를 포함하는 반도체 칩; 반도체 칩과 메인 기판을 연결하면서 복수 가닥의 와이어가 꼬여 있는 형태로 구성된 상호 접속 부재; 메인 기판 및 반도체 칩을 덮는 메인 몰딩재; 서브 기판을 덮는 서브 몰딩재; 및 메인 기판과 서브 기판 사이의 갭(gap)을 채우면서 상호 접속 부재를 감싸는 스트레스 버퍼층을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 출원은 패키지 기술에 관한 것으로, 보다 상세하게는 상호 접속 부재를 도입한 반도체 패키지에 관한 것이다.
전자제품이 소형화 및 고성능화되고, 휴대용 전자제품이 증가하면서 반도체 소자가 실장될 공간은 더욱 줄어드는 반면, 전자 제품에 요구되는 기능은 다양해지고 있다. 이에 따라 초소형 대용량의 반도체 메모리에 대한 요구가 증대되고 있다. 또한, 이동성이 요구되는 장착 가능한 전자 제품(wearable electronics)에 대한 관심이 증대됨에 따라, 전자 제품에 휘어질 수 있는 플렉서블(flexible) 특성, 이를테면 휘거나 접을 수 있는 기능이 요구되고 있다.
기판 또는 기판 상에 배치되는 반도체 칩(chip)은 휘어질 수 있는 수준으로 얇은 두께를 가지게 구현될 수 있으나, 반도체 칩과 기판을 전기적으로 연결시키는 상호 접속부재(interconnection)는 플렉서블한 특성을 얻기가 어려운 점이 있다. 패키지가 휘어지거나 뒤틀릴 때 반도체 칩과 기판을 연결하는 상호 접속부재에 인장 응력 또는 압축 응력이 인가될 수 있으며, 이러한 응력들에 의해 상호 접속부재가 접속 패드로부터 분리되거나 또는 끊어지게 된다. 상호 접속 부재가 분리되거나 접촉이 탈락되는 경우 패키지 동작에 문제가 발생할 수 있고, 나아가 신뢰성에 손실을 미칠 수 있다. 이에 따라, 반도체 칩 및 기판을 구부리거나 휘어지는 경우에도 상호 접속부재의 전기적 연결을 유지할 수 있는 패키지 구조가 요구되고 있다.
본 출원이 해결하고자 하는 과제는, 반도체 칩 또는 기판을 구부리거나 휘는 경우에도 상호 접속 부재의 연결이 유지될 수 있는 반도체 패키지를 제시하는 데 있다.
본 출원의 일 관점은, 메인 기판; 상기 메인 기판으로부터 소정 거리만큼 갭(gap)을 두어 배치되고 기판 패드부를 포함하는 서브 기판; 상기 메인 기판 상에 배치되고 접속 패드부를 포함하는 반도체 칩; 상기 반도체 칩과 상기 메인 기판을 연결하면서 복수 가닥(strands)의 와이어가 꼬여 있는 형태로 구성된 상호 접속 부재; 상기 메인 기판 및 반도체 칩을 덮는 메인 몰딩재; 상기 서브 기판을 덮는 서브 몰딩재; 및 상기 메인 기판과 서브 기판 사이의 갭(gap)을 채우면서 상기 상호 접속 부재를 감싸는 스트레스 버퍼층을 포함한다.
본 출원의 다른 관점은 메인 기판; 상기 메인 기판으로부터 소정 거리만큼 갭(gap)을 두어 배치되고 기판 패드부를 포함하는 서브 기판; 상기 메인 기판 상에 배치되고 접속 패드부를 포함하는 반도체 칩; 상기 반도체 칩과 상기 메인 기판을 연결하면서 복수 가닥의 와이어가 꼬여 있는 형태로 구성된 상호 접속 부재; 상기 메인 기판 및 반도체 칩을 덮는 메인 몰딩재; 상기 서브 기판을 덮는 서브 몰딩재; 및 상기 메인 기판 및 서브 기판의 일 측벽을 노출시키면서 상기 상호 접속 부재를 감싸는 스트레스 버퍼층을 포함한다.
본 출원의 실시예들에 따르면, 반도체 칩과 기판을 구부리거나 휠 수 있으면서 상호 접속부재의 전기적인 연결을 유지할 수 있는 이점이 있다.
도 1은 일 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 단면도이다.
도 2는 도 1의 반도체 패키지를 상부에서 나타내보인 평면도이다.
도 3및 도 4는 본 출원의 상호 접속부재를 설명하기 위해 나타내보인 도면들이다.
도 5는 다른 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 도면이다.
도 6은 본 출원의 일 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
도 7은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 단면도이다.
도 8은 본 출원의 또 다른 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1은 일 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 단면도이다. 도 2는 도 1의 반도체 패키지를 상부에서 나타내보인 평면도이다. 도 3 및 도 4는 본 출원의 상호 접속 부재를 설명하기 위해 나타내보인 도면들이다. 도 5는 다른 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 도면이다. 그리고 도 6은 본 출원의 일 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
도 1 내지 도 4를 참조하면, 본 출원의 일 실시예에 따른 반도체 패키지(100)는 메인 기판(main substrate, 105)과, 서브 기판(sub-substrate, 110)과, 반도체 칩(130)과, 상호 접속 부재(155: 155a, 155b)와, 메인 몰딩재(160)와, 서브 몰딩재(165a, 165b) 및 스트레스 버퍼층(190)을 포함한다.
메인 기판(105)은 메인 바디부(main body, 102)를 포함한다. 메인 바디부(102)는 상부에 반도체 칩(130)이 배치되는 전면부(102a) 및 전면부(102a)와 대향하는 후면부(102b)를 포함한다. 메인 바디부(102)의 전면부(102a)또는 후면부(102b)상에는 메인 절연패턴(103)이 배치될 수 있다. 메인 절연패턴(103)은 솔더 레지스트 물질을 포함하여 구성될 수 있다.
메인 기판(105)은 인쇄회로기판(PCB; Printed circuit board), 유기 기판(organic substrate) 또는 절연 기판을 포함하여 구성될 수 있다. 메인 기판(105)을 인쇄회로기판(PCB)으로 형성하는 경우, 경성(rigid) 타입의 인쇄회로기판을 사용하거나 또는 연성(flexible) 타입의 인쇄회로기판을 사용할 수 있다. 메인 기판(105)을 절연 기판으로 형성하는 경우에는 절연 재료를 포함하여 구성될 수 있으며, 일 예에서 절연 재료는 세라믹을 포함할 수 있다. 또한, 메인 기판(105)을 유기 기판으로 형성하는 경우에는 유기 재료를 포함하여 구성될 수 있으며, 일 예에서 유기 재료는 에폭시 수지를 포함하여 구성될 수 있다.
메인 기판(105)의 주위에 서브 기판(110)이 배치될 수 있다. 서브 기판(110)은 메인 기판(105)과 소정 거리로 이격된 위치에 복수 개가 배치될 수 있다. 서브 기판(110)과 메인 기판(105)은 사이에 소정 간격의 갭(gap, 170)을 두고 배치될 수 있다. 일 예에서, 서브 기판(110)은 도 2에서 도시한 바와 같이, 메인 기판(105)의 두 변으로부터 상호 이격하여 각각 배치된 제1 서브 기판(110a) 및 제2 서브 기판(110b)을 포함할 수 있다.
메인 기판(105)의 일 측면 방향에 배치된 제1 서브 기판(110a)은 제1 서브 바디부(106a) 및 제1 서브 절연패턴(108a)을 포함한다. 제1 서브 바디부(106a)는 전면부(106a-1) 및 전면부(106a-1)와 대향하는 후면부(106a-2)를 포함한다. 제1 서브 바디부(106a)의 전면부(106a-1) 상에는 제1 기판 패드부(114a)가 배치될 수 있고, 제1 서브 바디부(106a)의 후면부(106a-2) 상에는 제1 접속 단자(120a)가 연결된 제1 볼 랜드(116a)가 배치될 수 있다. 제1 기판 패드부(114a)는 제1 서브 기판(110a)의 중심부에 상호 이격하여 배열될 수 있으나 이에 한정되는 것은 아니다. 제1 기판 패드부(114a)와 제1 볼 랜드(116a)를 전기적으로 연결시키는 제1 배선패턴(112a)이 제1 서브 바디부(106a)의 내부를 관통하도록 배치될 수 있다. 제1 배선패턴(112a)은 다층 구조로 배치될 수 있다.
제1 서브 바디부(106a)의 전면부(106a-1) 또는 후면부(106a-2)상에는 제1 서브 절연패턴(108a)이 각각 배치될 수 있다. 여기서 전면부(106a-1) 상에 배치된 제1 서브 절연패턴(108a)은 제1 기판 패드부(114a)를 선택적으로 노출시키고, 제1 서브 바디부(106a)의 후면부(106a-2) 상에 배치된 제1 서브 절연패턴(108a)은 제1 볼랜드(116a)를 선택적으로 노출시킨다. 제1 서브 바디부(106a) 상에 형성된 제1 서브 절연패턴(108a)은 솔더 레지스트 물질을 포함하여 구성될 수 있다.
제1 서브 기판(110a)과 대향하여 메인 기판(105)의 타 측면 방향에 배치된 제2 서브 기판(110b)은 제2 서브 바디부(106b) 및 제2 서브 절연패턴(108b)을 포함한다. 제2 서브 바디부(106b)는 전면부(106b-1) 및 전면부(106b-1)와 대향하는 후면부(106b-2)를 포함한다. 제2 서브 바디부(106b)의 전면부(106b-1) 상에는 제2 기판 패드부(114b)가 배치될 수 있고, 제2 서브 바디부(106b)의 후면부(106b-2) 상에는 제2 접속 단자(120b)가 연결된 제2 볼 랜드(116a)가 배치될 수 있다. 제2 기판 패드부(114b)는 제2 서브 기판(110b)의 중심부에 상호 이격하여 배열될 수 있으나 이에 한정되는 것은 아니다. 제2 기판 패드부(114b)와 제2 볼 랜드(116b)를 전기적으로 연결시키는 제2 배선패턴(112b)이 제2 서브 바디부(106b)의 내부를 관통하도록 배치될 수 있다. 제2 배선패턴(112b)은 다층 구조로 배치될 수 있다.
제2 서브 바디부(106b)의 전면부(106b-1) 또는 후면부(106b-2) 상에는 제2 서브 절연패턴(108b)이 각각 배치될 수 있다. 여기서 전면부(106b-1) 상에 배치된 제2 서브 절연패턴(108b)은 제2 기판 패드부(114b)를 선택적으로 노출시키고, 제2 서브 바디부(106b)의 후면부(106b-2) 상에 배치된 제2 서브 절연패턴(108b)은 제2 볼 랜드(116b)를 선택적으로 노출시킨다. 제2 서브 바디부(106b) 상에 형성된 제2 서브 절연패턴(108b)은 솔더 레지스트 물질을 포함하여 구성될 수 있다. 제1 및 제2 서브 기판(110a, 110b)은 메인 기판(105)과 동일한 재료로 포함하여 구성될 수 있다. 예를 들어, 제1 및 제2 서브 기판(110a, 110b)은 인쇄회로기판(PCB), 유기 기판 또는 절연 기판을 포함하여 구성될 수 있다.
메인 기판(105)의 전면부(102a) 상부에는 반도체 칩(130)이 배치될 수 있다. 반도체 칩(130)은 접착 부재(125)를 매개로 메인 기판(105)에 고정될 수 있다. 접착 부재(125)는 접착제 또는 접착테이프, 예를 들어, 다이 어태치 필름(DAF; Die Attach Film)으로 이루어질 수 있다.
반도체 칩(130)은 제1면(130a) 및 제1면(130a)과 대향하는 제2면(130b)을 포함할 수 있다. 반도체 칩(130)은 활성 면이 상부 방향을 향한다. 이에 따라, 반도체 칩(130)의 제1 면(130a)은 활성영역이 존재하는 전면부(front-side)이고, 제2 면(130b)은 제1 면(130a)에 반대되는 후면부(back-side)로 정의될 수 있다. 반도체 칩(130)의 제1면(130a) 상에는 게이트 및 소스/드레인을 포함하는 트랜지스터 (미도시함) 및 비트라인등의 회로 패턴(미도시함)을 포함하여 구성될 수 있다.
반도체 칩(130)은 복수 개의 접속 패드부(140a, 140b)를 포함하여 형성할 수 있다. 접속 패드부(140a, 140b)는 반도체 칩(130)의 양측 가장자리부분에 위치하는 것으로 도시하였지만 이에 한정되는 것은 아니다. 예를 들어, 도면에 도시하지는 않았지만, 접속 패드부(140a, 140b)는 반도체 칩(130)의 중앙부분에 배치될 수도 있다. 여기서 접속 패드부(140a, 140b)는 알루미늄(Al)이나 구리(Cu)를 포함하여 구성될 수 있다.
다시 도 1 및 도 2를 참조하면, 반도체 칩(130)과 제1 또는 제2 서브 기판(110a, 110b)은 상호 접속 부재(155)를 통해 전기적으로 연결될 수 있다. 각각의 상호 접속 부재(155)들은 도 2에서 도시한 바와 같이, 복수 개로 배열된 반도체 칩(130)의 접속 패드부(140a, 140b)들과 제1 또는 제2 서브 기판(110a, 110b) 상의 복수 개로 배열된 제1 또는 제2 기판 패드부(114a, 114b)들을 각각 연결시킬 수 있다.
일 실시예에 따른 상호 접속 부재(155)는 도 1 내지 도 3에 도시한 제1 상호 접속 부재(155a), 또는 도 4에 도시한 제2 상호 접속 부재(155b) 가운데 선택하여 적용할 수 있다. 이러한 상호 접속 부재(155)는 복수 가닥(strands)의 와이어들이 꼬여 있는 형태로 구성될 수 있다. 구체적으로, 상호 접속 부재(155)로써 도 3의 제1 상호 접속 부재(155a)를 적용하는 경우, 제1 상호 접속 부재(155a)는 반도체 칩(130)의 일 접속 패드부(140a)로부터 제1 서브 기판(110a) 상의 제1 기판 패드부(114a)방향으로 연장하는 코어 와이어부(145a) 및 꼬임 와이어부(150a)를 포함하여 구성될 수 있다. 또한, 제1 상호 접속 부재(155a)는 반도체 칩(130)의 다른 접속 패드부(140b)로부터 제2 서브 기판(110b) 상의 제2 기판 패드부(114b) 방향으로 연장하는 코어 와이어부(145a) 및 꼬임 와이어부(150a)를 포함하여 구성될 수 있다. 여기서 꼬임 와이어부(150a)는 코어 와이어부(145a)의 길이 방향을 따라 연장하면서, 코어 와이어부(145a)의 둘레에 꼬아 감아지는 형상으로 구성될 수 있다. 꼬임 와이어부(150a)는 코어 와이어부(145a)의 둘레를 나선형으로 휘감으면서 감아질 수 있다. 제1 상호 접속 부재(155a)의 코어 와이어부(145a)와 꼬임 와이어부(150b)는 양 단부에서 하나의 접점(156)를 통해 연결됨으로써 반도체 칩(130)으로부터 메인 기판(105) 상으로 하나의 전기적 신호를 전달할 수 있다.
다른 예에서, 반도체 칩(130)과 제1 또는/및 제2 서브 기판(110a, 110b)은 도 4에서 도시한 제2 상호 접속 부재(155b)를 통해서 전기적으로 연결될 수 있다. 도 4를 참조하면, 제2 상호 접속 부재(155b)는 반도체 칩(130)의 일 접속 패드부(140a)로부터 제1 기판 패드부(114a) 방향으로 연장하는 제1 와이어부(145b) 및 제2 와이어부(150b)를 포함하여 구성될 수 있다. 또한, 제2 상호 접속 부재(155b)는 반도체 칩(130)의 다른 접속 패드부(140b)로부터 제2 기판 패드부(114b) 방향으로 연장하게 배치될 수 있다. 여기서 제2 상호 접속 부재(155b)의 제1 와이어부(145b) 및 제2 와이어부(150b)는 상호 나선형으로 꼬여있는 형상으로 구성될 수 있다. 제2 상호 접속 부재(155b)의 제1 와이어부(145b) 및 제2 와이어부(150b)는 양 단부에서 하나의 접점(156)으로 연결되어 반도체 칩(130)으로부터 메인 기판(105) 상으로 하나의 전기적 신호를 전달할 수 있다. 각각의 제1 또는 제2 상호 접속 부재(155a, 155b)는 금(Au), 은(Ag) 또는 구리(Cu)를 포함하여 형성될 수 있다.
상술한 제1 또는 제2 상호 접속 부재(155a, 155b)는 각각 복수 가닥의 와이어들이 꼬여 있는 형태로 구성된다. 와이어들이 복수 가닥으로 꼬여 있는 제1 또는 제2 상호 접속 부재(155a, 155b)는 단일 가닥으로 이루어진 와이어보다 상대적으로 더 높은 인장 강도를 가진다. 따라서 반도체 패키지(100)에 힘이 가해져 변형되더라도, 다시 말해, 메인 기판(105) 및 서브 기판들(110a, 110b) 사이가 벌어지거나 휘어지더라도 제1 또는 제2 상호 접속 부재(155a, 155b)가 접속 패드부들(140a, 140b) 또는 기판 패드부들(114a, 114b)로부터 분리되거나 끊어지는 것을 억제할 수 있다.
반도체 칩(130)을 포함하는 메인 기판(105)은 메인 몰딩재(160)로 덮여 있고, 제1 서브 기판(110a) 및 제2 서브 기판(110b)은 각각 제1 서브 몰딩재(165a) 및 제2 서브 몰딩재(165b)로 덮여 있다. 여기서 메인 몰딩재(160), 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b)는 에폭시 몰딩 화합물(EMC: Epoxy molding compound), 경화제, 유기 또는 무기 충진재(filer)를 포함할 수 있다. 이러한 메인 몰딩재(160), 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b)는 반도체 칩(130), 메인 기판(105), 제1 서브 기판(110a) 및 제2 서브 기판(110b)을 외부로부터 물리적 또는 화학적으로 보호할 수 있다. 여기서 메인 몰딩재(160)는 메인 기판(105)의 측벽과 일직선을 이루게 배치되고, 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b)는 각각 제1 서브 기판(110a) 또는 제2 서브 기판(110b)의 측벽과 일직선을 이루게 배치된다. 이에 따라, 메인 몰딩재(160)와 제1 서브 몰딩재(165a) 또는/및 제2 서브 몰딩재(165b)는 서로 소정 간격을 가지고 이격하여 배치된다.
도 1 및 도 2를 다시 참조하면, 메인 기판(105)과 제1 또는 제2 서브 기판들(110a, 110b) 사이에는 스트레스 버퍼층(190)이 배치될 수 있다. 스트레스 버퍼층(190)은 메인 기판(105)과 서브 기판들(110a, 110b) 사이에 배치된 갭(170)을 채운다. 여기서 스트레스 버퍼층(190)은 메인 몰딩재(160), 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b) 사이의 간격까지 채울 수 있게 연장된다. 스트레스 버퍼층(190)은 플렉서블한 소재로서, 메인 몰딩재(160) 또는 서브 몰딩재(165a, 165b)보다 상대적으로 낮은 인장 탄성 계수(Young's modulus)를 가지는 절연물질을 포함한다. 구체적으로, 메인 몰딩재(160) 또는 서브 몰딩재(165a, 165b)는 에폭시 몰딩 화합물(EMC)으로 구성되고, 에폭시 몰딩 화합물은 20GPa 내지 30GPa의 인장 탄성 계수를 가진다. 이에 대해, 본 출원의 실시예에 따른 스트레스 버퍼층(190)은 이보다 낮은 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수를 가지는 물질을 포함한다. 일 예에서, 스트레스 버퍼층(190)은 실리콘 수지(silicone resin), 실리콘 고무(silicone rubber) 또는 폴리머(polymer)를 포함하여 구성될 수 있다.
제1 상호 접속 부재(155a)의 일부분은 메인 몰딩재(160)로 덮여 있고, 일 부분은 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b)로 덮여 있다. 그리고 메인 몰딩재(160), 제1 서브 몰딩재(165a) 또는 제2 서브 몰딩재(165b)로 덮여 있지 않는 부분은 스트레스 버퍼층(190)으로 덮여 있다.
스트레스 버퍼층(190)은 반도체 패키지(100)에 외부 힘이 인가되어 구부러지거나 휘어질 때 압축되거나 인장되어 기판들에 국부적으로 응력이 집중되는 것을 억제할 수 있다. 도 6에 제시한 바와 같이, 반도체 패키지(100) 상에 외부 힘(F1)이 인가되면 반도체 패키지(100)가 휘어지게 된다. 구체적으로, 스트레스 버퍼층(190)의 상부면(190a)은 제1 화살표(a1)로 표시한 바와 같이, 양측 방향으로 인장되며 스트레스 버퍼층(190)의 하부면(190b)은 상부면(190a)과 제2 화살표(a2)로 표시한 바와 같이, 반대 방향으로 압축된다. 반도체 패키지(100)의 휘어짐 현상은 스트레스 버퍼층(190)이 이동함에 따라 제1 서브 기판(110a) 또는 제2 서브 기판(110b)의 위치가 변화하면서 나타나는 것이므로 실질적으로 메인 기판(105), 제1 서브 기판(110a) 및 제2 서브 기판(110b)에 걸리는 인장 응력이 분산되는 효과가 유도될 수 있다. 이에 따라, 메인 기판(105) 및 메인 기판(105) 상에 배치된 반도체 칩(130)이 인장 응력 또는 압축 응력에 의해 손상되지 않으면서 반도체 패키지(100)를 휘어지게 하는 것이 가능해진다.
또한, 상술한 바와 같이, 본 출원의 일 예에 따른 제1 또는 제2 상호 접속 부재(155a, 155b)는 각각 복수 가닥의 와이어들이 꼬여 있는 형태로 구성된다. 와이어들이 복수 가닥으로 꼬여 있는 제1 또는 제2 상호 접속 부재(155a, 155b)는 단일 가닥으로 이루어진 와이어보다 인장 강도가 상대적으로 더 높다. 이에 따라, 도 6에 제시한 바와 같이, 메인 기판(105) 및 서브 기판들(110a, 110b) 사이가 벌어지거나 뒤틀리는 변형이 발생하는 경우에도 제1 또는 제2 상호 접속 부재(155a, 155b)가 접속 패드부들(140a, 140b) 또는 기판 패드부들(114a, 114b)로부터 분리되거나 끊어지는 것을 억제할 수 있다. 따라서, 반도체 칩과 기판을 구부리거나 휠 수 있으면서도 상호 접속 부재와의 전기적 연결은 안정적으로 유지할 수 있는 플렉서블한 패키지를 구현할 수 있다.
도 2에서는 메인 기판(105)의 서로 대향하는 두 변과 인접한 위치에 서브 기판들(110a, 110b)이 배치된 구성을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 도 5에서 도시한 바와 같이, 메인 기판(105)의 네 변으로부터 상호 이격하도록 제1 서브 기판(110a), 제2 서브 기판(110b), 제3 서브 기판(110c) 및 제4 서브 기판(110d)을 배치할 수 있다. 여기서 제1 서브 기판(110a) 및 제2 서브 기판(110b)의 구성은 도 2의 구성과 실질적으로 동일한 구성을 가짐에 따라 설명을 생략하기로 한다. 도 5를 참조하면, 제3 서브 기판(110c) 및 제4 서브 기판(110d)은 메인 기판(105)의 나머지 두 변과 소정 간격만큼 이격된 위치에 배치될 수 있다. 이에 따라, 제3 서브 기판(110c) 또는 제4 서브 기판(110d)은 메인 기판(105)과의 사이에 갭(gap)을 두고 배치될 수 있다.
제3 서브 기판(110c) 또는 제4 서브 기판(110d)의 전면부 상에는 각각 제3기판 패드부(114c) 및 제4 기판 패드부(114d)가 배치될 수 있고, 비록 도면에 도시하지는 않았지만, 후면부 상에는 제3 볼 랜드 또는 제4 볼 랜드가 배치될 수 있다. 제3 서브 기판(110c) 또는 제4 서브 기판(110d)이 배치되는 경우, 메인 기판(105) 상에 배치된 반도체 칩(130)의 네 변에 복수 개의 접속 패드부(140a)가 배칠 수 있다. 반도체 칩(130)의 접속 패드부(140a)와 제1 내지 제4 기판 패드부(114a, 114b, 114c, 114d)는 상술한 제1 또는 제2 상호 접속 부재(155a, 155b)를 이용하여 각각 연결시킬 수 있다.
도 7은 또 다른 실시예에 따른 반도체 패키지를 설명하기 위해 나타내보인 단면도이다. 그리고 도 8은 본 출원의 또 다른 실시예에 따른 반도체 패키지의 스트레스 완화 작용을 설명하기 위해 나타내보인 도면이다.
도 7을 참조하면, 본 출원의 또 다른 실시예에 따른 반도체 패키지(200)는 메인 기판(205)과, 서브 기판(210)과, 반도체 칩(230)과, 상호 접속 부재(255a)와, 메인 몰딩재(260)와, 서브 몰딩재(265a, 265b) 및 스트레스 버퍼층(290)을 포함하여 구성된다.
메인 기판(205)은 메인 바디부(202) 및 메인 절연패턴(203)를 포함한다. 메인 바디부(202)는 상부에 반도체 칩(230)이 배치되는 전면부(202a) 및 전면부(202a)와 대향하는 후면부(202b)를 포함한다. 메인 바디부(202)의 전면부(202a) 또는 후면부(202b) 상에는 솔더 레지스트 물질을 포함하는 메인 절연패턴(203)이 배치될 수 있다. 메인 기판(205)은 인쇄회로기판(PCB), 유기 기판 또는 절연 기판을 포함하여 구성될 수 있다.
메인 기판(205)의 주위에 복수 개의 서브 기판(210a, 210b)이 배치될 수 있다. 서브 기판(210a, 210b)은 메인 기판(205)과 소정 거리로 이격된 위치에 복수 개가 배치될 수 있다. 서브 기판(210a, 210b)과 메인 기판(205) 사이에는 소정 간격의 갭(gap, 270)을 두고 배치될 수 있다. 일 예에서, 서브 기판(210a, 210b)은 메인 기판(205)의 두 변으로부터 상호 이격하여 각각 배치된 제1 서브 기판(210a) 및 제2 서브 기판(210b)을 포함할 수 있다. 다른 예에서, 서브 기판은 도 5에서 제시한 바와 같이, 메인 기판(205)의 네 변으로부터 상호 이격하여 배치될 수 있다.
본 출원의 실시예에서는 메인 기판(205)의 두 변으로부터 상호 이격하여 서브 기판이 배치된 구성을 설명하기로 한다. 구체적으로, 메인 기판(205)의 일 측면 방향에 배치된 제1 서브 기판(210a)은 제1 서브 바디부(206a) 및 제1 서브 절연패턴(208a)을 포함한다. 제1 서브 바디부(206a)의 전면부(206a-1)에는 제1 기판 패드부(214a)가 배치되고, 제1 서브 바디부(206a)의 후면부(206a-2)에는 제1 접속 단자(220a)가 연결된 제1 볼 랜드(216a)가 배치될 수 있다. 제1 기판 패드부(214a)는 제1 서브 기판(210a) 상에 상호 이격하여 배열될 수 있다. 제1 기판 패드부(214a)와 제1 볼 랜드(216a)를 전기적으로 연결시키는 제1 배선패턴(212a)이 제1 서브 바디부(206a)의 내부에 배치될 수 있다. 제1 서브 절연패턴(208a)은 제1 서브 바디부(206a)의 전면부(206a-1)에서 제1 기판 패드부(214a)를 선택적으로 노출시키고, 후면부(206a-2)에서 제1 볼랜드(216a)를 선택적으로 노출시킨다. 제1 서브 절연패턴(208a)은 솔더 레지스트 물질을 포함할 수 있다.
제1 서브 기판(210a)과 대향하여 메인 기판(205)의 타 측면 방향에 배치된 제2 서브 기판(210b)은 제2 서브 바디부(206b) 및 제2 서브 절연패턴(208b)을 포함한다. 제2 서브 바디부(206b)의 전면부(206b-1) 상에는 제2 기판 패드부(214b)가 배치될 수 있고, 전면부(206b-1)와 대향하는 후면부(206b-2) 상에는 제2 접속 단자(220b)가 연결된 제2 볼 랜드(216b)가 배치될 수 있다. 제2 기판 패드부(214b)는 제2 서브 기판(210b) 상에 상호 이격하여 배열될 수 있다. 제2 서브 바디부(206b)의 내부에는 제2 기판 패드부(214b)와 제2 볼 랜드(216b)를 전기적으로 연결시키는 제2 배선패턴(212b)이 배치될 수 있다. 제2 배선패턴(212b)은 다층 구조로 배치될 수 있다. 제1 및 제2 서브 기판(210a, 210b)은 메인 기판(205)과 동일한 재료로 포함하여 구성될 수 있다.
제2 서브 절연패턴(208b)은 제2 서브 바디부(206b)의 전면부(206b-1)에서 제2 기판 패드부(214b)를 선택적으로 노출시키고, 후면부(206b-2)에서 제2 볼랜드(216b)를 선택적으로 노출시킨다. 제2 서브 절연패턴(208b)은 솔더 레지스트 물질을 포함하여 구성될 수 있다.
메인 기판(205)의 전면부(202a) 상에는 반도체 칩(230)이 배치될 수 있다. 반도체 칩(230)은 접착 부재(225)를 매개로 메인 기판(205)에 고정될 수 있다. 반도체 칩(230)은 상부면에 복수 개의 접속 패드부(240a, 240b)를 포함하여 형성할 수 있다. 접속 패드부(240a, 240b)는 반도체 칩(230)의 양측 가장자리 부분에 위치하는 것으로 도시하였지만 이에 한정되는 것은 아니다. 예를 들어, 도면에 도시하지는 않았지만, 접속 패드(240a, 240b)는 반도체 칩(230)의 중앙부분에 배치될 수도 있다. 여기서 접속 패드부(240a, 240b)는 알루미늄(Al)이나 구리(Cu)를 포함하여 구성될 수 있다.
반도체 칩(230)과 제1 또는 제2서브 기판(210a, 210b)은 상호 접속 부재(255a)를 통해 전기적으로 연결될 수 있다. 각각의 상호 접속 부재(255a)는 도 2 및 도 4에서 도시한 제1 또는 제2 상호 접속 부재들(155a, 155b)과 실질적으로 동일한 형태로 구비될 수 있다. 상호 접속 부재(255a)의 코어 와이어부(245)와 꼬임 와이어부(250)는 양 단부에서 각각 하나의 접점(256)으로 연결됨으로써 반도체 칩(230)으로부터 메인 기판(205) 상으로 하나의 전기적 신호를 전달할 수 있다. 상호 접속 부재(255a)는 금(Au), 은(Ag) 또는 구리(Cu)를 포함하여 형성될 수 있다.
반도체 칩(230)을 포함하는 메인 기판(205)은 메인 몰딩재(260)로 덮여 있고, 제1 서브 기판(210a) 및 제2 서브 기판(210b)은 각각 제1 서브 몰딩재(265a) 및 제2 서브 몰딩재(265b)로 덮여 있다. 메인 몰딩재(260), 제1 서브 몰딩재(265a) 또는 제2 서브 몰딩재(265b)는 에폭시 몰딩 화합물(EMC), 경화제, 유기 또는 무기 충진재를 포함할 수 있다. 메인 몰딩재(260), 제1 서브 몰딩재(265a) 또는 제2 서브 몰딩재(265b)는 반도체 칩(230), 메인 기판(205), 제1 서브 기판(210a) 및 제2 서브 기판(210b)을 외부로부터 물리적 또는 화학적으로 보호할 수 있다.
메인 몰딩재(260)는 메인 기판(205)의 측벽(205c)과 일직선을 이루게 배치되고, 제1 서브 몰딩재(265a) 또는 제2 서브 몰딩재(265b)는 각각 제1 서브 기판(210a) 또는 제2 서브 기판(210b)의 측벽(206c-1, 206c-2)과 일직선을 이루게 배치된다. 이에 따라, 메인 몰딩재(260)와 제1 서브 몰딩재(265a) 또는 제2 서브 몰딩재(265b)는 소정의 간격을 가지고 이격하여 배치될 수 있다.
메인 몰딩재(260)와 제1 서브 몰딩재(265a) 및 메인 몰딩재(260)와 제2 서브 몰딩재(265b) 사이에 스트레스 버퍼층(290)이 배치될 수 있다. 스트레스 버퍼층(290)은 메인 기판(205) 및 서브 기판들(210a, 210b)의 상부 표면으로부터 소정 높이(H1)만큼 이격한 위치에 배치된다. 일 예에서, 스트레스 버퍼층(290)은 메인 기판(205) 및 서브 기판들(210a, 210b)의 일 측벽(205c, 206c-1, 206c-2)들을 노출시키면서 상호 접속 부재(255a)의 일부를 감싸는 구조를 가진다. 여기서 메인 몰딩재(260), 제1 서브 몰딩재(265a) 또는 제2 서브 몰딩재(265b)의 측벽 일부도 노출될 수 있다. 이에 따라, 도 7에 도시한 바와 같이, 메인 기판(205)과 제1 서브 기판(210a) 및 메인 기판(205)과 제2 서브 기판(210b) 사이에 비어있는 갭(270)이 형성된다. 스트레스 버퍼층(290)은 다른 예에서, 비록 도면에 도시하지는 않았지만, 상호 접속 부재(255a)의 노출된 표면만 튜브(tube) 형태로 덮도록 구성될 수도 있다. 스트레스 버퍼층(290)은 플렉서블한 소재로서, 에폭시 몰딩 화합물(EMC)보다 상대적으로 낮은 인장 탄성 계수를 가지는 절연물질을 포함한다. 본 출원의 실시예에 따른 스트레스 버퍼층(290)은 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수를 가지는 물질을 포함한다. 일 예에서, 스트레스 버퍼층(290)은 실리콘 수지(silicone resin), 실리콘 고무(silicone rubber) 또는 폴리머(polymer)를 포함하여 구성될 수 있다.
스트레스 버퍼층(290)은 반도체 패키지(200)에 외부 힘이 인가되어 구부러지거나 휘어질 때 압축되거나 인장되어 기판들에 국부적으로 응력이 집중되는 것을 억제할 수 있다. 도 8에 제시한 바와 같이, 반도체 패키지(200) 상에 외부 힘(F2)이 인가되면 반도체 패키지(200)가 휘어지게 된다. 구체적으로, 스트레스 버퍼층(290)의 상부면(290a)은 제1화살표(b1)로 표시한 바와 같이 압축되는 반면, 제1 서브 기판(210a) 및 제2 서브 기판(210b)은 제2 화살표(b2)로 표시한 바와 같이, 양측 방향으로 인장되면서 휘어진다. 여기서 제1 및 제2 서브 기판(210a, 210b)과 메인 기판(205) 사이에 배치된는 갭(270)에 의해 양 방향으로 인장되거나 압축될 수 있는 공간을 확보할 수 있다.
반도체 패키지(200)가 휘어지는 현상은 제1 및 제2 서브 기판(210a, 210b)과 메인 기판(205) 사이에 배치된 갭(270)이 벌어짐에 따라 제1 서브 기판(210a) 또는 제2 서브 기판(210b)의 위치가 변화하면서 나타나는 것이므로 실질적으로 메인 기판(205), 제1 서브 기판(210a) 및 제2 서브 기판(210b)에 걸리는 인장 응력이 분산되는 효과가 유도될 수 있다. 이에 따라, 메인 기판(205) 및 메인 기판(205) 상에 배치된 반도체 칩(230)이 인장 응력 또는 압축 응력에 의해 손상되지 않으면서 반도체 패키지(200)를 휘어지게 하는 것이 가능해진다. 또한, 상호 접속 부재(255a)는 각각 복수 가닥의 와이어들이 꼬여 있는 형태로 구성됨에 따라, 단일 가닥으로 이루어진 와이어보다 인장 강도가 상대적으로 더 높다. 따라서 도 8에 제시한 바와 같이, 반도체 칩(230), 제1 서브 기판(210a) 또는 제2 서브 기판(210b) 사이가 뒤틀리는 변형이 발생하는 경우에도 상호 접속 부재(255a)가 접속 패드부들(240a, 240b) 또는 기판 패드부들(214a, 214b)로부터 분리되거나 끊어지는 것을 억제할 수 있다. 이에 따라 반도체 칩과 기판을 구부리거나 휠 수 있으면서도 상호 접속 부재와의 전기적 연결은 안정적으로 유지할 수 있는 것이 가능해진다.
105, 205 : 메인 기판 110a, 110b, 210a, 210b : 서브 기판
130, 230 : 반도체 칩 140a, 140b : 접속 패드부
155, 255a : 상호 접속 부재
160 : 메인 몰딩재 165a, 165b : 서브 몰딩재
190, 290 : 스트레스 버퍼층

Claims (31)

  1. 메인 기판;
    상기 메인 기판으로부터 소정 거리만큼 갭(gap)을 두어 배치되고 기판 패드부를 포함하는 서브 기판;
    상기 메인 기판 상에 배치되고 접속 패드부를 포함하는 반도체 칩;
    상기 반도체 칩과 상기 메인 기판을 연결하면서 복수 가닥(strands)의 와이어가 꼬여 있는 형태로 구성된 상호 접속 부재;
    상기 메인 기판 및 반도체 칩을 덮는 메인 몰딩재;
    상기 서브 기판을 덮고, 상기 메인 몰딩재와 이격된 서브 몰딩재; 및
    상기 메인 기판과 상기 서브 기판 사이의 상기 갭을 채우고,
    상기 메인 몰딩재와 상기 서브 몰딩재 사이의 이격된 간격 부분을 채우도록 확장되면서
    상기 상호 접속 부재를 감싸는 스트레스 버퍼층을 포함하는 반도체 패키지.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메인 기판은 인쇄회로기판(PCB; Printed circuit board), 유기 기판(organic substrate) 또는 절연 기판을 포함하는 반도체 패키지.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서브 기판은 인쇄회로기판(PCB), 유기 기판 또는 절연 기판을 포함하는 반도체 패키지.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 서브 기판은,
    전면부 및 상기 전면부와 대향하는 후면부를 포함하고, 상기 전면부 상에 배치된 기판 패드부; 상기 후면부에 배치된 볼 랜드, 상기 볼 랜드 상에 형성된 접속 단자부 및 상기 기판 패드와 상기 볼 랜드를 전기적으로 연결하게 상기 서브 기판 내부를 관통하는 배선패턴을 포함하여 구성되는 반도체 패키지.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서브 기판은 상기 메인 기판의 두 변으로부터 상호 이격하여 배치된 제1 서브 기판 및 제2 서브 기판을 포함하는 반도체 패키지.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 서브 기판은 상기 메인 기판의 네 변으로부터 상호 이격하여 배치된 제1 서브 기판, 제2 서브 기판, 제3 서브 기판 및 제4 서브 기판을 포함하는 반도체 패키지.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 상호 접속 부재는,
    상기 반도체 칩의 접속 패드부로부터 상기 서브 기판의 기판 패드부 방향으로 연장하는 코어 와이어부; 및
    상기 코어 와이어부의 길이 방향을 따라 연장하면서 상기 코어 와이어부 둘레에 꼬아 감아지는 꼬임 와이어부를 포함하는 반도체 패키지.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 꼬임 와이어부는 상기 코어 와이어부 둘레를 나선형으로 휘감아지게 형성된 반도체 패키지.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 코어 와이어부와 꼬임 와이어부는 상기 반도체 칩으로부터 상기 메인 기판으로 하나의 전기적 신호를 전달하도록 상기 접속 패드부와 접속되는 일 단부 및 상기 기판 패드부와 접속되는 타 단부에서 하나의 접점를 통해 연결되는 반도체 패키지.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 상호 접속 부재는,
    상기 반도체 칩의 접속 패드부로부터 상기 서브 기판의 기판 패드부 방향으로 연장하는 제1 와이어부 및 제2 와이어부를 포함하되,
    상기 제1 와이어부 및 제2 와이어부는 상호 나선형으로 꼬여 있는 반도체 패키지.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 상호 접속 부재는 금(Au), 은(Ag) 또는 구리(Cu)를 포함하여 형성된 반도체 패키지.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메인 몰딩재 또는 서브 몰딩재는 에폭시 몰딩 화합물(EMC: Epoxy molding compound), 경화제, 유기 또는 무기 충진재(filer)를 포함하는 반도체 패키지.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 스트레스 버퍼층은 상기 메인 몰딩재 또는 서브 몰딩재보다 상대적으로낮은 인장 탄성 계수를 가지는 절연 물질을 포함하는 반도체 패키지.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 스트레스 버퍼층은 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수를 가지는 절연 물질을 포함하는 반도체 패키지.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 절연 물질은 실리콘 수지, 실리콘 고무, 또는 폴리머를 포함하는 반도체 패키지.
  16. 메인 기판;
    상기 메인 기판으로부터 소정 거리만큼 갭(gap)을 두어 배치되고 기판 패드부를 포함하는 서브 기판;
    상기 메인 기판 상에 배치되고 접속 패드부를 포함하는 반도체 칩;
    상기 반도체 칩과 상기 메인 기판을 연결하면서 복수 가닥의 와이어가 꼬여 있는 형태로 구성된 상호 접속 부재;
    상기 메인 기판 및 반도체 칩을 덮는 메인 몰딩재;
    상기 서브 기판을 덮고 상기 메인 몰딩재와 이격된 서브 몰딩재; 및
    상기 메인 기판 및 상기 서브 기판 사이의 상기 갭을 채우지 않아,
    상기 메인 기판 및 상기 서브 기판의 일 측벽들을 노출시키고,
    상기 메인 몰딩재와 상기 서브 몰딩재 사이의 이격된 간격 부분을 채우면서,
    상기 상호 접속 부재를 감싸는 스트레스 버퍼층을 포함하는 반도체 패키지.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 메인 기판은 인쇄회로기판(PCB; Printed circuit board), 유기 기판(organic substrate) 또는 절연 기판을 포함하는 반도체 패키지.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 서브 기판은 인쇄회로기판(PCB), 유기 기판 또는 절연 기판을 포함하는 반도체 패키지.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 서브 기판은,
    전면부 및 상기 전면부와 대향하는 후면부를 포함하고, 상기 전면부 상에 배치된 기판 패드부; 상기 후면부에 배치된 볼 랜드, 상기 볼 랜드 상에 형성된 접속 단자부 및 상기 기판 패드와 상기 볼 랜드를 전기적으로 연결하게 상기 서브 기판 내부를 관통하는 배선패턴을 포함하여 구성되는 반도체 패키지.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 서브 기판은 상기 메인 기판의 두 변으로부터 상호 이격하여 배치된 제1 서브 기판 및 제2 서브 기판을 포함하는 반도체 패키지.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 서브 기판은 상기 메인 기판의 네 변으로부터 상호 이격하여 배치된 제1 서브 기판, 제2 서브 기판, 제3 서브 기판 및 제4 서브 기판을 포함하는 반도체 패키지.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 상호 접속 부재는,
    상기 반도체 칩의 본딩 패드부로부터 상기 서브 기판의 기판 패드부 방향으로 연장된 코어 와이어부; 및
    상기 코어 와이어부의 길이 방향을 따라 연장하면서 상기 코어 와이어부 둘레에 꼬아 감아지는 꼬임 와이어부를 포함하는 반도체 패키지.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 꼬임 와이어부는 상기 코어 와이어부 둘레를 나선형으로 휘감아지게 형성된 반도체 패키지.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제22항에 있어서,
    상기 코어 와이어부와 꼬임 와이어부는 상기 반도체 칩으로부터 상기 메인 기판으로 하나의 전기적 신호를 전달하도록 상기 접속 패드부와 접속되는 일 단부 및 상기 기판 패드부와 접속되는 타 단부에서 하나의 접점를 통해 연결되는 반도체 패키지.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 상호 접속 부재는,
    상기 반도체 칩의 본딩 패드부로부터 상기 서브 기판의 기판 패드부 방향으로 연장하는 제1 와이어부 및 제2 와이어부를 포함하되,
    상기 제1 와이어부 및 제2 와이어부는 상호 나선형으로 꼬여 있는 반도체 패키지.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상호 접속 부재는 금(Au), 은(Ag) 또는 구리(Cu)를 포함하여 형성된 반도체 패키지.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스트레스 버퍼층은 상기 메인 몰딩재 및 서브 몰딩재의 측벽의 일부를노출시키면서 상기 상호 접속 부재를 감싸는 반도체 패키지.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스트레스 버퍼층은 상기 상호 접속 부재의 노출된 표면만 튜브(tube) 형태로 덮는 반도체 패키지.
  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 스트레스 버퍼층은 상기 메인 몰딩재 또는 서브 몰딩재보다 상대적으로낮은 인장 탄성 계수를 가지는 절연 물질을 포함하는 반도체 패키지.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
    제29항에 있어서,
    상기 스트레스 버퍼층은 0.01GPa 내지 0.1GPa 범위의 인장 탄성 계수를 가지는 절연 물질을 포함하는 반도체 패키지.
  31. ◈청구항 31은(는) 설정등록료 납부시 포기되었습니다.◈
    제30항에 있어서,
    상기 절연 물질은 실리콘 수지, 실리콘 고무, 또는 폴리머를 포함하는 반도체 패키지.
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