KR101988526B1

KR101988526B1 - Display Device For Low-speed Driving And Driving Method Of The Same

Info

Publication number: KR101988526B1
Application number: KR1020130048375A
Authority: KR
Inventors: 오대석; 이주영; 박용화
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-04-30
Filing date: 2013-04-30
Publication date: 2019-06-12
Also published as: KR20140129726A

Abstract

본 발명의 실시예에 따른 저속 구동용 표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 그 교차부마다 화소가 형성된 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이버; 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이버; 및 1 프레임을 n(n은 4이상의 양의 정수)개의 서브 프레임들로 시분할함과 아울러 상기 게이트라인들을 n개의 게이트 그룹들로 그룹핑하고, 상기 게이트 드라이버의 동작을 제어하여 상기 n개의 게이트 그룹들을 상기 n개의 서브 프레임들에 분산시켜 스캔하여 게이트라인 1개를 스캔하는 데 소요되는 1 게이트 타임을 n 수평기간으로 늘리되, 상기 게이트 그룹들의 스캔 순서를 지그 재그 형태로 제어하는 타이밍 콘트롤러를 구비하고; 상기 게이트 그룹들을 스캔하기 위한 게이트펄스는, 게이트 하이전압과 게이트 로우전압 사이에서 스윙되되, 상기 1 게이트 타임 중 최초 1 수평기간 동안 상기 게이트 하이전압으로 유지되고, 상기 1 게이트 타임 중 상기 최초 1 수평기간을 제외한 나머지 (n-1) 수평기간 내에서 미리 정해진 GPM 기울기에 따라 상기 게이트 하이전압에서 상기 게이트 로우전압을 향하여 낮아지고; 상기 n 수평기간은, 1 프레임기간을 상기 게이트라인들의 개수로 나눈 값으로 정의되는 1 수평기간에 상기 n을 곱한 값을 지시한다.A display device for low-speed driving according to an exemplary embodiment of the present invention includes: a display panel in which a plurality of gate lines and a plurality of data lines intersect and pixels are formed at each intersection; A source driver for supplying a data voltage to the data lines; A gate driver for supplying a gate pulse to the gate lines; And grouping the gate lines into n gate groups and controlling the operation of the gate driver to divide the n gate groups into a plurality of subgroups by time division of one frame into n subgroups (n is a positive integer of 4 or more) And a timing controller for controlling the scanning order of the gate groups in a jig-jag manner by increasing the one gate time required for scanning one gate line by scattering in the n sub-frames to n horizontal periods ; Wherein a gate pulse for scanning the gate groups is swung between a gate high voltage and a gate low voltage and is maintained at the gate high voltage for the first one horizontal period of the one gate time, Is lowered from the gate high voltage to the gate low voltage according to a predetermined GPM slope in the remaining (n-1) horizontal periods except for the period; The n horizontal period indicates a value obtained by multiplying one horizontal period defined as a value obtained by dividing one frame period by the number of gate lines by n.

Description

TECHNICAL FIELD [0001] The present invention relates to a display device for low-speed driving and a driving method thereof,

본 발명은 저속 구동용 표시장치와 그 구동방법에 관한 것이다.
The present invention relates to a display device for low-speed driving and a driving method thereof.

표시장치는 휴대용 정보기기, 사무기기, 컴퓨터, 텔레비젼 등, 다양한 표시기에 이용되고 있다. 표시장치는 화상 표시를 위한 표시패널과, 이 표시패널을 구동하기 위한 드라이버를 포함한다. 표시패널에는 다수의 데이터라인들과 다수의 게이트라인들이 형성되고, 이들의 교차 영역마다 화소가 형성된다. 드라이버는 데이터라인들을 구동하기 위한 소스 드라이버와 게이트라인들을 구동하기 위한 게이트 드라이버를 포함한다.The display device is used for various display devices such as portable information devices, office equipment, computers, and televisions. The display device includes a display panel for displaying an image and a driver for driving the display panel. In the display panel, a plurality of data lines and a plurality of gate lines are formed, and a pixel is formed for each of the intersection areas. The driver includes a source driver for driving the data lines and a gate driver for driving the gate lines.

표시장치에서 소비전력을 줄이기 위한 방안은 여러 가지가 알려져 있는데, 그 중 하나가 저속 구동 기술이다. 저속 구동 기술은 입력 프레임 주파수보다 낮은 프레임 주파수로 표시장치의 화면 전체를 리프레쉬 시킨다. 저속 구동 기술은 도 1과 같은 스킵 구동(skip driving)을 통해 구현될 수 있다. 스킵 구동은 1 프레임을 다수의 서브 프레임들로 시분할하고, 상기 서브 프레임들 중 첫 번째 서브 프레임에서 모든 게이트라인들을 스캔하여 화면 전체의 영상을 리프레쉬 시키고, 상기 첫 번째 서브 프레임을 제외한 나머지 서브 프레임들에서 리프레쉬 영상을 유지시킨다.There are various methods for reducing power consumption in a display device, one of which is a low-speed driving technique. The low speed drive technology refreshes the entire screen of the display device at a frame frequency lower than the input frame frequency. The low-speed driving technique can be implemented through skip driving as shown in Fig. In the skip driving, one frame is time-divided into a plurality of sub-frames, all the gate lines are scanned in the first sub-frame of the sub-frames, and the image of the entire screen is refreshed. Thereby maintaining the refresh image.

일 예로, 도 1과 같이 호스트로부터 60Hz의 입력 프레임 주파수로 영상이 입력될 때, 표시장치의 드라이버 IC(Intergrated)는 도 2와 같이 1 프레임을 제1 내지 제4 서브 프레임(SF1~SF4)로 분할하고, 제1 서브 프레임(SF1)에서 모든 게이트라인들을 스캔하여 화면 전체의 영상을 리프레쉬 시키고, 제2 내지 제4 서브 프레임(SF2~SF4)에서 리프레쉬 영상을 유지시킴으로써, 15Hz의 프레임 주파수로 표시패널을 구동시킬 수 있게 된다.For example, when an image is input from the host at an input frame frequency of 60 Hz as shown in FIG. 1, the driver IC (Integrated) of the display device converts one frame into first to fourth subframes SF1 to SF4 The entire screen is scanned by refreshing all the gate lines in the first subframe SF1 and the refresh image is maintained in the second to fourth subframes SF2 to SF4, The panel can be driven.

프레임 주파수는 1초당 구동되는 프레임 수를 지시한다. 일반적으로 프레임 주파수가 낮아질수록 소비 전류가 줄어드는 장점이 있다. 하지만, 프레임 주파수가 낮아질수록 화면의 리프레쉬 주기가 길어지기 때문에, 낮은 프레임 주파수에서는 누설 전류(Ioff)에 의한 화소 전압 강하가 육안으로 관찰되며, 그 결과 플리커가 심해지는 등 화질 저하가 나타날 수 있다. The frame frequency indicates the number of frames to be driven per second. Generally, the lower the frame frequency, the more the current consumption is reduced. However, since the refresh period of the screen becomes longer as the frame frequency is lowered, the pixel voltage drop due to the leakage current Ioff is visually observed at a low frame frequency, resulting in deterioration of image quality such as flicker becoming worse.

화소 전압(Vp)은 도 3과 같이 게이트 오프 타임시 발생되는 누설 전류(Ioff)의 영향으로 게이트펄스(SP)가 재차 온 레벨(게이트 하이전압)로 상승될 때까지 점차 낮아진다. 도 3에서, "Vdata"는 데이터전압을, "Vcom"은 공통전압을 각각 지시한다. 1 프레임 기간마다 "Vdata"는 "Vcom"을 기준으로 스윙하여 극성 반전 구동을 구현한다. "Vcom"보다 높은 레벨의 "Vdata"가 입력되면 정극성(+) 화소 전압(Vp)이 구현되고, 반대로 "Vcom"보다 낮은 레벨의 "Vdata"가 입력되면 부극성(-) 화소 전압(Vp)이 구현된다. The pixel voltage Vp is gradually lowered until the gate pulse SP is again raised to the on level (gate high voltage) due to the influence of the leakage current Ioff generated in the gate off time as shown in FIG. In Fig. 3, "Vdata" indicates a data voltage and "Vcom" indicates a common voltage. Quot; Vdata "swings based on" Vcom " every one frame period to implement the polarity reversal driving. (+) Pixel voltage Vp is implemented when a higher level of " Vdata " than "Vcom " is input and conversely, when a lower level" Vdata " ) Is implemented.

전술한 TFT의 누설 전류(Ioff)에 의해 도 2와 같은 스킵 구동에 의한 저주파 구동 기술에서는 동일한 프레임을 구성하는 서브 프레임들 간 휘도 편차가 심화되고, 그 결과 플리커가 쉽게 시인된다. 플리커의 발생요인으로는 액정의 홀드 특성, 위치별 옵셋 전압 차이, 위치별 킥백 전압(ΔVp) 차이 등이 있으며, 이들 중 특히 위치별 킥백 전압(ΔVp) 차이가 플리커 발생의 주요인이다. 킥백 전압(ΔVp)은 TFT가 턴 온 상태에서 턴 오프 상태로 전환되는 시점에서 액정 커패시터의 화소전압이 쉬프트되는 전압량을 지시하는 것으로, 그 값은 TFT의 게이트-소스 간 기생 용량(Cgs)의 크기에 비례한다. 킥백 전압(ΔVp)의 크기는 게이트펄스의 폴링 딜레이가 작은 지점(즉, 게이트 드라이버로부터 가까운 지점)에서 커지고, 반대로 게이트펄스의 폴링 딜레이가 큰 지점(즉, 게이트 드라이버로부터 먼 지점)에서 작아진다. 킥백 전압(ΔVp)의 위치별 편차는 공통전압(Vcom)의 편차를 야기하여 플리커를 유발한다. 플리커를 경감시키기 위해서는 누설 전류(Ioff)에 의한 위치별 킥백 전압(ΔVp) 차이를 줄일 필요가 있다.
Due to the leakage current Ioff of the TFT described above, in the low frequency driving technique by the skip driving as shown in FIG. 2, the luminance deviation between the subframes constituting the same frame is intensified, and as a result, the flicker is easily recognized. The flicker is caused by the hold characteristics of the liquid crystal, the offset voltage difference by position, and the difference of the Kickback voltage (ΔVp) according to the position. Among them, the difference of the Kickback voltage (ΔVp) The kickback voltage DELTA Vp indicates the amount of voltage at which the pixel voltage of the liquid crystal capacitor is shifted at the time when the TFT is switched from the turn-on state to the turn-off state, and the value thereof is the gate-source parasitic capacitance Cgs It is proportional to size. The magnitude of the kickback voltage DELTA Vp increases at a point where the poling delay of the gate pulse is small (i.e., a point near the gate driver), and conversely, the poling delay of the gate pulse becomes small at a point where it is large. The deviation of the kickback voltage (Vp) by the position causes a deviation of the common voltage (Vcom), thereby causing flicker. To alleviate the flicker, it is necessary to reduce the difference of the position-specific kickback voltage (Vp) by the leakage current (Ioff).

따라서, 본 발명의 목적은 TFT의 누설 전류 특성에 의한 위치별 킥백 전압 차이를 줄임으로써 저속 구동 구현시 플리커를 방지할 수 있도록 한 저속 구동용 표시장치와 그 구동방법을 제공하는 데 있다.
Accordingly, it is an object of the present invention to provide a low-speed driving display device and a driving method thereof that can prevent a flicker in realizing a low-speed driving by reducing a difference in kickback voltage by position due to a leakage current characteristic of a TFT.

상기 목적을 달성하기 위하여, 본 발명의 실시예에 따른 저속 구동용 표시장치는 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 그 교차부마다 화소가 형성된 표시패널; 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이버; 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이버; 및 1 프레임을 n(n은 4이상의 양의 정수)개의 서브 프레임들로 시분할함과 아울러 상기 게이트라인들을 n개의 게이트 그룹들로 그룹핑하고, 상기 게이트 드라이버의 동작을 제어하여 상기 n개의 게이트 그룹들을 상기 n개의 서브 프레임들에 분산시켜 스캔하여 게이트라인 1개를 스캔하는 데 소요되는 1 게이트 타임을 n 수평기간으로 늘리되, 상기 게이트 그룹들의 스캔 순서를 지그 재그 형태로 제어하는 타이밍 콘트롤러를 구비하고; 상기 게이트 그룹들을 스캔하기 위한 게이트펄스는, 게이트 하이전압과 게이트 로우전압 사이에서 스윙되되, 상기 1 게이트 타임 중 최초 1 수평기간 동안 상기 게이트 하이전압으로 유지되고, 상기 1 게이트 타임 중 상기 최초 1 수평기간을 제외한 나머지 (n-1) 수평기간 내에서 미리 정해진 GPM 기울기에 따라 상기 게이트 하이전압에서 상기 게이트 로우전압을 향하여 낮아지고; 상기 n 수평기간은, 1 프레임기간을 상기 게이트라인들의 개수로 나눈 값으로 정의되는 1 수평기간에 상기 n을 곱한 값을 지시한다.In order to achieve the above object, a display device for low-speed driving according to an embodiment of the present invention includes: a display panel in which a plurality of gate lines and a plurality of data lines intersect and pixels are formed at each intersection; A source driver for supplying a data voltage to the data lines; A gate driver for supplying a gate pulse to the gate lines; And grouping the gate lines into n gate groups and controlling the operation of the gate driver to divide the n gate groups into a plurality of subgroups by time division of one frame into n subgroups (n is a positive integer of 4 or more) And a timing controller for controlling the scanning order of the gate groups in a jig-jag manner by increasing the one gate time required for scanning one gate line by scattering in the n sub-frames to n horizontal periods ; Wherein a gate pulse for scanning the gate groups is swung between a gate high voltage and a gate low voltage and is maintained at the gate high voltage for the first one horizontal period of the one gate time, Is lowered from the gate high voltage to the gate low voltage according to a predetermined GPM slope in the remaining (n-1) horizontal periods except for the period; The n horizontal period indicates a value obtained by multiplying one horizontal period defined as a value obtained by dividing one frame period by the number of gate lines by n.

상기 데이터라인들은, 제2 데이터라인을 사이에 두고 좌우에 배치된 제1 데이터라인과 제3 데이터라인을 포함하고; 상기 n개의 게이트 그룹들은, 제1 게이트라인을 포함한 제1 게이트 그룹과, 상기 제1 게이트라인 아래의 제2 게이트라인을 포함한 제2 게이트 그룹과, 상기 제2 게이트라인 아래의 제3 게이트라인을 포함한 제3 게이트 그룹과, 상기 제3 게이트라인 아래의 제4 게이트라인을 포함한 제4 게이트 그룹을 포함한다.The data lines include a first data line and a third data line arranged on the left and right sides of the second data line; Wherein the n gate groups include a first gate group including a first gate line, a second gate group including a second gate line below the first gate line, and a third gate line below the second gate line, And a fourth gate group including a fourth gate line below the third gate line.

상기 표시패널은, 상기 제1 게이트라인과 상기 제2 게이트라인에 선택적으로 접속되어 기수 수평라인에 배치되는 제1 내지 제4 화소; 및 상기 제3 게이트라인과 상기 제4 게이트라인에 선택적으로 접속되어 우수 수평라인에 배치되는 제5 내지 제8 화소를 포함한다.The display panel includes first to fourth pixels selectively connected to the first gate line and the second gate line and arranged in an odd horizontal line; And fifth to eighth pixels which are selectively connected to the third gate line and the fourth gate line and are arranged in the even horizontal line.

상기 제1 화소는 TFT를 통해 상기 제1 데이터라인과 상기 제2 게이트라인에 접속되고; 상기 제2 화소는 상기 제1 화소의 우측에 배치되며 TFT를 통해 상기 제2 데이터라인과 상기 제1 게이트라인에 접속되고; 상기 제3 화소는 상기 제2 화소의 우측에 배치되며 TFT를 통해 상기 제3 데이터라인과 상기 제1 게이트라인에 접속되고; 상기 제4 화소는 상기 제3 화소의 우측에 배치되며 TFT를 통해 상기 제2 데이터라인과 상기 제2 게이트라인에 접속되며; 상기 제5 화소는 상기 제1 화소의 하측에 배치되며 TFT를 통해 상기 제2 데이터라인과 상기 제3 게이트라인에 접속되고; 상기 제6 화소는 상기 제2 화소의 하측과 상기 제5 화소의 우측에 배치되며 TFT를 통해 상기 제1 데이터라인과 상기 제4 게이트라인에 접속되고; 상기 제7 화소는 상기 제3 화소의 하측과 상기 제6 화소의 우측에 배치되며 TFT를 통해 상기 제2 데이터라인과 상기 제4 게이트라인에 접속되고; 상기 제8 화소는 상기 제4 화소의 하측과 상기 제7 화소의 우측에 배치되며 TFT를 통해 상기 제3 데이터라인과 상기 제3 게이트라인에 접속된다.The first pixel is connected to the first data line and the second gate line through a TFT; The second pixel is disposed on the right side of the first pixel and connected to the second data line and the first gate line through a TFT; The third pixel is disposed on the right side of the second pixel and connected to the third data line and the first gate line through a TFT; The fourth pixel is disposed on the right side of the third pixel and connected to the second data line and the second gate line through a TFT; The fifth pixel is disposed below the first pixel and connected to the second data line and the third gate line via a TFT; The sixth pixel is disposed on the lower side of the second pixel and on the right side of the fifth pixel and is connected to the first data line and the fourth gate line through a TFT; The seventh pixel is disposed on the lower side of the third pixel and on the right side of the sixth pixel and is connected to the second data line and the fourth gate line through a TFT; The eighth pixel is disposed on the lower side of the fourth pixel and on the right side of the seventh pixel, and is connected to the third data line and the third gate line through a TFT.

상기 1 프레임이 제1 내지 제4 서브 프레임으로 구성되고, 상기 게이트라인들이 제1 내지 제4 게이트 그룹으로 그룹핑될 때, 상기 게이트 드라이버는 상기 타이밍 콘트롤러의 제어하에, 상기 제1 게이트 그룹을 상기 제1 서브 프레임에서 순차 스캔한 후, 상기 제3 게이트 그룹을 상기 제2 서브 프레임에서 순차 스캔한 다음, 상기 제2 게이트 그룹을 상기 제3 서브 프레임에서 순차 스캔한 후, 상기 제4 게이트 그룹을 제4 서브 프레임에서 순차 스캔한다.Wherein when the one frame is composed of first to fourth subframes and the gate lines are grouped into first to fourth gate groups, the gate driver, under the control of the timing controller, Sequentially scan the third gate group in the second sub-frame, scan the second gate group sequentially in the third sub-frame, and then scan the fourth gate group in the second sub- And then sequentially scanned in four subframes.

상기 1 프레임이 제1 내지 제4 서브 프레임으로 구성되고, 상기 게이트라인들이 제1 내지 제4 게이트 그룹으로 그룹핑될 때, 상기 게이트 드라이버는 상기 타이밍 콘트롤러의 제어하에, 상기 제2 게이트 그룹을 상기 제1 서브 프레임에서 순차 스캔한 후, 상기 제3 게이트 그룹을 상기 제2 서브 프레임에서 순차 스캔한 다음, 상기 제1 게이트 그룹을 상기 제3 서브 프레임에서 순차 스캔한 후, 상기 제4 게이트 그룹을 제4 서브 프레임에서 순차 스캔한다.Wherein when the one frame is composed of first to fourth subframes and the gate lines are grouped into first to fourth gate groups, the gate driver, under the control of the timing controller, The third gate group is sequentially scanned in the second sub-frame, the first gate group is sequentially scanned in the third sub-frame, and the fourth gate group is sequentially scanned in the second sub- And then sequentially scanned in four subframes.

또한, 본 발명의 실시예에 따라 다수의 게이트라인들과 다수의 데이터라인들이 교차되고 그 교차부마다 화소가 형성된 표시패널과, 상기 데이터라인들에 데이터전압을 공급하는 소스 드라이버와, 상기 게이트라인들에 게이트펄스를 공급하는 게이트 드라이버를 갖는 저속 구동용 표시장치의 구동방법은, 1 프레임을 n(n은 4이상의 양의 정수)개의 서브 프레임들로 시분할함과 아울러 상기 게이트라인들을 n개의 게이트 그룹들로 그룹핑하는 단계; 및 상기 게이트 드라이버의 동작을 제어하여 상기 n개의 게이트 그룹들을 상기 n개의 서브 프레임들에 분산 스캔하여 게이트라인 1개를 스캔하는 데 소요되는 1 게이트 타임을 n 수평기간으로 늘리되, 상기 게이트 그룹들의 스캔 순서를 지그 재그 형태로 제어하는 단계를 포함하고; 상기 게이트 그룹들을 스캔하기 위한 게이트펄스는 게이트 하이전압과 게이트 로우전압 사이에서 스윙되되, 상기 1 게이트 타임 중 최초 1 수평기간 동안 상기 게이트 하이전압으로 유지되고, 상기 1 게이트 타임 중 상기 최초 1 수평기간을 제외한 나머지 (n-1) 수평기간 내에서 미리 정해진 GPM 기울기에 따라 상기 게이트 하이전압에서 상기 게이트 로우전압을 향하여 낮아지고; 상기 n 수평기간은, 1 프레임기간을 상기 게이트라인들의 개수로 나눈 값으로 정의되는 1 수평기간에 상기 n을 곱한 값을 지시한다.
According to an embodiment of the present invention, there is provided a display panel including a display panel in which a plurality of gate lines and a plurality of data lines intersect and pixels are formed at each of the intersections, a source driver for supplying a data voltage to the data lines, (N is a positive integer equal to or larger than 4) subframes, and the gate lines are connected to n gates Grouping into groups; And controlling the operation of the gate driver to variably scan the n gate groups to the n subframes to increase one gate time required to scan one gate line to n horizontal periods, Controlling the scan order in a zigzag fashion; Wherein the gate pulse for scanning the gate groups is swung between a gate high voltage and a gate low voltage and is maintained at the gate high voltage for the first one horizontal period of the one gate time, Is lowered from the gate high voltage to the gate low voltage in accordance with a predetermined GPM slope in the remaining (n-1) horizontal periods except for the gate high voltage; The n horizontal period indicates a value obtained by multiplying one horizontal period defined as a value obtained by dividing one frame period by the number of gate lines by n.

본 발명은 n개의 게이트 그룹들을 n개의 서브 프레임들에 분산시켜 스캔하되, 게이트 그룹들의 스캔 순서를 지그 재그 형태로 제어함과 아울러 GPM을 통해 게이트펄스의 폴링 타임을 증가시켜 TFT의 누설 전류 특성에 의한 위치별 킥백 전압 차이를 줄임으로써, 저속 구동 구현시 문제되는 플리커를 효과적으로 억제할 수 있다.
In the present invention, n gate groups are dispersed in n subframes, and the scan order of the gate groups is controlled in a zigzag manner. In addition, the polling time of the gate pulse is increased through the GPM to improve the leakage current characteristic of the TFT , It is possible to effectively suppress the problematic flicker in implementing low-speed driving.

도 1은 노멀 구동과 대비하여 스킵 구동시의 프레임 주파수 변화를 보여주는 도면.
도 2는 종래 스킵 구동의 일 예를 보여주는 도면.
도 3은 TFT의 누설 전류에 의한 화소 전압 강하 현상을 보여주는 도면.
도 4는 본 발명의 실시예에 따른 저속 구동용 표시장치를 보여주는 블록도.
도 5는 1 프레임을 n개의 서브 프레임들로 시분할하고 각 서브 프레임을 통해 게이트라인들을 분산 구동시켜 인터레이스 구동을 구현하는 것을 보여주는 도면.
도 6은 본 발명이 적용되는 DRD 방식의 패널 구조의 일 예를 보여주는 도면.
도 7 및 도 8은 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용되는 일 예를 보여주는 도면들.
도 9는 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용될 때 라인별 휘도 편차가 분산되는 효과를 종래와 비교하여 보여주는 도면.
도 10 및 도 11은 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용되는 다른 예를 보여주는 도면.
도 12는 DRD 방식의 패널에 지그재그 스캔 구동과 함께 GPM이 적용된 일 예를 보여주는 도면.
도 13 및 도 14는 GPM 기간과 GPM 기울기를 조정하여 게이트펄스의 폴링 타임을 적절힌 지연시킴으로써 킥백 전압의 위치별 편차를 완화시킬 수 있는 원리를 설명하기 위한 도면들.
도 15은 GPM 전압 레벨의 변경에 따라 위치별 공통전압 편차가 완화되는 것을 보여주는 도면.
도 16은 GPM 전압 레벨의 변경에 따라 위치별 플리커 편차가 완화되는 것을 보여주는 도면.FIG. 1 is a diagram showing a change in frame frequency at the time of skip driving in contrast to normal driving. FIG.
2 is a diagram showing an example of a conventional skip drive.
3 is a diagram showing a pixel voltage drop phenomenon due to leakage current of a TFT.
4 is a block diagram showing a display device for low-speed driving according to an embodiment of the present invention.
FIG. 5 is a view showing that one frame is time-divided into n sub-frames and the interlaced driving is implemented by dispersively driving the gate lines through each sub-frame.
6 is a view showing an example of a DRD type panel structure to which the present invention is applied.
FIGS. 7 and 8 are views showing an example in which a zigzag scan drive is applied to a panel structure of a DRD scheme.
9 is a view showing the effect of dispersion of luminance deviation per line when the zigzag scan drive is applied to the panel structure of the DRD system in comparison with the conventional one.
10 and 11 show another example in which the zigzag scan drive is applied to the panel structure of the DRD scheme.
12 is a diagram showing an example in which a zigzag scan drive and a GPM are applied to a DRD type panel.
FIGS. 13 and 14 are diagrams for explaining the principle of adjusting the GPM duration and GPM slope to appropriately delay the polling time of the gate pulse so as to alleviate positional deviation of the kickback voltage. FIG.
15 is a view showing that common voltage deviation per position is alleviated according to a change in GPM voltage level;
Fig. 16 is a view showing that the flicker deviation by position is alleviated according to the change of the GPM voltage level. Fig.

이하, 도 4 내지 도 16을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다. Hereinafter, a preferred embodiment of the present invention will be described with reference to FIGS. 4 to 16. FIG.

도 4는 본 발명의 실시예에 따른 저속 구동용 표시장치를 보여주는 블록도이다. 도 5는 1 프레임을 n개의 서브 프레임들로 시분할하고 각 서브 프레임을 통해 게이트라인들을 분산 구동시켜 인터레이스 구동을 구현하는 것을 보여준다.4 is a block diagram showing a display device for low-speed driving according to an embodiment of the present invention. FIG. 5 shows that one frame is time-divided into n subframes and the interlaced driving is implemented by dispersively driving the gate lines through each subframe.

도 4를 참조하면, 본 발명에 따른 저속 구동용 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 유기발광 다이오드 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시장치(Electrophoresis, EPD) 등의 평판 표시장치로 구현될 수 있다. 이하의 실시예에서, 표시장치를 액정표시장치 중심으로 설명하지만, 본 발명의 표시장치는 액정표시장치에 한정되어 적용되지 않음에 주의하여야 한다. 4, a low-speed driving display device according to the present invention includes a liquid crystal display (LCD), a field emission display (FED), a plasma display panel (PDP) An organic light emitting diode (OLED) display, and an electrophoresis (EPD) display device. In the following embodiments, the display device will be described mainly with respect to the liquid crystal display device, but it should be noted that the display device of the present invention is not limited to the liquid crystal display device.

액정표시패널(10)은 두 장의 유리기판 사이에 액정층이 형성된다. 액정표시패널(10)은 데이터라인들(15)과 게이트라인들(16)의 교차 구조에 의해 매트릭스 형태로 배치된 액정셀들(Clc)을 포함한다. In the liquid crystal display panel 10, a liquid crystal layer is formed between two glass substrates. The liquid crystal display panel 10 includes liquid crystal cells Clc arranged in a matrix form by an intersection structure of the data lines 15 and the gate lines 16. [

액정표시패널(10)의 하부 유리기판에는 화소 어레이가 형성된다. 화소 어레이는 데이터라인들(15)과 게이트라인들(16)의 교차부에 형성된 액정셀(Clc, 화소), 화소들의 화소전극(1)에 접속된 TFT(Thin Film Transistor)들, 화소전극(1)과 대향되는 공통전극(2) 및 스토리지 커패시터(Cst)를 포함한다. 액정셀들(Clc) 각각은 TFT(Thin Film Transistor)에 접속되어 화소전극(1)과 공통전극(2) 사이의 전계에 의해 구동된다. 액정표시패널(10)의 상부 유리기판 상에는 블랙매트릭스, 적색(R),녹색(G),청색(B) 컬러필터 등이 형성된다. 액정표시패널(10)의 상부 유리기판과 하부 유리기판 각각에는 편광판이 부착되고 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. On the lower glass substrate of the liquid crystal display panel 10, a pixel array is formed. The pixel array includes a liquid crystal cell (Clc, pixel) formed at the intersection of the data lines 15 and the gate lines 16, TFTs (Thin Film Transistors) connected to the pixel electrode 1 of the pixels, 1 and a common electrode 2 and a storage capacitor Cst. Each of the liquid crystal cells Clc is connected to a TFT (Thin Film Transistor) and driven by an electric field between the pixel electrode 1 and the common electrode 2. A black matrix, red (R), green (G), and blue (B) color filters are formed on the upper glass substrate of the liquid crystal display panel 10. On the upper glass substrate and the lower glass substrate of the liquid crystal display panel 10, a polarizing plate is attached and an alignment film for setting a pre-tilt angle of the liquid crystal is formed.

공통전극(2)은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 유리기판 상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소전극(1)과 함께 하부 유리기판 상에 형성된다. The common electrode 2 is formed on an upper glass substrate in a vertical electric field driving mode such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode. The common electrode 2 is formed of an IPS (In Plane Switching) mode, an FFS (Fringe Field Switching) Is formed on the lower glass substrate together with the pixel electrode 1 in the same horizontal electric field driving system.

본 발명에서 적용 가능한 액정표시패널(10)은 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드뿐만 아니라 어떠한 액정모드로도 구현될 수 있다. 본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display panel 10 applicable to the present invention may be implemented in any liquid crystal mode as well as a TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, FFS . The liquid crystal display device of the present invention can be implemented in any form such as a transmissive liquid crystal display device, a transflective liquid crystal display device, and a reflective liquid crystal display device. In a transmissive liquid crystal display device and a transflective liquid crystal display device, a backlight unit is required. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

타이밍 콘트롤러(11)는 LVDS(Low Voltage Differential Signaling) 인터페이스 방식을 통해 호스트 시스템(14)으로부터 입력 영상의 디지털 비디오 데이터(RGB)를 입력받고, 이 입력 영상의 디지털 비디오 데이터(RGB)를 mini-LVDS 인터페이스 방식을 통해 소스 드라이버(12)에 공급한다. 타이밍 콘트롤러(11)는 호스트 시스템(14)으로부터 입력되는 디지털 비디오 데이터(RGB)를 화소 어레이의 배치 구성에 맞춰 정렬한 후 소스 드라이버(12)에 공급한다. The timing controller 11 receives digital video data RGB of an input image from the host system 14 through a low voltage differential signaling (LVDS) interface method and converts the digital video data RGB of the input video into mini-LVDS And supplies it to the source driver 12 through the interface method. The timing controller 11 arranges the digital video data (RGB) input from the host system 14 in accordance with the layout configuration of the pixel array, and supplies the sorted data to the source driver 12. [

타이밍 콘트롤러(11)는 호스트 시스템(14)로부터 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 도트 클럭(CLK) 등의 타이밍신호를 입력받아 소스 드라이버(12)와 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 제어신호들을 발생한다. 제어신호들은 게이트 드라이버(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호, 소스 드라이버(12)의 동작 타이밍을 제어하기 위한 소스 타이밍 제어신호를 포함한다. The timing controller 11 receives timing signals such as a vertical synchronization signal Vsync, a horizontal synchronization signal Hsync, a data enable signal DE and a dot clock CLK from the host system 14, And generates control signals for controlling the operation timings of the driver 12 and the gate driver 13. [ The control signals include a gate timing control signal for controlling the operation timing of the gate driver 13 and a source timing control signal for controlling the operation timing of the source driver 12. [

게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다. 게이트 스타트 펄스(GSP)는 첫 번째 게이트펄스를 발생하는 게이트 드라이브 IC(Intergrated circuit)에 인가되어 첫 번째 게이트펄스가 발생되도록 그 게이트 드라이브 IC를 제어한다. 게이트 쉬프트 클럭(GSC)은 게이트 드라이브 IC들에 공통으로 입력되는 클럭신호로써 게이트 스타트 펄스(GSP)를 쉬프트시키기 위한 클럭신호이다. 게이트 출력 인에이블신호(GOE)는 게이트 드라이브 IC들의 출력을 제어한다. The gate timing control signal includes a gate start pulse (GSP), a gate shift clock (GSC), a gate output enable signal (GOE), and the like. The gate start pulse GSP is applied to a gate drive IC (integrated circuit) generating a first gate pulse to control the gate drive IC so that a first gate pulse is generated. The gate shift clock GSC is a clock signal commonly input to the gate drive ICs, and is a clock signal for shifting the gate start pulse GSP. The gate output enable signal GOE controls the output of the gate drive ICs.

소스 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse, SSP), 소스 샘플링 클럭(Source Sampling Clock, SSC), 극성제어신호(Polarity : POL), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 소스 스타트 펄스(SSP)는 소스 드라이버(12)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 라이징 또는 폴링 에지에 기준하여 소스 드라이버(12)에서 데이터의 샘플링 타이밍을 제어하는 클럭신호이다. 극성제어신호(POL)는 소스 드라이브 IC들 각각으로부터 순차적으로 출력되는 데이터전압들의 극성을 제어한다. 소스 출력 인에이블신호(SOE)는 소스 드라이버(12)의 출력 타이밍을 제어한다. The source timing control signal includes a source start pulse (SSP), a source sampling clock (SSC), a polarity control signal (POL), a source output enable signal (SOE) . The source start pulse SSP controls the data sampling start timing of the source driver 12. [ The source sampling clock SSC is a clock signal for controlling the sampling timing of data in the source driver 12 on the basis of the rising or falling edge. The polarity control signal POL controls the polarity of the data voltages sequentially output from each of the source drive ICs. The source output enable signal SOE controls the output timing of the source driver 12.

본 발명은 지그재그 스캔 구동 & 게이트 펄스 변조(gate pulse modulation, 이하 'GPM'이라 함)를 통해 저속 구동시 문제되는 플리커를 방지한다. 타이밍 콘트롤러(11)는 지그재그 스캔 구동 & GPM이 구현되도록 소스 드라이버(12)와 게이트 드라이버(13)의 동작을 제어한다. 타이밍 콘트롤러(11)는 60Hz의 프레임 주파수로 입력되는 디지털 비디오 데이터(RGB)가 60×1/n(n은 양의 정수) Hz의 프레임 주파수에 맞춰 액정표시패널(10)의 화소 어레이에서 리프레쉬(refresh) 될 수 있도록 게이트 타이밍 제어신호와 소스 타이밍 제어신호를 적절히 생성한다.The present invention prevents flicker which is problematic in low-speed driving through zigzag scan driving and gate pulse modulation (hereinafter referred to as GPM). The timing controller 11 controls the operations of the source driver 12 and the gate driver 13 so that the zigzag scan driving and the GPM are implemented. The timing controller 11 outputs digital video data RGB inputted at a frame frequency of 60 Hz in a pixel array of the liquid crystal display panel 10 in accordance with a frame frequency of 60 x 1 / n (n is a positive integer) the gate timing control signal and the source timing control signal are appropriately generated so as to be refreshable.

타이밍 콘트롤러(11)는 상기 지그재그 스캔 구동을 위해, 도 5와 같이 1 프레임을 n(n은 4이상의 양의 정수)개의 서브 프레임들(SF1~SFn)로 시분할함과 아울러 게이트라인들(16)을 n개의 게이트 그룹들(G#1~G#n)로 그룹핑한다. 그리고, 타이밍 콘트롤러(11)는 게이트 드라이버(13)의 동작을 제어하여 상기 n개의 게이트 그룹들(G#1~G#n)을 n개의 서브 프레임들(SF1~SFn)에 분산시켜 스캔하되, 상기 게이트 그룹들(G#1~G#n)의 스캔 순서를 지그재그 형태로 제어한다. 이러한 지그재그 스캔 구동은 도 6과 같은 DRD(double rate driving) 방식의 패널 구조에 적용될 때 플리커 방지 효과가 커진다. 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용되면 수직 방향 뿐만아니라 수평 방향으로도 인터레이스 효과가 생긴다. 5, the timing controller 11 time-divides one frame into n (n is a positive integer equal to or larger than 4) subframes SF1 to SFn as well as the gate lines 16 as shown in FIG. 5 for the zigzag scan driving. Are grouped into n gate groups G # 1 to G # n. The timing controller 11 controls the operation of the gate driver 13 to scan the n gate groups G # 1 to G # n in n sub-frames SF1 to SFn, The scan order of the gate groups G # 1 to G # n is controlled in a zigzag manner. Such a zigzag scan drive has a flicker prevention effect when applied to a double rate driving (DRD) panel structure as shown in FIG. When the zigzag scan drive is applied to the DRD type panel structure, an interlace effect occurs not only in the vertical direction but also in the horizontal direction.

타이밍 콘트롤러(11)는 게이트 드라이버(13)의 동작을 제어하여 n개의 게이트 그룹들을 n개의 서브 프레임들에 분산시켜 스캔함으로써 게이트라인 1개를 스캔하는 데 소요되는 1 게이트 타임을 n 수평기간으로 늘린다. 게이트 그룹들을 스캔하기 위한 게이트펄스는, 게이트 하이전압과 게이트 로우전압 사이에서 스윙되되, 상기 타이밍 콘트롤러(11)에 의한 GPM에 의해 1 게이트 타임 중 최초 1 수평기간 동안 상기 게이트 하이전압으로 유지되고, 상기 1 게이트 타임 중 상기 최초 1 수평기간을 제외한 나머지 (n-1) 수평기간 내에서 상기 게이트 하이전압에서 상기 게이트 로우전압을 향하여 낮아지는 특징을 갖는다. GPM이 지그재그 스캔 구동과 함께 DRD 방식의 패널 구조에 적용되면 플리커 방지 효과가 극대화될 수 있다.The timing controller 11 controls the operation of the gate driver 13 so that the n gate groups are dispersed in n subframes and scanned to increase one gate time required for scanning one gate line to n horizontal periods . The gate pulse for scanning the gate groups is swung between the gate high voltage and the gate low voltage and is maintained at the gate high voltage for the first one horizontal period of one gate time by the GPM by the timing controller 11, And is lowered from the gate high voltage to the gate low voltage within the remaining (n-1) horizontal periods except for the first one horizontal period during the one gate time. When the GPM is applied to the DRD type panel structure together with the zigzag scan driving, the flicker prevention effect can be maximized.

소스 드라이버(12)는 쉬프트 레지스터, 래치 어레이, 디지털-아날로그 변환기, 출력회로 등을 포함한다. 소스 드라이버(12)는 소스 타이밍 제어신호에 따라 디지털 비디오 데이터(RGB)를 래치한 후, 래치된 데이터를 아날로그 정극성/부극성 감마보상전압으로 변환하여 소정 주기로 극성이 반전되는 데이터전압들을 다수의 출력 채널들을 통해 데이터라인들(15)에 공급한다. The source driver 12 includes a shift register, a latch array, a digital-analog converter, an output circuit, and the like. The source driver 12 latches the digital video data RGB according to the source timing control signal and then converts the latched data into an analog positive / negative gamma compensation voltage to convert the data voltages whose polarities are reversed in a predetermined cycle to a plurality of To the data lines 15 through the output channels.

게이트 드라이버(13)는 쉬프트 레지스터와 레벨 쉬프터를 이용하여 게이트 타이밍 제어신호들에 따라 게이트펄스를 게이트라인들(16)에 전술한 지그 재그 스캔 및 인터레이스 스킵 구동 방식으로 공급한다. 게이트 드라이버(13)의 쉬프트 레지스터는 GIP(Gate-driver In Panel) 방식에 따라 하부 유리기판상에 직접 형성될 수 있다. The gate driver 13 supplies gate pulses to the gate lines 16 in accordance with the gate timing control signals using the shift register and the level shifter in the above-described jiggag scan and interlace skip driving method. The shift register of the gate driver 13 may be formed directly on the lower glass substrate according to a gate-driver in panel (GIP) scheme.

도 6은 본 발명이 적용되는 DRD 방식의 패널 구조의 일 예를 보여준다.FIG. 6 shows an example of a DRD type panel structure to which the present invention is applied.

도 6을 참조하면, DRD 방식의 표시패널은 2개의 게이트라인들(G1,G2)에 의해 선택적으로 구동되는 기수번째 수평 화소 라인(HOL)에 배치된 화소들과, 2개의 게이트라인들(G3,G4)에 의해 선택적으로 구동되는 우수번째 수평 화소 라인(HEL)에 배치된 화소들을 포함한다. 기수번째 수평 화소 라인(HOL)에 배치된 화소들은 2개씩 짝을 지어 1개의 데이터라인을 공유한다. 마찬가지로, 우수번째 수평 화소 라인(HEL)에 배치된 화소들은 2개씩 짝을 지어 1개의 데이터라인을 공유한다.Referring to FIG. 6, the display panel of the DRD scheme includes pixels arranged in a odd-numbered horizontal pixel line (HOL) selectively driven by two gate lines G1 and G2, and two gate lines G3 , And G4, which are selectively driven by the odd-numbered horizontal pixel lines (HEL). Pixels arranged in the odd-numbered horizontal pixel line (HOL) are paired with each other and share one data line. Similarly, the pixels arranged in the even-numbered horizontal pixel line (HEL) share one data line in pairs.

기수번째 수평 화소 라인(HOL)에서 수평으로 이웃한 4개의 화소들(P1,P2,P3,P4)과 우수번째 수평 화소 라인(HEL)에서 수평으로 이웃한 4개의 화소들(P5,P6,P7,P8)의 접속 구조를 살펴보면 다음과 같다.Four pixels P5, P6 and P7 adjacent horizontally in the odd-numbered horizontal pixel line HOL and four pixels P5, P6 and P7 horizontally adjacent in the odd-numbered horizontal pixel line HEL, , P8) will be described as follows.

상기 화소들(P1~P8)에 선택적으로 접속되는 데이터라인들은, 제2 데이터라인(D2)을 사이에 두고 좌우에 배치된 제1 데이터라인(D1)과 제3 데이터라인(D3)을 포함한다. 상기 화소들(P1~P8)에 선택적으로 접속되는 게이트 그룹들은, 제1 게이트라인(G1)을 포함한 제1 게이트 그룹과, 상기 제1 게이트라인(G1) 아래의 제2 게이트라인(G2)을 포함한 제2 게이트 그룹과, 상기 제2 게이트라인(G2) 아래의 제3 게이트라인을 포함한 제3 게이트 그룹과, 상기 제3 게이트라인(G3) 아래의 제4 게이트라인을 포함한 제4 게이트 그룹을 포함한다.The data lines selectively connected to the pixels P1 to P8 include a first data line D1 and a third data line D3 disposed on the left and right sides of the second data line D2 . The gate groups selectively connected to the pixels P1 to P8 are connected to a first gate group including the first gate line G1 and a second gate line G2 below the first gate line G1 A third gate group including a third gate line below the second gate line G2 and a fourth gate group including a fourth gate line below the third gate line G3, .

기수번째 수평 화소 라인(HOL)에는 수평으로 이웃한 제1 내지 제4 화소(P1,P2,P3,P4)가 배치되고, 우수번째 수평 화소 라인(HEL)에는 수평으로 이웃한 제5 내지 제8 화소(P5,P6,P7,P8)가 배치된다.The first through fourth pixels P1, P2, P3 and P4 horizontally adjacent to the odd-numbered horizontal pixel line HOL are arranged in the odd-numbered horizontal pixel line HOL. The fifth through eighth Pixels P5, P6, P7, and P8 are arranged.

구체적으로, 제1 화소(P1)는 TFT를 통해 제1 데이터라인(D1)과 제2 게이트라인(G2)에 접속되고, 제2 화소(P2)는 제1 화소(P1)의 우측에 배치되며 TFT를 통해 제2 데이터라인(D2)과 제1 게이트라인(G1)에 접속되고, 제3 화소(P3)는 제2 화소(P2)의 우측에 배치되며 TFT를 통해 제3 데이터라인(D3)과 제1 게이트라인(G1)에 접속되고, 제4 화소(P4)는 제3 화소(P3)의 우측에 배치되며 TFT를 통해 제2 데이터라인(D2)과 제2 게이트라인(G2)에 접속된다.Specifically, the first pixel P1 is connected to the first data line D1 and the second gate line G2 via the TFT, the second pixel P2 is disposed to the right of the first pixel P1 The third pixel P3 is disposed on the right side of the second pixel P2 and the third data line D3 is connected to the second data line D2 through the TFT, And the fourth pixel P4 is disposed on the right side of the third pixel P3 and connected to the second data line D2 and the second gate line G2 through the TFT do.

그리고, 제5 화소(P5)는 제1 화소(P1)의 하측에 배치되며 TFT를 통해 제2 데이터라인(D2)과 제3 게이트라인(G2)에 접속되고, 제6 화소(P6)는 제2 화소(P2)의 하측과 제5 화소(P5)의 우측에 배치되며 TFT를 통해 제1 데이터라인(D1)과 제4 게이트라인(G4)에 접속되고, 제7 화소(P7)는 제3 화소(P3)의 하측과 제6 화소(P6)의 우측에 배치되며 TFT를 통해 제2 데이터라인(D2)과 제4 게이트라인(G4)에 접속되고, 제8 화소(P8)는 제4 화소(P4)의 하측과 제7 화소(P7)의 우측에 배치되며 TFT를 통해 제3 데이터라인(D3)과 제3 게이트라인(G3)에 접속된다.The fifth pixel P5 is disposed on the lower side of the first pixel P1 and is connected to the second data line D2 and the third gate line G2 through the TFT, And the seventh pixel P7 is connected to the first data line D1 and the fourth gate line G4 via the TFTs and the seventh pixel P7 is connected to the third And is connected to the second data line D2 and the fourth gate line G4 via the TFT and the eighth pixel P8 is connected to the fourth pixel And is connected to the third data line D3 and the third gate line G3 via the TFTs.

도 7 및 도 8은 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용되는 일 예를 보여준다. 도 9는 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용될 때 라인별 휘도 편차가 분산되는 효과를 종래와 비교하여 보여준다.7 and 8 show an example in which the zigzag scan drive is applied to the panel structure of the DRD scheme. FIG. 9 shows the effect of dispersing the luminance deviation per line when the zigzag scan drive is applied to the panel structure of the DRD scheme, compared with the conventional one.

도 7 및 도 8을 참조하면, 본 발명의 일 예에서는 1 프레임을 4개의 서브 프레임들(SF1~SF4)로 시분할함과 아울러 게이트라인들(16)을 4개의 게이트 그룹들(G#1~G#4)로 그룹핑한다. 본 발명은 제1 내지 제4 게이트 그룹(G#1~G#4)을 선택적으로 제1 내지 제4 서브 프레임(SF1~SF4)에 분산시켜 스캔하되, 게이트 그룹들(G#1~G#4)에 대한 스캔 순서를 지그 재그 형태로 제어한다. 여기서, 제1 게이트 그룹(G#1)은 4m+1(m은 0과 양의 정수)번째 배치된 게이트라인들(G1,G5,G9,...)을 포함하고, 제2 게이트 그룹(G#2)은 4m+2 번째 배치된 게이트라인들(G2,G6,G10,...)을 포함하며, 제3 게이트 그룹(G#3)은 4m+3 번째 배치된 게이트라인들(G3,G7,G11,...)을 포함하고, 제4 게이트 그룹(G#4)은 4m+4 번째 배치된 게이트라인들(G4,G8,G12,...)을 포함한다.7 and 8, in one example of the present invention, one frame is time-divided into four subframes SF1 to SF4, and the gate lines 16 are divided into four gate groups G # G # 4). The present invention is characterized in that the first to fourth gate groups G # 1 to G # 4 are selectively dispersed in the first to fourth sub-frames SF1 to SF4 to scan the gate groups G # 4) is controlled in a zigzag manner. Here, the first gate group G # 1 includes the gate lines G1, G5, G9, ... arranged at 4m + 1 (m is a positive integer) G2 includes 4m + 2th arranged gate lines G2, G6, G10, ..., and the third gate group G # 3 includes 4m + 3th arranged gate lines G3 , G7, G11, ..., and the fourth gate group G # 4 includes gate lines G4, G8, G12, ... arranged at 4m + 4th.

본 발명의 게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어하에, 제1 게이트 그룹(G#1)에 속하는 게이트라인들을 제1 서브 프레임(SF1)에서 순차 스캔한 후, 제3 게이트 그룹(G#3)에 속하는 게이트라인들을 제2 서브 프레임(SF2)에서 순차 스캔한 다음, 제2 게이트 그룹(G#2)에 속하는 게이트라인들을 제3 서브 프레임(SF3)에서 순차 스캔한 후, 제4 게이트 그룹(G#4)에 속하는 게이트라인들을 제4 서브 프레임(SF4)에서 순차 스캔함으로써, 지그 재그 스캔을 구현한다.The gate driver 13 of the present invention sequentially scans the gate lines belonging to the first gate group G # 1 in the first sub-frame SF1 under the control of the timing controller 11, The gate lines belonging to the second gate group G # 2 are sequentially scanned in the third sub-frame SF3 and the gate lines belonging to the second gate group G # And the gate lines belonging to the fourth gate group G # 4 are sequentially scanned in the fourth sub-frame SF4 to implement the jig jag scan.

이러한 지그 재그 스캔에 의해, 도 8과 같이 제1 서브 프레임(SF1)에서 기수번째 수평 화소 라인에 배치되어 제1 게이트 그룹(G#1)에 연결된 화소들이 스캔되고, 제2 서브 프레임(SF2)에서 우수번째 수평 화소 라인에 배치되어 제3 게이트 그룹(G#3)에 연결된 화소들이 스캔되며, 제3 서브 프레임(SF3)에서 기수번째 수평 화소 라인에 배치되어 제2 게이트 그룹(G#2)에 연결된 화소들이 스캔되고, 제4 서브 프레임(SF4)에서 우수번째 수평 화소 라인에 배치되어 제4 게이트 그룹(G#4)에 연결된 화소들이 스캔됨으로써, 수직 방향뿐만 아니라 수평 방향으로도 인터레이스 효과가 생긴다. 8, the pixels connected to the first gate group G # 1 are scanned and arranged in the odd-numbered horizontal pixel line in the first sub-frame SF1, and the second sub-frame SF2 is scanned, The pixels connected to the third gate group G # 3 are arranged in the odd-numbered horizontal pixel lines in the third sub-frame SF3, And the pixels connected to the fourth gate group G # 4 are scanned in the fourth sub-frame SF4 so that the interlace effect is applied not only in the vertical direction but also in the horizontal direction It happens.

본 발명은 전술한 지그재그 스캔 구동을 통해 도 9에서와 같이 4 라인별로 휘도 편차를 분산시킴으로써 플리커 수준을 낮출 수 있다. 종래 기술에서는 제1 서브 프레임(SF1)에서 모든 게이트라인들을 스캔하여 데이터를 기입하고 나머지 서브 프레임들(SF2~SF4)에서는 기입된 데이터를 홀딩시킴으로써, 제1 서브 프레임(SF1)과 제8 서브 프레임(SF4) 간 휘도 편차가 크게 초래되었다. 반면, 본 발명에서는 DRD 방식으로 구동되는 표시패널을 대상으로 게이트라인들을 4개의 스캔 서브 프레임들에 분산하여 스캔하되, 지그 재그 형태로 스캔 순서를 제어함으로서 4 라인별로 휘도 편차가 분산되고, 그 결과 종래 대비 플리커 수준이 완화된다. The present invention can reduce the flicker level by dispersing the luminance deviation for every four lines through the above-described zigzag scan driving. In the prior art, all the gate lines are scanned in the first sub-frame SF1 to write data, and the data written in the remaining sub-frames SF2 to SF4 are held, thereby forming the first sub-frame SF1 and the eighth sub- (SF4). On the other hand, according to the present invention, the gate lines are dispersed in four scan subframes for a display panel driven by a DRD method, and the scan order is controlled in the form of a jig jig, so that the luminance deviation is dispersed for every four lines, Flicker level is eased compared to the conventional one.

도 10 및 도 11은 지그재그 스캔 구동이 DRD 방식의 패널 구조에 적용되는 다른 예를 보여준다. 10 and 11 show another example in which the zigzag scan drive is applied to the panel structure of the DRD scheme.

도 10 및 도 11을 참조하면, 본 발명의 다른 예에서도 1 프레임을 4개의 서브 프레임들(SF1~SF4)로 시분할함과 아울러 게이트라인들(16)을 4개의 게이트 그룹들(G#1~G#4)로 그룹핑한다. 또한, 본 발명의 다른 예는 제1 내지 제4 게이트 그룹(G#1~G#4)을 선택적으로 제1 내지 제4 서브 프레임(SF1~SF4)에 분산시켜 스캔하되, 게이트 그룹들(G#1~G#4)에 대한 스캔 순서를 지그 재그 형태로 제어한다. 여기서, 제1 게이트 그룹(G#1)은 4m+1(m은 0과 양의 정수)번째 배치된 게이트라인들(G1,G5,G9,...)을 포함하고, 제2 게이트 그룹(G#2)은 4m+2 번째 배치된 게이트라인들(G2,G6,G10,...)을 포함하며, 제3 게이트 그룹(G#3)은 4m+3 번째 배치된 게이트라인들(G3,G7,G11,...)을 포함하고, 제4 게이트 그룹(G#4)은 4m+4 번째 배치된 게이트라인들(G4,G8,G12,...)을 포함한다.10 and 11, in another example of the present invention, one frame is time-divided into four subframes SF1 to SF4, and the gate lines 16 are divided into four gate groups G # G # 4). Another example of the present invention is to scan the first to fourth gate groups G # 1 to G # 4 selectively in the first to fourth sub-frames SF1 to SF4, # 1 to G # 4) are controlled in a zigzag manner. Here, the first gate group G # 1 includes the gate lines G1, G5, G9, ... arranged at 4m + 1 (m is a positive integer) G2 includes 4m + 2th arranged gate lines G2, G6, G10, ..., and the third gate group G # 3 includes 4m + 3th arranged gate lines G3 , G7, G11, ..., and the fourth gate group G # 4 includes gate lines G4, G8, G12, ... arranged at 4m + 4th.

본 발명의 게이트 드라이버(13)는 타이밍 콘트롤러(11)의 제어하에, 제2 게이트 그룹(G#2)에 속하는 게이트라인들을 제1 서브 프레임(SF1)에서 순차 스캔한 후, 제3 게이트 그룹(G#3)에 속하는 게이트라인들을 제2 서브 프레임(SF2)에서 순차 스캔한 다음, 제1 게이트 그룹(G#1)에 속하는 게이트라인들을 제3 서브 프레임(SF3)에서 순차 스캔한 후, 제4 게이트 그룹(G#4)에 속하는 게이트라인들을 제4 서브 프레임(SF4)에서 순차 스캔함으로써, 지그 재그 스캔을 구현한다.The gate driver 13 of the present invention sequentially scans the gate lines belonging to the second gate group G # 2 in the first sub-frame SF1 under the control of the timing controller 11, The gate lines belonging to the first gate group G # 1 are sequentially scanned in the third sub-frame SF3 and the gate lines belonging to the first gate group G # And the gate lines belonging to the fourth gate group G # 4 are sequentially scanned in the fourth sub-frame SF4 to implement the jig jag scan.

이러한 지그 재그 스캔에 의해, 도 11과 같이 제1 서브 프레임(SF1)에서 기수번째 수평 화소 라인에 배치되어 제2 게이트 그룹(G#1)에 연결된 화소들이 스캔되고, 제2 서브 프레임(SF2)에서 우수번째 수평 화소 라인에 배치되어 제3 게이트 그룹(G#3)에 연결된 화소들이 스캔되며, 제3 서브 프레임(SF3)에서 기수번째 수평 화소 라인에 배치되어 제1 게이트 그룹(G#1)에 연결된 화소들이 스캔되고, 제4 서브 프레임(SF4)에서 우수번째 수평 화소 라인에 배치되어 제4 게이트 그룹(G#4)에 연결된 화소들이 스캔됨으로써, 수직 방향뿐만 아니라 수평 방향으로도 인터레이스 효과가 생긴다.11, the pixels connected to the second gate group G # 1 are scanned and arranged in the odd-numbered horizontal pixel line in the first sub-frame SF1, the second sub-frame SF2 is scanned, The pixels connected to the third gate group G # 3 arranged in the odd-numbered horizontal pixel line in the first sub-frame SF3 are scanned and the first gate group G # And the pixels connected to the fourth gate group G # 4 are scanned in the fourth sub-frame SF4 so that the interlace effect is applied not only in the vertical direction but also in the horizontal direction It happens.

도 12는 DRD 방식의 패널에 지그재그 스캔 구동과 함께 GPM이 적용된 일 예를 보여준다. 도 13 및 도 14는 GPM 기간과 GPM 기울기를 조정하여 게이트펄스의 폴링 타임을 적절힌 지연시킴으로써 킥백 전압(ΔVp)의 위치별 편차를 완화시킬 수 있는 원리를 설명하기 위한 도면들이다12 shows an example in which a zigzag scan drive and a GPM are applied to a panel of a DRD scheme. FIGS. 13 and 14 are diagrams for explaining the principle by which the position-dependent deviation of the kickback voltage Vp can be alleviated by appropriately delaying the polling time of the gate pulse by adjusting the GPM period and the GPM slope

본 발명은 게이트 드라이버(13)의 동작을 제어하여 n개의 게이트 그룹들을 n개의 서브 프레임들에 분산시켜 스캔함으로써 게이트라인 1개를 스캔하는 데 소요되는 1 게이트 타임을 n 수평기간으로 늘린다. 여기서, n 수평기간은, 1 프레임기간을 상기 게이트라인들의 개수로 나눈 값으로 정의되는 1 수평기간에 상기 n을 곱한 값이다. 전술한 실시 예들에서와 같이 4개의 게이트 그룹들을 4개의 서브 프레임들에 분산 스캔하는 경우, 1 게이트 타임은 4 수평기간으로 늘어난다.The present invention controls the operation of the gate driver 13 to increase the one gate time required to scan one gate line to n horizontal periods by scattering and scanning n gate groups in n subframes. Here, the n horizontal period is a value obtained by multiplying n by one horizontal period defined as a value obtained by dividing one frame period by the number of gate lines. When the four gate groups are distributedly scanned in four subframes as in the above-described embodiments, one gate time is extended to four horizontal periods.

일반적으로 게이트 그룹들을 스캔하기 위한 게이트펄스는 도 9에서와 같이 게이트 하이전압(VGH)과 게이트 로우전압(VGL) 사이에서 스윙되는 구형파 형태를 띤다. 본 발명은 GPM 방식을 통해 게이트펄스의 파형을 도 12에서 보여지는 일 예와 같이 변조함으로써, 플리커 완화 효과를 극대화 시킨다.In general, the gate pulse for scanning the gate groups takes the form of a square wave that swings between the gate high voltage (VGH) and the gate low voltage (VGL) as shown in FIG. The present invention maximizes the flicker mitigation effect by modulating the waveform of the gate pulse through the GPM scheme as in the example shown in FIG.

도 12와 같이, 본 발명은 GPM 방식을 통해 n(예컨대, 4) 수평기간의 1 게이트 타임 중 최초 1 수평기간(1H) 동안에만 게이트펄스를 게이트 하이전압(VGH)으로 유지시키고, 1 게이트 타임 중 최초 1 수평기간(1H)을 제외한 나머지 (n-1) 수평기간(즉, 나머지 3 수평기간(3H)) 내에서 90도보다 작게 미리 정해진 GPM 기울기에 따라 게이트펄스를 게이트 하이전압(VGH)에서 게이트 로우전압(VGL)을 향하여 낮춘다. 여기서, 1 게이트 타임 중 최초 1 수평기간(1H)은 데이터전압의 충전 타임에 해당되며, 나머지 (n-1) 수평기간은 플리커 완화를 위한 GPM 기간으로 이용된다. GPM 기간과 GPM 기울기는 상기 나머지 (n-1) 수평기간 내에서 적절한 크기로 미리 설계될 수 있다.As shown in FIG. 12, in the present invention, a gate pulse is maintained at a gate high voltage (VGH) only during the first one horizontal period (1H) of one gate time of n (for example, 4) A gate pulse is applied to the gate high voltage VGH in accordance with a predetermined GPM slope less than 90 degrees in the remaining (n-1) horizontal periods (i.e., the remaining three horizontal periods 3H) except for the first one horizontal period (1H) To the gate-low voltage (VGL). Here, the first one horizontal period (1H) of one gate time corresponds to the charging time of the data voltage, and the remaining (n-1) horizontal periods are used as the GPM period for flicker relaxation. The GPM duration and the GPM slope may be pre-designed to an appropriate size within the remaining (n-1) horizontal periods.

표시패널에서 킥백 전압(ΔVp)의 위치별 편차는, GPM 기간과 GPM 기울기를 조정하여 게이트펄스의 폴링 타임을 적절힌 지연시킴으로써 완화될 수 있다. 이에 대해 도 13 및 도 14를 이용하여 부연설명하면 다음과 같다.The position-dependent deviation of the kickback voltage (Vp) in the display panel can be mitigated by appropriately delaying the polling time of the gate pulse by adjusting the GPM duration and the GPM slope. This will be described in detail with reference to FIG. 13 and FIG.

킥백 전압(ΔVp)은 TFT가 턴 온 상태에서 턴 오프 상태로 전환되는 시점에서 액정 커패시터의 화소전압이 쉬프트되는 전압량을 지시하는 것으로, 그 값은 TFT의 게이트-소스 간 기생 용량(Cgs)과 함께 게이트-소스간 누설 전류(Igs)의 크기에 비례한다. 킥백 전압(ΔVp)의 크기는 게이트펄스의 폴링 딜레이가 작은 지점(즉, 게이트 드라이버로부터 가까운 지점)에서 커지고, 반대로 게이트펄스의 폴링 딜레이가 큰 지점(즉, 게이트 드라이버로부터 먼 지점)에서 작아진다. 플리커를 경감시키기 위해서는 도 13에서와 같이 TFT의 누설 전류(Igs)를 줄여야 한다.The kickback voltage DELTA Vp indicates the amount of voltage at which the pixel voltage of the liquid crystal capacitor is shifted at the time when the TFT is switched from the turn-on state to the turn-off state, and its value is determined by the gate-source parasitic capacitance Cgs Together with the magnitude of the gate-source leakage current (Igs). The magnitude of the kickback voltage DELTA Vp increases at a point where the poling delay of the gate pulse is small (i.e., a point near the gate driver), and conversely, the poling delay of the gate pulse becomes small at a point where it is large. In order to reduce the flicker, the leakage current (Igs) of the TFT must be reduced as shown in FIG.

게이트-소스간 누설 전류(Igs)와 킥백 전압(ΔVp) 간 관계는 아래의 수학식 1 및 2와 같다.The relationship between the gate-source leakage current (Igs) and the kickback voltage (? Vp) is shown in the following equations (1) and (2).

수학식 1 및 2에서와 같이, 게이트-소스간 누설 전류(Igs)가 작아지면 전하량 변화(ΔQgs)가 감소되고, 그에 따라 킥백 전압(ΔVp)이 작아진다. 본 발명은 게이트-소스간 누설 전류(Igs)를 감소시키기 위해, 도 14와 같이 GPM 기간(dt)과 GPM 기울기(dv/dt)를 조절한다. 도 14에서, GPM 기간(dt)을 늘려 GPM 기울기(dv/dt)를 낮출수록 게이트-소스간 누설 전류(Igs)가 감소되고, 또한 그에 따라 킥백 전압(ΔVp)이 작아지게 됨을 알 수 있다. 킥백 전압(ΔVp)이 줄어들면, 표시패널에서 킥백 전압(ΔVp)의 위치별 편차도 줄어든다.As shown in Equations (1) and (2), as the gate-source leakage current Igs decreases, the charge amount change? Qgs decreases and the kickback voltage? Vp decreases accordingly. The present invention adjusts the GPM duration (dt) and the GPM slope (dv / dt) as shown in Figure 14 to reduce the gate-source leakage current (Igs). 14, it can be seen that as the GPM slope dv / dt is increased by increasing the GPM duration dt, the gate-source leakage current Igs is decreased, and accordingly, the kickback voltage DELTA Vp is decreased. When the kickback voltage (? Vp) is reduced, the positional deviation of the kickback voltage (? Vp) in the display panel is also reduced.

도 15은 GPM 기간과 GPM 기울기를 조정하여 GPM 전압 레벨을 변경함으로써 위치별 공통전압(Vcom) 편차가 완화되는 것을 보여주는 일 실험결과이다. 도 16은 GPM 기간과 GPM 기울기를 조정하여 GPM 전압 레벨을 변경함으로써 위치별 플리커 편차가 완화되는 것을 보여주는 일 실험결과이다. FIG. 15 shows a result of an experiment showing that the deviation of the common voltage (Vcom) according to the position is alleviated by changing the GPM voltage level by adjusting the GPM duration and the GPM gradient. FIG. 16 shows a result of an experiment showing that the flicker deviation by position is alleviated by changing the GPM voltage level by adjusting the GPM duration and the GPM gradient.

도 15 및 도 16에서, "Non-GPM"은 폴링 딜레이가 없는 경우 즉, GPM 기간이 0이고 GPM 기울기가 90도인 경우를 지시한다. 그리고, "4V_GPM"은 "12V_GPM"에 비해 상대적으로 폴링 딜레이를 크게 한 경우이다. 즉, "4V_GPM"은 "12V_GPM"에 비해 GPM 기간을 더 길고 또한 GPM 기울기가 더 작다.15 and 16, "Non-GPM" indicates that there is no polling delay, that is, when the GPM period is 0 and the GPM slope is 90 degrees. And, "4V_GPM" is a case where the polling delay is relatively increased as compared with "12V_GPM". That is, "4V_GPM" has a longer GPM duration and GPM slope is smaller than "12V_GPM".

도 15 및 도 16을 참조하면, "Non-GPM"에 비해 "4V_GPM"과 "12V_GPM"에서 위치별 공통전압(Vcom) 편차와 위치별 플리커 편차가 더 줄어듦을 알 수 있다. 더욱이, GPM 전압 레벨을 감소시켜 게이트펄스의 폴링 딜레이를 더 크게 할수록 위치별로 공통전압(Vcom) 편차와 위치별 플리커 편차가 점점 더 줄어듦을 알 수 있다.
Referring to FIGS. 15 and 16, it can be seen that the common voltage (Vcom) deviation and the flicker deviation by position in "4V_GPM" and "12V_GPM" are further reduced compared to "Non-GPM". Furthermore, it can be seen that as the GPM voltage level is decreased and the polling delay of the gate pulse is made larger, the common voltage (Vcom) deviation and the flicker deviation by position are gradually reduced for each position.

상술한 바와 같이, 본 발명은 n개의 게이트 그룹들을 n개의 서브 프레임들에 분산시켜 스캔하되, 게이트 그룹들의 스캔 순서를 지그 재그 형태로 제어함과 아울러 GPM을 통해 게이트펄스의 폴링 타임을 증가시켜 TFT의 누설 전류 특성에 의한 위치별 킥백 전압 차이를 줄임으로써, 저속 구동 구현시 문제되는 플리커를 효과적으로 억제할 수 있다.As described above, according to the present invention, n gate groups are dispersed in n subframes, and the scanning order of the gate groups is controlled in a zigzag manner, and the polling time of gate pulses is increased through the GPM, It is possible to effectively suppress the flicker that is problematic in implementing low-speed driving.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10 : 액정표시패널 11 : 타이밍 콘트롤러
12 : 소스 드라이버 13 : 게이트 드라이버
15 : 데이터라인들 16 : 게이트라인들10: liquid crystal display panel 11: timing controller
12: Source driver 13: Gate driver
15: Data lines 16: Gate lines

Claims

A display panel in which a plurality of gate lines and a plurality of data lines are crossed and pixels are formed at the intersections;
A source driver for supplying a data voltage to the data lines;
A gate driver for supplying a gate pulse to the gate lines; And
One frame is divided into n sub-frames (n is a positive integer of 4 or more) sub-frames, and the gate lines are grouped into n gate groups, and the operation of the gate driver is controlled, and a timing controller for controlling the scan order of the gate groups in a jig-jag manner by increasing the one-gate time required for scanning one gate line to n horizontal periods by scattering in n subframes;
Wherein a gate pulse for scanning the gate groups is swung between a gate high voltage and a gate low voltage and is maintained at the gate high voltage for the first one horizontal period of the one gate time, Is lowered from the gate high voltage to the gate low voltage according to a predetermined GPM slope in the remaining (n-1) horizontal periods except for the period;
Wherein the n horizontal period is a value obtained by multiplying one horizontal period defined by dividing one frame period by the number of gate lines by n,
Wherein the data lines include a first data line and a third data line disposed on the left and right sides of the second data line,
Wherein the n gate groups include a first gate group including a first gate line, a second gate group including a second gate line below the first gate line, and a third gate line below the second gate line, And a fourth gate group including a fourth gate line below the third gate line,
In the display panel,
First to fourth pixels which are selectively connected to the first gate line and the second gate line and are arranged in an odd horizontal line; And
And fifth to eighth pixels which are selectively connected to the third gate line and the fourth gate line and are arranged in the even horizontal line,
The first pixel is connected to the first data line and the second gate line through a TFT;
The second pixel is disposed on the right side of the first pixel and connected to the second data line and the first gate line through a TFT;
The third pixel is disposed on the right side of the second pixel and connected to the third data line and the first gate line through a TFT;
The fourth pixel is disposed on the right side of the third pixel and connected to the second data line and the second gate line through a TFT;
The fifth pixel is disposed below the first pixel and connected to the second data line and the third gate line via a TFT;
The sixth pixel is disposed on the lower side of the second pixel and on the right side of the fifth pixel and is connected to the first data line and the fourth gate line through a TFT;
The seventh pixel is disposed on the lower side of the third pixel and on the right side of the sixth pixel and is connected to the second data line and the fourth gate line through a TFT;
And the eighth pixel is disposed on the lower side of the fourth pixel and on the right side of the seventh pixel, and is connected to the third data line and the third gate line through a TFT.

delete

The method according to claim 1,
When one frame is composed of the first to fourth sub-frames, and the gate lines are grouped into the first to fourth gate groups,
Wherein the gate driver sequentially scans the first gate group in the first sub frame and then sequentially scans the third gate group in the second sub frame under the control of the timing controller, And sequentially scanning the fourth gate group in the fourth sub-frame after sequentially scanning in the third sub-frame.

The method according to claim 1,
When one frame is composed of the first to fourth sub-frames, and the gate lines are grouped into the first to fourth gate groups,
Wherein the gate driver sequentially scans the second gate group in the first sub frame and then sequentially scans the third gate group in the second sub frame under the control of the timing controller, And sequentially scanning the fourth gate group in the fourth sub-frame after sequentially scanning in the third sub-frame.

A display panel in which a plurality of gate lines and a plurality of data lines are crossed and pixels are formed at each of the intersections, a source driver for supplying a data voltage to the data lines, a gate driver The driving method comprising the steps of:
Time-dividing one frame into n sub-frames (where n is a positive integer equal to or greater than 4) and grouping the gate lines into n gate groups; And
And controlling the operation of the gate driver to variably scan the n gate groups to the n subframes to increase one gate time required for scanning one gate line to n horizontal periods, Controlling a sequence in a zigzag fashion;
Wherein the gate pulse for scanning the gate groups is swung between a gate high voltage and a gate low voltage and is maintained at the gate high voltage for the first one horizontal period of the one gate time, Is lowered from the gate high voltage to the gate low voltage in accordance with a predetermined GPM slope in the remaining (n-1) horizontal periods except for the gate high voltage;
Wherein the n horizontal period is a value obtained by multiplying one horizontal period defined by dividing one frame period by the number of gate lines by n,
The data lines include a first data line and a third data line arranged on the left and right sides of the second data line;
Wherein the n gate groups include a first gate group including a first gate line, a second gate group including a second gate line below the first gate line, and a third gate line below the second gate line, And a fourth gate group including a fourth gate line below the third gate line,
In the display panel,
First to fourth pixels which are selectively connected to the first gate line and the second gate line and are arranged in an odd horizontal line; And
And fifth to eighth pixels which are selectively connected to the third gate line and the fourth gate line and are arranged in the even horizontal line,
The first pixel is connected to the first data line and the second gate line through a TFT;
The second pixel is disposed on the right side of the first pixel and connected to the second data line and the first gate line through a TFT;
The third pixel is disposed on the right side of the second pixel and connected to the third data line and the first gate line through a TFT;
The fourth pixel is disposed on the right side of the third pixel and connected to the second data line and the second gate line through a TFT;
The fifth pixel is disposed below the first pixel and connected to the second data line and the third gate line via a TFT;
The sixth pixel is disposed on the lower side of the second pixel and on the right side of the fifth pixel and is connected to the first data line and the fourth gate line through a TFT;
The seventh pixel is disposed on the lower side of the third pixel and on the right side of the sixth pixel and is connected to the second data line and the fourth gate line through a TFT;
And the eighth pixel is disposed on the lower side of the fourth pixel and on the right side of the seventh pixel and connected to the third data line and the third gate line through a TFT. .

delete

8. The method of claim 7,
When one frame is composed of the first to fourth sub-frames, and the gate lines are grouped into the first to fourth gate groups,
Wherein the step of controlling the scanning order of the gate groups in a zigzag manner comprises sequentially scanning the first gate group in the first sub frame and sequentially scanning the third gate group in the second sub frame, And sequentially scanning the second gate group in the third sub-frame and then sequentially scanning the fourth gate group in the fourth sub-frame.

8. The method of claim 7,
When one frame is composed of the first to fourth sub-frames, and the gate lines are grouped into the first to fourth gate groups,
Wherein the step of controlling the scanning order of the gate groups in the jiggag form comprises sequentially scanning the second gate group in the first sub frame and sequentially scanning the third gate group in the second sub frame, And sequentially scanning the first gate group in the third sub-frame and then sequentially scanning the fourth gate group in the fourth sub-frame.