KR101980358B1 - 태양 전지 - Google Patents

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Abstract

본 발명은 태양 전지에 관한 것이다.
본 발명의 일례에 따른 태양 전지는 반도체 기판; 반도체 기판의 전면에 위치하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하고, 다결정 실리콘 재질을 포함하는 제2 도전형 영역; 반도체 기판의 전면에 위치하고, 제1 도전형 영역과 연결되는 제1 전극; 및 반도체 기판의 후면에 위치하고, 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 제1, 2 전극 각각은 금속 입자와 글래스 프릿을 포함하고, 제2 전극에 함유되는 단위 부피당 글래스 프릿의 함유량은 제1 전극에 함유되는 단위 부피당 글래스 프릿의 함유량보다 작다.

Description

태양 전지{SOLAR CELL}
본 발명은 태양 전지에 관한 것이다.
최근 석유나 석탄과 같은 기존 에너지 자원의 고갈이 예측되면서 이들을 대체할 대체 에너지에 대한 관심이 높아지고 있다. 그 중에서도 태양 전지는 태양 에너지로부터 전기 에너지를 생산하는 전지로서, 에너지 자원이 풍부하고 환경오염에 대한 문제점이 없어 주목 받고 있다.
일반적인 태양 전지는 p형과 n형처럼 서로 다른 도전성 타입(conductive type)의 반도체로 이루어진 기판(substrate) 및 제1 도전형 영역(emitter layer), 그리고 기판과 제1 도전형 영역에 각각 연결된 전극을 구비한다. 이때, 기판과 제1 도전형 영역의 계면에는 p-n 접합이 형성되어 있다.
이러한 태양 전지에 빛이 입사되면 반도체에서 복수의 전자-정공쌍이 생성되고, 생성된 전자-정공쌍은 전자와 정공으로 각각 분리되어 전자와 정공은 n형의 반도체와 p형 반도체쪽으로, 예를 들어 제1 도전형 영역과 기판쪽으로 이동하고, 기판과 제1 도전형 영역과 전기적으로 연결된 전극에 의해 수집되며, 이 전극들을 전선으로 연결하여 전력을 얻는다.
최근에는 이와 같은 태양 전지 중에서 개방 전압(Voc)를 향상시키기 위하여, 태양 전지의 후면에 불순물이 도핑되어 형성되는 도전형 영역과 반도체 기판 사이에 패시베이션층을 형성하는 구조의 태양 전지가 개발 중에 있다.
그러나, 이와 같은 구조의 태양 전지는 도전형 영역의 두께가 종래에 비하여 상당히 얇아, 도전형 영역과 접속되는 후면 전극을 형성할 때에, 후면 전극에 포함된 금속 입자가 도전형 영역과 반도체 기판 사이에 위치하는 패시베이션층을 뚫고 반도체 기판에 단락되어, 태양 전지의 불량을 유발하는 문제점이 있다.
본 발명에 따른 태양 전지는 개방 전압을 향상시키면서 태양 전지의 불량을 줄일 수 있는 구조의 태양 전지를 제공하는데 그 목적이 있다.
본 발명의 일례에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 전면에 위치하고 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 제1 도전형 영역; 반도체 기판의 후면 표면 위에 위치하고, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 도핑된 다결정 실리콘 재질을 포함하는 제2 도전형 영역; 반도체 기판의 전면에 위치하고, 제1 도전형 영역과 연결되는 제1 전극; 및 반도체 기판의 후면에 위치하고, 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 제1, 2 전극 각각은 금속 입자와 글래스 프릿을 포함하고, 제2 전극에 함유되는 단위 부피당 글래스 프릿의 함유량은 제1 전극에 함유되는 단위 부피당 글래스 프릿의 함유량보다 작다.
일례로, 제1 전극에서 단위 부피당 글래스 프릿의 함유량은 6wt% ~ 8wt% 사이이고, 제2 전극에서 단위 부피당 글래스 프릿의 함유량을 2.50wt% ~ 5wt% 사이일 수 있다.
아울러, 제1 전극에 함유되는 단위 부피당 금속 입자의 함유량은 제2 전극에 함유되는 단위 부피당 금속 입자의 함유량보다 클 수 있고, 일례로, 제1 전극에 함유되는 단위 부피당 금속 입자의 함유량은 82wt% ~ 92wt% 사이이고, 제2 전극에 함유되는 단위 부피당 금속 입자의 함유량은 68wt% ~ 73wt% 사이 수 있다.
또한, 제1 도전형 영역의 전면에는 반사 방지막이 더 위치하고, 반도체 기판의 후면과 제2 도전형 영역 사이에는 유전체 재질을 포함하는 제어 패시베이션막이 더 위치하고, 제2 도전형 영역의 후면에는 제어 패시베이션막보다 두꺼운 두께를갖는 후면 패시베이션막이 더 위치하고, 후면 패시베이션막의 두께는 반사 방지막보다 얇을 수 있다.
일례로, 반사 방지막의 두께는 100nm ~ 140nm 사이이고, 후면 패시베이션막의 두께는 반사 방지막의 두께보다 얇은 범위에서 65nm ~ 105nm 사이일 수 있다.
여기서, 제어 패시베이션막의 두께는 후면 패시베이션막의 두께보다 얇고, 일례로, 제어 패시베이션막의 두께는 0.5nm ~ 10nm 사이일 수 있다.
또한, 제2 도전형 영역의 두께는 제1 도전형 영역의 두께보다 얇을 수 있고, 일례로, 제1 도전형 영역의 두께는 300nm ~ 700nm 사이이고, 제2 도전형 영역의 두께는 제1 도전형 영역의 두께보다 낮은 범위에서 290nm ~ 390nm 사이일 수 있다.
아울러, 제2 전극에 포함되는 글래스 프릿은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나일 수 있다.
또한, 제2 전극에 포함되는 글래스 프릿은 텔루륨 산화물(TeO)을 더 포함할 수 있다.
여기서, 텔루륨 산화물(TeO)이 함유된 글래스 프릿의 녹는점은 200℃ ~500℃ 사이일 수 있다.
이와 같은 제2 전극은 제2 도전형 영역과 접하는 계면에 텔루륨 산화물(TeO)이 함유된 글래스 프릿이 위치하는 제1 층과 제1 층 위에 금속 입자와 텔루륨 산화물(TeO)이 함유되지 않은 글래스 프릿이 위치하는 제2 층을 구비할 수 있다.
아울러, 제1 층과 제2 도전형 영역의 계면에는 금속 입자와 제2 도전형 영역의 실리콘이 결합된 결정체(crystallite)가 분포될 수 있다.
또한, 제1 전극에 포함되는 글래스 프릿은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나일 수 있으며, 제1 전극에 포함되는 글래스 프릿 역시 텔루륨 산화물(TeO)을 더 포함할 수 있다.
여기서, 제1 전극에 포함되는 금속 입자는 원형 또는 타원형 형상을 가지는 제1 금속 입자와 장축을 가지며 표면이 울퉁불퉁한 판상 형상을 가지는 제2 금속 입자를 포함하고, 제2 전극에 포함되는 금속 입자는 제1 금속 입자를 포함하고, 제2 금속 입자는 포함하지 않을 수 있다.
여기서, 제1 전극에 포함되는 제2 금속 입자의 장축의 길이는 제1, 2 전극 각각에 포함되는 제1 금속 입자의 크기보다 클 수 있다.
또한, 본 발명의 다른 일례에 따른 태양 전지는 제1 도전성 타입의 불순물을 함유하는 반도체 기판; 반도체 기판의 전면에 위치하고 제1 도전성 타입과 반대인 제 2 도전성 타입의 불순물을 함유하는 제1 도전형 영역; 반도체 기판의 후면 위에 위치하고, 유전체 재질을 포함하는 제어 패시베이션막; 반도체 기판의 후면 표면 위에 위치하고, 제1 도전성 타입의 불순물이 반도체 기판보다 고농도로 도핑된 다결정 실리콘 재질을 포함하는 제2 도전형 영역; 반도체 기판의 전면에 위치하고, 제1 도전형 영역과 연결되는 제1 전극; 및 반도체 기판의 후면에 위치하고, 제2 도전형 영역과 연결되는 제2 전극;을 포함하고, 제1, 2 전극 각각은 금속 입자와 글래스 프릿을 포함하고, 제1 전극의 글래스 프릿은 텔루륨 산화물(TeO)을 포함한다.
본 발명에 따른 태양 전지는 반도체 기판의 후면에 위치하는 제2 전극에 함유된 글래스 프릿의 함유량을 반도체 기판의 전면에 위치하는 제1 전극에 함유된 글래스 프릿의 함유량보다 작게 하여, 열처리 공정을 통하여 제2 전극이 제2 도전형 영역에 접속될 때, 제2 전극이 파이어쓰루(fire through) 되는 깊이를 조절할 수 있다.
이에 따라, 제2 전극의 금속 입자가 제2 도전형 영역과 제어 패시베이션막을 뚫고 반도체 기판에 단락되는 현상을 방지하여, 태양 전지의 개방 전압(Voc)를 높이면서, 제조 공정 중 발생할 수 있는 불량을 방지할 수 있다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지의 일부 사시도이다.
도 2는 도 1에 도시한 태양 전지의 단면을 도시한 단면도이다.
도 3은 제2 전극(150)에 포함된 글래스 프릿(150G) 함유량에 따른 컨텍 저항, 패시베이션 기능(recombination 정도) 및 개방 전압(Voc)의 수준을 실험한 표이다.
도 4는 도 3에서 글래스 프릿(150G)의 함유량이 적정 수준 이상으로 과도한 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
도 5는 도 3에서 글래스 프릿(150G)의 함유량이 적정 수준인 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
도 6은 도 4에서 글래스 프릿(150G)의 함유량이 적정 수준으로 유지되는 상태에서, 글래스 프릿(150G)에 텔루륨 산화물(TeO)이 더 포함된 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
도 7은 본 발명의 제1, 2 전극(140, 150)에 포함되는 금속 입자(M1, M2)에 대해 설명하기 위한 도이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한 어떤 부분이 다른 부분 위에 “전체적”으로 형성되어 있다고 할 때에는 다른 부분의 전체 면(또는 전면)에 형성되어 있는 것뿐만 아니라 가장 자리 일부에는 형성되지 않은 것을 뜻한다.
아울러, 이하에서 금속 입자와 글래스 프릿의 함유량은 특별한 기재가 없는 이상 단위 부피당 함유량을 의미한다.
그러면 첨부한 도면을 참고로 하여 본 발명의 한 실시예에 따른 태양 전지에 대하여 설명한다.
도 1은 본 발명의 제1 실시예에 따른 태양 전지의 일부 사시도이고, 도 2는 도 1에 도시한 태양 전지의 단면을 도시한 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 태양 전지의 일례는 반도체 기판(110), 제1 도전형 영역(120), 반사 방지막(130), 제어 패시베이션막(160), 제2 도전형 영역(170), 후면 패시베이션막(190), 제1 전극(140) 및 제2 전극(150)을 포함한다.
도 1에서는 본 발명에 따른 태양 전지가 반사 방지막(130)을 포함하는 것을 일례로 도시하고 있으나, 본 발명은 이와 다르게 반사 방지막(130)이 생략되는 것도 가능하다. 그러나, 태양 전지의 효율을 고려했을 때, 반사 방지막(130)이 포함되는 것이 더 나은 효율이 발생하므로, 반사 방지막(130)이 포함되는 것을 일례로 설명한다.
반도체 기판(110)은 제 1 도전성 타입 또는 제2 도전성 타입의 불순물이 도핑되는 단결정 실리콘, 다결정 실리콘 중 적어도 어느 하나로 형성될 수 있다. 일례로, 반도체 기판(110)은 단결정 실리콘 웨이퍼로 형성될 수 있다.
여기서, 반도체 기판(110)에 함유된 제 1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물을 포함할 수 있다. 여기서 제 1 도전성 타입의 불순물은 n형 또는 p형 도전성 타입 중 어느 하나일 수 있고, 제2 도전성 타입의 불순물은 제1 도전성 타입의 불순물로 선택된 불순물의 도전성 타입과 반대인 불순물일 수 있다.
일례로, 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형일 수 있고, 이와 다르게, 제1 도전성 타입이 n형인 경우, 제2 도전성 타입은 p형일 수 있다.
이하에서는 제1 도전성 타입이 p형인 경우, 제2 도전성 타입은 n형인 경우를 일례로 설명하고, 반도체 기판(110)에는 제2 도전성 타입의 불순물인 n형 불순물이 함유된 경우를 일례로 설명한다.
반도체 기판(110)이 p형의 도전성 타입을 가질 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 반도체 기판(110)에 도핑(doping)된다. 하지만, 반도체 기판(110)이 n형의 도전성 타입을 가질 경우, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 반도체 기판(110)에 도핑될 수 있다.
이하에서는 이와 같은 반도체 기판(110)의 함유된 불순물이 제2 도전성 타입의 불순물이고, n형인 경우를 일례로 설명한다. 그러나, 반드시 이에 한정되는 것은 아니다.
이러한 반도체 기판(110)의 전면 및 후면에 복수의 텍스쳐링(tecturing) 요철면을 가질 수 있다. 이로 인해 반도체 기판(110)의 전면 위에 위치한 제1 도전형 영역(120) 역시 요철면을 가질 수 있고, 반도체 기판(110)의 후면 위에 위치한 제2 도전형 형역(170) 역시 요철면을 가질 수 있다.
여기서, 텍스쳐링 요철이라 함은 반사광을 줄이기 위해 태양 전지의 표면에 형성된 요철을 의미하고, 일례로, 텍스쳐링 요철은 피라미드 형태를 가질 수 있다.
이로 인해, 반도체 기판(110)의 전면에서 반사되는 빛의 양이 감소하여 반도체 기판(110) 내부로 입사되는 빛의 양이 증가할 수 있다.
제1 도전형 영역(120)은 빛이 입사되는 반도체 기판(110)의 전면에 위치하며, 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물 중 어느 하나의 불순물을 함유할 수 있다.
따라서, 제1 도전형 영역(120)은 n형 도전성 타입의 불순물 또는 p형 도전성 타입의 불순물 중 어느 하나를 함유할 수 있다.
예를 들어, 반도체 기판(110)이 n형 도전성 타입의 불순물을 함유하는 경우, 제1 도전형 영역(120)이 p형의 도전성 타입의 불순물을 함유하여, 반도체 기판(110)과 p-n 접합을 형성할 수 있고, 이와 같은 경우, 제1 도전형 영역(120)은 에미터부로서 역할을 수행할 수 있다.
또는 이와 반대로, 반도체 기판(110)이 n형 도전성 타입의 불순물을 함유하는 경우, 제1 도전형 영역(120)이 n형의 도전성 타입의 불순물을 반도체 기판(110)보다 고농도로 함유하여, 제1 도전형 영역(120)이 전면 전계부로서 역할을 수행할 수 있다.
이와 반대로, 반도체 기판(110)이 p형 도전성 타입의 불순물을 함유하는 경우에도, 제1 도전형 영역(120)은 n형 또는 p형 도전성 타입의 불순물을 함유할 수 있다.제1 도전형 영역(120)이 n형 도전성 타입으로 형성될 경우, 반도체 기판(110)의 전면에 열처리 공정을 통하여, 인(P), 비소(As), 안티몬(Sb) 등과 같이 5가 원소의 불순물이 확산되어, 제1 도전형 영역(120)이 형성될 수 있다.
그러나, 반대로 제1 도전형 영역(120)이 p형 도전성 타입으로 형성될 경우, 붕소(B), 갈륨, 인듐 등과 같은 3가 원소의 불순물이 열처리 공정을 통하여 반도체 기판(110)의 전면에 확산되어 제1 도전형 영역(120)이 형성될 수 있다.
이하에서는 제1 도전형 영역(120)이 반도체 기판에 함유된 불순물과 반대인 도전성 타입의 불순물이 함유되어, 에미터부로 역할을 수행하는 경우를 일례로 설명한다.
이와 같이, 제1 도전형 영역(120)은 반도체 기판(110)의 전면에 p형 또는 n형 도전성 타입의 불순물이 확산되어 형성되므로, 제1 도전형 영역(120)은 반도체 기판(110)과 동일한 단결정 실리콘 또는 다결정 실리콘 재질로 형성될 수 있다.
따라서, 반도체 기판(110)이 단결정 실리콘 웨이퍼로 형성된 경우, 제1 도전형 영역(120) 역시 단결정 실리콘 웨이퍼로 형성되고, 반도체 기판(110)이 다결정 실리콘 웨이퍼로 형성된 경우, 제1 도전형 영역(120) 역시 다결정 실리콘 웨이퍼로 형성될 수 있다.
이와 같은 제1 도전형 영역(120)의 두께는 300nm ~ 700nm 사이로 형성될 수 있다.
반사 방지막(130)은 제1 도전형 영역(120) 위에 위치하며, 알루미늄 산화막(AlOx), 실리콘 질화막(SiNx), 실리콘 산화막(SiOx) 및 실리콘 산화질화막(SiOxNy) 중 적어도 하나로 형성될 수 있고, 단일막으로도 형성이 가능하나, 복수의 막으로도 형성될 수 있다.
이와 같은 반사 방지막(130)은 태양 전지로 입사되는 빛의 반사도를 줄이고 특정한 파장 영역의 선택성을 증가시켜, 태양 전지의 효율을 높인다.
이와 같은 반사 방지막(130)의 두께는 100nm ~ 140nm 사이로 형성될 수 있다.
제1 전극(140)은 제1 도전형 영역(120) 위에 직접 접하여 배치되며, 제1 도전형 영역(120)에 전기적으로 연결될 수 있다.
이와 같은 제1 전극(140)은 도 1에 도시된 바와 같이, 제1 방향(x)으로 길게 뻗은 복수의 제1 핑거 전극(141)과 복수의 제1 핑거 전극(141)과 교차하는 제2 방향(y)으로 길게 뻗어 있고, 복수의 제1 핑거 전극(141)을 서로 연결하는 복수의 제1 버스바 전극(142)을 포함하여 형성될 수 있다.
이와 같은 제1 전극(140)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)이 n 타입인 경우, p 타입의 제1 도전형 영역(120)쪽으로 이동한 전하, 예를 들면, 정공을 수집할 수 있다.
이와 같은 제1 전극(140)은 태양 전지를 서로 연결시키는 인터커넥터(미도시)와 연결되며, 제1 전극(140)에 의해 수집되어 이동하는 전하를 수집하여 외부 장치로 출력한다.
제1 전극(140)은 금속 입자와 글래스 프릿을 포함할 수 있고, 구체적으로, 금속 입자는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있다.
여기서, 금속 입자의 용융점은 글래스 프릿의 용윰점보다 높을 수 있다. 따라서, 제1 전극(140)이 완성된 이후, 금속 입자는 패이스트 상태일 때 가지고 있던 본래의 형상을 유지할 수 있으며, 글래스 프릿은 완전히 용융된 이후 소성되므로, 패이스트 상태일 때의 형상과 전혀 다른 형상을 가질 수 있다.
이와 같은 제1 전극(140)은 제1 도전형 영역(120)의 전면에 반사 방지막(130)이 형성된 상태에서, 제1 전극용 패이스트를 반사 방지막(130) 위에 패터닝하여 형성한 다음, 열처리 공정을 통해, 제1 전극용 패이스트가 반사 방지막(130)을 파이어쓰루(fire-throug)하면서, 반사 방지막(130)을 뚫고 제1 도전형 영역(120)에 전기적으로 접속된 상태로 소성됨으로써, 형성될 수 있다.
제어 패시베이션막(160)은 반도체 기판(110)의 후면 위에 전체적으로 위치하며, 유전체 재질을 포함할 수 있다.
일례로, 제어 패시베이션막(160)은 도 1 및 도 2에 도시된 바와 같이, 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)의 후면에 직접 접촉되어 형성될 수 있다.
아울러, 제어 패시베이션막(160)은 반도체 기판(110)의 후면 가장 자리를 제외한 전체 영역 위에 형성될 수 있다.
이와 같은 제어 패시베이션막(160)은 제2 도전형 영역(170)의 도펀트가 반도체 기판(110)으로 지나치게 확산하는 것을 방지하는 도펀트 제어 역할 또는 확산 배리어로서의 역할을 수행할 수 있으며, 더불어, 반도체 기판(110)의 후면에 대한 패시베이션 기능을 수행할 수 있다.
아울러, 제어 패시베이션막(160)은 도펀트의 확산을 조절할 수 있으며 다수 캐리어를 전달할 수 있는 다양한 물질을 포함할 수 있는데, 일례로, 산화물, 질화물, 반도체, 전도성 고분자 등을 포함할 수 있다.
일 예로, 제어 패시베이션막(160)이 실리콘 산화물을 포함하는 실리콘 산화막일 수 있다. 실리콘 산화막은 패시베이션 특성이 우수하며 캐리어의 전달이 원활한 막이기 때문이다.
또한, 실리콘 산화막은 다양한 공정에 의하여 반도체 기판(110)의 표면에 쉽게 형성될 수 있다.
여기서, 제어 패시베이션막(160)은 증착, 열적 산화, 화학적 산화 등의 다양한 방법에 의하여 형성될 수 있다. 그러나 제어 패시베이션막(160)이 필수적인 구성은 아니다.
또한, 제어 패시베이션막(160)의 두께는 후면 패시베이션막(190)의 두께보다 얇고, 일례로, 0.5nm ~ 10nm 사이로 형성될 수 있다. 이와 같은 제어 패시베이션막(160)은 Oxidation 공정이나 LPCVP 공정 또는 PECVD 증착 공정에 의해 형성될 수 있다.
여기서, 제어 패시베이션막(160)의 두께(T160)를 0.5nm ~ 10nm로 한정하는 것은 터널링 효과를 구현하기 위함다. 아울러, 이와 같은 제어 패시베이션막(160)은 반도체 기판(110)의 후면 표면에 대한 패시베이션 기능도 일부 수행할 수 있다.
다음, 제2 도전형 영역(170)은 반도체 기판(110)의 후면 표면 위에 위치하고, 제1 도전형 영역(120)에 함유된 불순물과 반대인 도전성 타입의 불순물이 함유될 수 있으며, 다결정 실리콘 재질로 형성될 수 있다.
따라서, 제1 도전형 영역(120)이 에미터부로 역할을 수행하는 경우, 제2 도전형 영역(170)은 후면 전계부로서의 역할을 수행할 수 있다.
즉, 이와 같은 제2 도전형 영역(170)은 도 1 및 도 2에 도시된 바와 같이, 제어 패시베이션막(160)의 후면 위에 형성되어, 반도체 기판(110)과 이격될 수 있다.
이와 같은 제2 도전형 영역(170)은 제어 패시베이션막(160) 위에 화학 기상 층착(CVD) 방법으로 증착되어 형성될 수 있으며, (1) 제어 패시베이션막(160) 위에 제1 도전성 타입의 불순물이 함유된 다결정 실리콘 재질이 증착되어 형성되거나, (2) 제어 패시베이션막(160) 위에 제1 도전성 타입의 불순물이 함유된 비정질 실리콘 재질이 증착된 이후, 열처리 공정을 통하여 비정질 실리콘이 다결정 실리콘 재질로 결정화되어 형성될 수 있다.
이에 따라, 제2 도전형 영역(170)이 반도체 기판(110) 내에 형성되지 않고, 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)이 반도체 기판(110)의 후면 위에 형성되되, 반도체 기판(110)과 직접 접촉하지 않고 이격되어, 제어 패시베이션막(160)의 후면 위에 형성된 경우, 태양 전지의 개방 전압(Voc)을 더욱 향상시킬 수 있다.
아울러, 반도체 기판(110) 내에 제2 도전형 영역(170)을 형성하지 않고 반도체 기판(110)의 외부에 제2 도전형 영역(170)을 형성하므로, 제조 공정상 제2 도전형 영역(170)을 형성하는 과정에서, 반도체 기판(110)에 대한 열처리를 최소화할 수 있어, 반도체 기판(110)의 특성이 저하되는 것을 방지할 수 있다. 따라서, 도 1 및 도 2에 도시된 바와 같은 태양 전지는 효율을 더 향상시킬 수 있다.
이와 같은, 이와 같은 제2 도전형 영역(170)의 두께는 제2 도전형 영역(170)의 증착 시간과 제2 도전형 영역(170)의 기능이 충분히 발휘될 수 있는 적절한 두께를 고려하여, 일례로, 제1 도전형 영역(120)의 두께보다 얇은 범위내에서 290nm ~ 390nm 사이 형성될 수 있다.
제2 전극(150)은 제2 도전형 영역(170) 위에 직접 접하여 배치되며, 제2 도전형 영역(170)과 전기적으로 연결될 수 있다.
이와 같은 제2 전극(150)은 도 1 및 도 2에 도시된 바와 같이, 제1 방향(x)으로 길게 뻗은 복수의 제2 핑거 전극(151)과 복수의 제2 핑거 전극(151)과 교차하는 제2 방향(y)으로 길게 뻗어 있고, 복수의 제2 핑거 전극(151)을 서로 연결하는 복수의 제2 버스바 전극(152)을 포함하여 구비될 수 있다.
이와 같은 제2 전극(150)은 태양 전지를 서로 연결시키는 인터커넥터(미도시)와 연결되며, 제2 전극(150)에 의해 수집되어 이동하는 전하를 수집하여 외부 장치로 출력할 수 있다.
제2 전극(150)은 금속 입자와 글래스 프릿을 포함할 수 있고, 구체적으로, 글래스 프릿보다 높은 용융점을 가지는 금속 입자는 니켈(Ni), 구리(Cu), 은(Ag), 알루미늄(Al), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 및 이들의 조합으로 이루어진 군으로부터 선택된 적어도 하나일 수 있다.
이와 같은 제2 전극(150)은 제2 도전형 영역(170)의 후면에 후면 패시베이션막(190)이 형성된 상태에서, 제2 전극용 패이스트를 후면 패시베이션막(190)의 후면 위에 패터닝하여 형성한 다음, 열처리 공정을 통해, 제2 전극용 패이스트가 후면 패시베이션막(190)을 파이어쓰루(fire-throug)하면서, 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170)에 전기적으로 접속된 상태로 소성됨으로써, 형성될 수 있다.
다음, 후면 패시베이션막(190)은 도 1 및 도 2에 도시된 바와 같이, 제2 도전형 영역(170)의 후면 중에서 제2 전극(150)이 형성된 영역을 제외한 전체 영역 위에 위치할 수 있다.
이와 같은 후면 패시베이션막(190)은 유전체 재질로 형성될 수 있으며, 단층 또는 다수의 층으로 형성될 수 있고, 제2 도전형 영역(170)의 극성을 고려하여 특정 고정 전하를 가질 수 있다.
이와 같은 후면 패시베이션막(190)의 재질은 SiCx, SiOx, silicon nitride (SiNx), hydrogenerated SiNx, aluminum oxide (AlOx), silicon oxynitride (SiON) 또는 hydrogenerated SiON 중 적어도 하나로 형성될 수 있다.
이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면을 패시베이션하는 기능을 수행할 수 있다.
이와 같은 후면 패시베이션막(190)은 제2 도전형 영역(170)의 후면 표면에 대한 충분한 패이베이션 기능을 수행하기 위하여, 제어 패시베이션막(160)보다 두꺼운 두께를 가질 수 있으나, 반사 방지막(130)의 두께보다 얇을 수 있다.
따라서, 후면 패시베이션막(190)의 두께는 제어 패시베이션막(160)보다 두껍고 반사 방지막(130)보다 얇은 두께를 갖는 범위에서 일례로, 65nm ~ 105nm 사이로 형성할 수 있다.
지금까지는 제1 도전형 영역(120)이 에미터부로서 역할을 수행하고, 제2 도전형 영역(170)이 후면 전계부로서 역할을 수행하는 경우를 일례로 설명하였다.
그러나, 본 발명은 반드시 이와 같은 구조에만 한정되는 것은 아니고, 전술한 바와 다르게, 반도체 기판(110)이 p형 타입의 불순물을 함유하고, 제1 도전형 영역(120)이 p형 타입의 불순물을 함유하여, 전면 전계부로서 역할을 수행하고, 제2 도전형 영역(170)에 n형 타입의 불순물을 함유하여 후면 에미터부로서 역할을 수행하는 것도 가능하다.
한편, 이와 같은 태양 전지에서 제1, 2 전극(140, 150) 각각은 전술한 금속 입자, 글래스 프릿를 포함할 수 있다.
여기서, 금속 입자는 일례로, 은(Ag)일 수 있으며, 제1, 2 전극(140, 150) 각각의 전도성에 관련되며, 글래스 프릿은 제1, 2 전극(140, 150) 각각이 파이어쓰루(fire through) 되는 깊이와 관련될 수 있다.
아울러, 본원 발명의 제1, 2 전극(140, 150)에 사용되는 글래스 프릿은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나가 이용될 수 있다.
여기서, 본 발명의 제1, 2 전극(140, 150) 각각에 포함되는 금속 입자의 함유량과 글래스 프릿의 함유량은 제1 도전형 영역(120)과 제2 도전형 영역(170)의 재질 및 두께를 고려하여, 각각 다르게 할 수 있다.
일례로, 제1 전극(140)에 함유되는 단위 부피당 금속 입자의 함유량은 제2 전극(150)에 함유되는 단위 부피당 금속 입자의 함유량보다 크게 할 수 있다.
이와 같이, 제1 전극(140)에 함유되는 단위 부피당 금속 입자의 함유량을 상대적으로 크게 하는 것은 제1 전극(140)은 상대적으로 이동 속도가 느린 정공이 수집되고, 보다 많은 양의 태양 빛을 수광하기 위하여, 제1 전극(140)의 선폭을 제2 전극(150)의 선폭보다 작게 할 필요가 있으므로, 제2 전극(150)보다 상대적으로 큰 전도성이 요구될 수 있다.
이를 위해서, 제1 전극(140)에 함유되는 단위 부피당 금속 입자의 함유량은 제2 전극(150)에 함유되는 단위 부피당 금속 입자의 함유량보다 크게 할 수 있다.
일례로, 제1 전극(140)에 함유되는 단위 부피당 금속 입자의 함유량은 82wt% ~ 92wt% 사이로 형성될 수 있으며, 제2 전극(150)에 함유되는 단위 부피당 금속 입자의 함유량은 68wt% ~ 73wt% 사이로 형성될 수 있다.
아울러, 앞선 도 1 및 도 2에서 설명한 바와 같이, 본 발명의 태양 전지 구조에서 제1 도전형 영역(120)은 일례로 반도체 기판(110)과 동일한 단결정 실리콘 기판으로 형성되고, 제2 도전형 영역(170)은 다결정 실리콘 재질로 형성될 수 있으며, 제2 도전형 영역(170)의 두께는 제1 도전형 영역(120)의 두께보다 상대적으로 얇게 형성될 수 있으며, 후면 패시베이션막(190)의 두께는 반사 방지막(130)의 두께보다 얇게 형성될 수 있다.
따라서, 매우 얇거나 상대적으로 얇은 두께를 갖는 제어 패시베이션막(160), 제2 도전형 영역(170) 및 후면 패시베이션막(190) 위에, 제1 전극용 패이스트의 글래스 프릿의 함유량과 동일한 글래스 프릿 함유량을 갖는 제2 전극용 패이스트를 패터닝하여 열처리하면, 열처리 공정 중 제2 전극용 패이스트가 후면 패시베이션막(190)과 제2 도전형 영역(170) 뿐만 아니라 제어 패시베이션막(160)까지 뚫고 반도체 기판(110)과 직접 전기적으로 접속되어 단락될 수 있다.
따라서, 본 발명은 제2 전극(150)에 포함되는 글래스 프릿의 함유량은 제1 전극(140)에 포함되는 글래스 프릿의 함유량과 다르게 할 수 있다.
보다 구체적으로, 본 발명은 제2 전극용 패이스트가 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170) 방향으로 파이어쓰루(fire through) 되는 깊이를 조절하기 위하여, 제2 전극(150)에 함유되는 단위 부피당 글래스 프릿의 함유량을 제1 전극(140)에 함유되는 단위 부피당 글래스 프릿의 함유량보다 작게 할 수 있다.
여기서, 글래스 프릿의 단위 부피당 함유량을 조절하는 것은 글래스 프릿을 이용하여, 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이를 조절할 수 있기 때문이다.
보다 구체적 일례로, 제1 전극(140)에서 단위 부피당 글래스 프릿의 함유량은 6wt% ~ 8wt% 사이인 경우, 제2 전극(150)에서 단위 부피당 글래스 프릿의 함유량을 2.5wt% ~ 5.owt% 사이일 수 있다.
이와 같이, 제2 전극(150)에서 단위 부피당 글래스 프릿의 함유량을 2.5wt% ~ 5.owt% 사이로 형성함으로써, 제2 전극(150)과 제2 도전형 영역(170) 사이의 컨텍 저항을 충분히 낮은 수준으로 유지할 수 있으며, 제2 전극(150)이 후면 패시베이션막(190)과 제2 도전형 영역(170) 뿐만 아니라 제어 패시베이션막(160)까지 뚫고 반도체 기판(110)과 단락되는 것을 방지하면서, 제2 전극(150)에 함유된 금속 입자에 의해, 반도체 기판(110)의 후면에서 발생할 수 있는 재결합(recombination)을 방지하여, 제어 패시베이션막(160)에 의한 패시베이션 기능이 충분히 수행되도록 할 수 있으며, 더불어, 제어 패시베이션막(160)의 손상을 방지하여, 태양 전지의 개방 전압(Voc)을 양호한 수준으로 향상시킬 수 있다.
이하에서는 다음의 도 3, 4, 5를 참조하여, 제2 전극(150)의 글래스 프릿(150G) 함유량에 따른 효과를 보다 구체적으로 설명한다.
도 3은 제2 전극(150)에 포함된 글래스 프릿(150G) 함유량에 따른 컨텍 저항, 패시베이션 기능(recombination 정도) 및 개방 전압(Voc)의 수준을 실험한 표이다.
아울러, 도 4는 도 3에서 글래스 프릿(150G)의 함유량이 적정 수준 이상으로 과도한 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
그리고, 도 5는 도 3에서 글래스 프릿(150G)의 함유량이 적정 수준인 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
도 3에 기재된 표에 기재된 제2 전극(150)의 글래스 플릿의 함유량은 단위 부피당 함유량으로, 제2 전극용 패이스트에 포함된 글래스 프릿(150G)의 단위 부피당 함유량과 조금 다들 수 있다.
이는, 열처리 공정 전의 제2 전극용 패이스트는 금속 입자(150M) 및 글래스 프릿(150G) 이외에 레진 재질의 바인더(binder) 및 용해제(solvent)를 더 포함할 수 있고, 이와 같은 바인더(binder) 및 용해제(solvent)는 열처리 공정 중에 대부분이 산화되거나 증발될 수 있기 때문이다.
이에 따라, 열처리 공정 이후의 제2 전극(150)에는 도 4 및 도 5에 도시된 바와 같이, 금속 입자(150M)와 글래스 프릿(150G)이 존재할 수 있다.
따라서, 제2 전극용 패이스트의 글래스 프릿(150G)의 함유량과 열처리 공정 이후 소성된 제2 전극(150)의 글래스 프릿(150G)의 함유량은 차이가 날 수 있고, 일례로, 글래스 프릿(150G)의 함유량은 제2 전극(150) 소성전보다 대략 0.5wt% ~ 1.0wt% 정도 증가할 수 있다.
아울러, 도 3의 표에 기재된 제2 전극(150)의 글래스 프릿(150G)의 함유량은 열처리 공정 이후의 제2 전극(150)이 소성된 상태에서의 함유량이고, 열처리 공정 이전에 제2 전극용 패이스트에 포함되는 글래스 프릿(150G)의 적정 수준 함유량은 2.0wt% ~ 4.owt% 사이이고, 이와 같은 수치 범위는, 도 3의 표에 기재된 적정 수준 함유량인 2.5wt% ~ 5.owt%의 수치 범위에 대응될 수 있다.
본 발명은 태양 전지 구조에 대한 것이므로, 이하에서는 열처리 공정 이후 소성된 제2 전극(150)의 글래스 프릿(150G)의 함유량을 기준으로 설명한다.
아울러, 도 3의 표에서 컨텍 저항은 제2 전극(150)과 제2 도전형 영역(170) 사이의 저항을 의미한다. 따라서, 컨텍 저항이 나쁘다는 의미는 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이가 너무 얇아, 제2 전극(150)이 후면 패시베이션막(190)을 뚫지 못하여, 제2 전극(150)과 제2 도전형 영역(170) 사이가 제대로 전기적으로 접속되지 않은 경우를 의미하고, 좋다는 의미는 전기적 접속이 제대로 이루어진 경우를 의미한다.
또한, 패시베이션 기능(recombination 정도)은 제어 패시베이션막(160)의 패시베이션 기능을 의미한다. 따라서, 패시베이션 기능이 좋다는 의미는 제어 패시베이션막(160)이 손상되지 않는 것을 의미하고, 패시베이션 기능이 나쁘다는 의미는 제2 전극(150)에 의해 제어 패시베이션막(160)이 손상되어, 제2 전극(150)의 금속 입자(150M)에 의해 반도체 기판(110)의 후면에서 재결합(recombination)이 발생하고 있는 경우를 의미한다.
또한, 개방 전압(Voc)이 좋다는 의미는 제2 도전형 영역(170)가 제어 패시베이션막(160)에 의해 반도체 기판(110)과 이격되어 태양 전지가 양호한 수준의 개방 전압을 발생시키는 경우를 의미하고, 개방 전압이 나쁘다는 의미는 제2 전극(150)이 제2 도전형 영역(170) 내부로 깊숙히 침투하면서 제어 패시베이션막(160)이 손상되어, 제2 전극(150)과 반도체 기판(110)이 단락된 경우를 의미한다.
도 3에 기재된 표와 같이, 제2 전극(150)에 함유된 단위 부피당 함유량이 2.5wt% 미만인 경우, 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이가 너무 얇아, 제2 전극(150)이 제2 도전형 영역(170)에 제대로 접속되지 않은 것을 알 수 있다.
아울러, 제2 전극(150)에 함유된 단위 부피당 함유량이 5.0wt%를 초과하는 경우, 도 4와 같이, 제2 전극(150)이 제2 도전형 영역(170) 뿐만 아니라 제어 패시베이션막(160)까지 뚫고 반도체 기판(110)과 단락됨으로써, 제어 패시베이션막(160)의 기능이 손상되고, 개방 전압(Voc) 역시 나빠지는 것을 확인할 수 있다.
참고로, 도 4에서 150M은 제2 전극(150)에 함유된 금속 입자(150M)를 의미하고, 150G는 제2 전극(150)에 함유된 글래스 프릿(150G)을 의미한다.
아울러, 제2 전극(150)에 함유된 단위 부피당 함유량이 2.5wt% ~ 5.0wt% 사이의 적정 수준을 유지하는 경우, 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이가 적절하여, 이로 인하여, 컨텍 저항, 패시베이션 기능 및 개방 전압이 모두 매우 양호한 수준으로 유지되는 것을 확인할 수 있다.
아울러, 제2 전극(150)에 함유된 단위 부피당 함유량이 2.5wt% ~ 5.0wt% 사이의 적정 수준을 유지하는 경우, 도 5와 같이, 제2 전극(150)이 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170) 내부로 적정 깊이로 침투하게 되고, 이때에, 제2 전극(150)과 제2 도전형 영역(170) 사이의 계면에는 제2 전극(150)의 금속 입자(150M)와 제2 도전형 영역(170)의 실리콘이 결합한 합금(alloy) 내지 결정체(crystallite)[이하에서는 ‘결정체’라고 함]가 형성될 수 있다.
이와 같은 금속 입자(150M)-실리콘 결정체(153)는 제2 전극(150)과 제2 도전형 영역(170) 사이 컨텍 저항을 더욱 낮출 수 있다.
지금까지는 제2 전극(150)이 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170) 내부로 파이어쓰루(fire through) 되는 깊이를 조절하기 위래서, 제2 전극(150)에 포함되는 글래스 프릿(150G)의 단위 부피당 함유량의 수치에 대해서 설명하였다.
이하에서는 제2 전극(150)이 후면 패시베이션막(190)을 뚫고 제2 도전형 영역(170) 방향으로 적절하게 파이어쓰루(fire through)하되, 제2 전극(150)이 제2 도전형 영역(170)의 표면에 최적의 수준으로 접속되도록 하기 위하여, 글래스 프릿(150G)에 텔루륨 산화물(TeO)이 더 포함되는 경우에 대해 설명한다.
도 6은 도 3 및 도 4에서 글래스 프릿(150G)의 함유량이 적정 수준으로 유지되는 상태에서, 글래스 프릿(150G)에 텔루륨 산화물(TeO)이 더 포함된 경우, 태양 전지에서 반도체 기판(110), 제어 패시베이션막(160), 제2 도전형 영역(170) 및 제2 전극(150)이 포함된 일부분을 확대 도시한 단면도이다.
본 발명에 따른 제2 전극(150)은 전술한 바와 같이, 글래스 프릿(150G)의 단위 부피당 함유량이 2.5wt% ~ 5.0wt% 사이를 가지면서, 글래스 프릿(150G)이 PbO 계열 또는 BiO 계열 중 적어도 어느 하나와 텔루륨 산화물(TeO)을 더 포함할 수 있다.
이와 같이, 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)은 상대적으로 녹는점이 더 낮아질 수 있으며, 일례로, 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)의 녹는점은 200℃ ~500℃ 사이로 형성될 수 있다.
이에 따라, 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)은 열처리 공정 제2 전극용 패이스트가 파이어쓰루(fire through)하면서 후면 패시베이션막(190)을 식각할 때에, 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)이 먼저 용융될 수 있다.
이때, 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)이 제2 도전형 영역(170)의 표면에 먼저 넓게 위치하여 층을 형성할 수 있고, 이후에 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)이 위치하는 층 위에 금속 입자(150M)와 텔루륨 산화물(TeO)이 함유되지 않은 글래스 프릿(150G)이 위치할 수 있다.
이에 따라, 제2 전극(150)은 도 6에 도시된 바와 같이, 제2 도전형 영역(170)와 접하는 계면에 텔루륨 산화물(TeO)이 함유된 글래스 프릿(150G)이 위치하는 제1 층(L1)과 제1 층(L1) 위에 금속 입자(150M)와 텔루륨 산화물(TeO)이 함유되지 않은 글래스 프릿(150G)이 위치하는 제2 층(L2)을 포함하여 형성될 수 있다.
아울러, 제1 층(L1)과 제2 도전형 영역(170)의 계면에는 금속 입자(150M)와 제2 도전형 영역(170)의 실리콘이 결합된 결정체(153)가 분포될 수 있다.
이에 따라, 제2 전극(150)과 제2 도전형 영역(170) 사이의 컨텍 저항을 보다 더 향상시키면서, 개방 전압(Voc)를 더욱 향상시킬 수 있고, 더불어, 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이를 더욱 용이하게 조절할 수 있어, 공정 마진을 보다 향상시킬 수 있다.
지금까지는 제2 전극용 패이스트가 파이어쓰루(fire through) 되는 깊이가 양호한 수준으로 조절될 수 있는 제2 전극(150)의 재질과 함유량의 수치에 대해서 설명하였다.
그러나, 텔루륨 산화물(TeO)을 포함하는 글래스 프릿(150G)이 제2 전극(150)에만 한정하여 적용되는 것은 아니고, 제1 전극(140)에도 적용이 가능하다.
일례로, 제1 전극(140)에 포함되는 글래스 프릿(150G)은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나를 포함하여 형성될 수 있으며, 이와 같은 제1 전극(140)의 글래스 프릿(150G)은 텔루륨 산화물(TeO)을 더 포함하여 형성될 수 있다.
지금까지는 본 발명에서 제1, 2 전극(140, 150)에 포함되는 글래스 프릿에 대해서만 주로 설명하였으나, 이하에서는 제1, 2 전극(140, 150)에 포함되는 금속 입자에 대해 보다 구체적으로 설명한다.
도 7은 본 발명의 제1, 2 전극(140, 150)에 포함되는 금속 입자(M1, M2)에 대해 설명하기 위한 도이다.
이하의 도 7에서는 제1, 2 전극(140, 150)에 포함되는 금속 입자(M1, M2)에 대해서만 도시하고, 이전의 도 5 내지 도 7에서 설명한 글래스 프릿에 대한 도시는 설명의 편의상 생략하였다.
도 7에 도시된 바와 같이, 제1, 2 전극(140, 150)에는 금속 입자(M1, M2)가 포함될 수 있다.
보다 구체적으로, 제1 전극(140)에 포함되는 금속 입자는 원형 또는 타원형 형상을 가지는 구(sphere) 형태의 제1 금속 입자(M1)와 장축을 가지며 표면이 울퉁불퉁한 판상 형상을 가지는 플레이크(flake) 형태의 제2 금속 입자(M2)를 포함하고, 제2 전극(150)은 제1 금속 입자(M1)를 포함하고, 제2 금속 입자(M2)는 포함하지 않을 수 있다.
일례로, 도 7에 도시된 바와 같이, 제1 전극(140) 중 제1 핑거 전극(141)은 제1 금속 입자(M1)를 포함하고, 제1 버스바 전극(142)은 제1 금속 입자(M1)와 제2 금속 입자(M2)를 포함하여 형성될 수 있다.
아울러, 제2 전극(150)의 제2 핑거 전극(151)과 제2 버스바 전극(152)은 제1 금속 입자(M1)를 포함하고, 제2 금속 입자(M2)를 포함하지 않을 수 있다.
여기서, 제1 전극(140)에 포함되는 제2 금속 입자(M2)의 장축의 길이는 제1, 2 전극(140, 150) 각각에 포함되는 제1 금속 입자(M1)의 크기보다 클 수 있다.
일례로, 제1 금속 입자(M1)의 직경은 200nm ~ 2.5um 사이일 수 있으며, 보다 바람직하게는 300nm ~ 2.0um 사이일 수 있다. 아울러, 제2 금속 입자(M2)는 3um ~ 6um 사이일 수 있다.
이에 따라, 제1 전극(140)은 제2 전극(150)보다 더 부피가 큰 금속 입자(M2)를 포함할 수 있다.
이와 같이, 제1 전극(140)에 상대적으로 큰 크기를 갖는 제2 금속 입자(M2)가 포함되도록 하여, 소성을 위한 열처리 공정시, 금속 입자의 반응성을 보다 향상시킬 수 있으며, 상대적으로 더 낮은 온도에서 전극을 보다 쉽게 소성시킬 수 있고, 더불어, 제1 전극(140)의 전기적 특성(예를 들어, 저항)도 보다 더 향상시킬 수 있다.
이와 같은 제1 전극(140)은 제1 전극(140)용 패이스트를 2번의 인쇄 공정을 통하여 형성될 수 있으며, 제2 전극(150)은 한번의 인쇄 공정을 통하여 형성될 수 있다.
보다 구체적으로, 제1 전극(140)은 1차 인쇄 공정에서 제1, 2 금속 입자(M1, M2)를 포함하는 제1 버스바용 패이스트를 반도체 기판(110)의 전면에 제2 방향으로 길게 인쇄한 후 건조하고, 2차 인쇄 공정에서 제1 금속 입자(M1)를 포함하는 제1 핑거용 패이스트를 제1 방향으로 인쇄한 후 건조한 후, 열처리 공정을 통해, 형성될 수 있다.
제2 전극(150)은 제1 금속 입자(M1)를 포함하는 제2 전극(150)용 패이스트를 반도체 기판의 후면에 제2 핑거 전극(151) 패턴과 제2 버스바 전극(152) 패턴에 따라 한번 인쇄하고 열처리하여 형성될 수 있다.
그러나, 제1, 2 전극(140, 150)에 포함되는 금속 입자(M1, M2)는 반드시 도 7에 한정되는 것은 아니고, 도 7과 다르게 형성되는 것도 가능하다.
일례로, 제1 전극(140)을 형성하기 위해, 제1, 2 금속 입자(M1, M2)를 포함하는 제1 전극용 패이스트를 제1 핑거 전극(141)과 제1 버스바 전극(142) 패턴에 따라 1차적으로 인쇄하여 건조한 후, 2차적으로 제1 금속 입자(M1)만을 포함하는 별도의 제1 전극용 패이스트를 제1 핑거 전극(141)과 제1 버스바 전극(142) 패턴에 따라 인쇄하여, 제1 전극(140)을 형성하는 것도 가능하다.
이와 같은 경우, 제1 버스바 전극(142)뿐만 아니라 제1 핑거 전극(141)도 상대적으로 더 부피가 큰 제2 금속 입자(M2)를 포함시킬 수 있다.
따라서, 제1 전극(140)은 제2 전극(150)보다 상대적으로 부피가 더 큰 금속 입자를 포함할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (19)

  1. 반도체 기판;
    상기 반도체 기판의 전면에 위치하고 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물 중 어느 하나의 불순물을 함유하는 제1 도전형 영역;
    상기 반도체 기판의 후면 표면 위에 위치하고, 상기 제1 도전형 영역에 함유된 불순물과 반대인 불순물을 함유하고, 다결정 실리콘 재질을 포함하는 제2 도전형 영역;
    상기 반도체 기판의 전면에 위치하고, 상기 제1 도전형 영역과 연결되는 제1 전극; 및
    상기 반도체 기판의 후면에 위치하고, 상기 제2 도전형 영역과 연결되는 제2 전극;을 포함하고,
    상기 제1, 2 전극 각각은 금속 입자와 글래스 프릿을 포함하고,
    상기 제2 전극에 함유되는 단위 부피당 상기 글래스 프릿의 함유량은 상기 제1 전극에 함유되는 단위 부피당 상기 글래스 프릿의 함유량보다 작고,
    상기 제2 전극에 포함되는 상기 글래스 프릿은 텔루륨 산화물(TeO)을 더 포함하고,
    상기 제2 전극은
    상기 제2 도전형 영역과 접하는 계면에 상기 텔루륨 산화물(TeO)이 함유된 글래스 프릿이 위치하는 제1 층과
    상기 제1 층 위에 상기 금속 입자와 상기 텔루륨 산화물(TeO)이 함유되지 않은 글래스 프릿이 위치하는 제2 층을 구비하는 태양 전지.
  2. 제1 항에 있어서,
    상기 제1 전극에서 단위 부피당 상기 글래스 프릿의 함유량은 6wt% ~ 8wt% 사이이고,
    상기 제2 전극에서 단위 부피당 상기 글래스 프릿의 함유량을 2.50wt% ~ 5wt% 사이인 태양 전지.
  3. 제1 항에 있어서,
    상기 제1 전극에 함유되는 단위 부피당 상기 금속 입자의 함유량은 상기 제2 전극에 함유되는 단위 부피당 상기 금속 입자의 함유량보다 큰 태양 전지.
  4. 제3 항에 있어서,
    상기 제1 전극에 함유되는 단위 부피당 상기 금속 입자의 함유량은 82wt% ~ 92wt% 사이이고,
    상기 제2 전극에 함유되는 단위 부피당 상기 금속 입자의 함유량은 68wt% ~ 73wt% 사이인 태양 전지.
  5. 제1 항에 있어서,
    상기 제1 도전형 영역의 전면에는 반사 방지막이 더 위치하고,
    상기 반도체 기판의 후면과 상기 제2 도전형 영역 사이에 유전체 재질을 포함하는 제어 패시베이션막이 더 위치하고,
    상기 제2 도전형 영역의 후면에는 상기 제어 패시베이션막보다 두꺼운 두께를 갖는 후면 패시베이션막이 더 위치하고,
    상기 후면 패시베이션막의 두께는 상기 반사 방지막보다 얇은 태양 전지.
  6. 제5 항에 있어서,
    상기 반사 방지막의 두께는 100nm ~ 140nm 사이이고,
    상기 후면 패시베이션막의 두께는 상기 반사 방지막의 두께보다 얇은 범위에서 65nm ~ 105nm 사이인 태양 전지.
  7. 제5 항에 있어서,
    상기 제어 패시베이션막의 두께는 상기 후면 패시베이션막의 두께보다 얇고,
    상기 제어 패시베이션막의 두께는 0.5nm ~ 10nm 사이인 태양 전지.
  8. 제1 항에 있어서,
    상기 제2 도전형 영역의 두께는 상기 제1 도전형 영역의 두께보다 얇은 태양 전지.
  9. 제8 항에 있어서,
    상기 제1 도전형 영역의 두께는 300nm ~ 700nm 사이이고,
    상기 제2 도전형 영역의 두께는 상기 제1 도전형 영역의 두께보다 낮은 범위에서 290nm ~ 390nm 사이인 태양 전지.
  10. 제1 항에 있어서,
    상기 제2 전극에 포함되는 상기 글래스 프릿은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나인 태양 전지.
  11. 삭제
  12. 제10 항에 있어서,
    상기 텔루륨 산화물(TeO)이 함유된 글래스 프릿의 녹는점은 200℃ ~500℃ 사이인 태양 전지.
  13. 삭제
  14. 제10항에 있어서,
    상기 제1 층과 상기 제2 도전형 영역의 계면에는 상기 금속 입자와 상기 제2 도전형 영역의 실리콘이 결합된 결정체(crystallite)가 분포되는 태양 전지.
  15. 제1 항에 있어서,
    상기 제1 전극에 포함되는 상기 글래스 프릿은 PbO 계열 또는 BiO 계열 중 적어도 어느 하나인 태양 전지.
  16. 제15 항에 있어서,
    상기 제1 전극에 포함되는 상기 글래스 프릿은 텔루륨 산화물(TeO)을 더 포함하는 태양 전지.
  17. 제1 항에 있어서,
    상기 제1 전극에 포함되는 금속 입자는 원형 또는 타원형 형상을 가지는 제1 금속 입자와 장축을 가지며 표면이 울퉁불퉁한 판상 형상을 가지는 제2 금속 입자를 포함하고,
    상기 제2 전극에 포함되는 금속 입자는 상기 제1 금속 입자를 포함하고, 상기 제2 금속 입자는 포함하지 않는 태양 전지.
  18. 제17 항에 있어서,
    상기 제1 전극에 포함되는 상기 제2 금속 입자의 장축의 길이는 상기 제1, 2 전극 각각에 포함되는 상기 제1 금속 입자의 크기보다 큰 태양 전지.
  19. 반도체 기판;
    상기 반도체 기판의 전면에 위치하고 제1 도전성 타입의 불순물 또는 제2 도전성 타입의 불순물 중 어느 하나의 불순물을 함유하는 제1 도전형 영역;
    상기 반도체 기판의 후면 위에 위치하고, 유전체 재질을 포함하는 제어 패시베이션막;
    상기 반도체 기판의 후면 표면 위에 위치하고, 상기 제1 도전형 영역에 함유된 불순물과 반대인 불순물을 함유하고, 다결정 실리콘 재질을 포함하는 제2 도전형 영역;
    상기 반도체 기판의 전면에 위치하고, 상기 제1 도전형 영역과 연결되는 제1 전극; 및
    상기 반도체 기판의 후면에 위치하고, 상기 제2 도전형 영역과 연결되는 제2 전극;을 포함하고,
    상기 제1, 2 전극 각각은 금속 입자와 글래스 프릿을 포함하고,
    상기 제1 전극의 글래스 프릿은 텔루륨 산화물(TeO)을 포함하고,
    상기 제2 전극에 포함되는 상기 글래스 프릿은 텔루륨 산화물(TeO)을 더 포함하고,
    상기 제2 전극은
    상기 제2 도전형 영역과 접하는 계면에 상기 텔루륨 산화물(TeO)이 함유된 글래스 프릿이 위치하는 제1 층과
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